JPH1092200A - 半導体装置およびそのバーンイン方法 - Google Patents
半導体装置およびそのバーンイン方法Info
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- JPH1092200A JPH1092200A JP8262538A JP26253896A JPH1092200A JP H1092200 A JPH1092200 A JP H1092200A JP 8262538 A JP8262538 A JP 8262538A JP 26253896 A JP26253896 A JP 26253896A JP H1092200 A JPH1092200 A JP H1092200A
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- 238000000034 method Methods 0.000 title claims abstract description 18
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- 238000004519 manufacturing process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
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- Semiconductor Integrated Circuits (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 バーンイン工程に必要な時間を大幅に削減す
ることの可能な半導体装置およびそのバーンイン方法を
提供する。 【解決手段】 基準電圧発生回路１、セルプレート電圧
切換回路２、バーンインモード制御回路３およびバーン
インモード電圧発生回路４を備えている。基準電圧発生
回路１では、外部電源ピンに印加された電圧を降圧さ
せ、通常動作においてメモリセルプレートに基準電圧と
して印加する。バーンインモード時には、バーンインモ
ード電圧発生回路４によりメモリセルプレートに印加す
る電圧が発生される。この発生電圧は設計段階における
メモリセルの層間絶縁膜の耐圧に応じて予め選択され
る。セルプレート電圧切換回路２により、基準電圧発生
回路１により発生した電圧とバーンインモード電圧発生
回路４により発生した電圧のいずれか一方が、メモリセ
ルプレートに印加すべき電圧として選択される。
ることの可能な半導体装置およびそのバーンイン方法を
提供する。 【解決手段】 基準電圧発生回路１、セルプレート電圧
切換回路２、バーンインモード制御回路３およびバーン
インモード電圧発生回路４を備えている。基準電圧発生
回路１では、外部電源ピンに印加された電圧を降圧さ
せ、通常動作においてメモリセルプレートに基準電圧と
して印加する。バーンインモード時には、バーンインモ
ード電圧発生回路４によりメモリセルプレートに印加す
る電圧が発生される。この発生電圧は設計段階における
メモリセルの層間絶縁膜の耐圧に応じて予め選択され
る。セルプレート電圧切換回路２により、基準電圧発生
回路１により発生した電圧とバーンインモード電圧発生
回路４により発生した電圧のいずれか一方が、メモリセ
ルプレートに印加すべき電圧として選択される。
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭ（Dynamic
Random Access Memory) 等の半導体集積回路からなる半
導体装置およびそのバーンイン方法に関する。
Random Access Memory) 等の半導体集積回路からなる半
導体装置およびそのバーンイン方法に関する。
【０００２】
【従来の技術】最近の半導体メモリ容量の増大および加
工技術の進歩に伴い、メモリセルサイズの縮小が必須と
なってきている。そのため、十分なメモリ容量を確保す
るにはメモリセル構造を複雑化し、メモリセル電極間絶
縁膜の薄膜化が必要となる。一方、半導体メモリの製品
化において、半導体メモリ製造過程にて発生する初期不
良を効率良く発見し、且つ短時間にこれらを行うことが
製造コストおよび品質の面からも重要な要素となってい
る。
工技術の進歩に伴い、メモリセルサイズの縮小が必須と
なってきている。そのため、十分なメモリ容量を確保す
るにはメモリセル構造を複雑化し、メモリセル電極間絶
縁膜の薄膜化が必要となる。一方、半導体メモリの製品
化において、半導体メモリ製造過程にて発生する初期不
良を効率良く発見し、且つ短時間にこれらを行うことが
製造コストおよび品質の面からも重要な要素となってい
る。
【０００３】現在、半導体メモリの代表的なものとして
ＤＲＡＭがある。図３は従来のＤＲＡＭの基本構成を表
すものである。このＤＲＡＭでは、トランジスタ１０３
を伴った多数のキャパシタ１０５からなるメモリセルが
マトリックス状に配置されている。なお、図では、その
１組のみ示されている。トランジスタ１０３は、ビット
ライン１０７とキャパシタ１０５との間に設けられ、ゲ
ートがワードライン１０１に接続されている。このＤＲ
ＡＭでは、ワードライン１０１をアクティブとすると、
トランジスタ１０３がオンし、キャパシタ１０５に蓄え
られた電荷の一部がビットライン１０７に流れる。その
ときのビットライン１０７上の信号は、センスアンプ１
０９で増幅され、出力データとして取り出される。
ＤＲＡＭがある。図３は従来のＤＲＡＭの基本構成を表
すものである。このＤＲＡＭでは、トランジスタ１０３
を伴った多数のキャパシタ１０５からなるメモリセルが
マトリックス状に配置されている。なお、図では、その
１組のみ示されている。トランジスタ１０３は、ビット
ライン１０７とキャパシタ１０５との間に設けられ、ゲ
ートがワードライン１０１に接続されている。このＤＲ
ＡＭでは、ワードライン１０１をアクティブとすると、
トランジスタ１０３がオンし、キャパシタ１０５に蓄え
られた電荷の一部がビットライン１０７に流れる。その
ときのビットライン１０７上の信号は、センスアンプ１
０９で増幅され、出力データとして取り出される。
【０００４】このＤＲＡＭは更に基準電圧発生回路１１
１を備えている。この基準電圧発生回路１１１はメモリ
セルプレート用基準電圧を発生するもので、外部電源ピ
ンに印加された電圧 (Ｖcc）を内部にて電源電圧の約１
／２の値となるように降圧し、メモリセルプレートに容
量蓄積の基準電圧( Ｖcc／２) として加えるようになっ
ている。これはキャパシタ１０５に加わる電圧を低くし
て絶縁膜の劣化を緩和させるためである。すなわち、メ
モリセルでは、電源電圧（Ｖcc）と接地電位（ＧＮＤ）
を、夫々論理「１」と論理「０」に対応させて情報の記
録を行っているので、それぞれの電圧の中間電位を設定
することでキャパシタ１０５に加わる電圧を、両者の電
圧差の半分としている。
１を備えている。この基準電圧発生回路１１１はメモリ
セルプレート用基準電圧を発生するもので、外部電源ピ
ンに印加された電圧 (Ｖcc）を内部にて電源電圧の約１
／２の値となるように降圧し、メモリセルプレートに容
量蓄積の基準電圧( Ｖcc／２) として加えるようになっ
ている。これはキャパシタ１０５に加わる電圧を低くし
て絶縁膜の劣化を緩和させるためである。すなわち、メ
モリセルでは、電源電圧（Ｖcc）と接地電位（ＧＮＤ）
を、夫々論理「１」と論理「０」に対応させて情報の記
録を行っているので、それぞれの電圧の中間電位を設定
することでキャパシタ１０５に加わる電圧を、両者の電
圧差の半分としている。
【０００５】
【発明が解決しようとする課題】ところで、従来のバー
ンイン試験では、外部電源ピンに対して高電圧を印加し
電圧加速係数を制御している。そのため周辺回路部とメ
モリセルでの層間絶縁膜に対する印加電圧が異なってい
た。つまり、メモリセル部の電極端が基準電圧発生回路
(Ｖcc／２) に接続されていて電源電圧に連動している
ため、直接任意の電圧を印加することができなかった。
また、メモリセルに対して電源電圧（Ｖcc）と接地電位
（ＧＮＤ）を印加しデータを書き込むが、キャパシタ１
０５の層間絶縁膜に対して、直接高い電圧がかからない
ように両者の電圧の中間であるＶcc／２を内部にて自動
発生させて、メモリセルプレートに与えていたため、従
来方法では、メモリセル部の絶縁膜に対して任意の電圧
加速係数を設定することができず、バーンイン試験を効
率良く行うことができなかった。すなわち、半導体メモ
リ製造過程にて発生する初期不良を効率良く発見でき
ず、バーンイン工程に要する時間が長くなるという問題
があった。
ンイン試験では、外部電源ピンに対して高電圧を印加し
電圧加速係数を制御している。そのため周辺回路部とメ
モリセルでの層間絶縁膜に対する印加電圧が異なってい
た。つまり、メモリセル部の電極端が基準電圧発生回路
(Ｖcc／２) に接続されていて電源電圧に連動している
ため、直接任意の電圧を印加することができなかった。
また、メモリセルに対して電源電圧（Ｖcc）と接地電位
（ＧＮＤ）を印加しデータを書き込むが、キャパシタ１
０５の層間絶縁膜に対して、直接高い電圧がかからない
ように両者の電圧の中間であるＶcc／２を内部にて自動
発生させて、メモリセルプレートに与えていたため、従
来方法では、メモリセル部の絶縁膜に対して任意の電圧
加速係数を設定することができず、バーンイン試験を効
率良く行うことができなかった。すなわち、半導体メモ
リ製造過程にて発生する初期不良を効率良く発見でき
ず、バーンイン工程に要する時間が長くなるという問題
があった。
【０００６】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、半導体メモリ製造過程にて発生する
初期不良を効率良く発見でき、バーンイン工程に必要な
時間を大幅に削減することができる半導体装置およびそ
のバーンイン方法を提供することにある。
ので、その目的は、半導体メモリ製造過程にて発生する
初期不良を効率良く発見でき、バーンイン工程に必要な
時間を大幅に削減することができる半導体装置およびそ
のバーンイン方法を提供することにある。
【０００７】
【課題を解決するための手段】請求項１記載の半導体装
置は、共通のメモリセルプレートを持った複数のメモリ
セルと、外部電源ピンに印加された電圧を内部にて降圧
させ、通常動作においてメモリセルプレートに基準電圧
として印加する基準電圧発生回路と、バーンインモード
時にメモリセルプレートに印加する電圧を発生させるバ
ーンインモード電圧発生回路と、基準電圧発生回路によ
り発生した電圧とバーンインモード電圧発生回路により
発生した電圧の一方を、メモリセルプレートに印加すべ
き電圧として選択するセルプレート電圧切換回路とを備
えている。
置は、共通のメモリセルプレートを持った複数のメモリ
セルと、外部電源ピンに印加された電圧を内部にて降圧
させ、通常動作においてメモリセルプレートに基準電圧
として印加する基準電圧発生回路と、バーンインモード
時にメモリセルプレートに印加する電圧を発生させるバ
ーンインモード電圧発生回路と、基準電圧発生回路によ
り発生した電圧とバーンインモード電圧発生回路により
発生した電圧の一方を、メモリセルプレートに印加すべ
き電圧として選択するセルプレート電圧切換回路とを備
えている。
【０００８】この半導体装置では、外部電源ピンに印加
された電圧は、基準電圧発生回路において降圧され、通
常動作においてメモリセルプレートに基準電圧として印
加される。バーンインモード時には、バーンインモード
電圧発生回路によりメモリセルプレートに印加するため
の任意の電圧が発生される。セルプレート電圧切換回路
により、基準電圧発生回路により発生した電圧とバーン
インモード電圧発生回路により発生した電圧の一方が、
メモリセルプレートに印加すべき電圧として選択され
る。
された電圧は、基準電圧発生回路において降圧され、通
常動作においてメモリセルプレートに基準電圧として印
加される。バーンインモード時には、バーンインモード
電圧発生回路によりメモリセルプレートに印加するため
の任意の電圧が発生される。セルプレート電圧切換回路
により、基準電圧発生回路により発生した電圧とバーン
インモード電圧発生回路により発生した電圧の一方が、
メモリセルプレートに印加すべき電圧として選択され
る。
【０００９】請求項２記載の半導体装置は、請求項１記
載のものにおいて、バーンインモードを示す入力信号に
応じてセルプレート電圧切換回路を制御するためのバー
ンインモード制御回路を更に備えるよう構成したもので
ある。
載のものにおいて、バーンインモードを示す入力信号に
応じてセルプレート電圧切換回路を制御するためのバー
ンインモード制御回路を更に備えるよう構成したもので
ある。
【００１０】請求項３記載の半導体装置は、請求項１記
載のものにおいて、基準電圧発生回路が外部電源ピンに
印加された電圧の１／２の基準電圧を発生すると共に、
バーンインモード電圧発生回路が、メモリセルに書き込
みまたは読み出されるデータの値に応じて、基準電圧発
生回路で発生された基準電圧よりも高いまたは低い電圧
を発生するよう構成したものである。
載のものにおいて、基準電圧発生回路が外部電源ピンに
印加された電圧の１／２の基準電圧を発生すると共に、
バーンインモード電圧発生回路が、メモリセルに書き込
みまたは読み出されるデータの値に応じて、基準電圧発
生回路で発生された基準電圧よりも高いまたは低い電圧
を発生するよう構成したものである。
【００１１】請求項４記載の半導体装置のバーンイン方
法は、共通のメモリセルプレートを持った複数のメモリ
セルに電荷を蓄積することにより情報の記録を行う半導
体装置の前記メモリセルプレートに所定の電圧を印加し
て加速試験を行うための方法であって、メモリセルプレ
ートに加える電圧を前記メモリセルに書き込むデータの
値に応じて変化させるように構成したものである。
法は、共通のメモリセルプレートを持った複数のメモリ
セルに電荷を蓄積することにより情報の記録を行う半導
体装置の前記メモリセルプレートに所定の電圧を印加し
て加速試験を行うための方法であって、メモリセルプレ
ートに加える電圧を前記メモリセルに書き込むデータの
値に応じて変化させるように構成したものである。
【００１２】請求項５記載の半導体装置のバーンイン方
法は、請求項４記載の方法において、バーンインの際に
メモリセルプレートに加える電圧を、メモリセルから読
み出されるデータの値によっても変化させるように構成
したものである。
法は、請求項４記載の方法において、バーンインの際に
メモリセルプレートに加える電圧を、メモリセルから読
み出されるデータの値によっても変化させるように構成
したものである。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は本発明の一実施の形
態に係る半導体装置の構成を表すものである。ここでは
一般的なＤＲＡＭを例にしている。
施の形態を詳細に説明する。図１は本発明の一実施の形
態に係る半導体装置の構成を表すものである。ここでは
一般的なＤＲＡＭを例にしている。
【００１４】このＤＲＡＭでは、トランジスタ８を伴っ
た多数のキャパシタ７からなるメモリセルがマトリック
ス状に配置されている。なお、図では、その１組のみ示
されている。このトランジスタ８は、ビットライン９と
キャパシタ７との間に設けられ、ゲートがワードライン
１０に接続されている。勿論、ビットライン９はこのＤ
ＲＡＭのビット幅分だけ複数設けられており、ワードラ
イン１０はこのＤＲＡＭの容量分だけ複数設けられてい
る。
た多数のキャパシタ７からなるメモリセルがマトリック
ス状に配置されている。なお、図では、その１組のみ示
されている。このトランジスタ８は、ビットライン９と
キャパシタ７との間に設けられ、ゲートがワードライン
１０に接続されている。勿論、ビットライン９はこのＤ
ＲＡＭのビット幅分だけ複数設けられており、ワードラ
イン１０はこのＤＲＡＭの容量分だけ複数設けられてい
る。
【００１５】キャパシタ７のトランジスタ８に接続され
ていない側の電極は、共通のメモリセルプレート７ａと
なっており、トランジスタ８に接続されている側の電極
に適宜電荷を蓄積することによって情報の記録を行うよ
うになっている。
ていない側の電極は、共通のメモリセルプレート７ａと
なっており、トランジスタ８に接続されている側の電極
に適宜電荷を蓄積することによって情報の記録を行うよ
うになっている。
【００１６】ここで、ワードライン１０をアクティブと
すると、トランジスタ８がオンし、キャパシタ７に蓄え
られた電荷の一部がビットライン９に移動する。そのと
きのビットライン９上の信号は、センスアンプ１１で増
幅され、出力データとして取り出される。データ書き込
みの時には、ワードライン１０をアクティブとしトラン
ジスタ８がオンした状態で、書き込みたいデータをビッ
トライン９に加える。データ" ０" は接地電位（ＧＮＤ
＝０Ｖ）を加え、データ" １" は電源電圧（Ｖcc）を加
える。
すると、トランジスタ８がオンし、キャパシタ７に蓄え
られた電荷の一部がビットライン９に移動する。そのと
きのビットライン９上の信号は、センスアンプ１１で増
幅され、出力データとして取り出される。データ書き込
みの時には、ワードライン１０をアクティブとしトラン
ジスタ８がオンした状態で、書き込みたいデータをビッ
トライン９に加える。データ" ０" は接地電位（ＧＮＤ
＝０Ｖ）を加え、データ" １" は電源電圧（Ｖcc）を加
える。
【００１７】本実施の形態によるＤＲＡＭは、更に、基
準電圧発生回路１、セルプレート電圧切換回路２、バー
ンインモード制御回路３およびバーンインモード電圧発
生回路４を備えている。基準電圧発生回路１はメモリセ
ルプレート用基準電圧( Ｖcc／２) を発生させるもので
ある。セルプレート電圧切換回路２はメモリセルプレー
トに印加すべき電圧値を選択するための回路である。バ
ーンインモード制御回路３は、バーンインモードとなっ
た際にセルプレート電圧切換回路２を制御して、メモリ
セルプレートに印加する電圧を切り替えるためのもので
ある。バーンインモード電圧発生回路４は、バーンイン
モードにおいてメモリセルプレートに印加する電圧を発
生させるための回路である。その発生電圧は設計段階に
おけるメモリセルの層間絶縁膜の耐圧に応じて予め選択
される。バーンインモードを選択すると、バーンインモ
ード制御回路３はバーンインモードに従ってセルプレー
ト電圧切換回路２を作動させ、電圧源を基準電圧発生回
路１からバーンインモード電圧発生回路４に切り替える
ようになっている。
準電圧発生回路１、セルプレート電圧切換回路２、バー
ンインモード制御回路３およびバーンインモード電圧発
生回路４を備えている。基準電圧発生回路１はメモリセ
ルプレート用基準電圧( Ｖcc／２) を発生させるもので
ある。セルプレート電圧切換回路２はメモリセルプレー
トに印加すべき電圧値を選択するための回路である。バ
ーンインモード制御回路３は、バーンインモードとなっ
た際にセルプレート電圧切換回路２を制御して、メモリ
セルプレートに印加する電圧を切り替えるためのもので
ある。バーンインモード電圧発生回路４は、バーンイン
モードにおいてメモリセルプレートに印加する電圧を発
生させるための回路である。その発生電圧は設計段階に
おけるメモリセルの層間絶縁膜の耐圧に応じて予め選択
される。バーンインモードを選択すると、バーンインモ
ード制御回路３はバーンインモードに従ってセルプレー
ト電圧切換回路２を作動させ、電圧源を基準電圧発生回
路１からバーンインモード電圧発生回路４に切り替える
ようになっている。
【００１８】図２は、図１に示した半導体装置のセルプ
レート電圧切換回路２、バーンインモード制御回路３お
よびバーンインモード電圧発生回路４それぞれの詳細を
表すものである。バーンインモード制御回路３はＮＭＯ
ＳトランジスタＴ５および２つのノードａ，ｂを有して
いる。ノードａはセルプレート電圧切換回路２に接続さ
れている。ノードｂはＮＭＯＳトランジスタＴ５を介し
てバーンインモード電圧発生回路４に接続されている。
ＮＭＯＳトランジスタＴ５のゲートはノードａに接続さ
れている。ここで、バーンインモード制御回路３のノー
ドａの信号が "０" の時、すなわちバーンインモードが
オフの状態では、セルプレート電圧切換回路２は基準電
圧発生回路１からメモリセルプレート用基準電圧ＶBB(
＝Ｖcc／２) を取り込むようになっている。また、バー
ンインモード制御回路３のノードａの信号が "１" の
時、すなわちバーンインモードがオンの状態では、セル
プレート電圧切換回路２はバーンインモード電圧発生回
路４から出力される任意に設定された電圧を取り込むよ
うになっている。
レート電圧切換回路２、バーンインモード制御回路３お
よびバーンインモード電圧発生回路４それぞれの詳細を
表すものである。バーンインモード制御回路３はＮＭＯ
ＳトランジスタＴ５および２つのノードａ，ｂを有して
いる。ノードａはセルプレート電圧切換回路２に接続さ
れている。ノードｂはＮＭＯＳトランジスタＴ５を介し
てバーンインモード電圧発生回路４に接続されている。
ＮＭＯＳトランジスタＴ５のゲートはノードａに接続さ
れている。ここで、バーンインモード制御回路３のノー
ドａの信号が "０" の時、すなわちバーンインモードが
オフの状態では、セルプレート電圧切換回路２は基準電
圧発生回路１からメモリセルプレート用基準電圧ＶBB(
＝Ｖcc／２) を取り込むようになっている。また、バー
ンインモード制御回路３のノードａの信号が "１" の
時、すなわちバーンインモードがオンの状態では、セル
プレート電圧切換回路２はバーンインモード電圧発生回
路４から出力される任意に設定された電圧を取り込むよ
うになっている。
【００１９】セルプレート電圧切換回路２はＮＭＯＳト
ランジスタＴ１，Ｔ２およびインバータ５を有してい
る。このセルプレート電圧切換回路２はバーンインモー
ド制御回路３のノードａに接続されている。すなわち、
バーンインモード制御回路３のノードａがＮＭＯＳトラ
ンジスタＴ２のゲートに接続されると共に、インバータ
６を介してＮＭＯＳトランジスタＴ１のゲートに接続さ
れている。
ランジスタＴ１，Ｔ２およびインバータ５を有してい
る。このセルプレート電圧切換回路２はバーンインモー
ド制御回路３のノードａに接続されている。すなわち、
バーンインモード制御回路３のノードａがＮＭＯＳトラ
ンジスタＴ２のゲートに接続されると共に、インバータ
６を介してＮＭＯＳトランジスタＴ１のゲートに接続さ
れている。
【００２０】セルプレート電圧切換回路２のＮＭＯＳト
ランジスタＴ１は、一端から基準電圧発生回路１からの
メモリセルプレート用基準電圧ＶBB( ＝Ｖcc／２) を取
り込むようになっており、その他端はメモリーセルプレ
ート７ａ（図１）およびＮＭＯＳトランジスタＴ２の一
端に接続されている。ＮＭＯＳトランジスタＴ２の他端
はバーンインモード電圧発生回路４に接続されている。
ランジスタＴ１は、一端から基準電圧発生回路１からの
メモリセルプレート用基準電圧ＶBB( ＝Ｖcc／２) を取
り込むようになっており、その他端はメモリーセルプレ
ート７ａ（図１）およびＮＭＯＳトランジスタＴ２の一
端に接続されている。ＮＭＯＳトランジスタＴ２の他端
はバーンインモード電圧発生回路４に接続されている。
【００２１】バーンインモード電圧発生回路４は抵抗Ｒ
ａ，ＲｂおよびＮＭＯＳトランジスタＴ３，Ｔ４を有し
ている。バーンインモード電圧発生回路４はバーンイン
モード制御回路３のＮＭＯＳトランジスタＴ５に接続さ
れている。すなわち、ＮＭＯＳトランジスタＴ５の出力
端がＮＭＯＳトランジスタＴ３のゲートに接続されると
共に、インバータ６を介してＮＭＯＳトランジスタＴ４
のゲートに接続されている。ＮＭＯＳトランジスタＴ３
は、一端が抵抗Ｒａを介して電源Ｖccを取り込むように
なっており、その他端はセルプレート電圧切換回路２の
ＮＭＯＳトランジスタＴ２の他端に接続されている。こ
れにより、例えば電源電圧Ｖccが７Ｖで抵抗Ｒａによる
電圧降下が２Ｖであると、ＮＭＯＳトランジスタＴ３が
オンの状態となればセルプレート電圧切換回路２に５Ｖ
の電源電圧を供給するようになっている。ＮＭＯＳトラ
ンジスタＴ４は、一端が抵抗Ｒｂを介して電源Ｖccを取
り込むようになっており、他端はセルプレート電圧切換
回路２のＮＭＯＳトランジスタＴ２に接続されている。
これにより、例えば電源電圧Ｖccが７Ｖで抵抗Ｒｂによ
る電圧降下が５Ｖであると、ＮＭＯＳトランジスタＴ４
がオンの状態となればセルプレート電圧切換回路２に２
Ｖの電源を供給するようになっている。
ａ，ＲｂおよびＮＭＯＳトランジスタＴ３，Ｔ４を有し
ている。バーンインモード電圧発生回路４はバーンイン
モード制御回路３のＮＭＯＳトランジスタＴ５に接続さ
れている。すなわち、ＮＭＯＳトランジスタＴ５の出力
端がＮＭＯＳトランジスタＴ３のゲートに接続されると
共に、インバータ６を介してＮＭＯＳトランジスタＴ４
のゲートに接続されている。ＮＭＯＳトランジスタＴ３
は、一端が抵抗Ｒａを介して電源Ｖccを取り込むように
なっており、その他端はセルプレート電圧切換回路２の
ＮＭＯＳトランジスタＴ２の他端に接続されている。こ
れにより、例えば電源電圧Ｖccが７Ｖで抵抗Ｒａによる
電圧降下が２Ｖであると、ＮＭＯＳトランジスタＴ３が
オンの状態となればセルプレート電圧切換回路２に５Ｖ
の電源電圧を供給するようになっている。ＮＭＯＳトラ
ンジスタＴ４は、一端が抵抗Ｒｂを介して電源Ｖccを取
り込むようになっており、他端はセルプレート電圧切換
回路２のＮＭＯＳトランジスタＴ２に接続されている。
これにより、例えば電源電圧Ｖccが７Ｖで抵抗Ｒｂによ
る電圧降下が５Ｖであると、ＮＭＯＳトランジスタＴ４
がオンの状態となればセルプレート電圧切換回路２に２
Ｖの電源を供給するようになっている。
【００２２】このような構成において、本実施の形態の
ＤＲＡＭでは、バーンインモード制御回路３のノードａ
の信号が "０" の時、すなわちバーンインモードがオフ
の状態では、ＮＭＯＳトランジスタＴ５およびセルプレ
ート電圧切換回路２のＮＭＯＳトランジスタＴ２はオフ
の状態であって、バーンインモード電圧発生回路４は非
動作状態となる。このときＮＭＯＳトランジスタＴ１は
オン状態となり、セルプレート電圧切換回路２は基準電
圧発生回路１で発生したメモリセルプレート用基準電圧
ＶBB( ＝Ｖcc／２) を取り込んでメモリセルプレートに
送る。
ＤＲＡＭでは、バーンインモード制御回路３のノードａ
の信号が "０" の時、すなわちバーンインモードがオフ
の状態では、ＮＭＯＳトランジスタＴ５およびセルプレ
ート電圧切換回路２のＮＭＯＳトランジスタＴ２はオフ
の状態であって、バーンインモード電圧発生回路４は非
動作状態となる。このときＮＭＯＳトランジスタＴ１は
オン状態となり、セルプレート電圧切換回路２は基準電
圧発生回路１で発生したメモリセルプレート用基準電圧
ＶBB( ＝Ｖcc／２) を取り込んでメモリセルプレートに
送る。
【００２３】一方、バーンインモード制御回路３のノー
ドａの信号が "１" の時、すなわちバーンインモードが
オンの状態では、ＮＭＯＳトランジスタＴ５、およびセ
ルプレート電圧切換回路２のＮＭＯＳトランジスタＴ２
はそれぞれオン状態となり、バーンインモード電圧発生
回路４は動作状態となる。このときＮＭＯＳトランジス
タＴ１はオフ状態となり、セルプレート電圧切換回路２
は基準電圧発生回路１で発生したメモリセルプレート用
基準電圧ＶBB( ＝Ｖcc／２) からバーンインモード電圧
発生回路４の電圧に切り替える。この際、ノードｂの信
号がＮＭＯＳトランジスタＴ５を介してバーンインモー
ド電圧発生回路４に送られる。この信号は選択信号であ
って、選択信号がオンの状態（" １" ）の時、ＮＭＯＳ
トランジスタＴ３がオンとなり、ＮＭＯＳトランジスタ
Ｔ４がオフとなる。
ドａの信号が "１" の時、すなわちバーンインモードが
オンの状態では、ＮＭＯＳトランジスタＴ５、およびセ
ルプレート電圧切換回路２のＮＭＯＳトランジスタＴ２
はそれぞれオン状態となり、バーンインモード電圧発生
回路４は動作状態となる。このときＮＭＯＳトランジス
タＴ１はオフ状態となり、セルプレート電圧切換回路２
は基準電圧発生回路１で発生したメモリセルプレート用
基準電圧ＶBB( ＝Ｖcc／２) からバーンインモード電圧
発生回路４の電圧に切り替える。この際、ノードｂの信
号がＮＭＯＳトランジスタＴ５を介してバーンインモー
ド電圧発生回路４に送られる。この信号は選択信号であ
って、選択信号がオンの状態（" １" ）の時、ＮＭＯＳ
トランジスタＴ３がオンとなり、ＮＭＯＳトランジスタ
Ｔ４がオフとなる。
【００２４】ＮＭＯＳトランジスタＴ３がオン状態とな
ると、セルプレート電圧切換回路２に電源Ｖccから抵抗
Ｒａにより降下された電源電圧（上記の例では５Ｖ）が
供給される。この場合、セルプレート電圧切換回路２の
ＮＭＯＳトランジスタＴ２はオンの状態であるのでメモ
リーセルプレートに５Ｖの電源が供給されることにな
る。選択信号がオフの状態（ "０" ）の時、ＮＭＯＳト
ランジスタＴ４がオン状態で、ＮＭＯＳトランジスタＴ
３がオフ状態となる。ＮＭＯＳトランジスタＴ４がオン
状態となると、セルプレート電圧切換回路２に電源Ｖcc
から抵抗Ｒｂにより降下された電源電圧（上記の例では
２Ｖ）が供給される。この場合、セルプレート電圧切換
回路２のＮＭＯＳトランジスタＴ２はオン状態であるの
で、メモリーセルプレートに２Ｖの電源電圧が供給され
ることになる。このように本実施の形態では、バーンイ
ンモードの選択信号によりメモリーセルプレートに印加
する電源電圧を任意に設定することができる。
ると、セルプレート電圧切換回路２に電源Ｖccから抵抗
Ｒａにより降下された電源電圧（上記の例では５Ｖ）が
供給される。この場合、セルプレート電圧切換回路２の
ＮＭＯＳトランジスタＴ２はオンの状態であるのでメモ
リーセルプレートに５Ｖの電源が供給されることにな
る。選択信号がオフの状態（ "０" ）の時、ＮＭＯＳト
ランジスタＴ４がオン状態で、ＮＭＯＳトランジスタＴ
３がオフ状態となる。ＮＭＯＳトランジスタＴ４がオン
状態となると、セルプレート電圧切換回路２に電源Ｖcc
から抵抗Ｒｂにより降下された電源電圧（上記の例では
２Ｖ）が供給される。この場合、セルプレート電圧切換
回路２のＮＭＯＳトランジスタＴ２はオン状態であるの
で、メモリーセルプレートに２Ｖの電源電圧が供給され
ることになる。このように本実施の形態では、バーンイ
ンモードの選択信号によりメモリーセルプレートに印加
する電源電圧を任意に設定することができる。
【００２５】バーンインモードでメモリーセルプレート
に印加する電圧としては、通常次のように選択するのが
効果的である。先ず、通常モードでの基準電圧（Ｖcc／
２）よりも高い電圧と低い電圧を発生するように、バー
ンインモード電圧発生回路４を設計しておく。そして、
データ"０"の書き込み、または読み出しを行う場合、す
なわちビットラインが接地電位（ＧＮＤ＝０Ｖ）となる
場合には、基準電圧（Ｖcc／２）よりも低い電圧をメモ
リセルプレートに印加する。また、データ"１"の書き込
み、または読み出しを行う場合、すなわちビットライン
が接地電位（ＧＮＤ＝０Ｖ）となる場合には、基準電圧
（Ｖcc／２）よりも高い電圧をメモリセルプレートに印
加する。このような方法によって、バーンインの効果を
加速させることができる。
に印加する電圧としては、通常次のように選択するのが
効果的である。先ず、通常モードでの基準電圧（Ｖcc／
２）よりも高い電圧と低い電圧を発生するように、バー
ンインモード電圧発生回路４を設計しておく。そして、
データ"０"の書き込み、または読み出しを行う場合、す
なわちビットラインが接地電位（ＧＮＤ＝０Ｖ）となる
場合には、基準電圧（Ｖcc／２）よりも低い電圧をメモ
リセルプレートに印加する。また、データ"１"の書き込
み、または読み出しを行う場合、すなわちビットライン
が接地電位（ＧＮＤ＝０Ｖ）となる場合には、基準電圧
（Ｖcc／２）よりも高い電圧をメモリセルプレートに印
加する。このような方法によって、バーンインの効果を
加速させることができる。
【００２６】以下、本実施の形態による半導体装置のバ
ーンイン方法の手順について説明する。
ーンイン方法の手順について説明する。
【００２７】（１）バーンインモードにおいて、メモリ
セルプレート電圧として任意の電圧（例えば５Ｖ）を選
択する。
セルプレート電圧として任意の電圧（例えば５Ｖ）を選
択する。
【００２８】（２）半導体メモリアレイに対して最少番
地からデータ" ０" を書き込み、データ" ０" を読み出
す動作を最大番地まで繰り返す。
地からデータ" ０" を書き込み、データ" ０" を読み出
す動作を最大番地まで繰り返す。
【００２９】（３）２項の動作が終了したら上記と同一
の動作を今度は最大番地から最少番地まで繰り返す。
の動作を今度は最大番地から最少番地まで繰り返す。
【００３０】（４）次に、バーンインモードにてメモリ
セルプレート電圧（例えば２Ｖ）を選択する。
セルプレート電圧（例えば２Ｖ）を選択する。
【００３１】（５）半導体メモリアレイに対して最少番
地からデータ"１"を書き込み、データ"１"を読み出す動
作を最大番地まで繰り返す。
地からデータ"１"を書き込み、データ"１"を読み出す動
作を最大番地まで繰り返す。
【００３２】（６）５項の動作が終了したら上記と同一
の動作を今度は最大番地から最少番地まで繰り返す。
の動作を今度は最大番地から最少番地まで繰り返す。
【００３３】（７）上記１〜６の動作を規定の時間繰り
返す。
返す。
【００３４】本実施の形態によるバーンイン方法は、メ
モリセルプレートに印加する電圧を変化させることで、
メモリセル電極間の絶縁膜に対する電圧加速係数を適正
化し、初期不良のスクリーニングを効率良く、且つ短時
間に行うものである。半導体メモリのバーンイン条件と
して電源電圧７〜８Ｖ、動作温度１２５℃が一般的であ
る。
モリセルプレートに印加する電圧を変化させることで、
メモリセル電極間の絶縁膜に対する電圧加速係数を適正
化し、初期不良のスクリーニングを効率良く、且つ短時
間に行うものである。半導体メモリのバーンイン条件と
して電源電圧７〜８Ｖ、動作温度１２５℃が一般的であ
る。
【００３５】以下、電源電圧７Ｖとし、温度は変化させ
ないで電源電圧の違いによる電圧加速係数の効果を説明
する。電源電圧を７Ｖとした場合の従来技術におけるメ
モリセルプレート印加基準電圧はＶcc／２で約３．５Ｖ
程度とし、本実施の形態におけるバーンインモードでの
メモリセルプレート電圧をデータ"１"保持時に２Ｖ(Ｇ
ＮＤ+２Ｖ)とし、また、データ"０"保持時に５Ｖ(Ｖcc
‐２Ｖ）と設定して比較を行う。従来技術における規定
不良到達迄の時間をＬ（Ｖａ），本実施の形態における
セルプレート電圧５Ｖの場合の不良到達迄の時間をＬ
（Ｖｂ）とすると、Ｌ(Ｖａ)およびＬ（Ｖｂ）に対し
て、次の関係がある。
ないで電源電圧の違いによる電圧加速係数の効果を説明
する。電源電圧を７Ｖとした場合の従来技術におけるメ
モリセルプレート印加基準電圧はＶcc／２で約３．５Ｖ
程度とし、本実施の形態におけるバーンインモードでの
メモリセルプレート電圧をデータ"１"保持時に２Ｖ(Ｇ
ＮＤ+２Ｖ)とし、また、データ"０"保持時に５Ｖ(Ｖcc
‐２Ｖ）と設定して比較を行う。従来技術における規定
不良到達迄の時間をＬ（Ｖａ），本実施の形態における
セルプレート電圧５Ｖの場合の不良到達迄の時間をＬ
（Ｖｂ）とすると、Ｌ(Ｖａ)およびＬ（Ｖｂ）に対し
て、次の関係がある。
【００３６】Ｌ(Ｖａ)＝Ｄexp(‐ＢＶａ) Ｌ(Ｖｂ)＝Ｄexp(‐ＢＶｂ)
【００３７】Ｄは常数、Ｂは電圧加速係数である。従っ
て、規定故障率への到達迄の時間比率（ｔ）は次の式で
表される。
て、規定故障率への到達迄の時間比率（ｔ）は次の式で
表される。
【００３８】ｔ＝Ｌ(Ｖａ)／Ｌ(Ｖｂ)＝exp(‐ＢＶａ)
／exp(‐ＢＶｂ)
／exp(‐ＢＶｂ)
【００３９】電圧加速係数Ｂを例えば"１"と仮定した場
合、ｔは次のような数値となる。
合、ｔは次のような数値となる。
【００４０】 ｔ＝exp(‐１×３．５)／exp(‐１×５．０)＝３１．６
【００４１】すなわち、メモリセル層間絶縁膜の初期不
良検査に関して、本実施の形態のように印加電圧を増加
させることにより、大幅な処理時間の短縮(上述の場合
３１．６分の１に短縮)を図ることが可能となる。
良検査に関して、本実施の形態のように印加電圧を増加
させることにより、大幅な処理時間の短縮(上述の場合
３１．６分の１に短縮)を図ることが可能となる。
【００４２】
【発明の効果】以上のように本発明による半導体装置に
よれば、外部電源ピンに印加された電圧を内部にて降圧
させ、通常動作においてメモリセルプレートに基準電圧
として印加する基準電圧発生回路と、バーンインモード
時にメモリセルプレートに印加する電圧値を発生させる
バーンインモード電圧発生回路と、基準電圧発生回路に
より発生した電圧とバーンインモード電圧発生回路によ
り発生した電圧の一方を、メモリセルプレートに印加す
べき電圧として選択するセルプレート電圧切換回路とを
備えるようにしたので、メモリセル部の絶縁膜に対して
任意の加速電圧係数を設定することができ、半導体メモ
リセルの設計に適した加速電圧を印加することができ
る。従って、半導体メモリ製造過程にて発生する初期不
良を効率良く発見することができると共に、バーンイン
工程に必要な時間を大幅に削減することが可能となる。
よれば、外部電源ピンに印加された電圧を内部にて降圧
させ、通常動作においてメモリセルプレートに基準電圧
として印加する基準電圧発生回路と、バーンインモード
時にメモリセルプレートに印加する電圧値を発生させる
バーンインモード電圧発生回路と、基準電圧発生回路に
より発生した電圧とバーンインモード電圧発生回路によ
り発生した電圧の一方を、メモリセルプレートに印加す
べき電圧として選択するセルプレート電圧切換回路とを
備えるようにしたので、メモリセル部の絶縁膜に対して
任意の加速電圧係数を設定することができ、半導体メモ
リセルの設計に適した加速電圧を印加することができ
る。従って、半導体メモリ製造過程にて発生する初期不
良を効率良く発見することができると共に、バーンイン
工程に必要な時間を大幅に削減することが可能となる。
【００４３】また、本発明の半導体装置のバーンイン方
法によれば、メモリセルプレートに加える電圧をメモリ
セルに書き込むデータの値によって変化させるようにし
たので、半導体メモリ製造過程にて発生する初期不良を
効率良く発見することができると共に、バーンイン工程
に必要な時間を大幅に削減することが可能となる。
法によれば、メモリセルプレートに加える電圧をメモリ
セルに書き込むデータの値によって変化させるようにし
たので、半導体メモリ製造過程にて発生する初期不良を
効率良く発見することができると共に、バーンイン工程
に必要な時間を大幅に削減することが可能となる。
【図１】本発明の一実施の形態に係る半導体装置の構成
を表すブロック図である。
を表すブロック図である。
【図２】図１に示した半導体装置のセルプレート電圧切
換回路、バーンインモード制御回路およびバーンインモ
ード電圧発生回路の詳細を表す回路図である。
換回路、バーンインモード制御回路およびバーンインモ
ード電圧発生回路の詳細を表す回路図である。
【図３】従来のＤＲＡＭの基本構成を表すブロック図で
ある。
ある。
１ 基準電圧発生回路 ２ セルプレート電圧切換回路 ３ バーンインモード制御回路 ４ バーンインモード電圧発生回路 ５，６ インバータ ７，１０５ キャパシタ ７ａ メモリセルプレート ８，１０３ トランジスタ ９，１０７ ビットライン １０，１０１ ワードライン １１，１０９ センスアンプ Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５ ＮＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６０１ 21/8242
Claims (5)
- 【請求項１】 共通のメモリセルプレートを持った複数
のメモリセルと、 外部電源ピンに印加された電圧を内部にて降圧させ、通
常動作においてメモリセルプレートに基準電圧として印
加する基準電圧発生回路と、 バーンインモード時にメモリセルプレートに印加する電
圧を発生させるバーンインモード電圧発生回路と、 前記基準電圧発生回路により発生した電圧と前記バーン
インモード電圧発生回路により発生した電圧の一方を、
メモリセルプレートに印加すべき電圧として選択するセ
ルプレート電圧切換回路とを備えたことを特徴とする半
導体装置。 - 【請求項２】 バーンインモードを示す入力信号に応じ
てセルプレート電圧切換回路を制御するためのバーンイ
ンモード制御回路を更に備えたことを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記基準電圧発生回路が外部電源ピンに
印加された電圧の１／２の基準電圧を発生すると共に、
前記バーンインモード電圧発生回路が、前記メモリセル
に書き込みまたは読み出されるデータの値に応じて、前
記基準電圧発生回路で発生された基準電圧よりも高いま
たは低い電圧を発生することを特徴とする請求項１記載
の半導体装置。 - 【請求項４】 共通のメモリセルプレートを持った複数
のメモリセルに電荷を蓄積することにより情報の記録を
行う半導体装置の前記メモリセルプレートに所定の電圧
を印加して加速試験を行うためのバーンイン方法であっ
て、 前記メモリセルプレートに加える電圧を前記メモリセル
に書き込むデータの値に応じて変化させることを特徴と
するバーンイン方法。 - 【請求項５】 前記バーンインの際に前記メモリセルプ
レートに印加する電圧を、前記メモリセルから読み出さ
れるデータの値によっても変化させることを特徴とする
請求項５記載のバーンイン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8262538A JPH1092200A (ja) | 1996-09-11 | 1996-09-11 | 半導体装置およびそのバーンイン方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8262538A JPH1092200A (ja) | 1996-09-11 | 1996-09-11 | 半導体装置およびそのバーンイン方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092200A true JPH1092200A (ja) | 1998-04-10 |
Family
ID=17377206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8262538A Pending JPH1092200A (ja) | 1996-09-11 | 1996-09-11 | 半導体装置およびそのバーンイン方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1092200A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7408818B2 (en) | 2006-02-09 | 2008-08-05 | Renesas Technology Corp. | Semiconductor device undergoing defect detection test |
| JP2010267319A (ja) * | 2009-05-14 | 2010-11-25 | Fujitsu Semiconductor Ltd | 半導体記憶装置及びその制御方法 |
| CN109599142A (zh) * | 2018-12-30 | 2019-04-09 | 珠海博雅科技有限公司 | 一种适应宽电压供电的存储电路、工作方法及存储介质 |
-
1996
- 1996-09-11 JP JP8262538A patent/JPH1092200A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7408818B2 (en) | 2006-02-09 | 2008-08-05 | Renesas Technology Corp. | Semiconductor device undergoing defect detection test |
| JP2010267319A (ja) * | 2009-05-14 | 2010-11-25 | Fujitsu Semiconductor Ltd | 半導体記憶装置及びその制御方法 |
| CN109599142A (zh) * | 2018-12-30 | 2019-04-09 | 珠海博雅科技有限公司 | 一种适应宽电压供电的存储电路、工作方法及存储介质 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060306 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060313 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060704 |