JPH1092821A - 半導体素子の配線形成方法 - Google Patents

半導体素子の配線形成方法

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JPH1092821A JP9103529A JP10352997A JPH1092821A JP H1092821 A JPH1092821 A JP H1092821A JP 9103529 A JP9103529 A JP 9103529A JP 10352997 A JP10352997 A JP 10352997A JP H1092821 A JPH1092821 A JP H1092821A
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キム チャン−ス
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Abstract

(57)【要約】 【課題】 工程簡単にして正確に配線を形成することが
できる半導体素子の配線形成方法を提供すること。 【解決手段】 基板11上に金属膜13を形成したの
ち、化学機械的な鏡面研磨方法あるいは機械的な研磨方
法により金属膜13の表面に凹凸を形成して金属膜13
の表面を不均一にすることにより、金属膜13食刻用フ
ォトレジストパターン14形成時の露光の際の金属膜1
3からの反射を減少させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体素子の配線形
成方法に関するもので、特に金属による反射度を減少さ
せる手段に関するものである。
【0002】
【従来の技術】一般に、反射度を減少させるためのAR
C(Anti−ReflectionCoating)
工程としては、無機ARC工程と、ポリマーのコーティ
ングによる有機ARC工程などが広く用いられてきた。
例えば、無機ARC工程は、露光工程時の光の反射が強
過ぎるためノッチング効果を誘発させる金属膜上にAR
Cフィルムを適当な厚さに形成して、このようなARC
フィルムに入射光が照射されたとき、入射光の成分をで
きるだけ吸収して反射成分を抑制させることにより露光
工程によるノッチング効果を制御するものである。この
際、使用されるARCフィルムのうち無機フィルムとし
てはTiN1 、Si3 4 、TiW等を使用し、有機フ
ィルムとしてはポリマーを使用する。さらに、ARCフ
ィルムとしては、特開昭56−94738号公報に示さ
れるように酸化クロムや、特開平6−37016号公報
に示されるようにアモルファスシリコン膜を使用するこ
ともできる。
【0003】以下、添付図面を参照して従来の半導体素
子の配線形成方法を説明すれば、下記の通りである。図
5および図6は、従来の半導体素子の配線形成方法を説
明するための工程断面図である。まず、図5(a)に示
すように、シリコン基板1上に絶縁膜2を形成し、絶縁
膜2上部に金属膜3を形成する。この際、素子(図面に
は図示せず)の形成された部分の絶縁膜2と素子の形成
されなかった部分の絶縁膜2は段差を有するようにな
る。次に、金属膜3による反射度の減少のために金属膜
3の表面に反射防止膜4を蒸着する。次いで、図5
(b)に示すように、反射防止膜4上にフォトレジスト
5を塗布した後、露光及び現象工程でフォトレジスト5
をパターニングする。そして、図6(a)に示すよう
に、フォトレジスト5のパターンをマスクとして用いて
反射防止膜4と金属膜3を選択的に食刻する。この際、
反射防止膜4と金属膜3との食刻選択比が互いに異なる
ため、反射防止膜4の下部の金属膜3は度を超して食刻
される。次いで、図6(b)に示すように、フォトレジ
スト5のパターンを除去した後に全面に平坦化用の絶縁
膜6を蒸着すると、従来の配線形成工程を完了する。
【0004】
【発明が解決しようとする課題】しかるに、上記のよう
な従来の半導体素子の配線形成方法は、下記のような問
題点があった。第1に、反射防止膜4の形成工程によ
り、工程が複雑になる。第2に、反射防止膜4と金属膜
3との食刻選択比を調節することに困難さがある。よっ
て、金属膜3が度を超して食刻され、配線が細る。第3
に、過度の金属膜3の食刻により、平坦化用の絶縁膜6
の蒸着時、その内部に不必要な隙間が生じる。本発明は
上記の点に鑑みなされたもので、上記の問題点を解決し
得る半導体素子の配線形成方法を提供することを目的と
する。
【0005】
【課題を解決するための手段】本発明は上述の課題を解
決するために、基板上に導電層を形成するステップと、
前記導電層を研磨して前記導電層の表面に凹凸を形成す
るステップと、前記導電層を選択的に除去して配線を形
成するステップとを具備する半導体素子の配線形成方法
とする。
【0006】
【発明の実施の形態】次に、添付図面を参照して本発明
による半導体素子の配線形成方法の実施の形態を詳細に
説明する。図1および図2は本発明の半導体素子の配線
形成方法の実施の形態を示す工程断面図である。この図
に示す方法では、まず図1(a)に示すように、基板1
1上に絶縁膜12を蒸着する。この際、基板11として
は半導体物質又は絶縁物を使用し、絶縁膜12としては
酸化膜又は窒化膜を使用する。次いで、絶縁膜12上部
に導電層として単一金属からなる金属膜13を形成す
る。ここで、単一金属からなる金属膜13の代わりに合
金膜を導電層として使用することもできる。この際、金
属膜13の物質としては、Al、W、Cr、Cuのうち
いずれか1つを選択して使用し、合金膜としては、シリ
コンと、Al、W、Cr、Cuのうち1つの合金膜を使
用する。
【0007】次に、図1(b)に示すように、化学機械
的な鏡面研磨(CMP:Chemical Mecha
nical Polishing)方法で金属膜13の
表面に凹凸が生じるようにして、金属膜13の表面を不
均一にする。ここで、化学機械的な鏡面研磨法を用いて
金属膜13の表面を凹凸にする方法をより具体的に説明
すれば、下記の通りである。研磨布としてはウレタン又
はポリエステルを使用し、研磨材としてはアルミナ(A
2 3 )粒子を使用し、化学溶液としてはHF、KO
H、HCl、H2 2 、H2 Oを使用する。そして、プ
レート上に前記研磨布を固定させ、前記プレートを回転
させながらプレート中心の研磨布に、研磨液の供給管を
介して研磨材と化学溶液の混合液を注入する。次いで、
基板11を固定したチャックをプレートと反対方向に回
転させながら、基板11に形成されている金属膜13の
表面を研磨布に接触させて金属膜13を研磨する。この
際、前記供給管を介して供給される混合液(研磨液)の
成分はAl2 3 粒子+HFまたはHCl+H2 2
2 Oから構成される。したがって、Al2 3 粒子に
より機械的に、またHF又はHClにより化学的に研磨
がなされる。この際、金属膜13の表面の凹凸はAl2
3 粒子により決定され、Al2 3 粒子のサイズは2
00〜1000Å程度であり、研磨される金属膜13の
厚さは100〜500Å程度である。なお、このような
化学機械的研磨に代えて機械的な研磨を用いることもで
きる。機械的研磨の場合は研磨液がAl2 3 粒子+H
2 Oから構成され、Al2 3 粒子により機械的にのみ
研磨される。
【0008】次いで、研磨された金属膜13上にフォト
レジスト層を塗布したのち、このフォトレジスト層を露
光し現像することにより、図1(c)に示すように、前
記研磨された金属膜13上にフォトレジストパターン1
4を形成する。その後、図2(a)に示すように、前記
フォトレジストパターン14をマスクとして用いて前記
金属膜13を異方性食刻することにより金属配線パター
ン13aを形成する。その後、図2(b)に示すよう
に、フォトレジストパターン14を除去した後、金属配
線パターン13aと絶縁膜12上に平坦化用の絶縁膜1
5を形成する。
【0009】図3および図4は本発明の他の実施の形態
を示し、段差を有する絶縁膜12上に金属配線パターン
13aを形成する場合である。この場合は、金属層13
の表面にも段差を有することになるので、この金属層1
3の表面を研磨する場合には、柔軟性のある研磨布を使
用する。即ち、金属層13の研磨時、段差の上層部と下
層部が同時に研磨布と摩擦されるように、研磨布の強度
を調整して、柔軟性のある研磨布を使う。この他の実施
の形態において、それ以外の工程は図1および図2の方
法と同一であり、そこで図中、図1および図2と同一部
分に図1および図2と同一符号を付して詳細な説明は省
略する。
【0010】そして、以上のような配線形成方法によれ
ば、次のような利点がある。第1に、金属膜13の表面
に凹凸を形成することにより、フォトレジスト層露光時
の金属膜13からの反射度を減少させることができる。
したがって、前記露光時、金属膜からの反射が強過ぎる
ことによりフォトレジストパターンの側面が損傷されて
フォトレジストパターンが歪曲されるノッチング現象の
発生を抑制することができ、正確なフォトレジストパタ
ーン14、延いては正確な金属配線パターン13aを形
成することができる。第2に、反射度の減少のために別
途の膜形成工程が不要となるので、工程を単純化するこ
とができる。第3に、食刻選択比による金属配線パター
ン13aの細りがなく、食刻選択比及びプロファイルを
考慮しなくてもよくなる。第4に、金属配線パターン1
3aが正確に形成されて、平坦化用の絶縁膜15内に隙
間が生じないので、平坦化用の絶縁膜13の信頼性が向
上する。
【0011】なお、以上のような本発明に類似する技術
として先後願の関係にある特開平9−7972号公報が
あるが、この公報技術はアルミニウム配線を2層構造と
し、このうち上層をCVD法で表面が荒れた状態で形成
しようとするものであり、研磨工程を用いた上記本発明
とは技術的に異なる。
【0012】
【発明の効果】以上詳細に説明したように、本発明の半
導体素子の配線形成方法によれば、研磨工程を利用して
導電層の表面を凹凸にして導電層からの光の反射度を減
少させることにより、工程簡単にして正確に配線を形成
することができ、平坦化用の絶縁膜の信頼性も向上させ
ることができる。
【図面の簡単な説明】
【図1】本発明による半導体素子の配線形成方法の実施
の形態を示す工程断面図。
【図2】本発明による半導体素子の配線形成方法の実施
の形態を示し、図1に続く工程を示す工程断面図。
【図3】本発明による半導体素子の配線形成方法の他の
実施の形態を示す工程断面図。
【図4】本発明による半導体素子の配線形成方法の他の
実施の形態を示し、図3に続く工程を示す工程断面図。
【図5】従来の半導体素子の配線形成方法を示す工程断
面図。
【図6】従来の半導体素子の配線形成方法を示し、図5
に続く工程を示す工程断面図。
【符号の説明】
11 基板 12 絶縁膜 13 金属膜 13a 金属配線パターン 14 フォトレジストパターン 15 平坦化用絶縁膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン−ス キム 大韓民国チュンチョンブク−ド チョンズ −シ フンヅク−グ サジク2−ドン 669−5 ジュゴンアパート1401−202 (72)発明者 ユン−ヒ キム 大韓民国チュンチョンブク−ド チョンズ −シ フンヅク−グ ボクデ1−ドン ド クソンアパートA−308

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 基板上に導電層を形成するステップと、 前記導電層を研磨して前記導電層の表面に凹凸を形成す
    るステップと、 前記導電層を選択的に除去して配線を形成するステップ
    とを具備することを特徴とする半導体素子の配線形成方
    法。
  2. 【請求項2】 請求項1記載の半導体素子の配線形成方
    法において、前記基板は、半導体または絶縁物であるこ
    とを特徴とする半導体素子の配線形成方法。
  3. 【請求項3】 請求項1記載の半導体素子の配線形成方
    法において、前記導電層は、単一金属または合金で形成
    されることを特徴とする半導体素子の配線形成方法。
  4. 【請求項4】 請求項1記載の半導体素子の配線形成方
    法において、前記導電層を研磨する工程は、化学機械的
    な研磨工程であることを特徴とする半導体素子の配線形
    成方法。
  5. 【請求項5】 請求項3記載の半導体素子の配線形成方
    法において、前記単一金属としては、Al、W、Cr、
    Cuのうちいずれか1つを選択して使用することを特徴
    とする半導体素子の配線形成方法。
  6. 【請求項6】 請求項1記載の半導体素子の配線形成方
    法において、前記導電層を研磨する工程は、機械的な研
    磨工程であることを特徴とする半導体素子の配線形成方
    法。
  7. 【請求項7】 請求項1記載の半導体素子の配線形成方
    法において、前記導電層の研磨の厚さは、100〜50
    0Åであることを特徴とする半導体素子の配線形成方
    法。
  8. 【請求項8】 請求項1記載の半導体素子の配線形成方
    法において、前記基板と前記導電層との間に絶縁膜が介
    在されていることを特徴とする半導体素子の配線形成方
    法。
  9. 【請求項9】 請求項1記載の半導体素子の配線形成方
    法において、前記導電層を選択的に除去して配線を形成
    する工程は、前記導電層上にフォトレジスト層を形成す
    るステップと、 前記フォトレジスト層を露光及び現象してフォトレジス
    トパターンを形成するステップと、 前記フォトレジストパターンを用いて前記導電層を食刻
    して配線を形成するステップとからなることを特徴とす
    る半導体素子の配線形成方法。
  10. 【請求項10】 請求項1記載の半導体素子の配線形成
    方法において、前記導電層を選択的に除去して配線を形
    成した後、該配線と前記基板上に平坦化用の絶縁膜を形
    成する工程を更に含むことを特徴とする半導体素子の配
    線形成方法。
  11. 【請求項11】 請求項4記載の半導体素子の配線形成
    方法において、前記化学機械的な研磨の研磨液は、Al
    2 3 粒子+HFまたはHCl+H2 2 +H2 Oから
    構成されることを特徴とする半導体素子の配線形成方
    法。
  12. 【請求項12】 請求項6記載の半導体素子の配線形成
    方法において、前記機械的な研磨の研磨液は、Al2
    3 粒子+H2 Oから構成されることを特徴とする半導体
    素子の配線形成方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165821A (ja) * 2009-01-15 2010-07-29 Seiko Npc Corp 半導体装置の製造方法

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100253392B1 (ko) * 1997-12-29 2000-05-01 김영환 반도체 소자의 배선 형성 방법
US6383905B2 (en) * 1998-07-31 2002-05-07 Stmicroelectronics, Inc. Formation of micro rough poly surface for low sheet resistance salicided sub-quarter micron poly lines
TW414964B (en) * 1998-09-23 2000-12-11 United Microelectronics Corp Method of reducing noise of end point detector in chemical mechanical polishing process
US6169029B1 (en) * 1999-05-03 2001-01-02 Winband Electronics Corp. Method of solving metal stringer problem which is induced by the product of tin and organic ARC reaction
DE10154500B4 (de) * 2001-11-07 2004-09-23 Infineon Technologies Ag Verfahren zur Herstellung dünner, strukturierter, metallhaltiger Schichten mit geringem elektrischen Widerstand
US20060035173A1 (en) * 2004-08-13 2006-02-16 Mark Davidson Patterning thin metal films by dry reactive ion etching
US7586097B2 (en) 2006-01-05 2009-09-08 Virgin Islands Microsystems, Inc. Switching micro-resonant structures using at least one director
US7626179B2 (en) 2005-09-30 2009-12-01 Virgin Island Microsystems, Inc. Electron beam induced resonance
US7791290B2 (en) 2005-09-30 2010-09-07 Virgin Islands Microsystems, Inc. Ultra-small resonating charged particle beam modulator
US20070034518A1 (en) * 2005-08-15 2007-02-15 Virgin Islands Microsystems, Inc. Method of patterning ultra-small structures
WO2007064358A2 (en) * 2005-09-30 2007-06-07 Virgin Islands Microsystems, Inc. Structures and methods for coupling energy from an electromagnetic wave
US7557025B2 (en) * 2005-11-04 2009-07-07 United Microelectronics Corp. Method of etching a dielectric layer to form a contact hole and a via hole and damascene method
US7579609B2 (en) 2005-12-14 2009-08-25 Virgin Islands Microsystems, Inc. Coupling light of light emitting resonator to waveguide
US20070152781A1 (en) * 2006-01-05 2007-07-05 Virgin Islands Microsystems, Inc. Switching micro-resonant structures by modulating a beam of charged particles
US7470920B2 (en) * 2006-01-05 2008-12-30 Virgin Islands Microsystems, Inc. Resonant structure-based display
US7619373B2 (en) 2006-01-05 2009-11-17 Virgin Islands Microsystems, Inc. Selectable frequency light emitter
US7282776B2 (en) * 2006-02-09 2007-10-16 Virgin Islands Microsystems, Inc. Method and structure for coupling two microcircuits
US7605835B2 (en) 2006-02-28 2009-10-20 Virgin Islands Microsystems, Inc. Electro-photographic devices incorporating ultra-small resonant structures
US20070200071A1 (en) * 2006-02-28 2007-08-30 Virgin Islands Microsystems, Inc. Coupling output from a micro resonator to a plasmon transmission line
US7443358B2 (en) * 2006-02-28 2008-10-28 Virgin Island Microsystems, Inc. Integrated filter in antenna-based detector
US7558490B2 (en) 2006-04-10 2009-07-07 Virgin Islands Microsystems, Inc. Resonant detector for optical signals
US7646991B2 (en) 2006-04-26 2010-01-12 Virgin Island Microsystems, Inc. Selectable frequency EMR emitter
US7876793B2 (en) 2006-04-26 2011-01-25 Virgin Islands Microsystems, Inc. Micro free electron laser (FEL)
US7492868B2 (en) * 2006-04-26 2009-02-17 Virgin Islands Microsystems, Inc. Source of x-rays
US7436177B2 (en) * 2006-05-05 2008-10-14 Virgin Islands Microsystems, Inc. SEM test apparatus
US7359589B2 (en) * 2006-05-05 2008-04-15 Virgin Islands Microsystems, Inc. Coupling electromagnetic wave through microcircuit
US7583370B2 (en) 2006-05-05 2009-09-01 Virgin Islands Microsystems, Inc. Resonant structures and methods for encoding signals into surface plasmons
US8188431B2 (en) 2006-05-05 2012-05-29 Jonathan Gorrell Integration of vacuum microelectronic device with integrated circuit
US7442940B2 (en) * 2006-05-05 2008-10-28 Virgin Island Microsystems, Inc. Focal plane array incorporating ultra-small resonant structures
US20070258492A1 (en) * 2006-05-05 2007-11-08 Virgin Islands Microsystems, Inc. Light-emitting resonant structure driving raman laser
US7710040B2 (en) 2006-05-05 2010-05-04 Virgin Islands Microsystems, Inc. Single layer construction for ultra small devices
US7728397B2 (en) * 2006-05-05 2010-06-01 Virgin Islands Microsystems, Inc. Coupled nano-resonating energy emitting structures
US7746532B2 (en) 2006-05-05 2010-06-29 Virgin Island Microsystems, Inc. Electro-optical switching system and method
US7986113B2 (en) 2006-05-05 2011-07-26 Virgin Islands Microsystems, Inc. Selectable frequency light emitter
US7728702B2 (en) 2006-05-05 2010-06-01 Virgin Islands Microsystems, Inc. Shielding of integrated circuit package with high-permeability magnetic material
US7342441B2 (en) * 2006-05-05 2008-03-11 Virgin Islands Microsystems, Inc. Heterodyne receiver array using resonant structures
US7476907B2 (en) * 2006-05-05 2009-01-13 Virgin Island Microsystems, Inc. Plated multi-faceted reflector
US7656094B2 (en) * 2006-05-05 2010-02-02 Virgin Islands Microsystems, Inc. Electron accelerator for ultra-small resonant structures
US7554083B2 (en) 2006-05-05 2009-06-30 Virgin Islands Microsystems, Inc. Integration of electromagnetic detector on integrated chip
US7741934B2 (en) 2006-05-05 2010-06-22 Virgin Islands Microsystems, Inc. Coupling a signal through a window
US7586167B2 (en) 2006-05-05 2009-09-08 Virgin Islands Microsystems, Inc. Detecting plasmons using a metallurgical junction
US7557647B2 (en) 2006-05-05 2009-07-07 Virgin Islands Microsystems, Inc. Heterodyne receiver using resonant structures
US20070258720A1 (en) * 2006-05-05 2007-11-08 Virgin Islands Microsystems, Inc. Inter-chip optical communication
US7443577B2 (en) * 2006-05-05 2008-10-28 Virgin Islands Microsystems, Inc. Reflecting filtering cover
US7723698B2 (en) * 2006-05-05 2010-05-25 Virgin Islands Microsystems, Inc. Top metal layer shield for ultra-small resonant structures
US7732786B2 (en) 2006-05-05 2010-06-08 Virgin Islands Microsystems, Inc. Coupling energy in a plasmon wave to an electron beam
US7569836B2 (en) 2006-05-05 2009-08-04 Virgin Islands Microsystems, Inc. Transmission of data between microchips using a particle beam
US7718977B2 (en) * 2006-05-05 2010-05-18 Virgin Island Microsystems, Inc. Stray charged particle removal device
US20070258675A1 (en) * 2006-05-05 2007-11-08 Virgin Islands Microsystems, Inc. Multiplexed optical communication between chips on a multi-chip module
US7573045B2 (en) 2006-05-15 2009-08-11 Virgin Islands Microsystems, Inc. Plasmon wave propagation devices and methods
US7679067B2 (en) 2006-05-26 2010-03-16 Virgin Island Microsystems, Inc. Receiver array using shared electron beam
US20070274365A1 (en) * 2006-05-26 2007-11-29 Virgin Islands Microsystems, Inc. Periodically complex resonant structures
US7655934B2 (en) * 2006-06-28 2010-02-02 Virgin Island Microsystems, Inc. Data on light bulb
US7450794B2 (en) 2006-09-19 2008-11-11 Virgin Islands Microsystems, Inc. Microcircuit using electromagnetic wave routing
US7560716B2 (en) 2006-09-22 2009-07-14 Virgin Islands Microsystems, Inc. Free electron oscillator
US7659513B2 (en) 2006-12-20 2010-02-09 Virgin Islands Microsystems, Inc. Low terahertz source and detector
US7990336B2 (en) 2007-06-19 2011-08-02 Virgin Islands Microsystems, Inc. Microwave coupled excitation of solid state resonant arrays
US7791053B2 (en) 2007-10-10 2010-09-07 Virgin Islands Microsystems, Inc. Depressed anode with plasmon-enabled devices such as ultra-small resonant structures
CN108680982B (zh) * 2018-05-18 2020-04-17 京东方科技集团股份有限公司 一种偏光器件及其制备方法、显示基板和显示装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130741A (ja) * 1993-11-08 1995-05-19 Toshiba Corp 半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5219787A (en) * 1990-07-23 1993-06-15 Microelectronics And Computer Technology Corporation Trenching techniques for forming channels, vias and components in substrates
US5124780A (en) * 1991-06-10 1992-06-23 Micron Technology, Inc. Conductive contact plug and a method of forming a conductive contact plug in an integrated circuit using laser planarization
JPH05109730A (ja) * 1991-10-21 1993-04-30 Seiko Epson Corp 半導体装置及びその製造方法
US5607718A (en) * 1993-03-26 1997-03-04 Kabushiki Kaisha Toshiba Polishing method and polishing apparatus
US5461007A (en) * 1994-06-02 1995-10-24 Motorola, Inc. Process for polishing and analyzing a layer over a patterned semiconductor substrate
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
US5563096A (en) * 1995-11-20 1996-10-08 Digital Equipment Corporation Semiconductor device fabrication with planar gate interconnect surface
US5639692A (en) * 1996-04-08 1997-06-17 Chartered Semiconductor Manufacturing Pte, Ltd. Non-etch back SOG process using a metal via stud

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130741A (ja) * 1993-11-08 1995-05-19 Toshiba Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010165821A (ja) * 2009-01-15 2010-07-29 Seiko Npc Corp 半導体装置の製造方法

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