JPH1092836A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1092836A JPH1092836A JP8240705A JP24070596A JPH1092836A JP H1092836 A JPH1092836 A JP H1092836A JP 8240705 A JP8240705 A JP 8240705A JP 24070596 A JP24070596 A JP 24070596A JP H1092836 A JPH1092836 A JP H1092836A
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- film
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- forming
- polycrystalline silicon
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Abstract
(57)【要約】
【課題】 ベース幅を大幅に短縮することでき、必要な
電流増幅率を持ち、高速性能と耐圧特性を兼ね備えた半
導体装置及びその製造方法を提供する。 【解決手段】 ウエットエッチングにより、熱酸化膜１
０４を部分的に除去して、アンダーカットを行う。次
に、選択的にシリコンを成長させ、多結晶シリコン膜１
０５とトップシリコン膜１０３のコンタクトをとる。こ
の後、アルミ材料１１１をスパッタ法により生成した
後、ホトリソエッチング技術により、エミッタベースコ
レクタの各電極１１１ａ，１１１ｂ，１１１ｃを形成す
る。このように、ベース幅を大幅に短縮することが可能
になった。さらに、この方法によると、エミッタベース
接合は、高濃度接合として形成し、ベースコレクタ接合
は低濃度接合にでき、かつコレクタ抵抗を下げる高濃度
層を同時に形成することができる。つまり、プロファイ
ル制御を行うことができる。
電流増幅率を持ち、高速性能と耐圧特性を兼ね備えた半
導体装置及びその製造方法を提供する。 【解決手段】 ウエットエッチングにより、熱酸化膜１
０４を部分的に除去して、アンダーカットを行う。次
に、選択的にシリコンを成長させ、多結晶シリコン膜１
０５とトップシリコン膜１０３のコンタクトをとる。こ
の後、アルミ材料１１１をスパッタ法により生成した
後、ホトリソエッチング技術により、エミッタベースコ
レクタの各電極１１１ａ，１１１ｂ，１１１ｃを形成す
る。このように、ベース幅を大幅に短縮することが可能
になった。さらに、この方法によると、エミッタベース
接合は、高濃度接合として形成し、ベースコレクタ接合
は低濃度接合にでき、かつコレクタ抵抗を下げる高濃度
層を同時に形成することができる。つまり、プロファイ
ル制御を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特にラテラル構造のバイポーラトラ
ンジスタの製造方法に関するものである。
の製造方法に係り、特にラテラル構造のバイポーラトラ
ンジスタの製造方法に関するものである。
【０００２】
【従来の技術】バイポーラＬＳＩが、ＭＯＳ−ＬＳＩに
比較して有利な点の一つとして、その高速性が挙げられ
る。これは、素子自体の高速性と電流駆動能力の高さに
よるものである。しかしながら、そのデメリットとして
は、消費電力が大きいことが挙げられる。この点につい
てＭＯＳデバイスは、従来のＮ−ＭＯＳやＰ−ＭＯＳと
いった単純な構造から、コンプリメンタリー（相補構
造）にすることにより、消費電力の大幅な削減が可能に
なった。
比較して有利な点の一つとして、その高速性が挙げられ
る。これは、素子自体の高速性と電流駆動能力の高さに
よるものである。しかしながら、そのデメリットとして
は、消費電力が大きいことが挙げられる。この点につい
てＭＯＳデバイスは、従来のＮ−ＭＯＳやＰ−ＭＯＳと
いった単純な構造から、コンプリメンタリー（相補構
造）にすることにより、消費電力の大幅な削減が可能に
なった。
【０００３】現在バイポーラデバイスにおいても、その
基本回路形式にＰＮＰとＮＰＮのトランジスタを用いる
形式にすることによって、その高速性能を維持したま
ま、消費電力の大幅な削減が可能であることが知られて
いる。しかしながら、高性能のＰＮＰとＮＰＮを同時に
形成するには、そのプロセスにおいて困難があった。と
ころが、近年ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ
ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）や、張り合わせ
によるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）構造のウエハの品質が向上し、高性能な相補型バ
イポーラデバイスの実現が可能になってきた。
基本回路形式にＰＮＰとＮＰＮのトランジスタを用いる
形式にすることによって、その高速性能を維持したま
ま、消費電力の大幅な削減が可能であることが知られて
いる。しかしながら、高性能のＰＮＰとＮＰＮを同時に
形成するには、そのプロセスにおいて困難があった。と
ころが、近年ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ
ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）や、張り合わせ
によるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）構造のウエハの品質が向上し、高性能な相補型バ
イポーラデバイスの実現が可能になってきた。
【０００４】以下、その相補型バイポーラデバイスの製
造方法の一例を示す。図３は従来のラテラル構造のバイ
ポーラトランジスタの製造工程図である。 （１）まず、図３（ａ）に示すように、不純物濃度が１
×１０15／ｃｍ3 以下の高抵抗シリコンウエハ基板３０
１に、１８０ｋｅＶ，０．４×１０18／ｃｍ2で酸素の
イオン注入を行う。
造方法の一例を示す。図３は従来のラテラル構造のバイ
ポーラトランジスタの製造工程図である。 （１）まず、図３（ａ）に示すように、不純物濃度が１
×１０15／ｃｍ3 以下の高抵抗シリコンウエハ基板３０
１に、１８０ｋｅＶ，０．４×１０18／ｃｍ2で酸素の
イオン注入を行う。
【０００５】その後、１３００℃、６時間程度の熱処理
により、ＳＯＩ構造が実現される。ここで、３０２は酸
化膜層、３０３はトップシリコン膜であり、その膜厚
は、約０．３μｍ程度である。 （２）その後、図３（ｂ）に示すように、ＮＰＮトラン
ジスタを形成する領域に、リン濃度が１×１０16／ｃｍ
3 程度になるようにイオン注入を行い、熱処理を行う。
次に、全面にＣＶＤ酸化膜３０４を５０００Å程度生成
し、公知のホトリソエッチング技術により、０．３μｍ
の窓を開口する。
により、ＳＯＩ構造が実現される。ここで、３０２は酸
化膜層、３０３はトップシリコン膜であり、その膜厚
は、約０．３μｍ程度である。 （２）その後、図３（ｂ）に示すように、ＮＰＮトラン
ジスタを形成する領域に、リン濃度が１×１０16／ｃｍ
3 程度になるようにイオン注入を行い、熱処理を行う。
次に、全面にＣＶＤ酸化膜３０４を５０００Å程度生成
し、公知のホトリソエッチング技術により、０．３μｍ
の窓を開口する。
【０００６】（３）次に、図３（ｃ）に示すように、ボ
ロンのイオン注入を３０ｋｅＶ程度で行い、ベース領域
３０５を形成する。 （４）次に、図３（ｄ）に示すように、ウエハ表面上の
酸化膜３０４を部分的にエッチングし、コレクタとエミ
ッタの電極形成部を開口する。 （５）次に、図３（ｅ）に示すように、公知のホトリソ
技術を用いて、エミッタ電極部に砒素のイオン注入と熱
処理を行い、エミッタ中キャリア濃度を１×１０20／ｃ
ｍ3 程度にする。次に、シリコン露出部にのみ、選択的
に多結晶シリコンを形成させた後、Ｎ型電極とＰ型電極
にそれぞれ、ボロンと砒素をイオン注入し、さらに熱処
理して多結晶シリコンの抵抗を下げる。ここで、３０６
ａはエミッタ電極、３０６ｂはベース電極、３０６ｃは
コレクタ電極である。
ロンのイオン注入を３０ｋｅＶ程度で行い、ベース領域
３０５を形成する。 （４）次に、図３（ｄ）に示すように、ウエハ表面上の
酸化膜３０４を部分的にエッチングし、コレクタとエミ
ッタの電極形成部を開口する。 （５）次に、図３（ｅ）に示すように、公知のホトリソ
技術を用いて、エミッタ電極部に砒素のイオン注入と熱
処理を行い、エミッタ中キャリア濃度を１×１０20／ｃ
ｍ3 程度にする。次に、シリコン露出部にのみ、選択的
に多結晶シリコンを形成させた後、Ｎ型電極とＰ型電極
にそれぞれ、ボロンと砒素をイオン注入し、さらに熱処
理して多結晶シリコンの抵抗を下げる。ここで、３０６
ａはエミッタ電極、３０６ｂはベース電極、３０６ｃは
コレクタ電極である。
【０００７】なお、図３（ｅ）′に、この工程によって
形成されるＮＰＮ型トランジスタの概略構成断面図、図
３（ｅ）″にそのＮＰＮ型トランジスタの概略構成平面
図が示されている。ここで、Ｅはエミッタ、Ｂはベー
ス、Ｃはコレクタである。以上の工程により、ＳＯＩウ
エハ上に横型のＮＰＮ型トランジスタを形成することが
可能となった。
形成されるＮＰＮ型トランジスタの概略構成断面図、図
３（ｅ）″にそのＮＰＮ型トランジスタの概略構成平面
図が示されている。ここで、Ｅはエミッタ、Ｂはベー
ス、Ｃはコレクタである。以上の工程により、ＳＯＩウ
エハ上に横型のＮＰＮ型トランジスタを形成することが
可能となった。
【０００８】
【発明が解決しようとする課題】以上述べたように、Ｓ
ＯＩ構造の基板を用いることによって、新しい構造の横
型バイポーラトランジスタを形成することが可能になっ
た。しかしながら、上記した横型バイポーラトランジス
タは、従来の縦型のトランジスタに比べるとベース幅も
広く、遮断周波数等の特性は落ち、速度性能的には不十
分となってしまう。
ＯＩ構造の基板を用いることによって、新しい構造の横
型バイポーラトランジスタを形成することが可能になっ
た。しかしながら、上記した横型バイポーラトランジス
タは、従来の縦型のトランジスタに比べるとベース幅も
広く、遮断周波数等の特性は落ち、速度性能的には不十
分となってしまう。
【０００９】本発明は、上記問題点を除去し、ベース幅
を大幅に短縮することができ、必要な電流増幅率を持
ち、高速性能と耐圧特性を兼ね備えた半導体装置及びそ
の製造方法を提供することを目的とする。
を大幅に短縮することができ、必要な電流増幅率を持
ち、高速性能と耐圧特性を兼ね備えた半導体装置及びそ
の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）半導体装置において、ＳＯＩ構造の半導体ウエハ
の表面のシリコン酸化膜上に形成される窓を有するとと
もに、アンダーカットされた熱酸化膜と、多結晶シリコ
ン膜と、窒化膜が積層された島状の領域と、前記島状の
領域の窓の側部に形成されるサイドウォールと、前記島
状の領域とサイドウォールをマスクとして前記ＳＯＩ構
造のトップシリコン膜内に形成される第２導電型のベー
ス領域と、前記多結晶シリコン膜に接続されるととも
に、前記ベース領域の一方の側部に接合して形成される
第１導電型のエミッタ領域と、前記ベース領域のもう一
方の側部に接合される第１導電型の低濃度不純物領域
と、前記多結晶シリコン膜に接続されるとともに、前記
第１導電型の低濃度不純物領域の側部に接合される第１
導電型のコレクタ領域とを設けるようにしたものであ
る。
成するために、 （１）半導体装置において、ＳＯＩ構造の半導体ウエハ
の表面のシリコン酸化膜上に形成される窓を有するとと
もに、アンダーカットされた熱酸化膜と、多結晶シリコ
ン膜と、窒化膜が積層された島状の領域と、前記島状の
領域の窓の側部に形成されるサイドウォールと、前記島
状の領域とサイドウォールをマスクとして前記ＳＯＩ構
造のトップシリコン膜内に形成される第２導電型のベー
ス領域と、前記多結晶シリコン膜に接続されるととも
に、前記ベース領域の一方の側部に接合して形成される
第１導電型のエミッタ領域と、前記ベース領域のもう一
方の側部に接合される第１導電型の低濃度不純物領域
と、前記多結晶シリコン膜に接続されるとともに、前記
第１導電型の低濃度不純物領域の側部に接合される第１
導電型のコレクタ領域とを設けるようにしたものであ
る。
【００１１】（２）半導体装置の製造方法であって、Ｓ
ＯＩ構造の半導体ウエハにおいて、表面のシリコン酸化
膜を第１の導電型にし、さらに全面に第１の絶縁膜と第
２導電型の不純物を高濃度に含んだ半導体薄膜を形成
し、多結晶シリコン膜を島状に形成し残す工程と、第２
の絶縁膜を全面に形成した後、この絶縁膜と前記多結晶
シリコン膜と前記第１の絶縁膜を除去して、ウエハ表面
に達する窓を形成する工程と、全面に第３の絶縁膜を生
成し、これを異方性エッチングによりエッチングしてサ
イドウォールを形成し、開口窓を通して、不純物拡散を
行い、この部分を第２の導電型にする工程と、前記第２
の絶縁膜／多結晶シリコン膜／第１の絶縁膜にエミッタ
もしくはコレクタとなる窓を開口する工程と、露出した
前記第１の絶縁膜の一部をエッチングしてアンダーカッ
トを行う工程と、全面のシリコン露出部にのみ、選択的
に半導体膜を成長させ、エミッタとコレクタ領域は前記
半導体膜からの不純物の拡散により、第１導電型の領域
を形成する工程とを施すようにしたものである。
ＯＩ構造の半導体ウエハにおいて、表面のシリコン酸化
膜を第１の導電型にし、さらに全面に第１の絶縁膜と第
２導電型の不純物を高濃度に含んだ半導体薄膜を形成
し、多結晶シリコン膜を島状に形成し残す工程と、第２
の絶縁膜を全面に形成した後、この絶縁膜と前記多結晶
シリコン膜と前記第１の絶縁膜を除去して、ウエハ表面
に達する窓を形成する工程と、全面に第３の絶縁膜を生
成し、これを異方性エッチングによりエッチングしてサ
イドウォールを形成し、開口窓を通して、不純物拡散を
行い、この部分を第２の導電型にする工程と、前記第２
の絶縁膜／多結晶シリコン膜／第１の絶縁膜にエミッタ
もしくはコレクタとなる窓を開口する工程と、露出した
前記第１の絶縁膜の一部をエッチングしてアンダーカッ
トを行う工程と、全面のシリコン露出部にのみ、選択的
に半導体膜を成長させ、エミッタとコレクタ領域は前記
半導体膜からの不純物の拡散により、第１導電型の領域
を形成する工程とを施すようにしたものである。
【００１２】したがって、ベース幅を大幅に短縮するこ
とが可能であり、従来縦型構造で作られていた性能と同
等のものが得られる。そして、各種のトランジスタ寄生
容量を極限まで削減することができる。さらに、エミッ
タベース接合は、高濃度接合として形成し、ベースコレ
クタ接合は低濃度接合にでき、かつコレクタ抵抗を下げ
る高濃度層を同時に形成することができる。
とが可能であり、従来縦型構造で作られていた性能と同
等のものが得られる。そして、各種のトランジスタ寄生
容量を極限まで削減することができる。さらに、エミッ
タベース接合は、高濃度接合として形成し、ベースコレ
クタ接合は低濃度接合にでき、かつコレクタ抵抗を下げ
る高濃度層を同時に形成することができる。
【００１３】これにより、必要な電流増幅率を持ち、高
速性能と耐圧特性を兼ね備えた理想的なトランジスタを
実現することができる。 （３）半導体装置において、ＳＯＩ構造の半導体ウエハ
の表面のシリコン酸化膜上に形成される窓を有するとと
もに、アンダーカットされた熱酸化膜と、多結晶シリコ
ン膜と、窒化膜が積層された島状の領域と、前記島状の
領域の窓の側部に形成されるサイドウォールと、前記島
状の領域とサイドウォールをマスクとして前記ＳＯＩ構
造のトップシリコン膜内に形成される第２導電型のベー
ス領域と、前記多結晶シリコン膜に接続されるととも
に、前記ベース領域の一方の側部に接合して形成される
第１導電型のエミッタ領域と、前記ベース領域のもう一
方の側部に接合される第１導電型の低濃度不純物領域
と、前記多結晶シリコン膜に接続されるとともに、前記
第１導電型の低濃度不純物領域の側部に接合される第１
導電型のコレクタ領域とを有するＮＰＮトランジスタ
と、ＳＯＩ構造の半導体ウエハの表面のシリコン酸化膜
上に形成される窓を有するとともに、アンダーカットさ
れた熱酸化膜と、多結晶シリコン膜と、窒化膜が積層さ
れた島状の領域と、前記島状の領域の窓の側部に形成さ
れるサイドウォールと、前記島状の領域とサイドウォー
ルをマスクとして前記ＳＯＩ構造のトップシリコン膜内
に形成される第１導電型のベース領域と、前記多結晶シ
リコン膜に接続されるとともに、前記ベース領域の一方
の側部に接合して形成される第２導電型のエミッタ領域
と、前記ベース領域のもう一方の側部に接合される第２
導電型の低濃度不純物領域と、前記多結晶シリコン膜に
接続されるとともに、前記第２導電型の低濃度不純物領
域の側部に接合される第２導電型のコレクタ領域とを有
するＰＮＰトランジスタとを設けるようにしたものであ
る。
速性能と耐圧特性を兼ね備えた理想的なトランジスタを
実現することができる。 （３）半導体装置において、ＳＯＩ構造の半導体ウエハ
の表面のシリコン酸化膜上に形成される窓を有するとと
もに、アンダーカットされた熱酸化膜と、多結晶シリコ
ン膜と、窒化膜が積層された島状の領域と、前記島状の
領域の窓の側部に形成されるサイドウォールと、前記島
状の領域とサイドウォールをマスクとして前記ＳＯＩ構
造のトップシリコン膜内に形成される第２導電型のベー
ス領域と、前記多結晶シリコン膜に接続されるととも
に、前記ベース領域の一方の側部に接合して形成される
第１導電型のエミッタ領域と、前記ベース領域のもう一
方の側部に接合される第１導電型の低濃度不純物領域
と、前記多結晶シリコン膜に接続されるとともに、前記
第１導電型の低濃度不純物領域の側部に接合される第１
導電型のコレクタ領域とを有するＮＰＮトランジスタ
と、ＳＯＩ構造の半導体ウエハの表面のシリコン酸化膜
上に形成される窓を有するとともに、アンダーカットさ
れた熱酸化膜と、多結晶シリコン膜と、窒化膜が積層さ
れた島状の領域と、前記島状の領域の窓の側部に形成さ
れるサイドウォールと、前記島状の領域とサイドウォー
ルをマスクとして前記ＳＯＩ構造のトップシリコン膜内
に形成される第１導電型のベース領域と、前記多結晶シ
リコン膜に接続されるとともに、前記ベース領域の一方
の側部に接合して形成される第２導電型のエミッタ領域
と、前記ベース領域のもう一方の側部に接合される第２
導電型の低濃度不純物領域と、前記多結晶シリコン膜に
接続されるとともに、前記第２導電型の低濃度不純物領
域の側部に接合される第２導電型のコレクタ領域とを有
するＰＮＰトランジスタとを設けるようにしたものであ
る。
【００１４】（４）半導体装置の製造方法であって、Ｓ
ＯＩ構造の半導体ウエハにおいて、最表面の半導体層を
複数の島状領域に分割した後、ＮＰＮトランジスタの形
成領域は、Ｎ型の不純物を拡散させ、ＰＮＰトランジス
タの形成領域にはＰ型の不純物を拡散させる工程と、表
面に第１の絶縁膜を形成し、さらに第１の半導体薄膜を
生成した後、これを上記領域ごとに分割し、ＮＰＮ部の
前記半導体薄膜にはＰ型の不純物を拡散させ、ＰＮＰ部
の前記半導体薄膜にはＮ型の不純物を拡散させた後、全
面に第２の絶縁膜を形成する工程と、前記島状領域の一
部に、最表面半導体に達するベース電極取り出し部とな
る窓を開口し、さらに全面に第３の絶縁膜を生成した
後、これを異方性エッチングにより、エッチングして前
記開口部にのみサイドウォール状に残存させる工程と、
前記窓より、ＮＰＮトランジスタ形成部はＰ型不純物を
拡散させ、ＰＮＰトランジスタ形成部にはＮ型不純物を
拡散させる工程と、コレクタおよびエミッタ電極となる
部分に最表面半導体に達する窓を開口した後、第１の絶
縁膜を露出部から精度よくエッチングし、アンダーカッ
トを行う工程と、シリコン露出部分にのみ、選択的に第
２の半導体薄膜を成長させ、前記アンダーカット部を埋
め込み、自己整合的に最表面半導体と第１の半導体薄膜
とのコンタクトを実現し、この時、ＮＰＮトランジスタ
部においては、Ｎ型不純物を含んだ第１の半導体薄膜か
らの不純物拡散により、エミッタ領域とコレクタ高濃度
領域が形成され、さらにＰＮＰトランジスタ部において
は、Ｐ型不純物を含んだ第１の半導体薄膜からの不純物
拡散によりエミッタ領域と高濃度コレクタ領域が同時に
形成される工程と、エミッタ、ベース、コレクタ各部に
金属電極を形成する工程とを施すようにしたものであ
る。
ＯＩ構造の半導体ウエハにおいて、最表面の半導体層を
複数の島状領域に分割した後、ＮＰＮトランジスタの形
成領域は、Ｎ型の不純物を拡散させ、ＰＮＰトランジス
タの形成領域にはＰ型の不純物を拡散させる工程と、表
面に第１の絶縁膜を形成し、さらに第１の半導体薄膜を
生成した後、これを上記領域ごとに分割し、ＮＰＮ部の
前記半導体薄膜にはＰ型の不純物を拡散させ、ＰＮＰ部
の前記半導体薄膜にはＮ型の不純物を拡散させた後、全
面に第２の絶縁膜を形成する工程と、前記島状領域の一
部に、最表面半導体に達するベース電極取り出し部とな
る窓を開口し、さらに全面に第３の絶縁膜を生成した
後、これを異方性エッチングにより、エッチングして前
記開口部にのみサイドウォール状に残存させる工程と、
前記窓より、ＮＰＮトランジスタ形成部はＰ型不純物を
拡散させ、ＰＮＰトランジスタ形成部にはＮ型不純物を
拡散させる工程と、コレクタおよびエミッタ電極となる
部分に最表面半導体に達する窓を開口した後、第１の絶
縁膜を露出部から精度よくエッチングし、アンダーカッ
トを行う工程と、シリコン露出部分にのみ、選択的に第
２の半導体薄膜を成長させ、前記アンダーカット部を埋
め込み、自己整合的に最表面半導体と第１の半導体薄膜
とのコンタクトを実現し、この時、ＮＰＮトランジスタ
部においては、Ｎ型不純物を含んだ第１の半導体薄膜か
らの不純物拡散により、エミッタ領域とコレクタ高濃度
領域が形成され、さらにＰＮＰトランジスタ部において
は、Ｐ型不純物を含んだ第１の半導体薄膜からの不純物
拡散によりエミッタ領域と高濃度コレクタ領域が同時に
形成される工程と、エミッタ、ベース、コレクタ各部に
金属電極を形成する工程とを施すようにしたものであ
る。
【００１５】したがって、基本的な効果は、上記（１）
と同じであるが、さらに、ＮＰＮとＰＮＰを全く相補的
に形成することが可能となり、低消費電力のＩＣを製造
することが可能となる。また、各種の自己整合技術や不
純物拡散技術を多用しており、プロセスは極めてシンプ
ルになっている。
と同じであるが、さらに、ＮＰＮとＰＮＰを全く相補的
に形成することが可能となり、低消費電力のＩＣを製造
することが可能となる。また、各種の自己整合技術や不
純物拡散技術を多用しており、プロセスは極めてシンプ
ルになっている。
【００１６】このプロセスでは、ＮＰＮとＰＮＰを全く
均等に形成しており、各トランジスタの特性調整には、
マスク寸法等の調整によっても容易に行うことができ
る。
均等に形成しており、各トランジスタの特性調整には、
マスク寸法等の調整によっても容易に行うことができ
る。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すバイポーラトランジスタの製造工程断
面図（その１）、図２は本発明の第１実施例を示すバイ
ポーラトランジスタの製造工程断面図（その２）であ
る。
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すバイポーラトランジスタの製造工程断
面図（その１）、図２は本発明の第１実施例を示すバイ
ポーラトランジスタの製造工程断面図（その２）であ
る。
【００１８】（１）まず、図１（ａ）に示すように、不
純物濃度が１×１０15／ｃｍ3 以下の高抵抗シリコンウ
エハ基板１０１に、１８０ｋｅＶ、０．４×１０18／ｃ
ｍ2で酸素のイオン注入を行う。その後、１３００℃、
６時間程度の熱処理により、ＳＯＩ構造が実現される。
ここで、１０２は酸化膜、１０３はトップシリコン膜で
あり、約０．３μｍ程度である。
純物濃度が１×１０15／ｃｍ3 以下の高抵抗シリコンウ
エハ基板１０１に、１８０ｋｅＶ、０．４×１０18／ｃ
ｍ2で酸素のイオン注入を行う。その後、１３００℃、
６時間程度の熱処理により、ＳＯＩ構造が実現される。
ここで、１０２は酸化膜、１０３はトップシリコン膜で
あり、約０．３μｍ程度である。
【００１９】その後、そのトップシリコン膜１０３のＮ
ＰＮトランジスタを形成する領域には、リン濃度が１×
１０16／ｃｍ3 程度になるようにイオン注入を行い、熱
処理を行う。その後、全面に熱酸化による熱酸化膜１０
４を形成した後、全面に多結晶シリコン膜１０５を１５
００Å程度生成し、この多結晶シリコン膜１０５にリン
を高濃度にドープさせる。
ＰＮトランジスタを形成する領域には、リン濃度が１×
１０16／ｃｍ3 程度になるようにイオン注入を行い、熱
処理を行う。その後、全面に熱酸化による熱酸化膜１０
４を形成した後、全面に多結晶シリコン膜１０５を１５
００Å程度生成し、この多結晶シリコン膜１０５にリン
を高濃度にドープさせる。
【００２０】（２）更に、図１（ｂ）に示すように、窒
化膜１０６をＣＶＤ法により生成する。次に、公知のホ
トリソエッチング技術により、０．３μｍの窓を開口す
る。 （３）次いで、図１（ｃ）に示すように、全面にＣＶＤ
窒化膜を０．２μｍ程度生成した後、異方性ドライエッ
チング法によりエッチバックし、サイドウォール１０７
ａ，１０７ｂを形成する。
化膜１０６をＣＶＤ法により生成する。次に、公知のホ
トリソエッチング技術により、０．３μｍの窓を開口す
る。 （３）次いで、図１（ｃ）に示すように、全面にＣＶＤ
窒化膜を０．２μｍ程度生成した後、異方性ドライエッ
チング法によりエッチバックし、サイドウォール１０７
ａ，１０７ｂを形成する。
【００２１】（４）次に、図１（ｄ）に示すように、ボ
ロンのイオン注入を３０ｋｅＶ程度で行い、ベース領域
１０８を形成する。 （５）次に、図１（ｅ）に示すように、ウエハ表面上の
窒化膜１０６、多結晶シリコン膜１０５、熱酸化膜１０
４を部分的にエッチングし、コレクタとエミッタの電極
形成部を開口する。
ロンのイオン注入を３０ｋｅＶ程度で行い、ベース領域
１０８を形成する。 （５）次に、図１（ｅ）に示すように、ウエハ表面上の
窒化膜１０６、多結晶シリコン膜１０５、熱酸化膜１０
４を部分的にエッチングし、コレクタとエミッタの電極
形成部を開口する。
【００２２】（６）次に、図２（ａ）に示すように、ウ
エットエッチングにより、熱酸化膜１０４を部分的に除
去して、アンダーカットを行う。 （７）次に、図２（ｂ）に示すように、選択的にシリコ
ン膜１０９ａと１０９ｂを成長させ、多結晶シリコン膜
１０５とトップシリコン膜１０３のコンタクトをとる。
この時ウエハを７００℃程度で、ＳｉＨ2 Ｃｌ2 ＋ＨＣ
ｌを水素ベース中で処理することにより、トップシリコ
ン膜１０３の露出面のみにシリコン膜１０９ｂを成長さ
せ、絶縁膜上には、シリコン膜の成長は行われない。そ
の後、熱処理を行うことにより、多結晶シリコン膜１０
５からリンを拡散させ、真性のエミッタ領域１１０ａと
低抵抗のコレクタ領域１１０ｂを形成する。
エットエッチングにより、熱酸化膜１０４を部分的に除
去して、アンダーカットを行う。 （７）次に、図２（ｂ）に示すように、選択的にシリコ
ン膜１０９ａと１０９ｂを成長させ、多結晶シリコン膜
１０５とトップシリコン膜１０３のコンタクトをとる。
この時ウエハを７００℃程度で、ＳｉＨ2 Ｃｌ2 ＋ＨＣ
ｌを水素ベース中で処理することにより、トップシリコ
ン膜１０３の露出面のみにシリコン膜１０９ｂを成長さ
せ、絶縁膜上には、シリコン膜の成長は行われない。そ
の後、熱処理を行うことにより、多結晶シリコン膜１０
５からリンを拡散させ、真性のエミッタ領域１１０ａと
低抵抗のコレクタ領域１１０ｂを形成する。
【００２３】（８）その後、図２（ｃ）に示すように、
アルミ材料をスパッタ法により生成した後、公知のホト
リソエッチング技術により、エミッタ電極１１１ａ、ベ
ース電極１１１ｂ、コレクタ電極１１１ｃのそれぞれの
電極を形成する。このように、第１実施例によれば、従
来の方法に比べて、ベース幅を大幅に短縮することが可
能になった。すなわち、従来の方法ではホトリソ技術に
より制限された、ベース幅以下に短縮することは不可能
であったが、この方法によれば、自己整合的に０．１μ
ｍ以下のベース幅も十分に実現が可能であり、従来縦型
構造で作られていた性能と同等のものが得られる。そし
て、各種のトランジスタ寄生容量を極限まで削減するこ
とができる。
アルミ材料をスパッタ法により生成した後、公知のホト
リソエッチング技術により、エミッタ電極１１１ａ、ベ
ース電極１１１ｂ、コレクタ電極１１１ｃのそれぞれの
電極を形成する。このように、第１実施例によれば、従
来の方法に比べて、ベース幅を大幅に短縮することが可
能になった。すなわち、従来の方法ではホトリソ技術に
より制限された、ベース幅以下に短縮することは不可能
であったが、この方法によれば、自己整合的に０．１μ
ｍ以下のベース幅も十分に実現が可能であり、従来縦型
構造で作られていた性能と同等のものが得られる。そし
て、各種のトランジスタ寄生容量を極限まで削減するこ
とができる。
【００２４】更に、この方法によると、エミッタベース
接合は、高濃度接合として形成し、ベースコレクタ接合
は低濃度接合にでき、かつコレクタ抵抗を下げる高濃度
層を同時に形成することができる。つまり、プロファイ
ル制御を行うことができる。これにより、必要な電流増
幅率を持ち、高速性能と耐圧特性を兼ね備えた理想的な
トランジスタを実現することができる。
接合は、高濃度接合として形成し、ベースコレクタ接合
は低濃度接合にでき、かつコレクタ抵抗を下げる高濃度
層を同時に形成することができる。つまり、プロファイ
ル制御を行うことができる。これにより、必要な電流増
幅率を持ち、高速性能と耐圧特性を兼ね備えた理想的な
トランジスタを実現することができる。
【００２５】次に、本発明の第２実施例について説明す
る。図４は本発明の第２実施例を示すバイポーラトラン
ジスタの製造工程断面図（その１）、図５は本発明の第
２実施例を示すバイポーラトランジスタの製造工程断面
図（その２）である。この実施例の製造方法は、第１実
施例をＮＰＮとＰＮＰの同時形成に展開した方法であ
る。以下にその製造方法について説明する。
る。図４は本発明の第２実施例を示すバイポーラトラン
ジスタの製造工程断面図（その１）、図５は本発明の第
２実施例を示すバイポーラトランジスタの製造工程断面
図（その２）である。この実施例の製造方法は、第１実
施例をＮＰＮとＰＮＰの同時形成に展開した方法であ
る。以下にその製造方法について説明する。
【００２６】（１）まず、図４（ａ）に示すように、基
板ウエハ２０１は、不純物濃度が５×１０15／ｃｍ3 以
下の高抵抗基板とする。この基板に１８０ｋｅＶ，０．
４×１０18／ｃｍ2 で酸素のイオン注入を行う。その
後、１３００℃、６時間程度の熱処理により、ＳＯＩ構
造が実現される。ここで、２０２は酸化膜、２０３はト
ップシリコン膜であり、その膜厚は約０．３μｍ程度で
ある。
板ウエハ２０１は、不純物濃度が５×１０15／ｃｍ3 以
下の高抵抗基板とする。この基板に１８０ｋｅＶ，０．
４×１０18／ｃｍ2 で酸素のイオン注入を行う。その
後、１３００℃、６時間程度の熱処理により、ＳＯＩ構
造が実現される。ここで、２０２は酸化膜、２０３はト
ップシリコン膜であり、その膜厚は約０．３μｍ程度で
ある。
【００２７】（２）次に、図４（ｂ）に示すように、こ
のトップシリコン膜２０３を公知のホトリソエッチング
技術により複数の領域に分割する。この図では代表的に
２つの部分を表示する。第１の領域は、ＮＰＮトランジ
スタ２０３ａの形成領域で、第２の領域はＰＮＰトラン
ジスタ２０３ｂの形成領域である。ＮＰＮトランジスタ
２０３ａの形成領域には、公知のホトリソ技術とイオン
注入＋熱処理により、１×１０16／ｃｍ3 程度のリンを
含んだＮ型領域を形成し、ＰＮＰトランジスタ２０３ｂ
の形成領域には同様の工程により、ボロンを１×１０16
／ｃｍ3 程度含んだＰ型領域を形成する。
のトップシリコン膜２０３を公知のホトリソエッチング
技術により複数の領域に分割する。この図では代表的に
２つの部分を表示する。第１の領域は、ＮＰＮトランジ
スタ２０３ａの形成領域で、第２の領域はＰＮＰトラン
ジスタ２０３ｂの形成領域である。ＮＰＮトランジスタ
２０３ａの形成領域には、公知のホトリソ技術とイオン
注入＋熱処理により、１×１０16／ｃｍ3 程度のリンを
含んだＮ型領域を形成し、ＰＮＰトランジスタ２０３ｂ
の形成領域には同様の工程により、ボロンを１×１０16
／ｃｍ3 程度含んだＰ型領域を形成する。
【００２８】次に、シリコン露出部の表面を１０００Å
程度熱酸化して熱酸化膜２０４を形成した後、全面に１
０００Å程度の多結晶シリコン膜をノンドープでＣＶＤ
により生成させる。さらに、この多結晶シリコン膜を各
トランジスタ領域ごとに公知のホトリソエッチング技術
により分割し、多結晶シリコン膜２０５ａ，２０５ｂを
形成する。
程度熱酸化して熱酸化膜２０４を形成した後、全面に１
０００Å程度の多結晶シリコン膜をノンドープでＣＶＤ
により生成させる。さらに、この多結晶シリコン膜を各
トランジスタ領域ごとに公知のホトリソエッチング技術
により分割し、多結晶シリコン膜２０５ａ，２０５ｂを
形成する。
【００２９】（３）その後、図４（ｃ）に示すように、
表面を１００Å程度熱酸化した後、ＮＰＮトランジスタ
２０３ａの形成領域の多結晶シリコン膜２０５ａにはボ
ロンを、そしてＰＮＰトランジスタ２０３ｂの形成領域
の多結晶シリコン膜２０５ｂにはリンを、２０ｋｅＶで
５×１０16／ｃｍ2 程度イオン注入する。さらに、全面
に、ＣＶＤ窒化膜２０６を１５００Å程度生成する。
表面を１００Å程度熱酸化した後、ＮＰＮトランジスタ
２０３ａの形成領域の多結晶シリコン膜２０５ａにはボ
ロンを、そしてＰＮＰトランジスタ２０３ｂの形成領域
の多結晶シリコン膜２０５ｂにはリンを、２０ｋｅＶで
５×１０16／ｃｍ2 程度イオン注入する。さらに、全面
に、ＣＶＤ窒化膜２０６を１５００Å程度生成する。
【００３０】（４）次に、図４（ｄ）に示すように、公
知のホトリソエッチング技術により、各トランジスタの
ベース領域となる部分の上部に０．３μｍの窓を開口す
る。 （５）次に、図４（ｅ）に示すように、全面にＣＶＤ窒
化膜を０．２μｍ程度生成した後、異方性ドライエッチ
ング法によりエッチバックし、サイドウォール２０７
ａ，２０７ｂ，２０７ｃ，２０７ｄを形成する。次に、
公知のホトリソ技術により、ＮＰＮトランジスタ２０３
ａの形成領域にはボロンを６０ｋｅＶでイオン注入し、
ピーク濃度が２×１０18／ｃｍ3 程度のベース領域２０
８ａを形成する。さらに、同様にして、ＰＮＰトランジ
スタ２０３ｂの形成領域には、砒素をイオン注入してピ
ーク濃度が２×１０18／ｃｍ3 程度のベース領域２０８
ｂを形成する。
知のホトリソエッチング技術により、各トランジスタの
ベース領域となる部分の上部に０．３μｍの窓を開口す
る。 （５）次に、図４（ｅ）に示すように、全面にＣＶＤ窒
化膜を０．２μｍ程度生成した後、異方性ドライエッチ
ング法によりエッチバックし、サイドウォール２０７
ａ，２０７ｂ，２０７ｃ，２０７ｄを形成する。次に、
公知のホトリソ技術により、ＮＰＮトランジスタ２０３
ａの形成領域にはボロンを６０ｋｅＶでイオン注入し、
ピーク濃度が２×１０18／ｃｍ3 程度のベース領域２０
８ａを形成する。さらに、同様にして、ＰＮＰトランジ
スタ２０３ｂの形成領域には、砒素をイオン注入してピ
ーク濃度が２×１０18／ｃｍ3 程度のベース領域２０８
ｂを形成する。
【００３１】（６）次に、図５（ａ）に示すように、公
知のホトリソエッチング技術により、各トランジスタの
エミッタベース電極形成部を１μｍ程度開口する。この
ときベース領域からの距離をエミッタ側は０．５μｍに
し、コレクタ側は１μｍに設定する。 （７）次いで、図５（ｂ）に示すように、フッ硝酸によ
り、熱酸化膜２０４を０．４μｍ程度エッチングし、ア
ンダーカットを行う。
知のホトリソエッチング技術により、各トランジスタの
エミッタベース電極形成部を１μｍ程度開口する。この
ときベース領域からの距離をエミッタ側は０．５μｍに
し、コレクタ側は１μｍに設定する。 （７）次いで、図５（ｂ）に示すように、フッ硝酸によ
り、熱酸化膜２０４を０．４μｍ程度エッチングし、ア
ンダーカットを行う。
【００３２】（８）次に、図５（ｃ）に示すように、選
択的にシリコンを成長させ、多結晶シリコン膜２０５
ａ，２０５ｂとシリコンのコンタクトをとる。つまり、
シリコン膜２０９ａ〜２０９ｆが形成される。この時、
ウエハを７００℃程度で、ＳｉＨ2 Ｃｌ2 ＋ＨＣｌを水
素ベース中で処理することにより、シリコンの露出面の
みにシリコン膜を成長させ、絶縁膜上には、シリコン膜
の成長は行われない。この後、熱処理を行うことによ
り、ＮＰＮトランジスタ形成部では多結晶シリコン膜２
０５ａからリンが拡散し、真性のエミッタ領域２１０ａ
と低抵抗のコレクタ領域２１０ｂを形成する。
択的にシリコンを成長させ、多結晶シリコン膜２０５
ａ，２０５ｂとシリコンのコンタクトをとる。つまり、
シリコン膜２０９ａ〜２０９ｆが形成される。この時、
ウエハを７００℃程度で、ＳｉＨ2 Ｃｌ2 ＋ＨＣｌを水
素ベース中で処理することにより、シリコンの露出面の
みにシリコン膜を成長させ、絶縁膜上には、シリコン膜
の成長は行われない。この後、熱処理を行うことによ
り、ＮＰＮトランジスタ形成部では多結晶シリコン膜２
０５ａからリンが拡散し、真性のエミッタ領域２１０ａ
と低抵抗のコレクタ領域２１０ｂを形成する。
【００３３】そして、同時にＰＮＰトランジスタ形成領
域では、多結晶シリコン膜２０５ｂからボロンが拡散
し、真性のエミッタ領域２１０ｃと低抵抗のコレクタ領
域２１０ｄを同時形成する。 （９）最後に、図５（ｄ）に示すように、全面にアルミ
ニウムをスパッタし、これを公知のホトリソエッチング
技術により、ＮＰＮトランジスタにおけるエミッタ電極
２１１ａ、ベース電極２１１ｂ、コレクタ電極２１１ｃ
を、また、ＰＮＰトランジスタにおけるエミッタ電極２
１１ｄ、ベース電極２１１ｅ、コレクタ電極２１１ｆを
それぞれ形成する。
域では、多結晶シリコン膜２０５ｂからボロンが拡散
し、真性のエミッタ領域２１０ｃと低抵抗のコレクタ領
域２１０ｄを同時形成する。 （９）最後に、図５（ｄ）に示すように、全面にアルミ
ニウムをスパッタし、これを公知のホトリソエッチング
技術により、ＮＰＮトランジスタにおけるエミッタ電極
２１１ａ、ベース電極２１１ｂ、コレクタ電極２１１ｃ
を、また、ＰＮＰトランジスタにおけるエミッタ電極２
１１ｄ、ベース電極２１１ｅ、コレクタ電極２１１ｆを
それぞれ形成する。
【００３４】このように、この実施例によれば、基本的
な効果は、第１実施例と同じであるが、第２実施例では
さらに、ＮＰＮとＰＮＰを全く相補的に形成することが
可能となり、低消費電力のＩＣを製造することが可能と
なる。また、各種の自己整合技術や、不純物拡散技術を
多用しており、プロセスは極めてシンプルになってい
る。このプロセスでは、ＮＰＮとＰＮＰを全く均等に形
成しており、各トランジスタの特性調整には、マスク寸
法等の調整によっても容易に行うことができる。
な効果は、第１実施例と同じであるが、第２実施例では
さらに、ＮＰＮとＰＮＰを全く相補的に形成することが
可能となり、低消費電力のＩＣを製造することが可能と
なる。また、各種の自己整合技術や、不純物拡散技術を
多用しており、プロセスは極めてシンプルになってい
る。このプロセスでは、ＮＰＮとＰＮＰを全く均等に形
成しており、各トランジスタの特性調整には、マスク寸
法等の調整によっても容易に行うことができる。
【００３５】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１又は２記載の発明によれば、ベース幅を
大幅に短縮することが可能であり、従来縦型構造で作ら
れていた性能と同等のものが得られる。そして、各種の
トランジスタ寄生容量を極限まで削減することができ
る。
よれば、以下のような効果を奏することができる。 （１）請求項１又は２記載の発明によれば、ベース幅を
大幅に短縮することが可能であり、従来縦型構造で作ら
れていた性能と同等のものが得られる。そして、各種の
トランジスタ寄生容量を極限まで削減することができ
る。
【００３７】更に、エミッタベース接合は、高濃度接合
として形成し、ベースコレクタ接合は低濃度接合にで
き、かつコレクタ抵抗を下げる高濃度層を同時に形成す
ることができる。これにより、必要な電流増幅率を持
ち、高速性能と耐圧特性を兼ね備えた理想的なトランジ
スタを実現することができる。
として形成し、ベースコレクタ接合は低濃度接合にで
き、かつコレクタ抵抗を下げる高濃度層を同時に形成す
ることができる。これにより、必要な電流増幅率を持
ち、高速性能と耐圧特性を兼ね備えた理想的なトランジ
スタを実現することができる。
【００３８】（２）請求項３又は４記載の発明によれ
ば、基本的な効果は、上記（１）と同じであるが、更
に、ＮＰＮとＰＮＰを全く相補的に形成することが可能
となり、低消費電力のＩＣを製造することが可能とな
る。また、各種の自己整合技術や不純物拡散技術を多用
しており、プロセスは極めてシンプルになっている。
ば、基本的な効果は、上記（１）と同じであるが、更
に、ＮＰＮとＰＮＰを全く相補的に形成することが可能
となり、低消費電力のＩＣを製造することが可能とな
る。また、各種の自己整合技術や不純物拡散技術を多用
しており、プロセスは極めてシンプルになっている。
【００３９】このプロセスでは、ＮＰＮとＰＮＰを全く
均等に形成しており、各トランジスタの特性調整には、
マスク寸法等の調整によっても容易に行うことができ
る。
均等に形成しており、各トランジスタの特性調整には、
マスク寸法等の調整によっても容易に行うことができ
る。
【図１】本発明の第１実施例を示すバイポーラトランジ
スタの製造工程断面図（その１）である。
スタの製造工程断面図（その１）である。
【図２】本発明の第１実施例を示すバイポーラトランジ
スタの製造工程断面図（その２）である。
スタの製造工程断面図（その２）である。
【図３】従来のラテラル構造のバイポーラトランジスタ
の製造工程図である。
の製造工程図である。
【図４】本発明の第２実施例を示すバイポーラトランジ
スタの製造工程断面図（その１）である。
スタの製造工程断面図（その１）である。
【図５】本発明の第２実施例を示すバイポーラトランジ
スタの製造工程断面図（その２）である。
スタの製造工程断面図（その２）である。
１０１ 高抵抗シリコンウエハ基板 １０２，２０２ 酸化膜 １０３，２０３ トップシリコン膜 １０４，２０４ 熱酸化膜 １０５，２０５，２０５ａ，２０５ｂ 多結晶シリコ
ン膜 １０６ 窒化膜 １０７ａ，１０７ｂ，２０７ａ〜２０７ｄ サイドウ
ォール １０８，２０８ａ，２０８ｂ ベース領域 １０９ａ，１０９ｂ，２０９ａ〜２０９ｆ シリコン
膜 １１０ａ，２１０ａ，２１０ｃ 真性のエミッタ領域 １１０ｂ，２１０ｂ，２１０ｄ 低抵抗のコレクタ領
域 １１１ａ〜１１１ｃ，２１１ａ〜２１１ｆ 電極 ２０１ 基板ウエハ ２０３ａ ＮＰＮトランジスタ ２０３ｂ ＰＮＰトランジスタ ２０６ ＣＶＤ窒化膜
ン膜 １０６ 窒化膜 １０７ａ，１０７ｂ，２０７ａ〜２０７ｄ サイドウ
ォール １０８，２０８ａ，２０８ｂ ベース領域 １０９ａ，１０９ｂ，２０９ａ〜２０９ｆ シリコン
膜 １１０ａ，２１０ａ，２１０ｃ 真性のエミッタ領域 １１０ｂ，２１０ｂ，２１０ｄ 低抵抗のコレクタ領
域 １１１ａ〜１１１ｃ，２１１ａ〜２１１ｆ 電極 ２０１ 基板ウエハ ２０３ａ ＮＰＮトランジスタ ２０３ｂ ＰＮＰトランジスタ ２０６ ＣＶＤ窒化膜
Claims (4)
- 【請求項１】（ａ）ＳＯＩ構造の半導体ウエハの表面の
シリコン酸化膜上に形成される窓を有するとともに、ア
ンダーカットされた熱酸化膜と、多結晶シリコン膜と、
窒化膜が積層された島状の領域と、（ｂ）前記島状の領
域の窓の側部に形成されるサイドウォールと、（ｃ）前
記島状の領域とサイドウォールをマスクとして前記ＳＯ
Ｉ構造のトップシリコン膜内に形成される第２導電型の
ベース領域と、（ｄ）前記多結晶シリコン膜に接続され
るとともに、前記ベース領域の一方の側部に接合して形
成される第１導電型のエミッタ領域と、（ｅ）前記ベー
ス領域のもう一方の側部に接合される第１導電型の低濃
度不純物領域と、（ｆ）前記多結晶シリコン膜に接続さ
れるとともに、前記第１導電型の低濃度不純物領域の側
部に接合される第１導電型のコレクタ領域とを具備する
ことを特徴とする半導体装置。 - 【請求項２】（ａ）ＳＯＩ構造の半導体ウエハにおい
て、表面のシリコン酸化膜を第１の導電型にし、さらに
全面に第１の絶縁膜と第２導電型の不純物を高濃度に含
んだ半導体薄膜を形成し、多結晶シリコン膜を島状に形
成し残す工程と、（ｂ）第２の絶縁膜を全面に形成した
後、該絶縁膜と前記多結晶シリコン膜と前記第１の絶縁
膜を除去して、ウエハ表面に達する窓を形成する工程
と、（ｃ）全面に第３の絶縁膜を生成し、該第３の絶縁
膜を異方性エッチングによりエッチングしてサイドウォ
ールを形成し、開口窓を通して、不純物拡散を行い、該
部分を第２の導電型にする工程と、（ｄ）前記第２の絶
縁膜／多結晶シリコン膜／第１の絶縁膜にエミッタもし
くはコレクタとなる窓を開口する工程と、（ｅ）露出し
た前記第１の絶縁膜の一部をエッチングしてアンダーカ
ットを行う工程と、（ｆ）全面のシリコン露出部にの
み、選択的に半導体膜を成長させ、エミッタとコレクタ
領域は前記半導体膜からの不純物の拡散により、第１導
電型の領域を形成する工程とを施すことを特徴とする半
導体装置の製造方法。 - 【請求項３】（ａ）ＳＯＩ構造の半導体ウエハの表面の
シリコン酸化膜上に形成される窓を有するとともに、ア
ンダーカットされた熱酸化膜と、多結晶シリコン膜と、
窒化膜が積層された島状の領域と、（ｂ）前記島状の領
域の窓の側部に形成されるサイドウォールと、（ｃ）前
記島状の領域とサイドウォールをマスクとして前記ＳＯ
Ｉ構造のトップシリコン膜内に形成される第２導電型の
ベース領域と、（ｄ）前記多結晶シリコン膜に接続され
るとともに、前記ベース領域の一方の側部に接合して形
成される第１導電型のエミッタ領域と、（ｅ）前記ベー
ス領域のもう一方の側部に接合される第１導電型の低濃
度不純物領域と、（ｆ）前記多結晶シリコン膜に接続さ
れるとともに、前記第１導電型の低濃度不純物領域の側
部に接合される第１導電型のコレクタ領域とを有するＮ
ＰＮトランジスタと、（ｇ）ＳＯＩ構造の半導体ウエハ
の表面のシリコン酸化膜上に形成される窓を有するとと
もに、アンダーカットされた熱酸化膜と、多結晶シリコ
ン膜と、窒化膜が積層された島状の領域と、（ｈ）前記
島状の領域の窓の側部に形成されるサイドウォールと、
（ｉ）前記島状の領域とサイドウォールをマスクとして
前記ＳＯＩ構造のトップシリコン膜内に形成される第１
導電型のベース領域と、（ｊ）前記多結晶シリコン膜に
接続されるとともに、前記ベース領域の一方の側部に接
合して形成される第２導電型のエミッタ領域と、（ｋ）
前記ベース領域のもう一方の側部に接合される第２導電
型の低濃度不純物領域と、（ｌ）前記多結晶シリコン膜
に接続されるとともに、前記第２導電型の低濃度不純物
領域の側部に接合される第２導電型のコレクタ領域とを
有するＰＮＰトランジスタとを具備することを特徴とす
る半導体装置。 - 【請求項４】（ａ）ＳＯＩ構造の半導体ウエハにおい
て、最表面の半導体層を複数の島状領域に分割した後、
ＮＰＮトランジスタの形成領域は、Ｎ型の不純物を拡散
させ、ＰＮＰトランジスタの形成領域にはＰ型の不純物
を拡散させる工程と、（ｂ）表面に第１の絶縁膜を形成
し、さらに第１の半導体薄膜を生成した後、これを上記
領域ごとに分割し、ＮＰＮ部の前記半導体薄膜にはＰ型
の不純物を拡散させ、ＰＮＰ部の前記半導体薄膜にはＮ
型の不純物を拡散させた後、全面に第２の絶縁膜を形成
する工程と、（ｃ）前記島状領域の一部に、最表面半導
体に達するベース電極取り出し部となる窓を開口し、さ
らに全面に第３の絶縁膜を生成した後、これを異方性エ
ッチングにより、エッチングして前記開口部にのみサイ
ドウォール状に残存させる工程と、（ｄ）前記窓より、
ＮＰＮトランジスタ形成部はＰ型不純物を拡散させ、Ｐ
ＮＰトランジスタ形成部にはＮ型不純物を拡散させる工
程と、（ｅ）コレクタおよびエミッタ電極となる部分に
最表面半導体に達する窓を開口した後、第１の絶縁膜を
露出部から精度よくエッチングし、アンダーカットを行
う工程と、（ｆ）シリコン露出部分にのみ、選択的に第
２の半導体薄膜を成長させ、前記アンダーカット部を埋
め込み、自己整合的に最表面半導体と第１の半導体薄膜
とのコンタクトを実現し、この時、ＮＰＮトランジスタ
部においては、Ｎ型不純物を含んだ第１の半導体薄膜か
らの不純物拡散により、エミッタ領域とコレクタ高濃度
領域が形成され、さらにＰＮＰトランジスタ部において
は、Ｐ型不純物を含んだ第１の半導体薄膜からの不純物
拡散によりエミッタ領域と高濃度コレクタ領域が同時に
形成される工程と、（ｇ）エミッタ、ベース、コレクタ
各部に金属電極を形成する工程とを施すことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8240705A JPH1092836A (ja) | 1996-09-11 | 1996-09-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8240705A JPH1092836A (ja) | 1996-09-11 | 1996-09-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1092836A true JPH1092836A (ja) | 1998-04-10 |
Family
ID=17063487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8240705A Withdrawn JPH1092836A (ja) | 1996-09-11 | 1996-09-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1092836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102135726B (zh) | 2010-01-21 | 2012-06-27 | 上海华虹Nec电子有限公司 | 用于硅衬底湿法刻蚀的直接光刻胶掩膜的光刻工艺方法 |
-
1996
- 1996-09-11 JP JP8240705A patent/JPH1092836A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102135726B (zh) | 2010-01-21 | 2012-06-27 | 上海华虹Nec电子有限公司 | 用于硅衬底湿法刻蚀的直接光刻胶掩膜的光刻工艺方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |