JPH0738005A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0738005A JPH0738005A JP5200941A JP20094193A JPH0738005A JP H0738005 A JPH0738005 A JP H0738005A JP 5200941 A JP5200941 A JP 5200941A JP 20094193 A JP20094193 A JP 20094193A JP H0738005 A JPH0738005 A JP H0738005A
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- JP
- Japan
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- semiconductor device
- mos
- electrode
- bipolar
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＩラテラルバイポーラトランジスタのキ
ャリア輸送効率を向上させ、かつ完全空乏型の薄膜ＳＯ
Ｉ構造のＭＯＳ素子と組み合わせて高性能なＣＭＯＳ装
置を容易に実現可能な半導体装置を提供する。 【構成】 ベース（２２，３２）に対向する位置にキャ
リアをバイアスするための電極（１０，１２，３７）を
有し、好ましくは、ダブルゲート薄膜ＳＯＩ構造のＭＯ
Ｓ素子と同一基板上に形成されたバイポーラトランジス
タ。
ャリア輸送効率を向上させ、かつ完全空乏型の薄膜ＳＯ
Ｉ構造のＭＯＳ素子と組み合わせて高性能なＣＭＯＳ装
置を容易に実現可能な半導体装置を提供する。 【構成】 ベース（２２，３２）に対向する位置にキャ
リアをバイアスするための電極（１０，１２，３７）を
有し、好ましくは、ダブルゲート薄膜ＳＯＩ構造のＭＯ
Ｓ素子と同一基板上に形成されたバイポーラトランジス
タ。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にＢｉＣＭＯＳ構造に適した高性能な
ＳＯＩラテラルバイポーラトランジスタおよびその製造
方法に関するものである。
造方法に関し、特にＢｉＣＭＯＳ構造に適した高性能な
ＳＯＩラテラルバイポーラトランジスタおよびその製造
方法に関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの更なる大規模化、高性能
化が要求され、その中でＣＭＯＳの高集積、低消費電力
性と、バイポーラトランジスタの高速性を兼ね備えたＢ
ｉＣＭＯＳ構造のＬＳＩが注目されている。このＢｉＣ
ＭＯＳ構造は、同一基板上にバイポーラ素子とＭＯＳ素
子とを同時形成により混載させ両素子の機能を併せ持た
せたものである。
化が要求され、その中でＣＭＯＳの高集積、低消費電力
性と、バイポーラトランジスタの高速性を兼ね備えたＢ
ｉＣＭＯＳ構造のＬＳＩが注目されている。このＢｉＣ
ＭＯＳ構造は、同一基板上にバイポーラ素子とＭＯＳ素
子とを同時形成により混載させ両素子の機能を併せ持た
せたものである。
【０００３】一方、ゲート長がサブハーフミクロンレベ
ルまで微細化されたＭＯＳ構造のＦＥＴにおいては、短
チャネル効果によるサブスレッショルド特性の劣化が問
題となり、この問題解決のための有効な手段として、完
全空乏型のダブルゲート薄膜ＳＯＩ構造が注目されてい
る。
ルまで微細化されたＭＯＳ構造のＦＥＴにおいては、短
チャネル効果によるサブスレッショルド特性の劣化が問
題となり、この問題解決のための有効な手段として、完
全空乏型のダブルゲート薄膜ＳＯＩ構造が注目されてい
る。
【０００４】従って、サブハーフミクロンクラスのＢｉ
ＣＭＯＳ構造のＬＳＩにおいて、ＭＯＳ構造のＦＥＴ素
子は完全空乏型の薄膜ＳＯＩ構造が主流になると考えら
れ、このようなＭＯＳ素子との組み合わせに適合するバ
イポーラ素子として、ＳＯＩラテラルバイポーラドラン
ジスタが重要となる。このＳＯＩラテラルバイポーラト
ランジスタは、エミッタ、ベースおよびコレクタをシリ
コン拡散基板の一方の面側にゲート酸化膜と対向して並
列形成した構造である。このようなＳＯＩラテラルバイ
ポーラトランジスタと前記完全空乏型ダブルゲート構造
の薄膜ＳＯＩによるＭＯＳ素子との組み合わせによるＢ
ｉＣＭＯＳ構造により高性能なＬＳＩの実現が考えられ
る。
ＣＭＯＳ構造のＬＳＩにおいて、ＭＯＳ構造のＦＥＴ素
子は完全空乏型の薄膜ＳＯＩ構造が主流になると考えら
れ、このようなＭＯＳ素子との組み合わせに適合するバ
イポーラ素子として、ＳＯＩラテラルバイポーラドラン
ジスタが重要となる。このＳＯＩラテラルバイポーラト
ランジスタは、エミッタ、ベースおよびコレクタをシリ
コン拡散基板の一方の面側にゲート酸化膜と対向して並
列形成した構造である。このようなＳＯＩラテラルバイ
ポーラトランジスタと前記完全空乏型ダブルゲート構造
の薄膜ＳＯＩによるＭＯＳ素子との組み合わせによるＢ
ｉＣＭＯＳ構造により高性能なＬＳＩの実現が考えられ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＳＯＩラテラルバイポーラトランジスタにおいては、キ
ャリアの輸送効率が小さいという問題があった。この原
因は、エミッタからベース側に注入されたキャリアが、
ベースからコレクタに達する前に、再結合中心の多いＳ
ｉ−ＳｉＯ2の界面で再結合し消滅する確率が高いため
である。
ＳＯＩラテラルバイポーラトランジスタにおいては、キ
ャリアの輸送効率が小さいという問題があった。この原
因は、エミッタからベース側に注入されたキャリアが、
ベースからコレクタに達する前に、再結合中心の多いＳ
ｉ−ＳｉＯ2の界面で再結合し消滅する確率が高いため
である。
【０００６】本発明は上記従来技術の問題点に鑑みなさ
れたものであって、ＳＯＩラテラルバイポーラトランジ
スタのキャリア輸送効率を向上させ、かつ完全空乏型の
薄膜ＳＯＩ構造のＭＯＳ素子と組み合わせて高性能なＣ
ＭＯＳ装置を容易に実現可能な半導体装置およびその製
造方法の提供を目的とする。
れたものであって、ＳＯＩラテラルバイポーラトランジ
スタのキャリア輸送効率を向上させ、かつ完全空乏型の
薄膜ＳＯＩ構造のＭＯＳ素子と組み合わせて高性能なＣ
ＭＯＳ装置を容易に実現可能な半導体装置およびその製
造方法の提供を目的とする。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置を構成するバイポーラ素子
は、ベースに対向する位置にキャリアをバイアスするた
めの電極を有することを特徴としている。
め、本発明に係る半導体装置を構成するバイポーラ素子
は、ベースに対向する位置にキャリアをバイアスするた
めの電極を有することを特徴としている。
【０００８】また、本発明に係る半導体装置は、ベース
に対向する位置にキャリアをバイアスするための電極を
有するバイポーラ素子と、ダブルゲート薄膜ＳＯＩ構造
のＭＯＳ素子とを同一基板上に形成したことを特徴とす
る。
に対向する位置にキャリアをバイアスするための電極を
有するバイポーラ素子と、ダブルゲート薄膜ＳＯＩ構造
のＭＯＳ素子とを同一基板上に形成したことを特徴とす
る。
【０００９】好ましい実施例においては、前記バイポー
ラ素子はＳＯＩラテラルバイポーラトランジスタからな
ることを特徴とする。
ラ素子はＳＯＩラテラルバイポーラトランジスタからな
ることを特徴とする。
【００１０】また本発明では、同一基板上にバイポーラ
素子とダブルゲート薄膜ＳＯＩ構造のＭＯＳ素子とを混
載する半導体装置の製造方法において、前記ＭＯＳ素子
のバックゲート電極形成工程と同時にこれと平行して前
記バイポーラ素子のベースと対向する位置にキャリアバ
イアス用の電極を形成することを特徴とする半導体装置
の製造方法を提供する。
素子とダブルゲート薄膜ＳＯＩ構造のＭＯＳ素子とを混
載する半導体装置の製造方法において、前記ＭＯＳ素子
のバックゲート電極形成工程と同時にこれと平行して前
記バイポーラ素子のベースと対向する位置にキャリアバ
イアス用の電極を形成することを特徴とする半導体装置
の製造方法を提供する。
【００１１】さらに本発明では、同一基板上にバイポー
ラ素子とダブルゲート薄膜ＳＯＩ構造のＭＯＳ素子とを
混載する半導体装置の製造方法において、前記ＭＯＳ素
子のバックゲート電極形成工程と同時にこれと平行して
前記バイポーラ素子のベースに対向する位置にキャリア
バイアス用の電極を形成し、同一の電気伝導膜により、
バイポーラ素子のエミッタと、コレクタコンタクトと、
ＭＯＳ素子のゲート電極とを形成することを特徴とする
半導体装置の製造方法を提供する。
ラ素子とダブルゲート薄膜ＳＯＩ構造のＭＯＳ素子とを
混載する半導体装置の製造方法において、前記ＭＯＳ素
子のバックゲート電極形成工程と同時にこれと平行して
前記バイポーラ素子のベースに対向する位置にキャリア
バイアス用の電極を形成し、同一の電気伝導膜により、
バイポーラ素子のエミッタと、コレクタコンタクトと、
ＭＯＳ素子のゲート電極とを形成することを特徴とする
半導体装置の製造方法を提供する。
【００１２】さらに本発明では、同一基板上にバイポー
ラ素子とダブルゲート薄膜ＳＯＩ構造のＭＯＳ素子とを
混載する半導体装置の製造方法において、前記ＭＯＳ素
子のバックゲート電極形成工程と同時にこれと平行して
前記バイポーラ素子のベースに対向する位置にキャリア
バイアス用の電極を形成し、同一の電気伝導膜からの拡
散により、バイポーラ素子のベースとＭＯＳ素子のソー
スおよびドレインとを形成することを特徴とする半導体
装置の製造方法を提供する。
ラ素子とダブルゲート薄膜ＳＯＩ構造のＭＯＳ素子とを
混載する半導体装置の製造方法において、前記ＭＯＳ素
子のバックゲート電極形成工程と同時にこれと平行して
前記バイポーラ素子のベースに対向する位置にキャリア
バイアス用の電極を形成し、同一の電気伝導膜からの拡
散により、バイポーラ素子のベースとＭＯＳ素子のソー
スおよびドレインとを形成することを特徴とする半導体
装置の製造方法を提供する。
【００１３】さらに本発明では、同一基板上にバイポー
ラ素子とダブルゲート薄膜ＳＯＩ構造のＭＯＳ素子とを
混載する半導体装置の製造方法において、前記ＭＯＳ素
子のバックゲート電極形成工程と同時に平行して前記バ
イポーラ素子のベースに対向する位置にキャリアバイア
ス用の電極を形成し、同一の電気伝導膜により、バイポ
ーラ素子のエミッタと、コレクタコンタクトと、ＭＯＳ
素子のゲート電極とを形成するとともに、同一の電気伝
導膜からの拡散により、バイポーラ素子のベースとＭＯ
Ｓ素子のソースおよびドレインとを形成することを特徴
とする半導体装置の製造方法を提供する。
ラ素子とダブルゲート薄膜ＳＯＩ構造のＭＯＳ素子とを
混載する半導体装置の製造方法において、前記ＭＯＳ素
子のバックゲート電極形成工程と同時に平行して前記バ
イポーラ素子のベースに対向する位置にキャリアバイア
ス用の電極を形成し、同一の電気伝導膜により、バイポ
ーラ素子のエミッタと、コレクタコンタクトと、ＭＯＳ
素子のゲート電極とを形成するとともに、同一の電気伝
導膜からの拡散により、バイポーラ素子のベースとＭＯ
Ｓ素子のソースおよびドレインとを形成することを特徴
とする半導体装置の製造方法を提供する。
【００１４】好ましい実施例においては、シリコン基板
上に前記ＭＯＳ素子のバックゲート電極および前記バイ
ポーラ素子のキャリアバイアス用の電極を形成した後
に、前記電極形成面側に装置全体を支持するための基板
を張り合せる工程と、前記シリコン基板を研磨する工程
とを含んでいる。
上に前記ＭＯＳ素子のバックゲート電極および前記バイ
ポーラ素子のキャリアバイアス用の電極を形成した後
に、前記電極形成面側に装置全体を支持するための基板
を張り合せる工程と、前記シリコン基板を研磨する工程
とを含んでいる。
【００１５】
【作用】ＳＯＩラテラルバイポーラトランジスタのベー
ス領域のＳｉＯ2バックゲート酸化膜側に電極を設け、
バイアスを加えることにより、エミッタからベースに注
入されたキャリアをベース中央に押し戻す。これによ
り、Ｓｉ−ＳｉＯ2界面での再結合を防止しキャリアの
輸送効率を向上させる。
ス領域のＳｉＯ2バックゲート酸化膜側に電極を設け、
バイアスを加えることにより、エミッタからベースに注
入されたキャリアをベース中央に押し戻す。これによ
り、Ｓｉ−ＳｉＯ2界面での再結合を防止しキャリアの
輸送効率を向上させる。
【００１６】さらに、前記キャリアバイアス用の電極
を、完全空乏型薄膜ＳＯＩダブルゲート構造のＭＯＳＦ
ＥＴ素子のバックゲート電極と同時にこれと平行して形
成することにより、効率よく容易に高性能なＢｉＣＭＯ
Ｓ構造の半導体装置の実現が達成される。
を、完全空乏型薄膜ＳＯＩダブルゲート構造のＭＯＳＦ
ＥＴ素子のバックゲート電極と同時にこれと平行して形
成することにより、効率よく容易に高性能なＢｉＣＭＯ
Ｓ構造の半導体装置の実現が達成される。
【００１７】
【実施例】図１から図５までに、本発明の実施例に係る
ＢｉＣＭＯＳ構造の半導体装置の断面を製造工程の順番
に示す。なお各図は図面の都合上、それぞれ特徴部分を
わかりやすく図示するため各層の厚さや大きさが幾分異
なっているが、図１から図５までは同一材料による一連
の製造工程を示すものである。
ＢｉＣＭＯＳ構造の半導体装置の断面を製造工程の順番
に示す。なお各図は図面の都合上、それぞれ特徴部分を
わかりやすく図示するため各層の厚さや大きさが幾分異
なっているが、図１から図５までは同一材料による一連
の製造工程を示すものである。
【００１８】まず図１において、例えば（１００）型格
子のＮ型シリコン（Ｓｉ）基板１をＬＯＣＯＳ酸化し
て、基板１表面に局部的にＬＯＣＯＳ ＳｉＯ2膜２を
形成する。このＬＯＣＯＳ ＳｉＯ2膜２は、後述のウ
エハ研磨工程において、ストッパとしての機能を果た
す。この実施例においては、このＬＯＣＯＳ ＳｉＯ2
膜２の膜厚の約１／２がＳＯＩ型ＭＯＳ ＦＥＴの薄膜
シリコン層の膜厚となり、例えば、ＬＯＣＯＳ ＳｉＯ
2膜２の膜厚を２００ｎｍに形成することにより、約１
００ｎｍの膜厚の薄膜シリコン層を得ることができる。
子のＮ型シリコン（Ｓｉ）基板１をＬＯＣＯＳ酸化し
て、基板１表面に局部的にＬＯＣＯＳ ＳｉＯ2膜２を
形成する。このＬＯＣＯＳ ＳｉＯ2膜２は、後述のウ
エハ研磨工程において、ストッパとしての機能を果た
す。この実施例においては、このＬＯＣＯＳ ＳｉＯ2
膜２の膜厚の約１／２がＳＯＩ型ＭＯＳ ＦＥＴの薄膜
シリコン層の膜厚となり、例えば、ＬＯＣＯＳ ＳｉＯ
2膜２の膜厚を２００ｎｍに形成することにより、約１
００ｎｍの膜厚の薄膜シリコン層を得ることができる。
【００１９】次にバックゲート用のＳｉＯ2ゲート酸化
膜３を形成後、その上にＣＶＤによりポリシリコン層４
を形成する。その後、ＣＶＤによりＳｉＯ2膜５を全面
に形成し、レジストのコーティングおよびエッチバック
処理により表面を平坦化する。平坦化後のＳｉＯ2膜５
の膜厚は、１００〜２００ｎｍ程度とする。
膜３を形成後、その上にＣＶＤによりポリシリコン層４
を形成する。その後、ＣＶＤによりＳｉＯ2膜５を全面
に形成し、レジストのコーティングおよびエッチバック
処理により表面を平坦化する。平坦化後のＳｉＯ2膜５
の膜厚は、１００〜２００ｎｍ程度とする。
【００２０】次に、バイポーラトランジスタのベース直
下となる領域６およびＭＯＳ ＦＥＴのチャネル形成領
域直下となる領域７を開口し、これらの領域６，７のＳ
ｉＯ2を除去する。続いて、ＳｉＯ2をＣＶＤにより形成
しこれをＲＩＥ（反応性イオンエッチング）により処理
して、前記開口領域６，７内にサイドウォール８，９を
形成する。これらのサイドウォール８，９ は、ウエハ
の貼り合わせ時に位置ずれが発生してもバイポーラトラ
ンジスタのベースやＭＯＳのチャネル領域とバックゲー
ト電極との位置ずれが起こらないように開口領域６，７
の開口位置精度に余裕をもたせるためのものである。
下となる領域６およびＭＯＳ ＦＥＴのチャネル形成領
域直下となる領域７を開口し、これらの領域６，７のＳ
ｉＯ2を除去する。続いて、ＳｉＯ2をＣＶＤにより形成
しこれをＲＩＥ（反応性イオンエッチング）により処理
して、前記開口領域６，７内にサイドウォール８，９を
形成する。これらのサイドウォール８，９ は、ウエハ
の貼り合わせ時に位置ずれが発生してもバイポーラトラ
ンジスタのベースやＭＯＳのチャネル領域とバックゲー
ト電極との位置ずれが起こらないように開口領域６，７
の開口位置精度に余裕をもたせるためのものである。
【００２１】次に図２に示すように、前記開口部内にポ
リシリコン層１０，１１を埋込む。このポリシリコン層
１０，１１の埋込みは、まずＣＶＤによりポリシリコン
を全面形成し、これをレジストコーティングおよびエッ
チバック処理により開口部内にポリシリコン層１０，１
１を残す。あるいはこの時、選択ＣＶＤ技術を用いても
よい。これらのポリシリコン層１０，１１は、バイポー
ラトランジスタおよびＭＯＳ ＦＥＴのバックゲート電
極として機能する。またこれらの埋込まれたポリシリコ
ン層１０，１１の膜厚は５０〜１００ｎｍ程度とする。
なお、これらのポリシリコン層１０，１１には必要に応
じて仕事関数等を考慮して、イオン注入およびアニール
処理により必要な導電型を形成するように不純物を導入
する。
リシリコン層１０，１１を埋込む。このポリシリコン層
１０，１１の埋込みは、まずＣＶＤによりポリシリコン
を全面形成し、これをレジストコーティングおよびエッ
チバック処理により開口部内にポリシリコン層１０，１
１を残す。あるいはこの時、選択ＣＶＤ技術を用いても
よい。これらのポリシリコン層１０，１１は、バイポー
ラトランジスタおよびＭＯＳ ＦＥＴのバックゲート電
極として機能する。またこれらの埋込まれたポリシリコ
ン層１０，１１の膜厚は５０〜１００ｎｍ程度とする。
なお、これらのポリシリコン層１０，１１には必要に応
じて仕事関数等を考慮して、イオン注入およびアニール
処理により必要な導電型を形成するように不純物を導入
する。
【００２２】次に各バックゲート電極の抵抗を下げるた
め、タングステン（Ｗ）の選択ＣＶＤ技術により、開口
部内の各ポリシリコン層１０，１１上にタングステン層
１２，１３を埋込む。続いてＣＶＤにより全面にＳｉＯ
2膜１４を形成する。
め、タングステン（Ｗ）の選択ＣＶＤ技術により、開口
部内の各ポリシリコン層１０，１１上にタングステン層
１２，１３を埋込む。続いてＣＶＤにより全面にＳｉＯ
2膜１４を形成する。
【００２３】続いてウエハの貼り合わせおよび研磨工程
を行う。まず図２のＳｉＯ2膜１４上にデバイス全体を
支持するためのウエハ（シリコン基板）を貼り付け、そ
の後図２の下側のシリコン基板１を研磨する。このシリ
コン基板１を研磨するウエハ研磨工程において、研磨深
さがＬＯＣＯＳ ＳｉＯ2膜２に達したら研磨を停止す
る。これにより、ＬＯＣＯＳ ＳｉＯ2膜２のほぼ半分
の厚さのシリコンが各ＬＯＣＯＳ ＳｉＯ2膜間の領域
に研磨されずに残る。図３は、研磨後の状態を上下反転
して描いた図である（図４および図５も同様である）。
図３において、バイポーラトランジスタ形成領域および
ＭＯＳ ＦＥＴ形成領域のゲート酸化膜３上にシリコン
基板１（図２）の研磨後に残されたシリコン層（シリコ
ン基板）３０が形成される。１５は、張り合わされた支
持用のウエハ（シリコン基板）である。
を行う。まず図２のＳｉＯ2膜１４上にデバイス全体を
支持するためのウエハ（シリコン基板）を貼り付け、そ
の後図２の下側のシリコン基板１を研磨する。このシリ
コン基板１を研磨するウエハ研磨工程において、研磨深
さがＬＯＣＯＳ ＳｉＯ2膜２に達したら研磨を停止す
る。これにより、ＬＯＣＯＳ ＳｉＯ2膜２のほぼ半分
の厚さのシリコンが各ＬＯＣＯＳ ＳｉＯ2膜間の領域
に研磨されずに残る。図３は、研磨後の状態を上下反転
して描いた図である（図４および図５も同様である）。
図３において、バイポーラトランジスタ形成領域および
ＭＯＳ ＦＥＴ形成領域のゲート酸化膜３上にシリコン
基板１（図２）の研磨後に残されたシリコン層（シリコ
ン基板）３０が形成される。１５は、張り合わされた支
持用のウエハ（シリコン基板）である。
【００２４】次に、図４に示すように、バイポーラトラ
ンジスタのベース形成領域およびＭＯＳ素子の形成領域
の各々のシリコン層３０上にＳｉＯ2からなるゲート酸
化膜１６およびポリシリコン層１７を形成する。各ゲー
ト酸化膜１６およびポリシリコン層１７を形成するに
は、まず全面にＳｉＯ2酸化膜を形成しその後、このＳ
ｉＯ2酸化膜上にＣＶＤによりポリシリコンを形成す
る。次に、バイポーラトランジスタのベース形成領域お
よびＭＯＳ素子の形成領域をレジストでカバーし、この
レジストをマスクとして、ＳｉＯ2酸化膜およびポリシ
リコンの積層体をＲＩＥによりエッチング処理しレジス
ト以外の部分を除去してバイポーラトランジスタ形成部
分およびＭＯＳ形成部分の各々にＳｉＯ2のゲート酸化
膜１６およびポリシリコン層１７を形成する。その後レ
ジストを除去する。
ンジスタのベース形成領域およびＭＯＳ素子の形成領域
の各々のシリコン層３０上にＳｉＯ2からなるゲート酸
化膜１６およびポリシリコン層１７を形成する。各ゲー
ト酸化膜１６およびポリシリコン層１７を形成するに
は、まず全面にＳｉＯ2酸化膜を形成しその後、このＳ
ｉＯ2酸化膜上にＣＶＤによりポリシリコンを形成す
る。次に、バイポーラトランジスタのベース形成領域お
よびＭＯＳ素子の形成領域をレジストでカバーし、この
レジストをマスクとして、ＳｉＯ2酸化膜およびポリシ
リコンの積層体をＲＩＥによりエッチング処理しレジス
ト以外の部分を除去してバイポーラトランジスタ形成部
分およびＭＯＳ形成部分の各々にＳｉＯ2のゲート酸化
膜１６およびポリシリコン層１７を形成する。その後レ
ジストを除去する。
【００２５】次に全面にポリシリコン層１８をＣＶＤに
より形成する。このポリシリコン層１８は後の工程での
エッチング後に前記ポリシリコン層１７とともにバイポ
ーラトランジスタのエミッタおよびコレクタの取り出し
電極およびＭＯＳのゲート電極として用いられる。な
お、このポリシリコン層１７，１８には、必要に応じて
仕事関数等を考慮してイオン注入およびアニール処理を
施し必要な導電型となるように不純物を導入する。その
後、ＣＶＤによりＳｉＯ2膜１９を全面に形成する。
より形成する。このポリシリコン層１８は後の工程での
エッチング後に前記ポリシリコン層１７とともにバイポ
ーラトランジスタのエミッタおよびコレクタの取り出し
電極およびＭＯＳのゲート電極として用いられる。な
お、このポリシリコン層１７，１８には、必要に応じて
仕事関数等を考慮してイオン注入およびアニール処理を
施し必要な導電型となるように不純物を導入する。その
後、ＣＶＤによりＳｉＯ2膜１９を全面に形成する。
【００２６】次に、図５に示すように、バイポーラトラ
ンジスタ形成部およびＭＯＳ形成部をレジストでカバー
しこれをマスクとしてポリシリコン層１８およびＳｉＯ
2膜１９をＲＩＥによりエッチング処理する。
ンジスタ形成部およびＭＯＳ形成部をレジストでカバー
しこれをマスクとしてポリシリコン層１８およびＳｉＯ
2膜１９をＲＩＥによりエッチング処理する。
【００２７】次に、バイポーラトランジスタのベース部
分のＳｉＯ2膜１９、ポリシリコン層１８，１７および
ゲート酸化膜１６をＲＩＥにより開口する。続いて、Ｓ
ｉＯ2をＣＶＤにより形成しこれをＲＩＥによりエッチ
ング処理して開口内に、図５に示すように、エミッタ／
ベース分離用サイドウォール２０およびベース／コレク
タ分離用サイドウォール２１を形成する。なお、この場
合、ＭＯＳ ＦＥＴ側をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造とする場合には、これらのサ
イドウォール２０，２１を形成する前に、ＬＤＤ用のイ
オン注入を行っておく。この場合、各分離用サイドウォ
ール２０，２１は同時にＬＤＤ用のサイドウォールとし
ても機能する。
分のＳｉＯ2膜１９、ポリシリコン層１８，１７および
ゲート酸化膜１６をＲＩＥにより開口する。続いて、Ｓ
ｉＯ2をＣＶＤにより形成しこれをＲＩＥによりエッチ
ング処理して開口内に、図５に示すように、エミッタ／
ベース分離用サイドウォール２０およびベース／コレク
タ分離用サイドウォール２１を形成する。なお、この場
合、ＭＯＳ ＦＥＴ側をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）構造とする場合には、これらのサ
イドウォール２０，２１を形成する前に、ＬＤＤ用のイ
オン注入を行っておく。この場合、各分離用サイドウォ
ール２０，２１は同時にＬＤＤ用のサイドウォールとし
ても機能する。
【００２８】次に、ＣＶＤによりポリシリコン層を形成
する。このポリシリコン層は後の工程で不要部分を除去
され、バイポーラトランジスタ形成部およびＭＯＳ形成
部にポリシリコン電極層２２を形成する。これらのポリ
シリコン電極層２２はそれぞれバイポーラトランジスタ
のベース電極およびＭＯＳのソース電極およびドレイン
電極として機能する。
する。このポリシリコン層は後の工程で不要部分を除去
され、バイポーラトランジスタ形成部およびＭＯＳ形成
部にポリシリコン電極層２２を形成する。これらのポリ
シリコン電極層２２はそれぞれバイポーラトランジスタ
のベース電極およびＭＯＳのソース電極およびドレイン
電極として機能する。
【００２９】続いてさらにイオン注入およびアニール処
理により、前記ポリシリコン層より不純物を導入し、そ
の後の熱処理によりバイポーラトランジスタのエミッ
タ、ベースおよびコレクタおよびＭＯＳのソースおよび
ドレインを形成する。その後不要部分のポリシリコン層
を除去する。
理により、前記ポリシリコン層より不純物を導入し、そ
の後の熱処理によりバイポーラトランジスタのエミッ
タ、ベースおよびコレクタおよびＭＯＳのソースおよび
ドレインを形成する。その後不要部分のポリシリコン層
を除去する。
【００３０】次に、ＣＶＤによりＳｉＯ2膜（図示しな
い）を全面に形成後、必要部分にコンタクトを開口し、
適当な金属材料を用いてバイポーラトランジスタのエミ
ッタ電極３１、ベース電極３２およびコレクタ電極３
３、およびＭＯＳのソース電極３４、ゲート電極３５お
よびドレイン電極３６を形成する。
い）を全面に形成後、必要部分にコンタクトを開口し、
適当な金属材料を用いてバイポーラトランジスタのエミ
ッタ電極３１、ベース電極３２およびコレクタ電極３
３、およびＭＯＳのソース電極３４、ゲート電極３５お
よびドレイン電極３６を形成する。
【００３１】バイポーラトランジスタおよびＭＯＳのバ
ックゲート電極となるタングステン層１２，１３は図面
に垂直方向の基板側面部より取り出されバックゲート電
極に接続される。このようなバックゲート電極取り出し
工程はタングステン層の形成直後に行ってもよいしある
いは他の適当な工程の間に行ってもよい。
ックゲート電極となるタングステン層１２，１３は図面
に垂直方向の基板側面部より取り出されバックゲート電
極に接続される。このようなバックゲート電極取り出し
工程はタングステン層の形成直後に行ってもよいしある
いは他の適当な工程の間に行ってもよい。
【００３２】以上のようにして、バックゲートを有する
ダブルゲート構造のＭＯＳ ＦＥＴ素子と本発明の特徴
であるバックゲートを有するバイポーラトランジスタ素
子が同一基板上に同時に平行して形成される。
ダブルゲート構造のＭＯＳ ＦＥＴ素子と本発明の特徴
であるバックゲートを有するバイポーラトランジスタ素
子が同一基板上に同時に平行して形成される。
【００３３】上記構成のバイポーラトランジスタを動作
させる場合、バックゲート電極３７よりバイアス電圧を
印加することにより、エミッタからベース側に注入され
たキャリアをベース中央側に押し戻し、これによりシリ
コン３０およびＳｉＯ2のゲート酸化膜３との界面にお
ける再結合が防止される。
させる場合、バックゲート電極３７よりバイアス電圧を
印加することにより、エミッタからベース側に注入され
たキャリアをベース中央側に押し戻し、これによりシリ
コン３０およびＳｉＯ2のゲート酸化膜３との界面にお
ける再結合が防止される。
【００３４】
【発明の効果】以上説明したように、本発明において
は、エミッタ、ベースおよびコレクタをシリコン基板の
一方の面側に横に並列配置したＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎＩｎｓｕｌａｔｏｒ）型のラテラルバイポーラト
ランジスタにおいて、ベース直下（ベースに対向する位
置）に、バックゲート電極を設けているため、この電極
よりバイアス電圧を印加することにより、トランジスタ
の動作時に、エミッタからベース側に注入されたキャリ
アをベース中央側に押し戻し、これによりシリコン基板
およびＳｉＯ2のバックゲート側酸化膜との界面におけ
る再結合が防止され、キャリアの輸送効率が向上し高性
能なバイポーラトランジスタ機能が達成される。
は、エミッタ、ベースおよびコレクタをシリコン基板の
一方の面側に横に並列配置したＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎＩｎｓｕｌａｔｏｒ）型のラテラルバイポーラト
ランジスタにおいて、ベース直下（ベースに対向する位
置）に、バックゲート電極を設けているため、この電極
よりバイアス電圧を印加することにより、トランジスタ
の動作時に、エミッタからベース側に注入されたキャリ
アをベース中央側に押し戻し、これによりシリコン基板
およびＳｉＯ2のバックゲート側酸化膜との界面におけ
る再結合が防止され、キャリアの輸送効率が向上し高性
能なバイポーラトランジスタ機能が達成される。
【００３５】また、このようなラテラルバイポーラトラ
ンジスタのバックゲート電極を、完全空乏型薄膜ＳＯＩ
構造のダブルゲート型ＭＯＳ ＦＥＴのバックゲート電
極と同時に同一基板上に並列して形成することにより、
ＢｉＣＭＯＳ構造のＬＳＩへの適用が容易となり、工程
数を増加させることなく高性能で高精度なＢｉＣＭＯＳ
デバイスの達成が図られる。
ンジスタのバックゲート電極を、完全空乏型薄膜ＳＯＩ
構造のダブルゲート型ＭＯＳ ＦＥＴのバックゲート電
極と同時に同一基板上に並列して形成することにより、
ＢｉＣＭＯＳ構造のＬＳＩへの適用が容易となり、工程
数を増加させることなく高性能で高精度なＢｉＣＭＯＳ
デバイスの達成が図られる。
【図面の簡単な説明】
【図１】 本発明の実施例に係るＢｉＣＭＯＳ構造の半
導体装置の製造工程の１段階における断面図である。
導体装置の製造工程の１段階における断面図である。
【図２】 本発明の実施例に係るＢｉＣＭＯＳ構造の半
導体装置の製造工程の次の段階における断面図である。
導体装置の製造工程の次の段階における断面図である。
【図３】 本発明の実施例に係るＢｉＣＭＯＳ構造の半
導体装置の製造工程のさらに次の段階における断面図で
ある。
導体装置の製造工程のさらに次の段階における断面図で
ある。
【図４】 本発明の実施例に係るＢｉＣＭＯＳ構造の半
導体装置の製造工程のさらに次の段階における断面図で
ある。
導体装置の製造工程のさらに次の段階における断面図で
ある。
【図５】 本発明の実施例に係るＢｉＣＭＯＳ構造の半
導体装置の製造工程のさらに次の段階における断面図で
ある。
導体装置の製造工程のさらに次の段階における断面図で
ある。
１，１５，３０・・・シリコン基板 ２・・・ＬＯＣＯＳ酸化膜 ３・・・ゲート酸化膜 ４・・・ポリシリコン層 ５・・・ＳｉＯ2膜 １０・・・バイポーラトランジスタのバックゲート電極
用ポリシリコン層 １１・・・ＭＯＳのバックゲート電極用ポリシリコン層 １２・・・バイポーラトランジスタのバックゲート電極
用タングステン層 １３・・・ＭＯＳのバックゲート電極用タングステン層 １４，１６，１９・・・ＳｉＯ2膜 １７，１８，２２・・・ポリシリコン層 ３１〜３３・・・バイポーラトランジスタのエミッタ、
ベース、コレクタ電極 ３４〜３６・・・ＭＯＳのソース、ゲート、ドレイン電
極 ３７・・・バイポーラトランジスタのバックゲート電極 ３８・・・ＭＯＳのバックゲート電極
用ポリシリコン層 １１・・・ＭＯＳのバックゲート電極用ポリシリコン層 １２・・・バイポーラトランジスタのバックゲート電極
用タングステン層 １３・・・ＭＯＳのバックゲート電極用タングステン層 １４，１６，１９・・・ＳｉＯ2膜 １７，１８，２２・・・ポリシリコン層 ３１〜３３・・・バイポーラトランジスタのエミッタ、
ベース、コレクタ電極 ３４〜３６・・・ＭＯＳのソース、ゲート、ドレイン電
極 ３７・・・バイポーラトランジスタのバックゲート電極 ３８・・・ＭＯＳのバックゲート電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (9)
- 【請求項１】 ベースに対向する位置にキャリアをバイ
アスするための電極を有するバイポーラ素子からなるこ
とを特徴とする半導体装置。 - 【請求項２】 ベースに対向する位置にキャリアをバイ
アスするための電極を有するバイポーラ素子と、ダブル
ゲート薄膜ＳＯＩ構造のＭＯＳ素子とを同一基板上に形
成したことを特徴とする半導体装置。 - 【請求項３】 前記バイポーラ素子はＳＯＩラテラルバ
イポーラトランジスタからなることを特徴とする請求項
１または２に記載の半導体装置。 - 【請求項４】 同一基板上にバイポーラ素子とダブルゲ
ート薄膜ＳＯＩ構造のＭＯＳ素子とを混載する半導体装
置の製造方法において、前記ＭＯＳ素子のバックゲート
電極形成工程と同時にこれと平行して前記バイポーラ素
子のベースと対向する位置にキャリアバイアス用の電極
を形成することを特徴とする半導体装置の製造方法。 - 【請求項５】 同一基板上にバイポーラ素子とダブルゲ
ート薄膜ＳＯＩ構造のＭＯＳ素子とを混載する半導体装
置の製造方法において、前記ＭＯＳ素子のバックゲート
電極形成工程と同時にこれと平行して前記バイポーラ素
子のベースに対向する位置にキャリアバイアス用の電極
を形成し、同一の電気伝導膜により、バイポーラ素子の
エミッタと、コレクタコンタクトと、ＭＯＳ素子のゲー
ト電極とを形成することを特徴とする半導体装置の製造
方法。 - 【請求項６】 同一基板上にバイポーラ素子とダブルゲ
ート薄膜ＳＯＩ構造のＭＯＳ素子とを混載する半導体装
置の製造方法において、前記ＭＯＳ素子のバックゲート
電極形成工程と同時にこれと平行して前記バイポーラ素
子のベースに対向する位置にキャリアバイアス用の電極
を形成し、同一の電気伝導膜からの拡散により、バイポ
ーラ素子のベースとＭＯＳ素子のソースおよびドレイン
とを形成することを特徴とする半導体装置の製造方法。 - 【請求項７】 同一基板上にバイポーラ素子とダブルゲ
ート薄膜ＳＯＩ構造のＭＯＳ素子とを混載する半導体装
置の製造方法において、前記ＭＯＳ素子のバックゲート
電極形成工程と同時にこれと平行して前記バイポーラ素
子のベースに対向する位置にキャリアバイアス用の電極
を形成し、同一の電気伝導膜により、バイポーラ素子の
エミッタと、コレクタコンタクトと、ＭＯＳ素子のゲー
ト電極とを形成するとともに、同一の電気伝導膜からの
拡散により、バイポーラ素子のベースとＭＯＳ素子のソ
ースおよびドレインとを形成することを特徴とする半導
体装置の製造方法。 - 【請求項８】 シリコン基板上に前記ＭＯＳ素子のバッ
クゲート電極および前記バイポーラ素子のキャリアバイ
アス用の電極を形成した後に、前記電極形成面側に装置
全体を支持するための基板を張り合せる工程と、前記シ
リコン基板を研磨する工程とを含むことを特徴とする請
求項４，５または６に記載の半導体装置の製造方法。 - 【請求項９】 前記電気伝導膜は、ポリシリコン層また
はポリシリコン層を含む積層膜からなることを特徴とす
る請求項５から８までのいずれかに記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200941A JPH0738005A (ja) | 1993-07-21 | 1993-07-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200941A JPH0738005A (ja) | 1993-07-21 | 1993-07-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738005A true JPH0738005A (ja) | 1995-02-07 |
Family
ID=16432848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5200941A Pending JPH0738005A (ja) | 1993-07-21 | 1993-07-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738005A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340880B1 (ko) * | 2000-06-30 | 2002-06-20 | 박종섭 | 이중막 실리콘 소자를 이용한 반도체 메모리 장치 |
| WO2003103041A3 (en) * | 2002-06-04 | 2004-02-12 | Philips Intellectual Property | Semiconductor device and method of manufacturing same |
| US7763518B2 (en) | 2004-02-25 | 2010-07-27 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
-
1993
- 1993-07-21 JP JP5200941A patent/JPH0738005A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100340880B1 (ko) * | 2000-06-30 | 2002-06-20 | 박종섭 | 이중막 실리콘 소자를 이용한 반도체 메모리 장치 |
| WO2003103041A3 (en) * | 2002-06-04 | 2004-02-12 | Philips Intellectual Property | Semiconductor device and method of manufacturing same |
| US7763518B2 (en) | 2004-02-25 | 2010-07-27 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
| US7911024B2 (en) | 2004-02-25 | 2011-03-22 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
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