JPH1092952A

JPH1092952A - 半導体記憶装置

Info

Publication number: JPH1092952A
Application number: JP8246710A
Authority: JP
Inventors: Shinichi Takagi; 信一高木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-18
Filing date: 1996-09-18
Publication date: 1998-04-10

Abstract

(57)【要約】【課題】ＤＲＡＭ装置の高集積化を図ること。【解決手段】メモリセルとして、ゲートがワード線Ｗ
Ｌ、ソースがビット線ＢＬ、ドレインが電源線ＶＬにそ
れぞれ接続され、チャネル領域下に基板の多数キャリア
（正孔）を閉じ込めることができるｐ型シリコン層３、
ｐ型シリコンゲルマニウム層４およびｐ型シリコン層５
で構成されたダブルヘテロ接合構造を有するｎチャネル
ＭＯＳトランジスタを用いる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係わり、特にＤＲＡＭ型の半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置は、高集積化、大容量化
の一途をたどっている。特に１個のＭＯＳトランジスタ
と１個のキャパシタによりメモリセルが構成されたＤＲ
ＡＭ型の半導体記憶装置は、その簡略なメモリセル形式
から最も集積化が進んでいる。

【０００３】ノイズの影響を抑えて記憶信号（情報）の
読み出しを正確に行なうためには、キャパシタに蓄積さ
れる電荷（蓄積電荷）の量（蓄積電荷量）を一定値以上
にする必要がある。

【０００４】このため、メモリセルの面積を縮小してさ
らなる高集積化を図るためには、メモリセルの面積を縮
小しても、一定値以上の蓄積電荷量を確保できる容量値
の大きいキャパシタが必要となる。

【０００５】しかし、そのためにキャパシタを複雑な立
体形状にしたり、キャパシタ絶縁膜として誘電率の高い
絶縁膜を新たに開発する必要に迫られ、これが高集積化
の大きな障害となっていた。

【０００６】蓄積電荷量を確保するためには、電源電圧
を高くすることも有効であるが、電源電圧は消費電力の
低減化のために低くなる一方で、電源電圧による蓄積電
荷量の確保は困難である。

【０００７】これらの問題を解決するために、メモリセ
ル自身が蓄積電荷を増幅し、電荷を電源から供給するゲ
インメモリセルがいくつか提案されている。しかしなが
ら、これら従来のゲインメモリセルは、トランジスタ構
造やセル動作の複雑化を招き、実用的ではなかった。

【０００８】また、ＳＯＩ基板に形成された１個のＭＯ
Ｓトランジスタをメモリセルとする１トランジスタセル
が提案されている（Ｍ．Ｔａｃｋ，Ｍ．Ｇａｏ，Ｃｌａ
ｅｙｓａｎｄＧ．Ｄｅｃｌｅｒｃｋ：ＩＥＥＥＴ
ｒａｎｓａｃｔｉｏｎｓｏｎＥｌｅｃｔｒｏｎＤ
ｅｖｉｃｅｓ，ＥＤ−３７（１９９０）ｐ．１３７３
−１３８２）。

【０００９】この１トランジスタセルでは、電気的にフ
ローティングなＳＯＩ基板内にとじ込まれた多数キャリ
アの量を記憶信号に利用している。記憶信号の読み出し
は、ＳＯＩ基板内にとじ込まれた多数キャリアの量の違
いによりＭＯＳトランジスタのしきい値電圧が変化する
ことを利用している。

【００１０】しかしながら、ＳＯＩ基板内への多数キャ
リアの注入、つまり、信号電荷の書き込みは、インパク
トイオンを利用しているため、書き込み電流が小さく、
長い書き込み時間を必要としていた。さらに、多数キャ
リアの保持特性が不十分であるために、７７Ｋレベルの
低温で使用する必要があり、実用的ではなかった。

【００１１】

【発明が解決しようとする課題】上述の如く、１個のＭ
ＯＳトランジスタと１個のキャパシタによりメモリセル
が構成されたＤＲＡＭ型の半導体記憶装置において、そ
のメモリセルの面積を縮小してさらなる高集積化を図る
ためには、メモリセルの面積を縮小しても、一定値以上
の蓄積電荷量を確保できる容量値の大きいキャパシタが
必要となる。

【００１２】しかしながら、容量値を大きくするために
は、キャパシタを複雑な立体形状にしたり、誘電率の高
いキャパシタ絶縁膜を新たに開発する必要があるため
に、その実現は困難であった。本発明は、上記事情を考
慮してなされたもので、その目的とするところは、高集
積化に有効なメモリセルを有する半導体記憶装置を提供
することにある。

【００１３】

【課題を解決するための手段】

［概要］上記目的を達成するために、本発明に係る半導
体記憶装置（請求項１）は、基板上に、ゲートがワード
線、ソースがビット線、ドレインが電源線にそれぞれ接
続され、チャネル領域下にダブルヘテロ接合構造を有す
るｎチャネルＭＯＳトランジスタからなるメモリセルを
集積してなり、前記ダブルヘテロ接合構造は、第１の半
導体層、第２の半導体層および第３の半導体層がこの順
で基板側から積層されてなり、前記第２の半導体層の価
電子帯の上端と真空準位とのエネルギー差が、前記第１
および第３の半導体層の価電子帯の上端と真空準位との
エネルギー差よりも小さいことを特徴とする。

【００１４】また、本発明に係る他の半導体記憶装置
（請求項２）は、基板上に、ゲートがワード線、ソース
がビット線、ドレインが電源線に接続され、チャネル領
域下にダブルヘテロ接合構造を有するｐチャネルＭＯＳ
トランジスタからなるメモリセルを集積してなり、前記
ダブルヘテロ接合構造は、第１の半導体層、第２の半導
体層および第３の半導体層がこの順で基板側から積層さ
れてなり、前記第２の半導体層の伝導帯の下端と真空準
位とのエネルギー差が、前記第１および第３の半導体層
の伝導帯の下端と真空準位とのエネルギー差よりも大き
いことを特徴とする。

【００１５】また、本発明に係る他の半導体記憶装置
（請求項３）は、上記半導体記憶装置（請求項１、請求
項２）において、前記基板が、基板絶縁層と、この基板
絶縁層上に設けられた基板半導体層とから構成され、前
記ＭＯＳトランジスタが形成された素子形成領域の前記
基板半導体層は前記第１、第２および第３の半導体層で
構成され、かつ前記素子形成領域の基板半導体層の厚さ
は、前記ＭＯＳトランジスタがオン状態のときに、前記
ＭＯＳトランジスタのゲート絶縁膜と前記基板半導体層
との界面から、この界面下の前記基板絶縁層と前記基板
半導体層との界面までの領域が空乏化する厚さであり、
２つの前記ＭＯＳトランジスタで挟まれた素子分離領域
の前記基板半導体層は前記第１の半導体層で構成され、
前記基板半導体層には、２個以上のメモリセルが形成さ
れた部分を単位に独立の電圧を与えるための基板コンタ
クトが形成されていることを特徴とする。

【００１６】また、本発明に係る他の半導体記憶装置
（請求項４）は、前記基板が、基板絶縁層と、この基板
絶縁層の主表面に設けられた基板半導体層とから構成さ
れ、前記ＭＯＳトランジスタが形成された素子形成領域
の前記基板半導体層が前記第１、第２および第３の半導
体層で構成され、かつ前記素子形成領域の基板半導体層
の厚さが、前記ＭＯＳトランジスタがオン状態のとき
に、前記ＭＯＳトランジスタのゲート絶縁膜と前記基板
半導体層との界面から、この界面下の前記基板絶縁層と
前記基板半導体層との界面までの領域が空乏化する厚さ
であり、同一のビット線を共有する２つのメモリセルで
挟まれた素子分離領域には前記第１の半導体層が存在
し、同一のビット線を共有しない２つのメモリセルで挟
まれた素子分離領域には前記基板半導体層が存在しない
ことを特徴とする。

【００１７】また、本発明に係る他の半導体記憶装置
（請求項５）は、上記半導体記憶装置（請求項１〜請求
項４）において、前記電源線が、前記ビット線と交差
し、かつ同一のビット線を共有する隣り合う２つのメモ
リセルで共通に使用されるように隣り合う２つのワード
線間に配設されていることを特徴とする。

【００１８】また、本発明に係る他の半導体記憶装置
（請求項６）は、上記半導体記憶装置（請求項４）にお
いて、前記電源線が、前記ビット線と交差し、かつ同一
のビット線を共有する隣り合う２つのメモリセルで共通
に使用されるように隣り合う２つのワード線間に配設さ
れ、基板半導体層には、同一のビット線を共有するメモ
リセルが形成された部分を単位に独立の電圧を与えるた
めの基板コンタクトが形成されていることを特徴とす
る。

【００１９】［作用］本発明に係る半導体記憶装置は、
メモリセルが１個のＭＯＳトランジスタにより構成され
ているので、メモリセルが１個のＭＯＳトランジスタと
１個のキャパシタにより構成された従来のものに比べ
て、高集積化が容易である。

【００２０】１個のＭＯＳトランジスタでメモリセルを
構成できる理由は、ＭＯＳトランジスタとして、チャネ
ル領域下にダブルヘテロ接合構造を有するものを用いて
いるからである。

【００２１】ダブルヘテロ接合構造を構成する第２の半
導体層内に閉じ込められた基板の多数キャリアの量が変
わると、ＭＯＳトランジスタのしきい値電圧も変わる。
したがって、閉じ込まれた多数キャリアが多い場合のし
きい値電圧と少ない場合のしきい値電圧との間の中間レ
ベルのゲート電圧をゲート電極に印加すれば、ドレイン
電流の大小から、閉じ込められたキャリアの量が多いか
少ないか検出でき、これにより、閉じ込められたキャリ
アの量を記憶信号として利用できるようになる。

【００２２】また、ダブルヘテロ接合構造は、３つの半
導体層の積層構造により構成できるので、素子構造が特
に複雑になるということもない。また、ＭＯＳトランジ
スタのドレインは電源線に接続されているので（従来は
キャパシタを介して接地されている）、ビット線から読
み出される記憶信号は、ＭＯＳトランジスタの増幅作用
により増幅される。これにより、ノイズの影響が抑えら
れ、記憶信号の読み出しを正確に行なえるようになる。

【００２３】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。（第１の実施形態）図１は、本発明の第１の実施形態に
係るＤＲＡＭ装置のメモリセルを示す平面図である。ま
た、図２、図３は、それぞれ図１のメモリセルのＡ−Ａ
´断面図、Ｂ−Ｂ断面図である。

【００２４】このメモリセルは、ＳＯＩ基板に形成され
た１個のｎチャネルＭＯＳトランジスタからなる１トラ
ンジスタセルであるとともに、読み出し時にメモリセル
自身が記憶信号を増幅するゲインメモリでもある。この
ＭＯＳトランジスタの構造上の特徴は、チャネル領域下
のＳＯＩ基板内にダブルヘテロ接合構造が形成されてい
ることにある。以下、本実施形態のメモリセルについて
詳細に説明する。

【００２５】図中、１はｐ型シリコン基板を示してお
り、このｐ型シリコン基板１の主表面にはシリコン酸化
層２を介してｐ型シリコン層３が設けられている。素子
形成領域（トランジスタ領域）２１のｐ型シリコン層２
１は、素子分離領域２２のｐ型シリコン層３の表面に対
して凸部をなしている。

【００２６】素子形成領域２１のｐ型シリコン層３上に
はｐ型シリコンゲルマニウム層４、ｐ型シリコン層５が
順次設けられている。このｐ型シリコン層５の両端側に
は、それぞれ高濃度のｎ型ドレイン拡散層６およびｎ型
ソース拡散層７が選択的に形成されている。

【００２７】ここで、ｐ型シリコン層３とｐ型シリコン
ゲルマニウム層４とはヘテロ接合を形成し、また、ｐ型
シリコンゲルマニウム層４とｐ型シリコン層５とはヘテ
ロ接合を形成する。すなわち、ｐ型シリコン層３とｐ型
シリコンゲルマニウム層４とｐ型シリコン層５とにより
ダブルヘテロ接合構造が形成されている。

【００２８】ＳＯＩ基板をＳＩＭＯＸ法により形成した
場合には、シリコン酸化層２は埋め込みシリコン酸化層
となり、ｐ型シリコン層３とｐ型シリコン基板１とは同
一のものとなる。

【００２９】また、素子分離領域２２には素子分離絶縁
膜８が形成されている。ＳＯＩ基板で溝で素子分離を行
なう場合、通常、素子分離領域上にシリコン層を残さな
いが、本実実施形態では、ｐ型シリコン層３の凹部とい
う形で残っている。

【００３０】これは、本実施形態では、ｐ型シリコン層
３の凹部を基板コンタクトとして利用し、この基板コン
タクトに印加する電圧を制御することにより、記憶信号
の書き込み動作を高速に行なうからである。

【００３１】また、素子形成領域２１に形成されたｐ型
シリコン層３、ｐ型シリコンゲルマニウム層４およびｐ
型シリコン層５からなるダブルヘテロ接合構造の膜厚お
よびｐ型不純物は、ゲート電極１０に正電圧を印加して
反転層を形成する際に、この反転層（チャネル領域）下
のｐ型シリコン層５とゲート絶縁膜９との界面から、こ
の界面下のシリコン酸化層２とｐ型シリコン層３との界
面に向かって延びる空乏層が、シリコン酸化層２に達す
るように、十分に小さい値に設定されている。なお、こ
の膜厚値は、同じゲート電圧であっても、各層２，４，
５のｐ型不純物濃度によって変化する。

【００３２】このような膜厚に設定することで、ＭＯＳ
トランジスタがオン状態のとき、素子形成領域２１のｐ
型シリコン層５は空乏層により素子分離領域２２のそれ
から確実に分離されることになる。

【００３３】さらに、ＭＯＳトランジスタがオン状態の
とき、ダブルヘテロ接合が空乏層内に含まれることにな
るので、ＭＯＳトランジスタはオン状態のときにダブル
ヘテロ接合構造の影響を受けることになる。すなわち、
しきい値電圧は、ｐ型シリコンゲルマニウム層４内に閉
じ込められた正孔の量によって変わる。

【００３４】ｎ型ドレイン拡散層６とｎ型ソース拡散層
７により挟まれた領域のｐ型シリコン層３上にはゲート
絶縁膜９を介してゲート電極１０が配設されている。こ
のゲート電極１０はワード線ＷＬと一体形成されてい
る。

【００３５】また、ｎ型ドレイン拡散層６には層間絶縁
膜１１に開口されたコンタクトホール１２を介して電源
線ＶＬが接続され、ｎ型ソース拡散層７には層間絶縁膜
１１，１３に開口されたコンタクトホール１４を介して
ビット線ＢＬが接続されている。

【００３６】図４に、本実施形態のｎチャネルＭＯＳト
ランジスタのバンド図を示す。これはゲート電圧が０
Ｖ、かつｐ型シリコンゲルマニウム層４内に正孔が全く
閉じ込まれていない状態のものである。

【００３７】図に示すように、価電子帯Ｅ_V にダブルヘ
テロ接合が形成されているので、ＳＯＩ基板の多数キャ
リアである正孔を２つのヘテロ接合間のｐ型シリコンゲ
ルマニウム層４内に閉じ込めることができる。本実施形
態では、ｐ型シリコンゲルマニウム層４内に閉じ込まれ
た正孔の量（閉じ込め正孔量）の違いを記憶信号（２値
データ）に利用する。

【００３８】ここで、ゲート電極１０にゲート電圧を印
加していない状態（平衡状態）から、ゲート電極１０に
正のゲート電圧を印加して反転層を形成した状態に変え
た場合を考える。

【００３９】この場合、ｐ型シリコンゲルマニウム層４
内に閉じ込まれた正孔の量は変化しないが、表面ポテン
シャルが低下して反転層が形成されることになるが、こ
の表面ポテンシャルの低下は、閉じ込め正孔量が少ない
ほど小さくなるので、ＭＯＳトランジスタのしきい値電
圧は、閉じ込め正孔量が少ないほど高くなる。

【００４０】したがって、閉じ込め正孔量が少ない場合
のＭＯＳトランジスタのしきい値電圧と、閉じ込め正孔
量が多い場合のＭＯＳトランジスタのしきい値電圧との
間の中間レベルの電圧をゲート電極１０に印加すれば、
閉じ込め正孔量の違いをドレイン電流（読み出し電流）
比として検出することができ、これにより、記憶信号を
読み出すことができるようになる。

【００４１】ここで、ＭＯＳトランジスタのｎ型ドレイ
ン拡散層６は電源線ＶＬに接続されているため、ＭＯＳ
トランジスタがオン状態の場合、ＭＯＳトランジスタの
増幅作用により、大きな読み出し電流が得られることに
なる。

【００４２】これにより、雑音に耐して強く、また、電
源電圧を下げても高い読み出し電流を確保できるように
なる。さらに、閉じ込め正孔量の差が小さくても、ＭＯ
Ｓトランジスタの増幅作用により、その小さな差は大き
なドレイン電流（読み出し電流）比となって現れること
になる。したがって、ビット線につながったセンスアン
プにより高感度でしかも高速に記憶信号を読み出すこと
ができるようになる。

【００４３】また、メモリセルが１個のＭＯＳトランジ
スタで構成されているので、メモリセルが１個のＭＯＳ
トランジスタと１個のキャパシタにより構成された従来
のものに比べて、高集積化が容易である。

【００４４】上述したように、本実施形態では、閉じ込
め正孔量の違いを記憶信号に利用するが、その具体的な
形態としては以下のものがあげられる。１つは平衡状態
における閉じ込め正孔量が有限である状態と、閉じ込め
正孔量がゼロの状態とを記憶信号に利用する形態であ
る。図５にこれら２つの状態においてゲート電圧を印加
したときのバンド図を示す。図から、前者の状態の場合
のほうがしきい値電圧が低くなることが分かる。

【００４５】この場合、前者の状態に対応した記憶信号
の書き込みは平衡状態を保つために例えば後述するよう
にＳＯＩ基板に基板コンタクトを形成し、基板コンタク
トにゼロ電圧、後者の状態に対応した記憶信号の書き込
みはｐ型シリコンゲルマニウム層４内の正孔を引く抜く
ために基板コンタクトに負電圧を印加することにより行
なう。

【００４６】また、記憶信号（データ）のリテンション
時間は、ｐ型シリコンゲルマニウム層４内における正孔
の生成レートと、ｐ型シリコンゲルマニウム層４外に漏
れる正孔の量（リーク電流）によって決定される。

【００４７】もう１つは平衡状態における閉じ込め正孔
量が有限である状態と、この状態よりも閉じ込め正孔量
が多い状態とを記憶信号に利用する形態である。この場
合、前者の状態に対応した記憶信号の書き込みは平衡状
態を保つために例えば基板コンタクトにゼロ電圧、後者
の状態に対応した記憶信号の書き込みはｐ型シリコンゲ
ルマニウム層４内に正孔を注入するために基板コンタク
トに正電圧を印加することにより行なう。

【００４８】また、記憶信号（データ）のリテンション
時間は、ｐ型シリコンゲルマニウム層４内における正孔
の再結合レートと、ｐ型シリコンゲルマニウム層４外に
漏れる正孔の量（リーク電流）によって決定される。

【００４９】そして、平衡状態よりも閉じ込め正孔量が
多い状態（過剰状態）と、平衡状態よりも閉じ込め正孔
量が少ない状態（欠乏状態）とを記憶信号に利用する形
態である。

【００５０】この場合、前者の状態に対応した記憶信号
の書き込みはｐ型シリコンゲルマニウム層４内に正孔を
注入するために例えば基板コンタクトに正電圧、後者の
状態に対応した記憶信号の書き込みはｐ型シリコンゲル
マニウム層４内の正孔を引き抜くために基板コンタクト
に負電圧を印加することにより行なう。

【００５１】いずれの形態においても、通常のＤＲＡＭ
セルと同様に、リテンション時間よりも短いタイミング
で記憶信号（データ）をリフレッシュすることにより、
記憶信号を長い時間保持することができる。

【００５２】また、記憶信号（データ）の保持時には、
ビット線ＢＬの電圧を電源線ＶＬのそれと等しくするこ
とが好ましい。これにより、ｐ型シリコンゲルマニウム
層４とｎ型ソース拡散層７との間の正孔電流の流れを十
分に抑制でき、より長いリテンション時間を得ることが
できる。

【００５３】また、ｐ型シリコンゲルマニウム層４内の
正孔を消去する方法としては、例えば、ゲート電極１０
に読み出し電圧よりも大きな電圧を印加して、ｐ型シリ
コンゲルマニウム層４内の正孔を基板コンタクトを介し
て素子外に排出する方法がある。また、ｎ型ソース拡散
層７に負電圧を印加して、ｐ型シリコンゲルマニウム層
４内の正孔をソース側から吸い出して素子外に排出する
方法もある。この方法は基板コンタクトがない場合にも
用いることができる。いずれの方法も正孔を高速に消去
できる。

【００５４】図６に、セルアレイのレイアウト（１セル
ブロック分）の一例を示す。ＳＯＩ基板にはＭＯＳトラ
ンジスタの素子形成領域２１が短冊状に配列形成されて
いる。各素子形成領域２１はトレンチ溝によって互いに
分離されているが、素子形成領域２１および素子分離領
域２２には上述したようにｐ型シリコン層３が存在す
る。すなわち、ｐ型シリコン層３の凸部は素子形成領域
２１に存在し、ｐ型シリコン層３の凹部（トレンチ溝）
は素子分離領域２２に存在する。

【００５５】これら素子形成領域２１と直交するように
ワード線ＷＬ₀ ，ＷＬ₁ ，ＷＬ₂ ，ＷＬ₃ …が配設され
ている。ワード線ＷＬ₀ ，ＷＬ₁ 間、ワード線ＷＬ₂ ，
ＷＬ₃ 間にはそれぞれ素子形成領域２１と直交するよう
に電源線ＶＬが配設されている。各素子形成領域２１上
にはそれぞれビット線ＷＬ₀ ，ＷＬ₁ ，ＷＬ₂ ，ＷＬ₃
…および電源線ＶＬと直交するにビット線ＢＬ₀ ，ＢＬ
₁ ，ＢＬ₂ ，…が配設されている。

【００５６】すなわち、電源線ＶＬは、ビット線ＢＬ
₀ ，ＢＬ₁ ，ＢＬ₂ ，…と交差し、かつ同一のビット線
を共有する隣り合う２つのメモリセルで共通に使用され
るように隣り合うワード線間に配設されている。

【００５７】素子分離領域２２内のｐ型シリコン層３に
は、セルブロックを単位に１個ずつ、基板コンタクト配
線ＳＣＬとコンタクトするための領域である基板コンタ
クト１５が設けられている。

【００５８】基板コンタクト１５は、基板上に絶縁膜を
形成し、この絶縁膜にコンタクトホールを開孔すること
により形成する。基板コンタクト配線ＳＣＬはこのコン
タクトホールを介して素子分領域２２のｐ型シリコン層
３にコンタクトする。

【００５９】基板コンタクト配線ＳＣＬの電圧を調整す
ることにより、閉じ込め正孔量を制御できる。なお、図
には、１個の基板コンタクト１５しか示していないが、
数個であっても良い。

【００６０】基板コンタクト１５の数は１セルブロック
当たり１個または数個で済むので、セルブロック内に占
める基板コンタクト１５の面積は小さい。したがって、
基板コンタクト１５が高集積化の妨げになることはな
い。

【００６１】メモリセルの面積は、最小加工線幅をＦと
すると、図６から分かるように、２Ｆ×２Ｆ＝４Ｆ² と
なり、従来の通常のＤＲＡＭセルのそれ（８Ｆ² ）の半
分である。

【００６２】このようなセルアレイを用いた記憶信号
（“０”，“１”）の書き込み、保持および読み出し
は、以下の通りである。ここでは、閉じ込め正孔量が少
ない場合を“０”、多い場合を“１”として説明する。

【００６３】“１”の書き込みは、基板コンタクト配線
ＳＣＬに正電圧を印加して基板コンタクト１５を介して
選択するＭＯＳトランジスタ（選択ＭＯＳトランジス
タ）のｐ型シリコンゲルマニウム層４にのみ正孔を注入
することにより行なう。

【００６４】ここで、ＭＯＳトランジスタの選択は以下
の通りである。選択ＭＯＳトランジスタが接続されたワ
ード線（選択ワード線）には０Ｖを印加し、選択ワード
線以外のワード線（非選択ワード線）には反転層が形成
されるレベルの正電圧を印加する。

【００６５】反転層が形成されると、ｐ型シリコン層５
とゲート絶縁膜９との界面から、シリコン酸化層２とｐ
型シリコン層３との界面に向かって延びる空乏層が、シ
リコン酸化層２にまで達し、これにより非選択ワード線
に接続されたＭＯＳトランジスタと選択ワード線に接続
されたＭＯＳトランジスタとは電気的に分離される。言
い換えれば、選択ワード線に接続されたＭＯＳトランジ
スタのみが基板コンタクト１５と電気的に接続されるこ
とになる。

【００６６】また、ビット線に関しては、選択ＭＯＳト
ランジスタが接続されたビット線（選択ビット線）の電
圧は０Ｖに設定し、基板コンタクト１５からｐ型シリコ
ンゲルマニウム層４に正孔が効果的に注入されるように
する。

【００６７】０Ｖに設定する前は記憶信号の保持のため
に電源線と同レベルに設定され、ｎ型ソース拡散層７か
らｎ型ドレイン拡散層６に向かって空乏層が延び、ｐ型
シリコンゲルマニウム層４への効果的な正孔の注入が困
難な状態となっている。

【００６８】そこで、選択ビット線の電圧を０Ｖに設定
し、ｎ型ソース拡散層７からｎ型ドレイン拡散層６に向
かって延びている空乏層を縮めて、効果的な正孔の注入
を実現する。

【００６９】一方、選択ビット線以外の選択ワード線に
接続されたＭＯＳトランジスタのビット線（非選択ビッ
ト線）の電圧は、ｎ型ソース拡散層７から延びた空乏層
とｎ型ドレイン拡散層６から延びた空乏層とがつながっ
て、ｐ型シリコンゲルマニウム層４が基板コンタクト１
５から電気的に分離されるレベルに設定する。

【００７０】この結果、選択ビット線に接続されたＭＯ
Ｓトランジスタと非選択ビット線に接続されたＭＯＳト
ランジスタとは電気的に分離され、選択ＭＯＳトランジ
スタのみが基板コンタクト１５と接続することになる。
したがって、選択ＭＯＳトランジスタのｐ型シリコンゲ
ルマニウム層４にのみ正孔を注入できる状態となる。

【００７１】一方、“０”の書き込みは、選択ＭＯＳト
ランジスタ（メモリセル）のｐ型シリコンゲルマニウム
層４内の正孔を基板コンタクト１５を介して素子外に排
出することにより行なう。

【００７２】具体的には、選択ビット線の電圧のみ０Ｖ
に設定して、選択ビット線に接続されたＭＯＳトランジ
スタのみ保持状態を解除するとともに、選択ワード線の
電圧のみ電源線ＶＬよりも高レベル（高ブート電圧）に
設定する。

【００７３】この結果、選択されたＭＯＳトランジスタ
のｐ型シリコンゲルマニウム層４内の正孔のみが基板コ
ンタクト１５を介して素子外に排出される。また、記憶
信号の読み出しは、選択ビット線の電圧を０Ｖ、選択ワ
ード線の電圧を閉じ込め正孔量が少ない場合のＭＯＳト
ランジスタのしきい値電圧と、閉じ込め正孔量が多い場
合のＭＯＳトランジスタのしきい値電圧との間の中間レ
ベルに設定することにより行なう。

【００７４】また、記憶信号の保持はワード線の電圧を
０Ｖ、ビット線の電圧を電源線ＶＬと同レベルに設定す
る。図７に、他のセルアレイのレイアウトを示す。

【００７５】図６の先のセルアレイは、セルブロックを
単位に基板コンタクト１５を設けた例であるが、このセ
ルアレイは、ビット線を単位、つまり、同一のビット線
を共有するメモリセルが形成された素子形成領域を単位
に基板コンタクト１５を設けた例である。

【００７６】ここで、同一のビット線を共有する２つの
メモリセルで挟まれた素子分離領域には前と同様にｐ型
シリコン層３が形成されているが、同一のビット線を共
有しない２つのメモリセルで挟まれた素子分離領域には
ｐ型シリコン層３は形成されていない。

【００７７】このように、ビット線を単位に基板コンタ
クト１５を設けた結果、メモリセルの面積は６Ｆ² セル
となり、図６のそれ（４Ｆ² セル）に比べて大きくな
る。しかし、“１”を書き込む場合には、ビット線選択
動作の代わりに、選択ビット線に設けられた基板コンタ
クト１５のみに正電圧を印加するという簡単な操作で、
選択ビット線に接続されたＭＯＳトランジスタと非選択
ビット線に接続されたＭＯＳトランジスタとを電気的に
分離できる。

【００７８】一方、“０”を書き込む場合には、ビット
線選択動作の代わりに、選択ビット線に設けられた基板
コンタクト１５のみに０Ｖ（接地電圧）を印加するとい
う簡単な動作で、選択ビット線に接続されたＭＯＳトラ
ンジスタと非選択ビット線に接続されたＭＯＳトランジ
スタとを電気的に分離できる。

【００７９】また、他のセルアレイのレイアウトとして
は、同一のビット線を共有する２つのメモリセルで挟ま
れた素子分離領域にもｐ型シリコン層３を形成せず、メ
モリセルを単位に基板コンタクト１５を設けたものがあ
げられる。この場合、さらに面積が増大するが、選択Ｍ
ＯＳトランジスタへの記憶信号の書き込みは基板コンタ
クト１５に印加する電圧を制御するだけで済むので、書
き込み動作は極めて容易になる。

【００８０】なお、本発明は上述した実施形態に限定さ
れるものではなく、例えば、上記実施形態では、閉じ込
み正孔量を制御するために基板コンタクトを利用した
が、基板コンタクトを利用しな方法を用いても良い。

【００８１】具体的には、ｎ型ドレイン拡散層６からの
バンド間トンネル電流や、ホットエレクトロンのインパ
クトイオン化により生成した正孔により、閉じ込み正孔
量を多くする。

【００８２】バンド間トンネル電流を発生させるには、
例えば、ゲート電圧を０Ｖにしてｎ型ドレイン拡散層６
に高い正バイアスを印加する。また、インパクトイオン
化により正孔を生成するには、例えば、記憶信号の読み
出し時のドレイン電圧よりも高い電圧をｎ型ドレイン拡
散層６に印加し、ドレイン電圧の約半分の電圧をゲート
に印加することで、効果的に発生させることができる。

【００８３】閉じ込み正孔量を少なくするには、ｎ型ソ
ース拡散層７に順バイアスを印加して、ｐ型シリコンゲ
ルマニウム層４内の電子を注入して、中性化することに
より行なう。

【００８４】また、上記実施形態では、メモリセルとし
てｎチャネルＭＯＳトランジスタを用いた場合について
説明したが、本発明はｐチャネルＭＯＳトランジスタに
も適用できる。

【００８５】この場合、ＳＯＩ基板の多数キャリアは電
子になるので、３つのｐ型半導体層によって、電子を閉
じ込めることができるダブルヘテロ接合構造をチャネル
領域下に形成する必要がある。

【００８６】すなわち、図８に示すように、上下のｐ型
半導体層３ｐ，５ｐの伝導帯の下端と真空準位とのエネ
ルギー差が、電子を閉じ込める中間のｐ型半導体層４ｐ
の伝導帯の下端と真空準位とのエネルギー差より大きい
必要がある。

【００８７】電子を閉じ込めることができるダブルヘテ
ロ接合としては、例えば、ｐ−ＳｉＣ／ｐ−Ｓｉ／ｐ−
ＳｉＣ、ｐ−Ｓｉ／ｐ−ＳｉＧｅ／ｐ−ＳｉＣ、ｐ−Ｓ
ｉ／ｐ−ＳｉＧｅＣ／ｐ−Ｓｉ、ｐ−ＳｉＣ／ｐ−Ｓｉ
Ｇｅ／ｐ−ＳｉＣ、ｐ−ＧａＡｓ／ｐ−Ｓｉ／ｐ−Ｇａ
Ａｓ、ｐ−ＧａＡｓ／ｐ−Ｇｅ／ｐ−ＧａＡｓ、ｐ−
ａ：Ｓｉ／ｐ−Ｓｉ／ｐ−ａ：Ｓｉ（アモルファスＳ
ｉ）などがあげられる。

【００８８】一方、正孔を閉じ込めることができるダブ
ルヘテロ接合としては、上記実施形態の述べたもの以外
に、例えば、ｎ−ＳｉＧｅ／ｎ−Ｓｉ／ｎ−ＳｉＧｅ、
ｎ−ＳｉＣ／ｎ−Ｓｉ／ｎ−ＳｉＣ、ｎ−ＳｉＧｅ／ｎ
−Ｓｉ／ｎ−ＳｉＣ、ｎ−ＳｉＣ／ｎ−ＳｉＧｅ／ｎ−
ＳｉＣ、ｎ−ＧａＡｓ／ｎ−Ｓｉ／ｎ−ＧａＡｓ、ｎ−
ＧａＡｓ／ｎ−Ｇｅ／ｎ−ＧａＡｓ、ｎ−ａ：Ｓｉ／ｎ
−Ｓｉ／ｎ−ａ：Ｓｉなどがあげられる。

【００８９】また、チャネル領域下に上述したダブルヘ
テロ接合構造の他にヘテロ接合が形成されていても良
い。例えば、チャネル領域下に２つのダブルヘテロ接合
構造が形成されていても良い。その他、本発明の要旨を
逸脱しない範囲で、種々変形して実施できる。

【００９０】

【発明の効果】以上詳述したように本発明によれば、チ
ャネル領域下にダブルヘテロ接合構造を有するＭＯＳト
ランジスタをメモリセルを用いることにより、高集積化
が容易な半導体記憶装置を実現できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＤＲＡＭ装置の
メモリセルを示す平面図

【図２】図１のメモリセルのＡ−Ａ´断面図

【図３】図１のメモリセルのＢ−Ｂ断面図

【図４】図１のメモリセルを構成するｎチャネルＭＯＳ
トランジスタのバンド図

【図５】図１のメモリセルを構成するｎチャネルＭＯＳ
トランジスタのダブルヘテロ接合構造内の正孔量の違い
によるしきい値電圧の変化を示すバンド図

【図６】セルアレイのレイアウトを示す図

【図７】他のセルアレイのレイアウトを示す図

【図８】本発明の変形例を説明するためのチャネル領域
下にダブルヘテロ接合を有するｐチャネルＭＯＳトラン
ジスタのバンド図

【符号の説明】

１…ｐ型シリコン基板２…シリコン酸化層（基板絶縁層）３…ｐ型シリコン層（基板半導体層、第１の半導体層）４…ｐ型シリコンゲルマニウム層（基板半導体層、第２
の半導体層）５…ｐ型シリコン層（基板半導体層、第３の半導体層）６…ｎ型ドレイン拡散層７…ｎ型ソース拡散層８…素子分離絶縁膜９…ゲート絶縁膜１０…ゲート電極１１…層間絶縁膜１２…コンタクトホール１３…層間絶縁膜１４…コンタクトホール１５…基板コンタクト２１…素子形成領域２２…素子分離領域

Claims

【特許請求の範囲】

【請求項１】基板の主表面に、ゲートがワード線、ソー
スがビット線、ドレインが電源線にそれぞれ接続され、
チャネル領域下にダブルヘテロ接合構造を有するｎチャ
ネルＭＯＳトランジスタからなるメモリセルを集積して
なり、前記ダブルヘテロ接合構造は、第１の半導体層、第２の
半導体層および第３の半導体層がこの順で基板側から積
層されてなり、前記第２の半導体層の価電子帯の上端と
真空準位とのエネルギー差が、前記第１および第３の半
導体層の価電子帯の上端と真空準位とのエネルギー差よ
りも小さいことを特徴とする半導体記憶装置。
【請求項２】基板の主表面に、ゲートがワード線、ソー
スがビット線、ドレインが電源線にそれぞれ接続され、
チャネル領域下にダブルヘテロ接合構造を有するｐチャ
ネルＭＯＳトランジスタからなるメモリセルを集積して
なり、前記ダブルヘテロ接合構造は、第１の半導体層、第２の
半導体層および第３の半導体層がこの順で基板側から積
層されてなり、前記第２の半導体層の伝導帯の下端と真
空準位とのエネルギー差が、前記第１および第３の半導
体層の伝導帯の下端と真空準位とのエネルギー差よりも
大きいことを特徴とする半導体記憶装置。
【請求項３】前記基板は、基板絶縁層と、この基板絶縁
層の主表面に設けられた基板半導体層とから構成され、前記ＭＯＳトランジスタが形成された素子形成領域の前
記基板半導体層は前記第１、第２および第３の半導体層
で構成され、かつ前記素子形成領域の基板半導体層の厚
さは、前記ＭＯＳトランジスタがオン状態のときに、前
記ＭＯＳトランジスタのゲート絶縁膜と前記基板半導体
層との界面から、この界面下の前記基板絶縁層と前記基
板半導体層との界面までの領域が空乏化する厚さであ
り、２つの前記ＭＯＳトランジスタで挟まれた素子分離領域
の前記基板半導体層は前記第１の半導体層で構成され、前記基板半導体層には、２個以上のメモリセルが形成さ
れた部分を単位に独立の電圧を与えるための基板コンタ
クトが形成されていることを特徴とする請求項１または
請求項２に記載の半導体記憶装置。
【請求項４】前記基板は、基板絶縁層と、この基板絶縁
層の主表面に設けられた基板半導体層とから構成され、前記ＭＯＳトランジスタが形成された素子形成領域の前
記基板半導体層は前記第１、第２および第３の半導体層
で構成され、かつ前記素子形成領域の基板半導体層の厚
さは、前記ＭＯＳトランジスタがオン状態のときに、前
記ＭＯＳトランジスタのゲート絶縁膜と前記基板半導体
層との界面から、この界面下の前記基板絶縁層と前記基
板半導体層との界面までの領域が空乏化する厚さであ
り、同一のビット線を共有する２つのメモリセルで挟まれた
素子分離領域には前記第１の半導体層が存在し、同一のビット線を共有しない２つのメモリセルで挟まれ
た素子分離領域には前記基板半導体層が存在しないこと
を特徴とする請求項１または請求項２に記載の半導体記
憶装置。
【請求項５】前記電源線は、前記ビット線と交差し、か
つ同一のビット線を共有する隣り合う２つのメモリセル
で共通に使用されるように、隣り合う２つのワード線間
に配設されていることを特徴とする請求項１乃至請求項
４のいずれかに記載の半導体記憶装置。
【請求項６】前記電源線は、前記ビット線と交差し、か
つ同一のビット線を共有する隣り合う２つのメモリセル
で共通に使用されるように、隣り合う２つの前記ワード
線間に配設され、基板半導体層には、同一のビット線を共有するメモリセ
ルが形成された部分を単位に独立の電圧を与えるための
基板コンタクトが形成されていることを特徴とする請求
項４に記載の半導体記憶装置。