JPH1093034A

JPH1093034A - 半導体装置および半導体装置の製造方法

Info

Publication number: JPH1093034A
Application number: JP8239345A
Authority: JP
Inventors: Takashi Urabe; 隆卜部
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-09-10
Filing date: 1996-09-10
Publication date: 1998-04-10

Abstract

(57)【要約】【課題】メモリセル部と周辺回路部との段差を軽減す
るための層を、有効利用することができないという問題
点があった。【解決手段】スタックトキャパシタセル２３を有する
メモリセル部と周辺回路部とを備えた半導体装置におい
て、スタックトキャパシタセル２３上に各絶縁膜２４、
２６を介して形成された、メモリセル部と周辺回路部と
を電気的に接続するための配線層２７と、スタックトキ
ャパシタセル２３と配線層２７との間の層に、周辺回路
部上のみに形成された周辺配線層２５とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリセル部と
周辺回路部との段差を軽減する半導体装置および半導体
装置の製造方法に関するものである。

【０００２】

【従来の技術】従来、メモリセル部と周辺回路部との段
差を軽減するために、以下に示すような方法が提案され
ている。図４は例えば特開平６−２１６３３２号公報に
示された従来の半導体装置の構成を示す断面図で、図５
は図４に示した半導体装置の製造方法を示す断面図であ
る。

【０００３】次いで、図４および図５に基づいて従来の
半導体装置の製造方法について説明する。まず、シリコ
ン基板１の表面にＬＯＣＯＳ法等を用いて素子分離絶縁
膜２を形成する。次に、スイッチング用トランジスタ形
成領域表面にゲート酸化膜を形成し、多結晶シリコン膜
を形成させ、イオン注入を行いパターニングを施し、不
純物拡散層３およびスイッチング用トランジスタのゲー
ト電極を連結したワード線４をメモリセル部に形成す
る。この際、周辺回路部にダミーワード線４ａを同時に
形成する（図５（ａ））。

【０００４】次に、第１の層間絶縁膜５を成長させ、ス
イッチング用トランジスタのソース・ドレイン領域の一
方の上にスタックトキャパシタ用のコンタクトホール６
を形成する。次に、多結晶シリコン膜を成長させ、所定
のパターンに加工してストレージノード電極７をメモリ
セル部に形成する。この際、周辺回路部にダミーストレ
ージノード電極７ａを同時に形成する（図５（ｂ））。

【０００５】その後、メモリセル部にキャパシタ絶縁膜
８、セルプレート電極９を順次成長させ所定の形にパタ
ーニングする。この際、周辺回路部にダミーキャパシタ
絶縁膜８ａ、ダミーセルプレート電極９ａを同時に形成
する。次に、第２の層間絶縁膜１０を成長させる（図５
（ｃ））。次に、配線層を積層しパターニングを行い、
配線１１を形成し、図４に示す半導体装置を形成する。

【０００６】

【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、メモリセル部と周辺回
路部とに生じる段差を、ダミーワード線４ａ、ダミース
トレージノード電極７ａ、ダミーキャパシタ絶縁膜８ａ
およびダミーセルプレート電極９ａを周辺回路部上に、
形成することにより、軽減していた。しかしながら、こ
れらダミー部分のダミーストレージノード電極７ａ、ダ
ミーキャパシタ絶縁膜８ａおよびダミーセルプレート電
極９ａは、導電性を有さないダミーキャパシタ絶縁膜８
ａを介しているため、配線として利用することは非常に
困難で利用されておらず、メモリセル部との周辺回路部
との段差軽減以外は何ら役目を果たすことができないと
いう問題点があった。

【０００７】また、特開平６−３７２８０号公報に、キ
ャパシタの電極の上部電極の形成と同時に、上部電極を
周辺回路部上にも形成し、周辺回路部の配線として用い
ることができる例が示されている。しかしこのような方
法では、メモリセル部と周辺回路部との段差は、上部電
極の厚み分でしか解消されない。よって、高集積化に伴
いメモリセル部のスタックトキャパシタセルの厚みが増
加すると、メモリセル部と周辺回路部との段差は、上部
電極の厚みだけでは、ほとんど解消されないこととな
る。

【０００８】この発明は上記のような問題点を解消する
ためになされたもので、メモリセル部と周辺回路部との
段差を、配線として有効な層を形成することにより解消
することのできる半導体装置および半導体装置の製造方
法を提供することを目的とする。

【０００９】

【課題を解決するための手段】この発明に係る請求項１
の半導体装置は、スタックトキャパシタセルを有するメ
モリセル部と周辺回路部とを備えた半導体装置におい
て、スタックトキャパシタセル上に絶縁膜を介して形成
された、メモリセル部と周辺回路部とを電気的に接続す
るための配線層と、スタックトキャパシタセルと配線層
との間の層に、周辺回路部上のみに形成された周辺配線
層とを備えたものである。

【００１０】また、この発明に係る請求項２の半導体装
置は、請求項１において、周辺配線層を複数層備えたも
のである。

【００１１】また、この発明に係る請求項３の半導体装
置の製造方法は、スタックトキャパシタセルが形成され
たメモリセル部および周辺回路部上に、スタックトキャ
パシタセルを覆うように第１の絶縁膜を形成し、第１の
絶縁膜上に第１の導電膜を積層し、パターニングして周
辺回路部上のみに第１の導電膜にて成る周辺配線層を形
成し、周辺配線層を覆うように第２の絶縁膜を形成し、
第２の絶縁膜上に第２の導電膜を積層し、パターニング
してメモリセル部と周辺回路部とを電気的に接続するた
めの配線層を形成するものである。

【００１２】また、この発明に係る請求項４の半導体装
置の製造方法は、請求項３において、第２の絶縁膜を積
層した後に、メモリセル部上の第２の絶縁膜の厚みを、
周辺回路部上の第２の絶縁膜の厚みより薄くするエッチ
ングするものである。

【００１３】また、この発明に係る請求項５の半導体装
置の製造方法は、請求項４において、第２の絶縁膜のエ
ッチングをＣＭＰ法にて行ったものである。

【００１４】

【発明の実施の形態】

実施の形態１．以下、この発明の実施の形態を図につい
て説明する。図１はこの発明の実施の形態１における半
導体装置の構成を示す断面図、図２および図３は図１に
示した半導体装置の製造方法を示す断面図である。

【００１５】次いで、図１ないし図３に基づいて実施の
形態１の半導体装置の製造方法について説明する。ま
ず、従来の場合と同様に、半導体基板１２の表面に、例
えばＬＯＣＯＳ法を用いて例えば厚さ０．４μｍの素子
分離絶縁膜１３を形成する。次に半導体基板１２上に例
えば厚さ０．２３μｍのポリシリコン膜を積層し、パタ
ーニングしてワード線１４を形成する。

【００１６】次に、これらワード線１４を覆うように例
えば厚さ０．２５μｍの第１の層間絶縁膜１５を積層す
る。次に、この第１の層間絶縁膜１５を貫通して半導体
基板１２に達する第１のコンタクトホール１６を形成す
る。次に、この第１のコンタクトホール１６を埋め込
む、例えば厚さ０．１２μｍのタングステンシリコン／
ポリシリコンからなる膜を積層し、パターニングしてビ
ット線１７を形成する（図２（ａ））。

【００１７】次に、これらビット線１７を覆うように、
例えば厚さ０．２５μｍの第２の層間絶縁膜１８を積層
する。次に、第１および第２の層間絶縁膜１５、１８を
貫通して、半導体基板１２に達する第２のコンタクトホ
ール１９を形成する。次に、例えばＣＶＤ法にてこの第
２のコンタクトホール１９を埋め込む、例えば厚さ０．
５μｍのドープドポリシリコン膜を積層し、パターニン
グしてストレージノード電極２０を形成する。

【００１８】次に、キャパシタ絶縁膜２１を積層し、次
に、例えばＣＶＤ法にて厚さ０．２μｍのドープドポリ
シリコン膜を積層し、パターニングしてセルプレート電
極２２を形成する。そして、ストレージノード電極２
０、キャパシタ絶縁膜２１およびセルプレート電極２２
からなるスタックトキャパシタセル２３が形成される
（図２（ｂ））。この時点で、メモリセル部と周辺回路
部との段差は、スタックトキャパシタセル２３の厚み分
である０．７μｍが生じていることとなる。

【００１９】次に、スタックトキャパシタセル２３を覆
うように、例えばＣＶＤ法にて厚さ０．３μｍの酸化膜
を積層し、第１の絶縁膜２４を形成する（図２
（ｃ））。次に、例えばスパッタ法にて厚さ０．４μｍ
の第１の導電膜２５ａを積層する（図３（ａ））。この
際の第１の導電膜２５ａは例えばＡｌ、Ｗ、Ｔｉ、Ｔｉ
Ｎ等の単層膜またはこれらの多層膜から成るものを用い
ることができる。

【００２０】次に、この第１の導電膜２５ａをパターニ
ングし、周辺回路部上のみにて配線として利用される、
周辺配線層２５を形成する。このパターニングの際、メ
モリセル部と周辺回路部の段差は生じているものの、周
辺回路部のみに配線を形成するため、周辺回路部上にて
焦点を定めればよいので、デフォーカスの問題は生じな
い（図３（ｂ））。この時点で、メモリセル部と周辺回
路部との段差は、この周辺配線層２５の厚み分、軽減さ
れることとなり、０．３μｍとなる。次に、この周辺配
線層２５を覆うように、例えばプラズマ形成にて、厚さ
１μｍの酸化膜を積層し、第２の絶縁膜２６ａを形成す
る（図３（ｃ））。

【００２１】次に、この第２の絶縁膜２６ａを、メモリ
セル部上での厚みを、周辺回路部上での厚みより薄く
し、メモリセル部と周辺回路部との段差をさらに軽減す
る。例えばＣＭＰ法を用いてエッチングすることによ
り、メモリセル部上の第２の絶縁膜２６ａのみを、例え
ば０．３μｍエッチングすると、メモリセル部と周辺回
路部との段差のない第２の絶縁膜２６が形成される。次
に、第２の絶縁膜２６上に、例えばスパッタ法にて厚さ
０．４μｍの第２の導電膜を積層し、パターニングしメ
モリセル部と周辺回路部とを電気的に接続する配線層２
７を形成する（図１）。

【００２２】上記のように構成された実施の形態１の半
導体装置は、スタックトキャパシタセル２３と、メモリ
セル部と周辺回路部とを電気的に接続する配線層２７と
の間の層に、周辺回路部上のみに形成された周辺配線層
２５を形成するので、メモリセル部と周辺回路部とのス
ッタクトキャパシタセル２３により生じる段差が、周辺
配線層２５の厚み分軽減される。さらに、周辺配線層２
５上の第２の絶縁膜２６は、メモリセル部上の厚みが、
周辺回路部上の厚みより薄くなるようエッチングされて
いるので、メモリセル部と周辺回路部との段差はより一
層軽減されることとなる。

【００２３】以上のことより、メモリセル部と周辺回路
部とを電気的に接続する配線層２７を形成する際に、メ
モリセル部と周辺回路部との段差により生じるデフォー
カスがなくなる。また、周辺回路部に配線として使用可
能な、周辺配線層２５が従来より新たに１層多く形成さ
れたので、周辺回路部での配線間の回路をフレキシブル
で、且つ、平面的な面積の縮小化を図ることが可能とな
る。このことは、システムオンチップと呼ばれ、周辺回
路部に様々なロジック（例えばインバータ）を必要とす
るもののように、周辺回路部に多数の素子を有し、複雑
な回路となるものに対しては、特に有効と言えよう。

【００２４】上記実施の形態１では周辺回路部上のみ形
成された周辺配線層２５を、１層のみ形成する例を示し
たが、これに限られることはなく、スタックトキャパシ
タセルの厚さに応じて、周辺配線層を複数層備えるよう
にし、メモリセル部と周辺回路部との段差を軽減すれば
よい。

【００２５】このようにすれば、上記実施の形態１と同
様の効果を奏するのは、もちろんのこと、周辺回路部で
の配線間の回路をフレキシブルで、且つ、平面的な面積
の縮小化をより一層図ることが可能となる。また、この
ことにより、第２の絶縁膜に対し、メモリセル部上の厚
みを周辺回路上の厚みより薄くするというエッチング工
程を不要とすることも可能となる。

【００２６】

【発明の効果】以上のように、この発明の請求項１によ
れば、スタックトキャパシタセルを有するメモリセル部
と周辺回路部とを備えた半導体装置において、スタック
トキャパシタセル上に絶縁膜を介して形成された、メモ
リセル部と周辺回路部とを電気的に接続するための配線
層と、スタックトキャパシタセルと配線層との間の層
に、周辺回路部上のみに形成された周辺配線層とを備え
たので、メモリセル部と周辺回路部との、スタックトキ
ャパシタセルにより生じる段差を、周辺配線層の厚み分
軽減することができる半導体装置を提供することが可能
である。

【００２７】また、この発明の請求項２によれば、請求
項１において、周辺配線層を複数層備えたので、メモリ
セル部と周辺回路部との、スタックトキャパシタセルに
より生じる段差を、複数の周辺配線層の厚み分にて軽減
することができる半導体装置を提供することが可能であ
る。

【００２８】また、この発明の請求項３によれば、スタ
ックトキャパシタセルが形成されたメモリセル部および
周辺回路部上に、スタックトキャパシタセルを覆うよう
に第１の絶縁膜を形成し、第１の絶縁膜上に第１の導電
膜を積層し、パターニングして周辺回路部上のみに第１
の導電膜にて成る周辺配線層を形成し、周辺配線層を覆
うように第２の絶縁膜を形成し、第２の絶縁膜上に第２
の導電膜を積層し、パターニングしてメモリセル部と周
辺回路部とを電気的に接続するための配線層を形成する
ので、メモリセル部と周辺回路部との、スタックトキャ
パシタセルにより生じる段差を、周辺配線層の厚み分軽
減することができる半導体装置の製造方法を提供するこ
とが可能である。

【００２９】また、この発明の請求項４によれば、請求
項３において、第２の絶縁膜を積層した後に、メモリセ
ル部上の第２の絶縁膜の厚みを、周辺回路部上の第２の
絶縁膜の厚みより薄くするようにエッチングしたので、
メモリセル部と周辺回路部との、スタックトキャパシタ
セルにより生じる段差を、第２の絶縁膜の厚みにより調
整することができる半導体装置の製造方法を提供するこ
とが可能である。

【００３０】また、この発明の請求項５によれば、請求
項４において、第２の絶縁膜のエッチングをＣＭＰ法に
て行ったので、第２の絶縁膜の厚みの調整を容易に行う
ことのできる半導体装置の製造方法を提供することが可
能である。

【図面の簡単な説明】

【図１】この発明の実施の形態１の半導体装置の構成
を示す断面図である。

【図２】図１に示す半導体装置の製造方法を示す断面
図である。

【図３】図１に示す半導体装置の製造方法を示す断面
図である。

【図４】従来の半導体装置の構成を示す断面図であ
る。

【図５】図４に示す半導体装置の製造方法を示す断面
図である。

【符号の説明】

１２半導体基板、２３スタックトキャパシタセル、
２４第１の絶縁膜、２５周辺配線層、２５ａ第１
の配線膜、２６，２６ａ第２の絶縁膜、２７配線
層。

Claims

【特許請求の範囲】

【請求項１】スタックトキャパシタセルを有するメモ
リセル部と周辺回路部とを備えた半導体装置において、
上記スタックトキャパシタセル上に絶縁膜を介して形成
された、上記メモリセル部と上記周辺回路部とを電気的
に接続するための配線層と、上記スタックトキャパシタ
セルと上記配線層との間の層に、上記周辺回路部上のみ
に形成された周辺配線層とを備えたことを特徴とする半
導体装置。
【請求項２】周辺配線層を複数層備えたことを特徴と
する請求項１記載の半導体装置。
【請求項３】スタックトキャパシタセルが形成された
メモリセル部および周辺回路部上に、上記スタックトキ
ャパシタセルを覆うように第１の絶縁膜を形成する工程
と、上記第１の絶縁膜上に第１の導電膜を積層し、パタ
ーニングして上記周辺回路部上のみに上記第１の導電膜
にて成る周辺配線層を形成する工程と、上記周辺配線層
を覆うように第２の絶縁膜を形成する工程と、上記第２
の絶縁膜上に第２の導電膜を積層し、パターニングして
上記メモリセル部と上記周辺回路部とを電気的に接続す
るための配線層を形成する工程とを備えたことを特徴と
する半導体装置の製造方法。
【請求項４】第２の絶縁膜を積層した後に、メモリセ
ル部上の上記第２の絶縁膜の厚みを、周辺回路部上の上
記第２の絶縁膜の厚みより薄くするエッチング工程を備
えたことを特徴とする請求項３記載の半導体装置の製造
方法。
【請求項５】請求項４記載の半導体装置の製造方法に
おいて、第２の絶縁膜のエッチングをＣＭＰ法にて行っ
たことを特徴とする半導体装置の製造方法。