JPH1093080A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1093080A JPH1093080A JP8240663A JP24066396A JPH1093080A JP H1093080 A JPH1093080 A JP H1093080A JP 8240663 A JP8240663 A JP 8240663A JP 24066396 A JP24066396 A JP 24066396A JP H1093080 A JPH1093080 A JP H1093080A
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Abstract
(57)【要約】
【課題】 ポリサイドゲート電極膜厚を薄くしても、ゲ
ート電極耐圧劣化やしきい値電圧ＶTHの変化がないポリ
サイドゲート電極構造のＭＯＳトランジスタを含む半導
体装置およびその製造方法を提供する。 【解決手段】 ゲート酸化膜１３上に約５０ｎｍの第１
のａ−Ｓｉ膜３１、約３０ｎｍのＴｉＮ膜３２および約
５０ｎｍの第２のａ−Ｓｉ膜３３を形成し、これらをパ
ターニングしてゲート電極部２を形成し、サイドウォー
ル酸化膜１７やソース・ドレイン層１９を形成した後、
Ｔｉ膜を堆積し、２段階の熱処理によりゲート電極部２
の第２のａ−Ｓｉ膜３３を全てシリサイド化して低抵抗
のＴｉＳｉ2 膜３４を形成すると同時に、ソース・ドレ
イン層１９表面にも低抵抗のＴｉＳｉ2 膜３５を形成す
る。 【効果】 高集積化した半導体装置の作製が可能にな
る。
ート電極耐圧劣化やしきい値電圧ＶTHの変化がないポリ
サイドゲート電極構造のＭＯＳトランジスタを含む半導
体装置およびその製造方法を提供する。 【解決手段】 ゲート酸化膜１３上に約５０ｎｍの第１
のａ−Ｓｉ膜３１、約３０ｎｍのＴｉＮ膜３２および約
５０ｎｍの第２のａ−Ｓｉ膜３３を形成し、これらをパ
ターニングしてゲート電極部２を形成し、サイドウォー
ル酸化膜１７やソース・ドレイン層１９を形成した後、
Ｔｉ膜を堆積し、２段階の熱処理によりゲート電極部２
の第２のａ−Ｓｉ膜３３を全てシリサイド化して低抵抗
のＴｉＳｉ2 膜３４を形成すると同時に、ソース・ドレ
イン層１９表面にも低抵抗のＴｉＳｉ2 膜３５を形成す
る。 【効果】 高集積化した半導体装置の作製が可能にな
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、さらに詳しくは、ＭＯＳトランジス
タのゲート電極構造に特徴を有する半導体装置およびそ
の製造方法に関する。
の製造方法に関し、さらに詳しくは、ＭＯＳトランジス
タのゲート電極構造に特徴を有する半導体装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳ型半導体装置は、ゲート電
極材料としてリン等の不純物を拡散した多結晶シリコン
膜（ポリシリコン膜）が用いられてきた。しかしなが
ら、近年、ＭＯＳ型半導体装置の高速化、高集積化に伴
い、上記ポリシリコン膜の抵抗が大きいため、信号の伝
搬速度が問題となり、ＭＯＳ型半導体装置の高速化を達
成することが困難になってきている。また、ＭＯＳ型半
導体装置の高集積化の要求により、微細化した、ショー
トチャネルのＭＯＳ型トランジスタのソース・ドレイン
拡散層は益々薄くなり、浅いＰＮ接合構造が求められる
ため、ソース・ドレイン拡散層抵抗が大きくなり、これ
が高集積化、高速化を目指す半導体装置の阻害要件とな
ってきている。
極材料としてリン等の不純物を拡散した多結晶シリコン
膜（ポリシリコン膜）が用いられてきた。しかしなが
ら、近年、ＭＯＳ型半導体装置の高速化、高集積化に伴
い、上記ポリシリコン膜の抵抗が大きいため、信号の伝
搬速度が問題となり、ＭＯＳ型半導体装置の高速化を達
成することが困難になってきている。また、ＭＯＳ型半
導体装置の高集積化の要求により、微細化した、ショー
トチャネルのＭＯＳ型トランジスタのソース・ドレイン
拡散層は益々薄くなり、浅いＰＮ接合構造が求められる
ため、ソース・ドレイン拡散層抵抗が大きくなり、これ
が高集積化、高速化を目指す半導体装置の阻害要件とな
ってきている。
【０００３】上記のような問題を解決する手段の一つと
して、良好なＳｉ−ＳｉＯ2 界面状態を得る技術等が確
立しているポリシリコンゲート電極のポリシリコン膜
と、ゲート電極の低抵抗化を目的とした金属シリサイド
膜、通常は高融点金属シリサイド膜との複合膜を用いた
ポリサイドゲート膜をゲート電極とし、しかもソース・
ドレイン拡散層上にも高融点金属シリサイド層を形成し
たソース・ドレイン部構造のＭＯＳ型半導体装置が開発
された。この高融点金属シリサイドとしては、最も比抵
抗が小さなチタンシリサイド（ＴｉＳｉ2 ）が最も有望
視されている。通常の膜厚によるポリシリコンゲート電
極のシート抵抗は３０Ω／□程度であり、また、浅いＰ
Ｎ接合のソース・ドレイン拡散層のシート抵抗は１００
Ω／□程度であるが、ＴｉＳｉ2 膜をゲート電極やソー
ス・ドレイン拡散層に形成することで、これらのシート
抵抗を２〜５Ω／□にすることができる。
して、良好なＳｉ−ＳｉＯ2 界面状態を得る技術等が確
立しているポリシリコンゲート電極のポリシリコン膜
と、ゲート電極の低抵抗化を目的とした金属シリサイド
膜、通常は高融点金属シリサイド膜との複合膜を用いた
ポリサイドゲート膜をゲート電極とし、しかもソース・
ドレイン拡散層上にも高融点金属シリサイド層を形成し
たソース・ドレイン部構造のＭＯＳ型半導体装置が開発
された。この高融点金属シリサイドとしては、最も比抵
抗が小さなチタンシリサイド（ＴｉＳｉ2 ）が最も有望
視されている。通常の膜厚によるポリシリコンゲート電
極のシート抵抗は３０Ω／□程度であり、また、浅いＰ
Ｎ接合のソース・ドレイン拡散層のシート抵抗は１００
Ω／□程度であるが、ＴｉＳｉ2 膜をゲート電極やソー
ス・ドレイン拡散層に形成することで、これらのシート
抵抗を２〜５Ω／□にすることができる。
【０００４】上記のようにＴｉＳｉ2 膜を用いること
で、ゲート電極やソース・ドレイン拡散層のシート抵抗
の低抵抗化が可能となるが、下記のような問題がある。
ＴｉＳｉ2 膜を高融点金属シリサイド膜としたポリサイ
ドゲート電極形成は、ポリシリコン膜上にＴｉ膜を堆積
し、熱処理を行うことでポリシリコン膜とＴｉ膜との合
金反応を起こさせ、ポリシリコン膜の上部のみＴｉＳｉ
2 膜にするのであるが、この合金反応時、多結晶である
ポリシリコン膜の多結晶内のＴｉの拡散より、結晶粒界
に沿ってのＴｉの拡散がより早く進み、ポリシリコン膜
の一部で、Ｔｉがゲート酸化膜に達してゲート酸化膜中
にまで拡散し、ゲート電極耐圧劣化の問題が発生した
り、また、ポリサイドゲート電極下部のかなりの部分で
ＴｉＳｉ2 膜がゲート酸化膜と接する状態がおこると、
ドープしたポリシリコン膜とＴｉＳｉ2 膜との仕事関数
φM の差異や、その他Ｓｉ−ＳｉＯ2 界面状態の変化等
でＭＯＳトランジスタのしきい値電圧ＶTHを変化させる
という問題が発生したりする。
で、ゲート電極やソース・ドレイン拡散層のシート抵抗
の低抵抗化が可能となるが、下記のような問題がある。
ＴｉＳｉ2 膜を高融点金属シリサイド膜としたポリサイ
ドゲート電極形成は、ポリシリコン膜上にＴｉ膜を堆積
し、熱処理を行うことでポリシリコン膜とＴｉ膜との合
金反応を起こさせ、ポリシリコン膜の上部のみＴｉＳｉ
2 膜にするのであるが、この合金反応時、多結晶である
ポリシリコン膜の多結晶内のＴｉの拡散より、結晶粒界
に沿ってのＴｉの拡散がより早く進み、ポリシリコン膜
の一部で、Ｔｉがゲート酸化膜に達してゲート酸化膜中
にまで拡散し、ゲート電極耐圧劣化の問題が発生した
り、また、ポリサイドゲート電極下部のかなりの部分で
ＴｉＳｉ2 膜がゲート酸化膜と接する状態がおこると、
ドープしたポリシリコン膜とＴｉＳｉ2 膜との仕事関数
φM の差異や、その他Ｓｉ−ＳｉＯ2 界面状態の変化等
でＭＯＳトランジスタのしきい値電圧ＶTHを変化させる
という問題が発生したりする。
【０００５】上述した結晶粒界に沿ってのＴｉの拡散に
より、ポリシリコン膜の一部でゲート酸化膜に達するＴ
ｉＳｉ2 膜が形成された状態のポリサイドゲート電極を
持つＭＯＳトランジスタのゲート電極部を示したのが、
図３である。通常のＴｉＳｉ2 膜によるポリサイドゲー
ト電極では、ポリシリコン膜とＴｉＳｉ2 膜との境界面
は、Ｔｉの結晶粒界に沿った早い拡散の影響で多少の凹
凸はあるものの、概略平坦な境界面を持って形成される
が、図３に示すようなポリシリコン膜のかなり内部ま
で、又はゲート酸化膜に達するまでのＴｉＳｉ2 膜の異
常成長部を持つポリサイドゲート電極のＭＯＳトランジ
スタが、度々存在するのが一般であり、このようなＭＯ
Ｓトランジスタは耐圧劣化を起こす。また一方、合金反
応時にポリシリコン膜中にドープされている不純物イオ
ン、例えばＡｓ等がＴｉＳｉ2 膜中に拡散して、シート
抵抗値が増加するという問題が起こる虞もある。
より、ポリシリコン膜の一部でゲート酸化膜に達するＴ
ｉＳｉ2 膜が形成された状態のポリサイドゲート電極を
持つＭＯＳトランジスタのゲート電極部を示したのが、
図３である。通常のＴｉＳｉ2 膜によるポリサイドゲー
ト電極では、ポリシリコン膜とＴｉＳｉ2 膜との境界面
は、Ｔｉの結晶粒界に沿った早い拡散の影響で多少の凹
凸はあるものの、概略平坦な境界面を持って形成される
が、図３に示すようなポリシリコン膜のかなり内部ま
で、又はゲート酸化膜に達するまでのＴｉＳｉ2 膜の異
常成長部を持つポリサイドゲート電極のＭＯＳトランジ
スタが、度々存在するのが一般であり、このようなＭＯ
Ｓトランジスタは耐圧劣化を起こす。また一方、合金反
応時にポリシリコン膜中にドープされている不純物イオ
ン、例えばＡｓ等がＴｉＳｉ2 膜中に拡散して、シート
抵抗値が増加するという問題が起こる虞もある。
【０００６】上記のような問題の対策として、多結晶シ
リコン膜、拡散防止膜および高融点金属シリサイド膜に
て構成するポリサイド膜によるゲート電極構造のＭＯＳ
トランジスタを含む半導体装置およびその製造方法の従
来例を、図４および図５を参照して説明する。まず、図
４（ａ）に示すように、Ｐ型の半導体基板１１ににフィ
ールド酸化膜としてのＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜１２を選択的
に形成する。その後、熱酸化膜により、ＭＯＳトランジ
スタ部１にゲート酸化膜１３を形成する。更にその後、
不純物をドープした第１のポリシリコン膜１４を膜厚約
１５０ｎｍ程堆積する。
リコン膜、拡散防止膜および高融点金属シリサイド膜に
て構成するポリサイド膜によるゲート電極構造のＭＯＳ
トランジスタを含む半導体装置およびその製造方法の従
来例を、図４および図５を参照して説明する。まず、図
４（ａ）に示すように、Ｐ型の半導体基板１１ににフィ
ールド酸化膜としてのＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉ
ｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜１２を選択的
に形成する。その後、熱酸化膜により、ＭＯＳトランジ
スタ部１にゲート酸化膜１３を形成する。更にその後、
不純物をドープした第１のポリシリコン膜１４を膜厚約
１５０ｎｍ程堆積する。
【０００７】次に、熱処理によるＳｉＯ2 膜、又はＣＶ
Ｄ法によるＣＶＤＳｉＯ2 膜やＳｉＮ膜等による拡散防
止膜１５を形成する。なお、これらの拡散防止膜１５は
絶縁膜なので、第１のポリシリコン膜１４と後述する第
２のポリシリコン膜１６間の導電性を確保するために、
拡散防止膜１５の膜厚を０．６ｎｍ〜３ｎｍ程度の薄膜
としてトンネル電流を用いる。次に、不純物をドープし
た第２のポリシリコン膜１６を膜厚約１５０ｎｍ程堆積
する。
Ｄ法によるＣＶＤＳｉＯ2 膜やＳｉＮ膜等による拡散防
止膜１５を形成する。なお、これらの拡散防止膜１５は
絶縁膜なので、第１のポリシリコン膜１４と後述する第
２のポリシリコン膜１６間の導電性を確保するために、
拡散防止膜１５の膜厚を０．６ｎｍ〜３ｎｍ程度の薄膜
としてトンネル電流を用いる。次に、不純物をドープし
た第２のポリシリコン膜１６を膜厚約１５０ｎｍ程堆積
する。
【０００８】次に、図４（ｂ）に示すように、第２のポ
リシリコン膜１６／拡散防止膜１５／第１のポリシリコ
ン膜１４／ゲート酸化膜１３をフォトリソグラフィ技術
を用いてパターニングし、ＭＯＳトランジスタ部１にゲ
ート電極部２を形成する。その後、後述するＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層１８を形成
するために、イオン注入法により、Ａｓイオンを用い
た、低ドーズ量のイオン注入をソース・ドレイン部３に
行う。次に、ＣＶＤ法によりＣＶＤ酸化膜を堆積し、続
いてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）等による異方性エッチング法を用いて、ＣＶＤ酸化
膜をエッチバックし、ゲート電極部２の側壁にサイドウ
ォール酸化膜１７を形成する。その後、後述するソース
・ドレイン層を形成するために、イオン注入法により、
Ａｓイオンを用いた、高ドーズ量のイオン注入をソース
・ドレイン部３に行う。更にその後、ソース・ドレイン
部３にイオン注入したＡｓイオンの活性化と拡散を兼ね
た熱処理を行って、ＬＤＤ層１８を持つソース・ドレイ
ン層１９を形成する。
リシリコン膜１６／拡散防止膜１５／第１のポリシリコ
ン膜１４／ゲート酸化膜１３をフォトリソグラフィ技術
を用いてパターニングし、ＭＯＳトランジスタ部１にゲ
ート電極部２を形成する。その後、後述するＬＤＤ（Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）層１８を形成
するために、イオン注入法により、Ａｓイオンを用い
た、低ドーズ量のイオン注入をソース・ドレイン部３に
行う。次に、ＣＶＤ法によりＣＶＤ酸化膜を堆積し、続
いてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎ
ｇ）等による異方性エッチング法を用いて、ＣＶＤ酸化
膜をエッチバックし、ゲート電極部２の側壁にサイドウ
ォール酸化膜１７を形成する。その後、後述するソース
・ドレイン層を形成するために、イオン注入法により、
Ａｓイオンを用いた、高ドーズ量のイオン注入をソース
・ドレイン部３に行う。更にその後、ソース・ドレイン
部３にイオン注入したＡｓイオンの活性化と拡散を兼ね
た熱処理を行って、ＬＤＤ層１８を持つソース・ドレイ
ン層１９を形成する。
【０００９】次に、図４（ｃ）に示すように、スパッタ
リング法によりＴｉ膜を堆積し、その後、ＲＴＡ（Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法によ
り、窒素雰囲気中で、温度６５０°Ｃ程度の第１の熱処
理を行い、Ｔｉ膜がシリコンと接触しているゲート電極
部２の第２のポリシリコン膜１６表面およびソース・ド
レイン部３のソース・ドレイン層１９表面にＴｉＳｉ2
膜２０、２１を形成する。次に、このＲＴＡにて形成さ
れた、絶縁膜上等のＴｉ膜表面のＴｉＮ膜および内部の
未反応のＴｉ膜等を、硫酸と過酸化水素水の混合液によ
り除去する。その後、ＴｉＳｉ2 膜２０、２１の低抵抗
化を目的とした、温度８００°Ｃ程度の第２の熱処理を
行う。この２度の熱処理により、ゲート電極部２および
ソース・ドレイン部３に、自己整合的にシリサイド化さ
せた、所謂サリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓ
ｉｌｉｃｉｄｅ）化させた、低抵抗のＴｉＳｉ2 膜２
０、２１を形成する。なおここで、温度６５０°Ｃ程度
の第１の熱処理で形成されるＴｉＳｉ2 膜２０、２１
は、低温安定相で高抵抗のＣ４９相と言われるＴｉＳｉ
2 結晶で、温度８００°Ｃ程度の第２の熱処理で形成さ
れるＴｉＳｉ2 膜２０、２１は、高温安定相で低抵抗の
Ｃ５４相と言われるＴｉＳｉ2 結晶である。
リング法によりＴｉ膜を堆積し、その後、ＲＴＡ（Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法によ
り、窒素雰囲気中で、温度６５０°Ｃ程度の第１の熱処
理を行い、Ｔｉ膜がシリコンと接触しているゲート電極
部２の第２のポリシリコン膜１６表面およびソース・ド
レイン部３のソース・ドレイン層１９表面にＴｉＳｉ2
膜２０、２１を形成する。次に、このＲＴＡにて形成さ
れた、絶縁膜上等のＴｉ膜表面のＴｉＮ膜および内部の
未反応のＴｉ膜等を、硫酸と過酸化水素水の混合液によ
り除去する。その後、ＴｉＳｉ2 膜２０、２１の低抵抗
化を目的とした、温度８００°Ｃ程度の第２の熱処理を
行う。この２度の熱処理により、ゲート電極部２および
ソース・ドレイン部３に、自己整合的にシリサイド化さ
せた、所謂サリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓ
ｉｌｉｃｉｄｅ）化させた、低抵抗のＴｉＳｉ2 膜２
０、２１を形成する。なおここで、温度６５０°Ｃ程度
の第１の熱処理で形成されるＴｉＳｉ2 膜２０、２１
は、低温安定相で高抵抗のＣ４９相と言われるＴｉＳｉ
2 結晶で、温度８００°Ｃ程度の第２の熱処理で形成さ
れるＴｉＳｉ2 膜２０、２１は、高温安定相で低抵抗の
Ｃ５４相と言われるＴｉＳｉ2 結晶である。
【００１０】次に、図５に示すように、ＢＰＳＧ（Ｂｏ
ｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）等による層間絶縁膜２２を堆積し、この層間絶縁膜
２２表面をリフロー法、又はＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等によ
り平坦化し、その後層間絶縁膜２２をパターニングし
て、ＭＯＳトランジスタ部１のソース・ドレイン部３等
にコンタクトホールの開口２３を形成する。
ｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓ
ｓ）等による層間絶縁膜２２を堆積し、この層間絶縁膜
２２表面をリフロー法、又はＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等によ
り平坦化し、その後層間絶縁膜２２をパターニングし
て、ＭＯＳトランジスタ部１のソース・ドレイン部３等
にコンタクトホールの開口２３を形成する。
【００１１】次に、スパッタリング法等によりバリア膜
２４としてのＴｉ膜とＴｉＮ膜を堆積し、続いてＣＶＤ
法によりブランケットＷ膜２５を堆積し、その後エッチ
バックを行って、コンタクトホールの開口２３に埋め込
みプラグとしてのタングステンプラグ２６を形成する。
次に、ＴｉＮ膜２７とＳｉを含むＡｌ合金膜２８を堆積
し、その後パターニングしてタングステンプラグ２６等
に接続する配線２９を形成する。この後は、図示は省略
するが、パッシベーション膜形成、パッド窓開け等を行
って、半導体装置を作製する。
２４としてのＴｉ膜とＴｉＮ膜を堆積し、続いてＣＶＤ
法によりブランケットＷ膜２５を堆積し、その後エッチ
バックを行って、コンタクトホールの開口２３に埋め込
みプラグとしてのタングステンプラグ２６を形成する。
次に、ＴｉＮ膜２７とＳｉを含むＡｌ合金膜２８を堆積
し、その後パターニングしてタングステンプラグ２６等
に接続する配線２９を形成する。この後は、図示は省略
するが、パッシベーション膜形成、パッド窓開け等を行
って、半導体装置を作製する。
【００１２】しかしながら、上述した半導体装置および
その製造方法は、ゲート電極の第１のポリシリコン膜１
４と第２のポリシリコン膜１６間に入れる拡散防止膜１
５を、トンネル電流が流れる程度の、膜厚が０．６〜３
ｎｍ程度の薄膜としなければならず、この様な薄膜で拡
散防止効果を確実に期待できるほど均質性のある膜を形
成することは、極めて難しい。従って、第１のポリシリ
コン膜１４や第２のポリシリコン膜１６の膜厚を、この
従来例のように、各々約１５０ｎｍと厚くし、第２のポ
リシリコン膜１６の表面部のみをＴｉＳｉ2 膜２０と
し、ＴｉＳｉ2 膜２０形成時のＴｉＳｉ2 の異常形成部
（図３参照）と拡散防止膜１５の不均質部とが重なる確
率を低くし、異常形成部のＴｉＳｉ2 膜２０がゲート酸
化膜１３に到達しないようにして、ゲート電極耐圧劣化
の防止効果を向上させている。上述した理由で、ゲート
電極膜が厚くなり、半導体装置の高集積化による素子微
細化に伴う半導体基板表面垂直方向の寸法縮小の要求を
満たすことが難しくなり、従って半導体装置の更なる高
集積化を難しくしているという問題がある。
その製造方法は、ゲート電極の第１のポリシリコン膜１
４と第２のポリシリコン膜１６間に入れる拡散防止膜１
５を、トンネル電流が流れる程度の、膜厚が０．６〜３
ｎｍ程度の薄膜としなければならず、この様な薄膜で拡
散防止効果を確実に期待できるほど均質性のある膜を形
成することは、極めて難しい。従って、第１のポリシリ
コン膜１４や第２のポリシリコン膜１６の膜厚を、この
従来例のように、各々約１５０ｎｍと厚くし、第２のポ
リシリコン膜１６の表面部のみをＴｉＳｉ2 膜２０と
し、ＴｉＳｉ2 膜２０形成時のＴｉＳｉ2 の異常形成部
（図３参照）と拡散防止膜１５の不均質部とが重なる確
率を低くし、異常形成部のＴｉＳｉ2 膜２０がゲート酸
化膜１３に到達しないようにして、ゲート電極耐圧劣化
の防止効果を向上させている。上述した理由で、ゲート
電極膜が厚くなり、半導体装置の高集積化による素子微
細化に伴う半導体基板表面垂直方向の寸法縮小の要求を
満たすことが難しくなり、従って半導体装置の更なる高
集積化を難しくしているという問題がある。
【００１３】
【発明が解決しようとする課題】本発明は、上述した半
導体装置およびその製造方法における問題点を解決する
ことをその目的とする。即ち本発明の課題は、多結晶シ
リコン膜、拡散防止膜および金属シリサイド膜にて構成
するポリサイド膜による、ポリサイドゲート電極膜厚を
薄くしても、ゲート電極耐圧劣化やしきい値電圧ＶTHの
変化がないポリサイドゲート電極構造のＭＯＳトランジ
スタを含む半導体装置およびその製造方法を提供するこ
とを目的とする。
導体装置およびその製造方法における問題点を解決する
ことをその目的とする。即ち本発明の課題は、多結晶シ
リコン膜、拡散防止膜および金属シリサイド膜にて構成
するポリサイド膜による、ポリサイドゲート電極膜厚を
薄くしても、ゲート電極耐圧劣化やしきい値電圧ＶTHの
変化がないポリサイドゲート電極構造のＭＯＳトランジ
スタを含む半導体装置およびその製造方法を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体装置およ
びその製造方法は、上述の課題を解決するために提案す
るものであり、本発明の半導体装置は、多結晶シリコン
膜、拡散防止膜および金属シリサイド膜で構成させたゲ
ート電極構造のＭＯＳトランジスタを含む半導体装置に
おいて、拡散防止膜が高融点金属窒化膜であることを特
徴とするものである。
びその製造方法は、上述の課題を解決するために提案す
るものであり、本発明の半導体装置は、多結晶シリコン
膜、拡散防止膜および金属シリサイド膜で構成させたゲ
ート電極構造のＭＯＳトランジスタを含む半導体装置に
おいて、拡散防止膜が高融点金属窒化膜であることを特
徴とするものである。
【００１５】また、本発明の半導体装置の製造方法は、
多結晶シリコン膜、拡散防止膜および金属シリサイド膜
で構成させたゲート電極構造のＭＯＳトランジスタを含
む半導体装置の製造方法において、ゲート酸化膜上に、
第１のシリコン膜を形成する工程と、第１のシリコン膜
上に、拡散防止膜としての高融点金属窒化膜を形成する
工程と、高融点金属窒化膜上に、第２のシリコン膜を形
成する工程と、第２のシリコン膜／高融点金属窒化膜／
第１のシリコン膜／ゲート酸化膜をパターニングして、
ゲート電極部を形成する工程と、高融点金属膜を堆積す
る工程と、熱処理により、ゲート電極部の第２のシリコ
ン膜と高融点金属膜を合金反応させて、シリサイド膜を
形成する工程とを有することを特徴とするものである。
多結晶シリコン膜、拡散防止膜および金属シリサイド膜
で構成させたゲート電極構造のＭＯＳトランジスタを含
む半導体装置の製造方法において、ゲート酸化膜上に、
第１のシリコン膜を形成する工程と、第１のシリコン膜
上に、拡散防止膜としての高融点金属窒化膜を形成する
工程と、高融点金属窒化膜上に、第２のシリコン膜を形
成する工程と、第２のシリコン膜／高融点金属窒化膜／
第１のシリコン膜／ゲート酸化膜をパターニングして、
ゲート電極部を形成する工程と、高融点金属膜を堆積す
る工程と、熱処理により、ゲート電極部の第２のシリコ
ン膜と高融点金属膜を合金反応させて、シリサイド膜を
形成する工程とを有することを特徴とするものである。
【００１６】更にまた、本発明の半導体装置の製造方法
は、多結晶シリコン膜、拡散防止膜および金属シリサイ
ド膜で構成させたゲート電極構造のＭＯＳトランジスタ
を含む半導体装置の製造方法において、ゲート酸化膜上
に、第１のシリコン膜を形成する工程と、第１のシリコ
ン膜上に、拡散防止膜としての高融点金属窒化膜を堆積
する工程と、高融点金属窒化膜上に、第２のシリコン膜
を形成する工程と、第２のシリコン膜／高融点金属窒化
膜／第１のシリコン膜／ゲート酸化膜をパターニングし
て、ゲート電極部を形成する工程と、高融点金属膜を堆
積する工程と、熱処理により、ゲート電極部の第２のシ
リコン膜と高融点金属膜を合金反応させ、第２のシリコ
ン膜を全てシリサイド化して、シリサイド膜を形成する
工程とを有することを特徴とするものである。
は、多結晶シリコン膜、拡散防止膜および金属シリサイ
ド膜で構成させたゲート電極構造のＭＯＳトランジスタ
を含む半導体装置の製造方法において、ゲート酸化膜上
に、第１のシリコン膜を形成する工程と、第１のシリコ
ン膜上に、拡散防止膜としての高融点金属窒化膜を堆積
する工程と、高融点金属窒化膜上に、第２のシリコン膜
を形成する工程と、第２のシリコン膜／高融点金属窒化
膜／第１のシリコン膜／ゲート酸化膜をパターニングし
て、ゲート電極部を形成する工程と、高融点金属膜を堆
積する工程と、熱処理により、ゲート電極部の第２のシ
リコン膜と高融点金属膜を合金反応させ、第２のシリコ
ン膜を全てシリサイド化して、シリサイド膜を形成する
工程とを有することを特徴とするものである。
【００１７】本発明によれば、多結晶シリコン膜、拡散
防止膜および金属シリサイド膜で構成させたゲート電極
構造のＭＯＳトランジスタにおいて、拡散防止膜を高融
点金属膜窒化膜とすることで、拡散防止膜の導電性確保
にトンネル電流を利用しないため、拡散防止膜の膜厚を
厚くでき、従ってシリサイド化の合金反応時に高融点金
属の拡散をほぼ確実に阻止することができる。このため
に、ポリサイドゲート電極耐圧劣化やしきい値電圧ＶTH
の変化がないポリサイドゲート電極構造のＭＯＳトラン
ジスタの作製ができる。また、高融点金属膜窒化膜によ
る拡散防止膜は、高融点金属の拡散をほぼ確実に阻止で
きるために、第１、第２のシリコン膜の膜厚を薄くする
ことができるので、ポリサイドゲート電極の膜厚全体が
薄くでき、半導体装置の高集積化による素子微細化に伴
う半導体基板表面垂直方向の寸法縮小の要求を満たすた
めに、より高集積化した半導体装置の作製が可能とな
る。
防止膜および金属シリサイド膜で構成させたゲート電極
構造のＭＯＳトランジスタにおいて、拡散防止膜を高融
点金属膜窒化膜とすることで、拡散防止膜の導電性確保
にトンネル電流を利用しないため、拡散防止膜の膜厚を
厚くでき、従ってシリサイド化の合金反応時に高融点金
属の拡散をほぼ確実に阻止することができる。このため
に、ポリサイドゲート電極耐圧劣化やしきい値電圧ＶTH
の変化がないポリサイドゲート電極構造のＭＯＳトラン
ジスタの作製ができる。また、高融点金属膜窒化膜によ
る拡散防止膜は、高融点金属の拡散をほぼ確実に阻止で
きるために、第１、第２のシリコン膜の膜厚を薄くする
ことができるので、ポリサイドゲート電極の膜厚全体が
薄くでき、半導体装置の高集積化による素子微細化に伴
う半導体基板表面垂直方向の寸法縮小の要求を満たすた
めに、より高集積化した半導体装置の作製が可能とな
る。
【００１８】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図４、図５中の構成部分と同様の構成部分には、同一の
参照符号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図４、図５中の構成部分と同様の構成部分には、同一の
参照符号を付すものとする。
【００１９】本実施例は半導体装置およびその製造方法
に本発明を適用した例であり、これを図１および図２を
参照して説明する。まず、図１（ａ）に示すように、Ｐ
型の半導体基板１１にフィールド酸化膜としてのＬＯＣ
ＯＳ膜１２を選択的に形成する。その後、熱酸化膜によ
り、ＭＯＳトランジスタ部１に膜厚約２０ｎｍ程度のゲ
ート酸化膜１３を形成する。次に、第１のシリコン膜、
例えばＰをドープした第１のアモルファスシリコン膜３
１（以下、第１のａ−Ｓｉ膜３１と記す）を、縦型ＬＰ
ＣＶＤ装置等を用いたＣＶＤ法により、膜厚約５０ｎｍ
程堆積する。この第１のａ−Ｓｉ膜３１のＣＶＤ条件
は、例えば下記のようなものである。 〔第１のａ−Ｓｉ膜３１のＣＶＤ条件〕 ＳｉＨ4 ガス流量 ： ５００ ｓｃｃｍ ＰＨ3 ガス流量 ： ０．３５ ｓｃｃｍ ガス圧力 ： １３３ Ｐａ 温度 ： ５３０ °Ｃ
に本発明を適用した例であり、これを図１および図２を
参照して説明する。まず、図１（ａ）に示すように、Ｐ
型の半導体基板１１にフィールド酸化膜としてのＬＯＣ
ＯＳ膜１２を選択的に形成する。その後、熱酸化膜によ
り、ＭＯＳトランジスタ部１に膜厚約２０ｎｍ程度のゲ
ート酸化膜１３を形成する。次に、第１のシリコン膜、
例えばＰをドープした第１のアモルファスシリコン膜３
１（以下、第１のａ−Ｓｉ膜３１と記す）を、縦型ＬＰ
ＣＶＤ装置等を用いたＣＶＤ法により、膜厚約５０ｎｍ
程堆積する。この第１のａ−Ｓｉ膜３１のＣＶＤ条件
は、例えば下記のようなものである。 〔第１のａ−Ｓｉ膜３１のＣＶＤ条件〕 ＳｉＨ4 ガス流量 ： ５００ ｓｃｃｍ ＰＨ3 ガス流量 ： ０．３５ ｓｃｃｍ ガス圧力 ： １３３ Ｐａ 温度 ： ５３０ °Ｃ
【００２０】次に、拡散防止膜としての高融点金属窒化
膜、例えばＴｉＮ膜３２をスパッタリング法により、膜
厚約３０ｎｍ程堆積する。このＴｉＮ膜３２の堆積は、
例えばマグネトロンスパッタリング装置を用い、下記の
反応性スパッタリング条件にて行う。 〔ＴｉＮ膜３２の反応性スパッタリング条件〕 Ｎ2 ガス流量 ： １００ ｓｃｃｍ ガス圧力 ： １ Ｐａ 基板温度 ： ２００ ℃ 供給電力 ： ６ ｋＷ
膜、例えばＴｉＮ膜３２をスパッタリング法により、膜
厚約３０ｎｍ程堆積する。このＴｉＮ膜３２の堆積は、
例えばマグネトロンスパッタリング装置を用い、下記の
反応性スパッタリング条件にて行う。 〔ＴｉＮ膜３２の反応性スパッタリング条件〕 Ｎ2 ガス流量 ： １００ ｓｃｃｍ ガス圧力 ： １ Ｐａ 基板温度 ： ２００ ℃ 供給電力 ： ６ ｋＷ
【００２１】次に、第２のシリコン膜、例えばＰをドー
プした第２のアモルファスシリコン膜３３（以下、第２
のａ−Ｓｉ膜３３と記す）を、縦型ＬＰＣＶＤ装置等を
用いたＣＶＤ法により、膜厚約５０ｎｍ程堆積する。こ
の第２のａ−Ｓｉ膜３３のＣＶＤ装置およびＣＶＤ条件
は、例えば第１のａ−Ｓｉ膜３１堆積時と同じものとす
る。
プした第２のアモルファスシリコン膜３３（以下、第２
のａ−Ｓｉ膜３３と記す）を、縦型ＬＰＣＶＤ装置等を
用いたＣＶＤ法により、膜厚約５０ｎｍ程堆積する。こ
の第２のａ−Ｓｉ膜３３のＣＶＤ装置およびＣＶＤ条件
は、例えば第１のａ−Ｓｉ膜３１堆積時と同じものとす
る。
【００２２】次に、図１（ｂ）に示すように、第２のａ
−Ｓｉ膜３３／ＴｉＮ膜３２／第１のａ−Ｓｉ膜３１／
ゲート酸化膜１３を、フォトリソグラフィ技術を用いて
パターニングし、ＭＯＳトランジスタ部１のゲート電極
部２を形成する。このゲート電極部２形成時のエッチン
グは、ＥＣＲプラズマエッチング装置を用い、エッチン
グ条件としては、例えば下記のような条件とする。 〔ゲート電極部２形成時のエッチング条件〕 Ｃｌ2 ガス流量 ： １００ ｓｃｃｍ Ｏ2 ガス流量 ： １００ ｓｃｃｍ ガス圧力 ： ０．４ Ｐａ 基板温度 ： ２０ ℃ 第１ステップのＲＦパワー ： ８０ Ｗ 第２ステップのＲＦパワー ： ３０ Ｗ
−Ｓｉ膜３３／ＴｉＮ膜３２／第１のａ−Ｓｉ膜３１／
ゲート酸化膜１３を、フォトリソグラフィ技術を用いて
パターニングし、ＭＯＳトランジスタ部１のゲート電極
部２を形成する。このゲート電極部２形成時のエッチン
グは、ＥＣＲプラズマエッチング装置を用い、エッチン
グ条件としては、例えば下記のような条件とする。 〔ゲート電極部２形成時のエッチング条件〕 Ｃｌ2 ガス流量 ： １００ ｓｃｃｍ Ｏ2 ガス流量 ： １００ ｓｃｃｍ ガス圧力 ： ０．４ Ｐａ 基板温度 ： ２０ ℃ 第１ステップのＲＦパワー ： ８０ Ｗ 第２ステップのＲＦパワー ： ３０ Ｗ
【００２３】次に、後述するＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）層を形成するために、イオン
注入法により、例えばＡｓイオンを用い、打ち込みエネ
ルギー約２５ｋｅＶ、ドーズ量約５Ｅ１３／ｃｍ2 で、
ソース・ドレイン部３にイオン注入を行う。
Ｄｏｐｅｄ Ｄｒａｉｎ）層を形成するために、イオン
注入法により、例えばＡｓイオンを用い、打ち込みエネ
ルギー約２５ｋｅＶ、ドーズ量約５Ｅ１３／ｃｍ2 で、
ソース・ドレイン部３にイオン注入を行う。
【００２４】次に、ＣＶＤ法により、膜厚約３００ｎｍ
のＣＶＤ酸化膜を堆積し、続いてＲＩＥ等による異方性
プラズマエッチング法を用いて、ＣＶＤ酸化膜をエッチ
バックし、ゲート電極部２の側壁にサイドウォール酸化
膜１７を形成する。その後、熱酸化膜（図示省略）をソ
ース・ドレイン部３表面やゲート電極部３の第２のａ−
Ｓｉ膜３３表面に膜厚約１０ｎｍ程度形成した後、イオ
ン注入法により、ＭＯＳトランジスタ部１のソース・ド
レイン部３に、後述するソース・ドレイン層を形成する
ためのイオン注入を行う。このイオン注入は、例えばＡ
ｓイオンを用い、打ち込みエネルギー約２０ｋｅＶ、ド
ーズ量約２Ｅ１５／ｃｍ2 で行う。なお、この打ち込み
エネルギー値は、投影飛程ＲP が第２のａ−Ｓｉ膜３３
中央部より表面側になるようにすることが望ましい。
のＣＶＤ酸化膜を堆積し、続いてＲＩＥ等による異方性
プラズマエッチング法を用いて、ＣＶＤ酸化膜をエッチ
バックし、ゲート電極部２の側壁にサイドウォール酸化
膜１７を形成する。その後、熱酸化膜（図示省略）をソ
ース・ドレイン部３表面やゲート電極部３の第２のａ−
Ｓｉ膜３３表面に膜厚約１０ｎｍ程度形成した後、イオ
ン注入法により、ＭＯＳトランジスタ部１のソース・ド
レイン部３に、後述するソース・ドレイン層を形成する
ためのイオン注入を行う。このイオン注入は、例えばＡ
ｓイオンを用い、打ち込みエネルギー約２０ｋｅＶ、ド
ーズ量約２Ｅ１５／ｃｍ2 で行う。なお、この打ち込み
エネルギー値は、投影飛程ＲP が第２のａ−Ｓｉ膜３３
中央部より表面側になるようにすることが望ましい。
【００２５】次に、注入したイオンの活性化および拡散
を兼ねた熱処理、例えばＲＴＡ （Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌｉｎｇ）法による約１０００°
Ｃで３０秒程度の熱処理を行い、ＬＤＤ層１８を持つソ
ース・ドレイン層１９を形成する。その後、ゲート電極
部２の第２のａ−Ｓｉ膜３３表面やソース・ドレイン部
３のソース・ドレイン層１９表面の熱酸化膜を希フッ酸
液で除去する。なお、上述した熱酸化膜や活性化等の熱
処理工程を経ると、第１、第２のａ−Ｓｉ膜３１、３３
は多結晶化が起こり、この段階では、ポリシリコン膜に
変化している。
を兼ねた熱処理、例えばＲＴＡ （Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌｉｎｇ）法による約１０００°
Ｃで３０秒程度の熱処理を行い、ＬＤＤ層１８を持つソ
ース・ドレイン層１９を形成する。その後、ゲート電極
部２の第２のａ−Ｓｉ膜３３表面やソース・ドレイン部
３のソース・ドレイン層１９表面の熱酸化膜を希フッ酸
液で除去する。なお、上述した熱酸化膜や活性化等の熱
処理工程を経ると、第１、第２のａ−Ｓｉ膜３１、３３
は多結晶化が起こり、この段階では、ポリシリコン膜に
変化している。
【００２６】次に、図１（ｃ）に示すように、高融点金
属、例えばＴｉ膜をスパッタリング法により膜厚約４０
ｎｍ程堆積する。その後、ＲＴＡ法による窒素ガス雰囲
気中での第１の熱処理を約６５０°Ｃで約３０秒間程行
う。この熱処理により、ゲート電極部２の第２のａ−Ｓ
ｉ膜３３やソース・ドレイン部３のシリコンがＴｉ膜と
合金反応を起こし、Ｔｉ膜はＴｉ膜厚の約２．３倍のシ
リコン層のシリコンと反応して、Ｔｉ膜厚の約２．５倍
のＴｉＳｉ2 膜を形成する。従って、本実施例のＴｉ膜
が約４０ｎｍの場合、ソース・ドレイン部３では、約１
００ｎｍのＴｉＳｉ2 膜３５が形成され、ゲート電極部
２では、拡散防止膜であるＴｉＮ膜３２が設けられてい
るために、ポリシリコン膜となった第２のａ−Ｓｉ膜３
３のみのシリコンがＴｉ膜と反応し、約５４ｎｍのＴｉ
Ｓｉ2膜３４が形成される。この際、ゲート電極部２の
Ｔｉ膜は、第２のａ−Ｓｉ膜３３側の約２２ｎｍの膜厚
のＴｉ膜のみがＴｉＳｉ2 膜３４の形成に使われ、残り
のＴｉ膜は未反応Ｔｉ膜として残る。なお、ここで形成
されたＴｉＳｉ2 膜３４、３５は、低温安定相で高抵抗
のＣ４９相といわれるＴｉＳｉ2 結晶である。
属、例えばＴｉ膜をスパッタリング法により膜厚約４０
ｎｍ程堆積する。その後、ＲＴＡ法による窒素ガス雰囲
気中での第１の熱処理を約６５０°Ｃで約３０秒間程行
う。この熱処理により、ゲート電極部２の第２のａ−Ｓ
ｉ膜３３やソース・ドレイン部３のシリコンがＴｉ膜と
合金反応を起こし、Ｔｉ膜はＴｉ膜厚の約２．３倍のシ
リコン層のシリコンと反応して、Ｔｉ膜厚の約２．５倍
のＴｉＳｉ2 膜を形成する。従って、本実施例のＴｉ膜
が約４０ｎｍの場合、ソース・ドレイン部３では、約１
００ｎｍのＴｉＳｉ2 膜３５が形成され、ゲート電極部
２では、拡散防止膜であるＴｉＮ膜３２が設けられてい
るために、ポリシリコン膜となった第２のａ−Ｓｉ膜３
３のみのシリコンがＴｉ膜と反応し、約５４ｎｍのＴｉ
Ｓｉ2膜３４が形成される。この際、ゲート電極部２の
Ｔｉ膜は、第２のａ−Ｓｉ膜３３側の約２２ｎｍの膜厚
のＴｉ膜のみがＴｉＳｉ2 膜３４の形成に使われ、残り
のＴｉ膜は未反応Ｔｉ膜として残る。なお、ここで形成
されたＴｉＳｉ2 膜３４、３５は、低温安定相で高抵抗
のＣ４９相といわれるＴｉＳｉ2 結晶である。
【００２７】次に、上述したゲート電極部２の未反応Ｔ
ｉ膜およびこの未反応Ｔｉ膜表面に形成されたＴｉＮ膜
や、サイドウォール酸化膜１７やＬＯＣＯＳ膜１２等の
絶縁膜上の未反応Ｔｉ膜およびこの未反応Ｔｉ膜表面に
形成されたＴｉＮ膜等を、硫酸と過酸化水素水を３：１
の比で混合した選択エッチング液で除去する。その後、
ＲＴＡ法による窒素ガス雰囲気中での第２の熱処理を約
８００°Ｃで約３０秒間程行う。この熱処理により、低
温安定相で高抵抗のＣ４９相と言われるＴｉＳｉ2 結晶
であるＴｉＳｉ2 膜３４、３５は、高温安定相で低抵抗
のＣ５４相と言われるＴｉＳｉ2 結晶であるＴｉＳｉ2
膜３４、３５に相転移する。この様にして、ゲート電極
部２やソース・ドレイン部３に自己整合的に形成されシ
リサイド膜、所謂サリサイド膜としての、低抵抗のＴｉ
Ｓｉ2 膜３４、３５が形成される。
ｉ膜およびこの未反応Ｔｉ膜表面に形成されたＴｉＮ膜
や、サイドウォール酸化膜１７やＬＯＣＯＳ膜１２等の
絶縁膜上の未反応Ｔｉ膜およびこの未反応Ｔｉ膜表面に
形成されたＴｉＮ膜等を、硫酸と過酸化水素水を３：１
の比で混合した選択エッチング液で除去する。その後、
ＲＴＡ法による窒素ガス雰囲気中での第２の熱処理を約
８００°Ｃで約３０秒間程行う。この熱処理により、低
温安定相で高抵抗のＣ４９相と言われるＴｉＳｉ2 結晶
であるＴｉＳｉ2 膜３４、３５は、高温安定相で低抵抗
のＣ５４相と言われるＴｉＳｉ2 結晶であるＴｉＳｉ2
膜３４、３５に相転移する。この様にして、ゲート電極
部２やソース・ドレイン部３に自己整合的に形成されシ
リサイド膜、所謂サリサイド膜としての、低抵抗のＴｉ
Ｓｉ2 膜３４、３５が形成される。
【００２８】次に、図２に示すように、ＢＰＳＧ等によ
る層間絶縁膜２２を堆積し、この層間絶縁膜２２表面を
リフロー法、又はＣＭＰ等により平坦化し、その後層間
絶縁膜２２をパターニングして、ＭＯＳトランジスタ部
１のソース・ドレイン部３等にコンタクトホールの開口
２３を形成する。
る層間絶縁膜２２を堆積し、この層間絶縁膜２２表面を
リフロー法、又はＣＭＰ等により平坦化し、その後層間
絶縁膜２２をパターニングして、ＭＯＳトランジスタ部
１のソース・ドレイン部３等にコンタクトホールの開口
２３を形成する。
【００２９】次に、スパッタリング法等によりバリア膜
２４としてのＴｉ膜とＴｉＮ膜を堆積し、続いてＣＶＤ
法によりブランケットＷ膜２５を堆積し、その後エッチ
バックを行って、コンタクトホールの開口２３に埋め込
みプラグとしてのタングステンプラグ２６を形成する。
次に、ＴｉＮ膜２７とＳｉを含むＡｌ合金膜２８を堆積
し、その後パターニングしてタングステンプラグ２６等
に接続する配線２９を形成する。この後は、図示は省略
するが、パッシベーション膜形成、パッド窓開け等を行
って、半導体装置を作製する。
２４としてのＴｉ膜とＴｉＮ膜を堆積し、続いてＣＶＤ
法によりブランケットＷ膜２５を堆積し、その後エッチ
バックを行って、コンタクトホールの開口２３に埋め込
みプラグとしてのタングステンプラグ２６を形成する。
次に、ＴｉＮ膜２７とＳｉを含むＡｌ合金膜２８を堆積
し、その後パターニングしてタングステンプラグ２６等
に接続する配線２９を形成する。この後は、図示は省略
するが、パッシベーション膜形成、パッド窓開け等を行
って、半導体装置を作製する。
【００３０】上述した本発明の実施例では、ポリサイド
ゲート電極のＮ型のＭＯＳトランジスタにより説明した
が、ポリサイドゲート電極のＰ型のＭＯＳトランジスタ
でも同様にして作製できる。またポリサイドゲート電極
のＮ型のＭＯＳトランジスタ形成工程と、ポリサイドゲ
ート電極のＰ型のＭＯＳトランジスタ形成工程を組み合
わせることで、ポリサイドゲート電極のＣＭＯＳ構成の
半導体装置の作製も可能である。また、上述した実施例
では、第２のシリコン膜に不純物をドープした第２のａ
−Ｓｉ膜３３を用いたが、上述した実施例のように第２
のａ−Ｓｉ膜３３を全てＴｉＳｉ2 膜３４に変えるよう
な厚いＴｉ膜を用いる時は、不純物をドープしない第２
のａ−Ｓｉ膜３３であってもよい。更に、上述した実施
例では、不純物をドープした第２のａ−Ｓｉ膜３３を全
てＴｉＳｉ2 膜３４に変える構造のポリサイドゲート電
極としたが、Ｔｉ膜の膜厚の２．３倍以上の膜厚で第２
のａ−Ｓｉ膜３３を形成し、従来例と同様に、ＴｉＳｉ
2 膜３４の下方に第２のａ−Ｓｉ膜３３が残る構成にし
てもよい。
ゲート電極のＮ型のＭＯＳトランジスタにより説明した
が、ポリサイドゲート電極のＰ型のＭＯＳトランジスタ
でも同様にして作製できる。またポリサイドゲート電極
のＮ型のＭＯＳトランジスタ形成工程と、ポリサイドゲ
ート電極のＰ型のＭＯＳトランジスタ形成工程を組み合
わせることで、ポリサイドゲート電極のＣＭＯＳ構成の
半導体装置の作製も可能である。また、上述した実施例
では、第２のシリコン膜に不純物をドープした第２のａ
−Ｓｉ膜３３を用いたが、上述した実施例のように第２
のａ−Ｓｉ膜３３を全てＴｉＳｉ2 膜３４に変えるよう
な厚いＴｉ膜を用いる時は、不純物をドープしない第２
のａ−Ｓｉ膜３３であってもよい。更に、上述した実施
例では、不純物をドープした第２のａ−Ｓｉ膜３３を全
てＴｉＳｉ2 膜３４に変える構造のポリサイドゲート電
極としたが、Ｔｉ膜の膜厚の２．３倍以上の膜厚で第２
のａ−Ｓｉ膜３３を形成し、従来例と同様に、ＴｉＳｉ
2 膜３４の下方に第２のａ−Ｓｉ膜３３が残る構成にし
てもよい。
【００３１】上述の半導体装置は、拡散防止膜をＴｉＮ
膜３２としたポリサイドゲート電極のＭＯＳトランジス
タで構成し、このＴｉＮ膜３２の膜厚は約３０ｎｍもあ
り、従来の拡散防止膜１５より１桁以上厚い膜厚となっ
ているので、拡散防止膜全面でＴｉの第１のａ−Ｓｉ膜
３１への拡散防止効果が大きく、第１、第２のａ−Ｓｉ
膜３１、３３が薄くても、ゲート電極耐圧劣化やしきい
値電圧ＶTHの変化がない半導体装置の作製が可能とな
る。従って、ＭＯＳトランジスタのポリサイドゲート電
極の膜厚が従来のポリサイドゲート電極の膜厚より大幅
に薄くでき、より高集積化した半導体装置の作製が可能
になる。
膜３２としたポリサイドゲート電極のＭＯＳトランジス
タで構成し、このＴｉＮ膜３２の膜厚は約３０ｎｍもあ
り、従来の拡散防止膜１５より１桁以上厚い膜厚となっ
ているので、拡散防止膜全面でＴｉの第１のａ−Ｓｉ膜
３１への拡散防止効果が大きく、第１、第２のａ−Ｓｉ
膜３１、３３が薄くても、ゲート電極耐圧劣化やしきい
値電圧ＶTHの変化がない半導体装置の作製が可能とな
る。従って、ＭＯＳトランジスタのポリサイドゲート電
極の膜厚が従来のポリサイドゲート電極の膜厚より大幅
に薄くでき、より高集積化した半導体装置の作製が可能
になる。
【００３２】以上、本発明を実施例により説明したが、
本発明はこの実施例に何ら限定されるものではない。例
えば、本実施例では拡散防止膜にＴｉＮ膜を用いて説明
したが、ＷＮ膜やＭｏＮ膜等の高融点金属窒化膜でもよ
い。また、第１、第２のシリコン膜として、不純物をド
ープしたアモルファスシリコン膜を用いて説明したが、
不純物をドープしたポリシリコン膜でもよい。その他、
本発明の技術的思想の範囲内で、プロセス装置やプロセ
ス条件は適宜変更が可能である。
本発明はこの実施例に何ら限定されるものではない。例
えば、本実施例では拡散防止膜にＴｉＮ膜を用いて説明
したが、ＷＮ膜やＭｏＮ膜等の高融点金属窒化膜でもよ
い。また、第１、第２のシリコン膜として、不純物をド
ープしたアモルファスシリコン膜を用いて説明したが、
不純物をドープしたポリシリコン膜でもよい。その他、
本発明の技術的思想の範囲内で、プロセス装置やプロセ
ス条件は適宜変更が可能である。
【００３３】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置およびその製造方法は、拡散防止膜にＴｉ
Ｎ膜を用いることで、薄いポリサイドゲート電極であっ
ても、ゲート電極耐圧劣化やしきい値電圧ＶTHの変化が
ないポリサイドゲート電極のＭＯＳトランジスタが作製
でき、従って、より高集積化した半導体装置の作製が可
能になる。
の半導体装置およびその製造方法は、拡散防止膜にＴｉ
Ｎ膜を用いることで、薄いポリサイドゲート電極であっ
ても、ゲート電極耐圧劣化やしきい値電圧ＶTHの変化が
ないポリサイドゲート電極のＭＯＳトランジスタが作製
でき、従って、より高集積化した半導体装置の作製が可
能になる。
【図１】本発明を適用した実施例の工程の前半を工程順
に説明する、半導体装置の概略断面図で、（ａ）は半導
体基板上にゲート酸化膜、第１のａ−Ｓｉ膜、ＴｉＮ膜
および第２のａ−Ｓｉ膜を形成した状態、（ｂ）はゲー
ト電極部を形成し、サイドウォール酸化膜を形成し、Ｌ
ＤＤ層を持つソース・ドレイン層を形成した状態、
（ｃ）はゲート電極部およびソース・ドレイン部にＴｉ
Ｓｉ2 膜を形成した状態である。
に説明する、半導体装置の概略断面図で、（ａ）は半導
体基板上にゲート酸化膜、第１のａ−Ｓｉ膜、ＴｉＮ膜
および第２のａ−Ｓｉ膜を形成した状態、（ｂ）はゲー
ト電極部を形成し、サイドウォール酸化膜を形成し、Ｌ
ＤＤ層を持つソース・ドレイン層を形成した状態、
（ｃ）はゲート電極部およびソース・ドレイン部にＴｉ
Ｓｉ2 膜を形成した状態である。
【図２】本発明を適用した実施例の工程の後半を工程順
に説明する、半導体装置の概略断面図で、層間絶縁膜を
形成し、タングステンプラグを形成した後、配線を形成
した状態である。
に説明する、半導体装置の概略断面図で、層間絶縁膜を
形成し、タングステンプラグを形成した後、配線を形成
した状態である。
【図３】拡散防止膜のない、従来のポリサイドゲート電
極のＭＯＳトランジスタにおけるゲート電極耐圧劣化現
象を説明するための、ＭＯＳトランジスタ部の一部の概
略断面図である。
極のＭＯＳトランジスタにおけるゲート電極耐圧劣化現
象を説明するための、ＭＯＳトランジスタ部の一部の概
略断面図である。
【図４】従来の半導体装置の製造方法の工程の前半を工
程順に説明する、半導体装置の概略断面図で、（ａ）は
半導体基板上にゲート酸化膜、第１のポリシリコン膜、
拡散防止膜および第２のポリシリコン膜を形成した状
態、（ｂ）はゲート電極部を形成し、サイドウォール酸
化膜を形成し、ＬＤＤ層を持つソース・ドレイン層を形
成した状態、（ｃ）はゲート電極部およびソース・ドレ
イン部にＴｉＳｉ2膜を形成した状態である。
程順に説明する、半導体装置の概略断面図で、（ａ）は
半導体基板上にゲート酸化膜、第１のポリシリコン膜、
拡散防止膜および第２のポリシリコン膜を形成した状
態、（ｂ）はゲート電極部を形成し、サイドウォール酸
化膜を形成し、ＬＤＤ層を持つソース・ドレイン層を形
成した状態、（ｃ）はゲート電極部およびソース・ドレ
イン部にＴｉＳｉ2膜を形成した状態である。
【図５】従来の半導体装置の製造方法の工程の後半を工
程順に説明する、半導体装置の概略断面図で、層間絶縁
膜を形成し、タングステンプラグを形成した後、配線を
形成した状態である。
程順に説明する、半導体装置の概略断面図で、層間絶縁
膜を形成し、タングステンプラグを形成した後、配線を
形成した状態である。
【符号の説明】 １…ＭＯＳトランジスタ部、２…ゲート電極部、３…ソ
ース・ドレイン部、１１…半導体基板、１２…ＬＯＣＯ
Ｓ膜、１３…ゲート酸化膜、１４…第１のポリシリコン
膜、１５…拡散防止膜、１６…第２のポリシリコン膜、
１７…サイドウォール酸化膜、１８…ＬＤＤ層、１９…
ソース・ドレイン層、２０、２１…ＴｉＳｉ2 膜、２２
…層間絶縁膜、２３…開口、２４…バリア膜、２５…ブ
ランケットＷ膜、２６…タングステンプラグ、２７…Ｔ
ｉＮ膜、２８…Ａｌ合金膜、２９…配線、３１…第１の
ａ−Ｓｉ膜、３２…ＴｉＮ膜、３３…第２のａ−Ｓｉ
膜、３４、３５…ＴｉＳｉ2 膜
ース・ドレイン部、１１…半導体基板、１２…ＬＯＣＯ
Ｓ膜、１３…ゲート酸化膜、１４…第１のポリシリコン
膜、１５…拡散防止膜、１６…第２のポリシリコン膜、
１７…サイドウォール酸化膜、１８…ＬＤＤ層、１９…
ソース・ドレイン層、２０、２１…ＴｉＳｉ2 膜、２２
…層間絶縁膜、２３…開口、２４…バリア膜、２５…ブ
ランケットＷ膜、２６…タングステンプラグ、２７…Ｔ
ｉＮ膜、２８…Ａｌ合金膜、２９…配線、３１…第１の
ａ−Ｓｉ膜、３２…ＴｉＮ膜、３３…第２のａ−Ｓｉ
膜、３４、３５…ＴｉＳｉ2 膜
Claims (10)
- 【請求項１】 多結晶シリコン膜、拡散防止膜および金
属シリサイド膜で構成させたゲート電極構造のＭＯＳト
ランジスタを含む半導体装置において、 前記拡散防止膜が高融点金属窒化膜であることを特徴と
する半導体装置。 - 【請求項２】 前記高融点金属窒化膜がＴｉＮ膜である
ことを特徴とする、請求項１に記載の半導体装置。 - 【請求項３】 多結晶シリコン膜、拡散防止膜および金
属シリサイド膜で構成させたゲート電極構造のＭＯＳト
ランジスタを含む半導体装置の製造方法において、 ゲート酸化膜上に、第１のシリコン膜を形成する工程
と、 前記第１のシリコン膜上に、前記拡散防止膜としての高
融点金属窒化膜を形成する工程と、 前記高融点金属窒化膜上に、第２のシリコン膜を形成す
る工程と、 前記第２のシリコン膜／前記高融点金属窒化膜／前記第
１のシリコン膜／前記ゲート酸化膜をパターニングし
て、ゲート電極部を形成する工程と、 高融点金属膜を堆積する工程と、 熱処理により、前記ゲート電極部の前記第２のシリコン
膜と前記高融点金属膜を合金反応させて、シリサイド膜
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項４】 多結晶シリコン膜、拡散防止膜および金
属シリサイド膜で構成させたゲート電極構造のＭＯＳト
ランジスタを含む半導体装置の製造方法において、 ゲート酸化膜上に、第１のシリコン膜を形成する工程
と、 前記第１のシリコン膜上に、前記拡散防止膜としての高
融点金属窒化膜を堆積する工程と、 前記高融点金属窒化膜上に、第２のシリコン膜を形成す
る工程と、 前記第２のシリコン膜／前記高融点金属窒化膜／前記第
１のシリコン膜／前記ゲート酸化膜をパターニングし
て、ゲート電極部を形成する工程と、 高融点金属膜を堆積する工程と、 熱処理により、前記ゲート電極部の前記第２のシリコン
膜と前記高融点金属膜を合金反応させ、前記第２のシリ
コン膜を全てシリサイド化して、シリサイド膜を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項５】 前記第１のシリコン膜は、不純物をドー
プしたポリシリコン膜および不純物をドープしたアモル
ファスシリコン膜の内、いずれか一方であることを特徴
とする、請求項３または請求項４に記載の半導体装置の
製造方法。 - 【請求項６】 前記高融点金属窒化膜は、ＴｉＮ膜であ
ることを特徴とする、請求項３または請求項４に記載の
半導体装置の製造方法。 - 【請求項７】 前記第２のシリコン膜は、不純物をドー
プしたポリシリコン膜および不純物をドープしたアモル
ファスシリコン膜の内、いずれか一方であることを特徴
とする、請求項３に記載の半導体装置の製造方法。 - 【請求項８】 前記第２のシリコン膜は、不純物をドー
プしてないポリシリコン膜および不純物をドープしてな
いアモルファスシリコン膜の内、いずれか一方であるこ
とを特徴とする、請求項４に記載の半導体装置の製造方
法。 - 【請求項９】 前記高融点金属膜は、Ｔｉ膜であること
を特徴とする、請求項３または請求項４に記載の半導体
装置の製造方法。 - 【請求項１０】 前記高融点金属膜にＴｉ膜を用いる
際、前記第２のシリコン膜の膜厚は、前記Ｔｉ膜の膜厚
の２．３倍以下にして、熱処理による合金反応時に、前
記第２のシリコン膜を全て反応させてＴｉＳｉ2 膜にす
ることを特徴とする、請求項４に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24066396A JP3769832B2 (ja) | 1996-09-11 | 1996-09-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24066396A JP3769832B2 (ja) | 1996-09-11 | 1996-09-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093080A true JPH1093080A (ja) | 1998-04-10 |
| JP3769832B2 JP3769832B2 (ja) | 2006-04-26 |
Family
ID=17062859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24066396A Expired - Fee Related JP3769832B2 (ja) | 1996-09-11 | 1996-09-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3769832B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7442596B2 (en) | 2005-02-24 | 2008-10-28 | Samsung Electronics Co., Ltd. | Methods of manufacturing fin type field effect transistors |
-
1996
- 1996-09-11 JP JP24066396A patent/JP3769832B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7442596B2 (en) | 2005-02-24 | 2008-10-28 | Samsung Electronics Co., Ltd. | Methods of manufacturing fin type field effect transistors |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3769832B2 (ja) | 2006-04-26 |
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