JPH1093084A

JPH1093084A - 半導体装置

Info

Publication number: JPH1093084A
Application number: JP8247516A
Authority: JP
Inventors: Junpei Uruno; 純平宇留野; Yasuhiko Kono; 恭彦河野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-19
Filing date: 1996-09-19
Publication date: 1998-04-10

Abstract

(57)【要約】（修正有）【課題】ＩＧＢＴ動作時の温度上昇によるラッチアップ
耐量の低下を、オン電圧を増大させずに防止する。【解決手段】電流集中が大きいエミッタパッド１０２周
辺のセルだけを断続エミッタ構造１１０とする。ラッチ
アップ耐量の低下の最も大きいエミッタパッド周辺に断
続エミッタ構造を適用する。【効果】ラッチアップ耐量が改善され、また、その他の
領域には断続エミッタ構造を適用しないためにオン電圧
は増大しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パワー電界効果ト
ランジスタや絶縁ゲートバイポーラトランジスタ等の電
圧制御型のパワー半導体装置に関する。

【０００２】

【従来の技術】近年、電流制御型の素子であるバイポー
ラトランジスタやＧＴＯサイリスタ等に代わり、電圧制
御型の素子であるパワー電界効果トランジスタ（以下、
MOSFETと呼ぶ）や絶縁ゲートバイポーラトランジスタ
（以下、ＩＧＢＴと呼ぶ）が広く用いられるようになっ
てきた。電圧制御型素子は、駆動が容易で、高速動作が
可能なことから、急速に電流制御型素子にとって代わり
つつある。その中でもIGBTは、バイポーラトランジスタ
の大電力制御性と、MOSFETの高速動作性とを併せ持つ新
しいスイッチング素子として、開発が盛んに進められて
いる。

【０００３】図２はＩＧＢＴの断面構造を示す。ＩＧＢ
Ｔは、高不純物濃度のｐ型のコレクタ層２０１，低不純
物濃度のｎ型のドリフト層２０２，ｐ型のベース層２０
３，高不純物濃度のｎ型のエミッタ層２０４，ゲート絶
縁膜２０５，ゲート電極210，エミッタ電極２１１，コ
レクタ電極２１２から形成されている。

【０００４】図３にＩＧＢＴの等価回路を示す。図３に
おいて３０１は、ゲート電極２１０，ドリフト層２０
２，ベース層２０３，エミッタ層２０４から形成される
MOSFET，３０２はコレクタ層２０１，ドリフト層２０
２，ベース層２０３から形成されるｐｎｐトランジスタ
（以下これをＴＲ１と呼ぶ）、３０３はドリフト層２０
２，ベース層２０３，エミッタ層２０４から形成される
ｎｐｎトランジスタ（以下これをＴＲ２と呼ぶ）、３０
４はベース層２０３内のエミッタ層２０４下の部分の横
方向抵抗（以下これをＲｂと呼ぶ）を示す。

【０００５】次に図２，図３を用いてＩＧＢＴの動作を
説明する。エミッタ電極２１１に対して、コレクタ電極
２１２、及びゲート電極２１０に正の電圧を印加する
と、ゲート絶縁膜２０５を介してゲート電極２１０が形
成されているベース層２０３表面部分にチャネル領域が
形成され、MOSFET301がオンする。MOSFET301がオンする
と、MOSFET301 を通ってエミッタ層２０４からドリフト
層２０２に、電子電流Ｉｅ１が流入する。電子電流Ｉｅ
１はＴＲ１のベース電流を供給し、ＴＲ１をオンさせ
る。ＴＲ１がオンすると正孔電流Ｉｈが、コレクタ電極
２１２からエミッタ電極２１１に流れる。この正孔電流
Ｉｈと電子電流Ｉｅ１がＩＧＢＴの導通電流となる。

【０００６】ＩＧＢＴをオフする場合には、ゲート電極
２１０の電位を０もしくは負にする。これによりゲート
電極２１０下のチャネル領域が消滅し、電子電流Ｉｅ１
が遮断される。Ｉｅ１の供給が止まるとＴＲ１はオフ
し、Ｉｈが遮断されてＩＧＢＴはオフする。

【０００７】このようにＩＧＢＴのオンの時には、コレ
クタ層２０１からドリフト層２０２にＩｈにより正孔が
注入され、高抵抗のドリフト層内に正孔が蓄積される。
この蓄積した正孔により高抵抗のドリフト層の抵抗が大
幅に低減されるいわゆる電導度変調現象が起こり、オン
電圧を低減できるという特徴を有する。

【０００８】しかしながらＩＧＢＴは、寄生素子の動作
によって電流が制御できなくなる、いわゆるラッチアッ
プという問題を有している。ラッチアップについて以
下、図３を用いて説明する。Ｉｈが増大するとＲｂ両端
の電圧降下Ｖａが増大する。このＶａがＴＲ２のベース
―エミッタ間接合のしきい電圧（約０.７Ｖ）より大き
くなるとＴＲ２がオンし、電流Ｉｅ２が流れる。Ｉｅ２
はＴＲ１のベース電流を供給するため、MOSFET301 とは
無関係にＴＲ１とＴＲ２により電流が流れ続ける。これ
がラッチアップである。ラッチアップが発生すると、MO
SFET301 をオフしてＴＲ１をオフしようとしてもＴＲ２
が供給するＩｅ２によりＴＲ１が動作し続けるため、MO
SFET301 では電流を遮断できず、ＩＧＢＴが破壊に至る
まで電流が流れ続ける。

【０００９】このラッチアップ現象は、温度の上昇とと
もに発生しやすくなる。これは、ラッチアップの原因と
なるＲｂの抵抗値が温度上昇とともに増加するためであ
る。このため、ＩＧＢＴのチップ内部では温度上昇の最
も大きい場所で、ラッチアップが発生しやすい。図４
（ａ)，(ｂ）にこれを示す。

【００１０】図４（ａ）はＩＧＢＴチップをエミッタ電
極面から見た平面図であり、図４（ｂ）は、図４（ａ）
のＡ−Ｂの断面における温度分布を示す。

【００１１】図４（ａ）において、１０１は外部回路か
らのゲート配線を接続するゲートパッド、１０２は外部
回路からのエミッタ配線を接続するエミッタパッド、１
０３はＩＧＢＴの耐圧を保持するために設けられた耐圧
保持領域、１０４は電流の導通領域である。

【００１２】ＩＧＢＴがオンの状態では、図２に示した
コレクタ電極２１２からエミッタ電極２１１に、電流が
流れる。エミッタ電極２１１に流入した電流は、エミッ
タ電極２１１内部をエミッタパッド１０２に向って、図
４（ａ）に示す矢印の向きに流れる。このため、エミッ
タパッド１０２近辺では電流が集中し、温度が上昇す
る。この時のＩＧＢＴチップ表面の温度分布を図４
（ｂ）に示す。エミッタパッド１０２周辺では電流集中
により特に温度が高くなる。

【００１３】上述したように、ＩＧＢＴは温度が高くな
るとラッチアップが起こりやすくなるため、温度の高い
エミッタパッド１０２周辺では特にラッチアップが発生
しやすい（以下、ラッチアップに対する強さをラッチア
ップ耐量と呼ぶ。ラッチアップ耐量が大きいほど、ラッ
チアップしにくい。）。

【００１４】図５にラッチアップ耐量の分布を示す。温
度上昇の大きいエミッタパッド102周辺では、著しくラ
ッチアップ耐量が低下する。ＩＧＢＴはチップの一部分
でラッチアップが発生すると、それがチップ全体に波及
し、チップ全体にラッチアップ電流が流れるようにな
る。このため、ラッチアップ耐量は、最も温度が高くな
る（最もラッチアップ耐量が低くなる）エミッタパッド
１０２周辺で決まってしまう。

【００１５】ラッチアップ防止のためには、Ｒｂ両端に
生じる電圧降下Ｖａを低減しなくてはならない。Ｖａ低
減の手段としては、例えば特開昭61−164263号に開示の
断続エミッタ構造が有効である。

【００１６】断続エミッタ構造について、以下図６を用
いて説明する。図６は断続エミッタ構造を有するＩＧＢ
Ｔの斜視断面図を示す。図６において、図２乃至５と共
通の構成要素には同一の符号を付してある。図６におい
て、６０１は断続エミッタ層である。なお、図面表示の
便宜上、エミッタ電極２１１は除去して描いてある。断
続エミッタ構造は、断続エミッタ層６０１を一定の間隔
Ｌで周期的に配置した構造である。断続エミッタ層６０
１が無い領域は、Ｉｈが断続エミッタ層601下を通らず
に直接エミッタ電極２１１に流入するためにＲｂが小さ
い。このため、素子全体として見たときにＲｂを低減す
ることが出来る。これによりＶａを低減でき、ラッチア
ップ耐量を改善できる。

【００１７】図７に、断続エミッタ構造を適用したＩＧ
ＢＴチップのラッチアップ耐量の分布を示す。断続エミ
ッタ構造とすることにより、ラッチアップ耐量をチップ
全体にわたり増大できる。

【００１８】

【発明が解決しようとする課題】しかしながら上述の断
続エミッタ構造は、ＩＧＢＴがオンした状態でコレクタ
電極―エミッタ電極間に発生する電圧（以下、オン電圧
と呼ぶ）を増大させるという問題点を有している。図６
に示すように、断続エミッタ構造ではエミッタ層が形成
されていない部分が生じるために、ゲート電極２１０，
断続エミッタ層６０１，ベース層２０３，ドリフト層２
０２からなるMOSFETのチャネル幅が減少し、MOSFETのオ
ン抵抗が増大する。これにより、ＩＧＢＴのオン電圧も
増大してしまう。

【００１９】本発明の目的は、ラッチアップ耐量を低下
させることなく、ＩＧＢＴのオン電圧を低減し、低損失
で破壊に強いＩＧＢＴを提供することである。

【００２０】

【課題を解決するための手段】上述した問題を解決し、
本発明の目的を達成するための手段として、以下の手段
が考えられる。

【００２１】すなわち、少なくとも一対の主表面と、前
記一対の主表面の第１の主表面に隣接する第１の導電型
の第１の層、第１の層に隣接する第２の導電型の第２の
層、第２の層と他方の主表面とに隣接する第２の層より
低不純物濃度の第２の導電型の第３の層と、第２の主表
面に隣接して第３の層内に選択的に形成された第１の導
電型の第４の層、第２の主表面に隣接して第４の層内に
選択的に形成された第２の導電型の第５の層と、第１の
主表面に形成された第１の電極、第２の主表面の第３の
層と第５の層とに隣接した領域の第４の層の露出部分に
絶縁膜を介して形成された第２の電極、第２の主表面の
第４の層と第５の層とに接触して形成された第３の電極
とからなる単位絶縁ゲート半導体素子が繰り返し配置形
成された素子領域と、半導体基体外部に設けられた制御
回路からの配線と、前記第２の電極とが接続される第１
の端子と、半導体基体外部に設けられた電源回路からの
配線と、前記第３の電極とが接続される第２の端子とを
有する半導体素子において、第１の端子に近接して形成
された前記単位絶縁ゲート半導体素子の第５の層が前記
第４の層に沿って連続して形成され、第２の端子に近接
して形成された前記単位絶縁ゲート半導体素子の第５の
層が前記第４の層に沿って、断続的に形成されている構
造である。

【００２２】なお、前記絶縁ゲート半導体素子は、ＩＧ
ＢＴ（Insulated Gate BipolarTransistor）で構成する
ことが考えられる。

【００２３】さらに、前記断続して形成された第５の層
の間隔が、第２の端子から離れるに従い、小さくなる構
造も好ましい。

【００２４】そして、前記第１の端子に近接して形成さ
れた第４の層の第２の主表面からの深さより、第２の端
子に近接して形成された第４の層の第２の主表面からの
深さが深い構造も好ましい。

【００２５】第２の端子近傍に形成された単位ＩＧＢＴ
の第５の層を断続的に形成することにより、第２の端子
近傍に形成された単位ＩＧＢＴのラッチアップ耐量を増
大させることが出来る。ＩＧＢＴチップのラッチアップ
耐量は、温度上昇の大きい第２の端子近傍の単位ＩＧＢ
Ｔによって決まるため、この領域のラッチアップ耐量を
改善することにより、チップ全体のラッチアップ耐量を
大きく改善できる。また、ラッチアップ耐量低下の小さ
い第１の端子近傍の単位ＩＧＢＴの第５の層は断続構造
としないために、オン電圧の増加を最小限に抑制するこ
とができる。

【００２６】以上のような動作により、オン電圧の増大
を最小限に抑えながら、ラッチアップ耐量の低下を防止
できる。

【００２７】以上説明したように、本発明を用いること
により、従来の断続エミッタと同じラッチアップ耐量で
ありながら、オン電圧を低減することができ、破壊に強
くオン電圧の低いＩＧＢＴを提供できる。

【００２８】

【発明の実施の形態】以下、本発明の実施例を図面を参
照して説明する。

【００２９】（実施例１）図１は本発明を適用したＩＧ
ＢＴの第１の実施例を示す。図１において図２乃至７と
共通の構成要素には同一の符号を付してある。図１にお
いて１１０は断続エミッタ構造適用領域である。本実施
例の特徴は、エミッタパッド１０２周辺の電流導通領域
の一部分が断続エミッタ構造適用領域１１０になってい
ることである。

【００３０】以下、図８を参照して、本実施例にかかる
主要部の作用を具体的に説明する。図８（ａ）は本実施
例によるＩＧＢＴチップのラッチアップ耐量の分布を、
図８（ｂ）にオン電圧の分布を示す。図８（ａ）（ｂ）
には、従来構造のＩＧＢＴのオンの時のラッチアップ耐
量の分布も併せて示す。

【００３１】図８（ａ）に示す様に、本実施例の構造に
よれば、ラッチアップ耐量の低下が特に大きいエミッタ
パッド周辺部だけに断続エミッタ構造を適用するため、
エミッタパッドから離れたＡ近傍では、ラッチアップ耐
量は変化しない。しかしながら、ラッチアップ耐量が最
も低下するエミッタパッド周辺部では、断続エミッタ構
造によりラッチアップ耐量が向上しているために、ＩＧ
ＢＴチップ全体としてはラッチアップ耐量は増大する。
一方、図８（ｂ）に示す様に、オン電圧は、断続エミッ
タを適用したエミッタパッド近傍だけ増加するため、従
来の断続エミッタ構造に比べてオン電圧を低減できる。

【００３２】なお、本実施例においては、断続エミッタ
層６０１の間隔Ｌを次の値にすることが望ましい。すな
わち、断続エミッタ構造適用領域１１０内のラッチアッ
プ耐量の最小値と、電流導通領域１０４のラッチアップ
耐量の最小値とが、等しくなるＬである。

【００３３】これを図９を用いて詳細に説明する。図９
（ａ）（ｂ）は、断続エミッタ構造適用領域１１０の断
続エミッタ層６０１間隔Ｌを変えた時のＩＧＢＴチップ
内のラッチアップ耐量及びオン電圧の分布を示す。図９
において、（Ａ）はＬが小さい場合、（Ｃ）はＬが大き
い場合である。（Ｂ）は（Ａ）と（Ｃ）の間の値で、断
続エミッタ構造適用領域１１０のラッチアップ耐量の最
小値と、電流の導通領域１０４のラッチアップ耐量の最
小値とが等しくなるＬの場合である。（Ａ）から（Ｃ）
へとＬが大きくなるに連れて、断続エミッタ構造適用領
域１１０のラッチアップ耐量は大きくなっていく。これ
は、図６で示した断続エミッタ層６０１間の正孔のバイ
パス路が大きくなるためである。しかしながら、Ｌが大
きくなっても（Ｂ）と（Ｃ）とでは、ＩＧＢＴチップ全
体としてのラッチアップ耐量は変わらない。その理由
は、（Ｃ）の場合、ＩＧＢＴチップ全体としてのラッチ
アップ耐量が電流導通領域１０４で決まるためである。
ラッチアップが決まる箇所を図９（ａ）中に矢印で示
す。一方、オン電圧は（Ｃ）の場合の方が（Ｂ）の場合
よりも大きくなる。従って、Ｌを（Ｂ）より大きくする
ことは好ましくない。

【００３４】以上説明したように、ラッチアップ耐量を
効果的に改善し、且つオン電圧の上昇を最小限に抑制す
るためには、ラッチアップ耐量が（Ｂ）の実線で示した
分布とするのが、最も望ましい。このＬの具体的な数値
は、ＩＧＢＴ形成のプロセスに大きく依存するために、
一概に示すことは出来ないが、断続エミッタ層の幅を断
続エミッタ層の間隔Ｌの１／３以上にするのが望ましい
事が、実験的に確認されている。

【００３５】以上のように、本構造によれば、従来の断
続エミッタ構造と同等のラッチアップ耐量を維持しつ
つ、オン電圧を大幅に低減できる。

【００３６】（実施例２）図１２に本発明による第２の
実施例を示す。本実施例の特徴は、断続エミッタ層６０
１の間隔Ｌを、断続エミッタ構造適用領域１０７，１０
８，１０９でそれぞれＸ，Ｙ，Ｚとし、Ｘ＞Ｙ＞Ｚとな
るようにした点である。上述したように、Ｌが小さくな
るに従い、ラッチアップ耐量が小さくなり、Ｌ＝０で連
続エミッタ構造と見なすことが出来る。図１２では、エ
ミッタパッド１０２から断続エミッタ構造適用領域１０
７，１０８，１０９と離れるに従ってＬを小さくし、ラ
ッチアップ耐量の分布を段階的に変化させている。図１
３（ａ）（ｂ）に本実施例によるＩＧＢＴチップのラッ
チアップ耐量及びオン電圧の分布を示す。本構造を適用
することにより、図１３（ａ）に示すように、ラッチア
ップ耐量をチップ内でより均一化出来る。オン電圧は、
図１３（ｂ）に示すように、段階的に増大するため、実
施例２と比較してより抑制することが出来る。また、本
実施例では、断続エミッタ層間隔Ｌを３段階で変化さ
せ、１０７，１０８，１０９の３つの領域を形成した
が、このＬの分割を細かくし領域を増やすと、更に、オ
ン電圧の増加を抑制することが出来る。

【００３７】（実施例３）図１４に、本発明による第３
の実施例を示す。図１４において図１乃至１３と共通の
構成要素には同一の符号が付してある。また、図１４に
おいて１４０１は、深接合ベース層領域である。本実施
例の特徴は、深接合ベース層領域１４０１に配置された
ＩＧＢＴのベース層２０３を、深く形成した点である。
図１５に本実施例の断面構造を示す。図１乃至１４と共
通の構成要素には同一符号が付してある。図１５はエミ
ッタパッド１０２周辺部の断面構造である。図１５にお
いて、１５０１はエミッタパッド１０２周辺領域の深接
合ベース層である。これによれば、ラッチアップの原因
となるベース層２０３内の横方向抵抗Ｒｂが低減される
ことから、ラッチアップ耐量を増大させることが出来
る。その結果、図１６（ａ）（ｂ）に示すように、ラッ
チアップ耐量及びオン電圧のＩＧＢＴチップ内の分布は
実施例１と同様の分布となる。

【００３８】ベース層２０３の接合深さを部分的に深く
する方法としては、例えば、深接合ベース層領域１４０
１のベース層だけ、形成の際の濃度を増加させておく等
の方法があるが、もちろんこの方法に限定されるもので
はなく、深接合ベース層領域１４０１のベース層の拡散
深さを深く出来る方法であれば同様の効果を得られる。

【００３９】また、本実施例の深接合ベース層によるラ
ッチアップ耐量改善方法に、実施例１乃至２と同様の考
え方を当てはめることが出来る。すなわち、図９で説明
した考え方により、オン電圧とラッチアップ耐量の関係
を最適に出来るベース層深さを決定できる。また、実施
例２で説明した考え方により、深接合ベース層領域の深
さを段階的に変化させて、オン電圧の増大を最小限に抑
制できる。

【００４０】以上、本発明による実施例を１乃至３まで
説明したが、もちろん上記構成に限定されるものではな
く、チップ内の温度上昇の大きい領域の寄生抵抗を低減
出来る構造であれば同様の効果を得られることは、当業
者にとって明らかである。同様に本実施例では、コレク
タ層２０１とドリフト層２０２とが隣接して形成されて
いるいわゆるノンパンチスルー型ＩＧＢＴについて説明
したが、コレクタ層２０１とドリフト層２０２との間に
高不純物濃度のｎ型のバッファ層を有するいわゆるパン
チスルー型ＩＧＢＴに関しても同様の効果を得られる。

【００４１】また、上記実施例ではベース層２０３にｐ
型の不純物層を適用したいわゆるｎチャネルＩＧＢＴに
ついて説明したが、ｐチャネルＩＧＢＴについても同様
の効果を得ることが出来る。

【００４２】更に、本実施例ではゲート電極２１１が半
導体基体上に形成された構造のいわゆるプレーナー型Ｉ
ＧＢＴの例について説明したが、もちろんこれに限定さ
れる物ではなく、異なるゲート電極構造のＩＧＢＴ、例
えばトレンチＩＧＢＴなどに適用しても同様の効果を得
ることが出来る事は、当業者にとって明らかである。そ
して、これも当業者にとっては明らかなように、エミッ
タパッド１０２が複数個、ＩＧＢＴチップに形成されて
いる場合についても同様に本発明を各々のパッドごとに
実施できる。

【００４３】なお、本発明を適用したＩＧＢＴの応用例
としては、インバータが考えられる。

【００４４】（実施例４）図１１に本発明による第５の
実施例を示す。図１１において、１７０１，1702は直流
電源に接続された直流端子対、１７０３〜１７０８はＩ
ＧＢＴ，１７１０〜１７１５は帰還ダイオード、１７２
０〜１７２１は負荷に接続された交流端子である。本実
施例によれば、ＩＧＢＴのラッチアップ耐量が増大する
ため、保護回路の簡素化を図れる。従来の素子の場合は
ラッチアップ耐量が小さいために、過大電流が流れると
すぐに破壊してしまうという問題があり、保護回路もこ
れに適合するように高速且つ高精度な物が要求された。
本発明のＩＧＢＴによれば、ラッチアップ耐量が大きく
破壊しにくい為にこれら高速且つ高精度な保護回路は必
要なく、この点でコスト低減が図れる。

【００４５】この他にも、本発明を適用したＩＧＢＴの
応用例としては、自動車用イグナイタなども考えられ
る。

【００４６】自動車用イグナイタに適用した場合には、
高電圧が印加された状態での通電電流を増大できるの
で、点火プラグ点火時のエネルギーを大きくでき、大き
なパワーの安定したイグニッションシステムを実現でき
る。

【００４７】

【発明の効果】以上説明したように、本発明によれば、
電流集中による温度上昇の大きな部分、例えば、エミッ
タパッド周辺のラッチアップ耐量を増大させることによ
り、オン電圧の増大を最小限に抑制しつつ、チップ全体
のラッチアップ耐量を増大させることができる。これに
より、低オン電圧で破壊に強いＩＧＢＴを実現できる。

【図面の簡単な説明】

【図１】本発明半導体装置の第１実施例を示す平面図で
ある。

【図２】ＩＧＢＴ構造を示す断面図である。

【図３】ＩＧＢＴの等価回路を示す回路図である。

【図４】従来のＩＧＢＴを示す平面図及び、その温度分
布図である。

【図５】従来のＩＧＢＴのラッチアップ耐量の分布図で
ある。

【図６】従来の断続エミッタ構造を示す斜視断面図であ
る。

【図７】従来の断続エミッタ構造のＩＧＢＴのラッチア
ップ耐量の分布図である。

【図８】本発明によるＩＧＢＴのラッチアップ耐量及び
オン電圧の分布図である。

【図９】本発明によるＩＧＢＴの第１の実施例のラッチ
アップ耐量及びオン電圧の分布図である。

【図１０】本発明によるＩＧＢＴの第２の実施例の平面
図である。

【図１１】本発明を適用したインバータの回路構成図で
ある。

【図１２】本発明によるＩＧＢＴの第３の実施例の平面
図である。

【図１３】本発明によるＩＧＢＴの第３の実施例のラッ
チアップ耐量及びオン電圧の分布図である。

【図１４】本発明によるＩＧＢＴの第５の実施例の平面
図である。

【図１５】本発明によるＩＧＢＴの第５の実施例の断面
構造図である。

【図１６】本発明によるＩＧＢＴの第５の実施例のラッ
チアップ耐量及びオン電圧の分布図である。

【符号の説明】

１０１…ゲートパッド、１０２…エミッタパッド、１０
３…耐圧保持領域、１０４…電流導通領域、１０６，１
１０…断続エミッタ構造適用領域、１０７…断続エミッ
タ構造適用領域（Ｌ＝大）、１０８…断続エミッタ構造
適用領域（Ｌ＝中）、断続エミッタ構造適用領域（Ｌ＝
小）、２０１…コレクタ層、２０２…ドリフト層、２０
３…ベース層、２０４…エミッタ層、２０５…ゲート絶
縁膜、２１０…ゲート電極、２１１…エミッタ電極、２
１２…コレクタ電極、３０１…MOSFET、３０２…ｐｎｐ
トランジスタ、３０３…ｎｐｎトランジスタ、３０４…
横方向抵抗、６０１…断続エミッタ層、１４０１…深接
合ベース層領域、1501…深接合ベース層、１７０１，１
７０２…直流電源に接続された直流端子対、1703〜１７
０８…ＩＧＢＴ、１７１０〜１７１５…帰還ダイオー
ド、1720〜1721…負荷に接続された交流端子。

Claims

【特許請求の範囲】

【請求項１】少なくとも一対の主表面と、前記一対の主
表面の第１の主表面に隣接する第１の導電型の第１の
層、第１の層に隣接する第２の導電型の第２の層、第２
の層と他方の主表面とに隣接する第２の層より低不純物
濃度の第２の導電型の第３の層と、第２の主表面に隣接して第３の層内に選択的に形成され
た第１の導電型の第４の層、第２の主表面に隣接して第
４の層内に選択的に形成された第２の導電型の第５の層
と、第１の主表面に形成された第１の電極、第２の主表面の
第３の層と第５の層とに隣接した領域の第４の層の露出
部分に絶縁膜を介して形成された第２の電極、第２の主
表面の第４の層と第５の層とに接触して形成された第３
の電極とからなる単位絶縁ゲート半導体素子が繰り返し
配置形成された素子領域と、半導体基体外部に設けられた制御回路からの配線と、前
記第２の電極とが接続される第１の端子と、半導体基体外部に設けられた電源回路からの配線と、前
記第３の電極とが接続される第２の端子とを有する半導
体素子において、第１の端子に近接して形成された前記単位絶縁ゲート半
導体素子の第５の層が前記第４の層に沿って連続して形
成され、第２の端子に近接して形成された前記単位絶縁ゲート半
導体素子の第５の層が前記第４の層に沿って、断続的に
形成されていることを特徴とする半導体装置。
【請求項２】請求項１において、前記絶縁ゲート半導体
素子は、ＩＧＢＴ（Insulated Gate Bipolar Transi
stor ）であることを特徴とする半導体装置。
【請求項３】請求項１において、断続して形成された第
５の層の間隔が、第２の端子から離れるに従い、小さく
なることを特徴とする半導体装置。
【請求項４】請求項１において、第１の端子に近接して
形成された第４の層の第２の主表面からの深さより、第
２の端子に近接して形成された第４の層の第２の主表面
からの深さが深いことを特徴とする半導体装置。
【請求項５】一対の直流端子と、交流出力の相数と同数の交流端子と、一対の直流端子間に接続され、それぞれスイッチング素
子と逆極性のダイオードの並列回路を２個直列接続した
構成からなり、並列回路の相互接続点が異なる交流端子
に接続された交流出力の相数と同数のインバータ単位と
を具備する電力変換装置において、スイッチング素子が請求項１乃至４の半導体装置である
ことを特徴とする電力変換装置。