JPH1093097A - 高耐圧半導体装置及びプラズマディスプレイパネル - Google Patents

Abstract

(57)【要約】 【課題】 高い耐圧の設定や多数の高耐圧半導体素子を
集積化した場合でも、チップ面積の増大を抑えることが
できる誘電体分離型半導体装置を提供する。 【解決手段】 電極１６（Ｋ）が電気的に接続された活
性層１２の第１導電型拡散領域１３は、活性層の他方の
電極７（Ａ）が電気的に接続された第２導電型拡散領域
１４と対向する第１の部分と、トレンチ２０に形成され
た素子分離領域と対向する第２の部分とからなり、この
素子分離領域に囲まれた素子領域は、前記第１の部分と
前記電極１６が電気的に接続された第２導電型拡散領域
１４との間の第１の領域（Ａ１）と、前記第２の部分と
素子分離領域２０との間の第２の領域（Ａ２）とから構
成されている。そして、トレンチを挟んで対向するトレ
ンチ内の素子領域の電極１６と接続する第２導電型拡散
領域の電位とトレンチ外の外部領域（Ｂ）の電位とを同
じか、もしくは同程度にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、活性層のトレンチ
溝に素子分離領域を形成した誘電体分離型の高耐圧半導
体装置に関するものである。

【０００２】

【従来の技術】半導体装置内に形成されたＰＮ接合に逆
バイアスを印加した場合、降伏電圧までどのように印加
電圧を分担するかは、不純物拡散領域の形状や不純物濃
度などによって決められる。主として降伏電圧を決定す
るのは、低不純物濃度側の空乏層の形状である。半導体
から形成される実際のＩＣやＬＳＩなどの半導体装置に
は、理想的な一様なＰＮ接合は殆ど認められず、どこか
で終端が形成される。一様でないＰＮ接合を有する半導
体装置は、理想的な一様なＰＮ接合を有する半導体装置
より耐圧が下がるのが一般的である。不純物拡散領域
（以下、拡散領域という）のパターン形状は、耐圧と密
接な関係にある。そのため、従来は耐圧低下の原因にな
る拡散領域のコーナー部に丸みをつけるなどの工夫を凝
らしていた。しかし、拡散領域のパターン形状をコーナ
ー部分で補正しても、半導体基板内部には一様でないＰ
Ｎ接合を有する半導体装置では依然としてＰＮ接合に曲
りが存在している。この半導体基板内部の曲りに対して
は、基板構造や拡散領域構造を変えることによって対処
している。

【０００３】図１４は、薄型の活性層を備えたＳＯＩ(S
emiconductor On Insulator)を用いた場合の耐圧構造を
示している。例は、ダイオード構造である。この半導体
基板は、台基板上に底面絶縁膜６９を介して形成された
薄い厚さ数μｍの活性層６８を素子領域として用いるこ
とに特徴が有る。この活性層６８内に、カソード領域と
なるＮ型拡散領域６７及びアノード領域となるＰ型拡散
領域７０を形成し、カソード領域６７には、その表面に
カソード電極６４を形成する。アノード領域７０には、
その表面にアノード電極６５を形成する。この様に構成
された半導体装置において、電極６４、６５間に図に示
すように逆バイアス７２を印加する。活性層６８がカソ
ード領域６７と同じＮ型であると、空乏層７１は、アノ
ード領域側から伸びてくる。活性層６８の厚さが空乏層
７１の伸びる厚さよりも薄くなると、空乏層７１は、直
ぐに活性層６８下端に到達し、後は、アノード直下では
空乏層及び絶縁膜で電位分配し、横方向には従来通り空
乏層のみで耐圧を支える。そして横方向に伸びていく空
乏層内で臨界電場に達するか、あるいはアノード直下の
空乏層内で臨界電場に達したときに降伏が生ずる。アノ
ード直下の耐圧は、絶縁層を厚くすることで耐圧を上げ
ることができる。

【０００４】そのため、活性層６８を薄くするほど横方
向に伸びる空乏層７１の曲率は小さくなり、理想的な平
面接合に近くなる。そのため、空乏層の曲りによる耐圧
の低下は、基板内部の拡散領域の形状には実質的な関係
はなく、基板上面から見たみた拡散領域のパターン形状
にのみ依存するようになる。また、拡散領域構造を改善
する上の対策としては、例えば、基板内部をＲＥＳＵＲ
Ｆ(Reduced Surface Field) 構造化する例がある。この
構造は、基板表面付近での空乏層の曲りを緩和するため
に低不純物濃度の拡散領域を配置するものである。図１
５にこの構造をもった半導体装置の例を示す。Ｐ型半導
体基板７９の表面領域にアノード領域であるＰ型拡散領
域７８、カソード領域であるＮ型拡散領域７７及びカソ
ード領域７７とアノード領域７８の間に低不純物濃度の
Ｎ型ＲＥＳＵＲＦ領域７５を形成する。半導体基板７９
表面には、絶縁膜７６を形成し、これを開口して、カソ
ード領域７７及びアノード領域７８に接触するカソード
電極７３及びアノード電極７４を各領域の上に形成す
る。この電極７３、７４間に逆バイアス８２を印加する
と半導体基板表面に配置した低濃度のＲＥＳＵＲＦ領域
７５は、直ぐに空乏化し、この領域７５とアノード領域
７８の境界付近での曲率が緩和され素子耐圧が上がる。
したがって、空乏層の曲りによる耐圧低下は、この場合
も半導体基板上面から見た拡散領域のパターン形状に依
存する。

【０００５】そこで従来の半導体装置の上面からみた拡
散領域パターンについて以下に説明する。図１６は、従
来の誘電体分離型の高耐圧半導体装置（ＭＯＳＦＥＴ）
の平面図、図１７は、図１６のＡ−Ａ′線に沿う部分の
断面図である。ＳＯＩ基板の台基板にはＮ型又はＰ型シ
リコン半導体基板１０を用いる。半導体基板１０の上に
は厚さ３μｍ程度の底面絶縁膜１１が形成され、その上
に素子が形成される厚さ約１５μｍ程度の半導体単結晶
からなり、抵抗率が６〜１０Ωｃｍ程度の活性層１２が
形成されている。活性層１２は、低不純物濃度であり、
Ｎ⁻領域になっている。この活性層１２には中心部分に
ドレイン領域である円形のＮ^＋拡散領域１が形成され、
その周辺部分に同心円状にベース領域であるドーナツ状
のＰ型拡散領域２が形成されている。Ｐ型拡散領域２の
中にはソース領域であるＮ^＋拡散領域３が形成されてい
る。このＮ⁻領域とソース領域３とを跨ぐようにベース
領域３上にはゲート絶縁膜（図示せず）を介してポリシ
リコンなどのゲート電極（Ｇ）４が形成されている。ま
た拡散領域１上にはドレイン電極（Ｄ）５、拡散領域３
とベース領域２との上にソース電極（Ｓ）６がそれぞれ
形成されている。このＭＯＳＦＥＴの素子耐圧は、上述
した理由から拡散領域１と拡散領域２との間の距離で決
まり、例えば、６００Ｖが必要ならその距離は約６０μ
ｍになる。そして、素子本体は１２０μｍに加えアノー
ド・カソード拡散領域の幅を加えた直径の円形状にな
る。

【０００６】

【発明が解決しようとする課題】この様に高耐圧半導体
装置は、従来耐圧を高める工夫をしながら開発が進めら
れてきた。従来のＳＯＩ基板を使用した誘電体分離半導
体装置では、約１００Ｖ以上の高耐圧を得るために、縦
方向はドリフト領域の空乏化（ＲＥＳＵＲＦの効果）と
台基板との間の絶縁膜の双方に電位を分布させ、横方向
はＲＥＳＵＲＦの効果のみによって電位を分布させてい
た。横方向は、耐圧がかかる２つの主電極が向かい合う
形で配置されている。したがって、最も効果的な素子の
パターンは、一方の電極を他方の電極が取り囲む形状に
なっていた。すなわち、ＳＯＩ基板を用いた誘電体分離
型半導体装置や横型半導体装置においては比較的高い耐
圧（約１００Ｖ以上）を必要とする場合、一方の電極を
他方の電極が取り囲む形状にし、両電極間にかかる電位
分布に偏りがないようにすることでより高い耐圧を得て
いた。通常は、円形の電極の外側に環状の電極が配置さ
れるような構造になっている。また、比較的電流容量が
必要になる場合は、両電極の対向沿面距離が大きくなる
ように棒状の形態を取るが、この場合も矩形の部分は設
けず滑らかな曲線で向かい合うように形成している。

【０００７】一方の電極を他方の電極が取り囲む構造に
なっているため、電流容量が小さい場合でも素子面積は
大きく、素子を小形化する上で問題となっていた。ま
た、横型の半導体素子では耐圧構造を基板面に平行に設
定するために耐圧が高くなればなるほど素子面積が増大
した。これらの構造の半導体装置では、必要とする電流
容量以上に素子の面積を大きくしなければならず、とく
に多数の高耐圧半導体素子を集積化しようとする場合に
は面積の増加が顕著になり、コストの増加を招くという
問題があった。本発明は、このような事情によりなされ
たものであり、高い耐圧の設定や多数の高耐圧半導体素
子を集積化した場合でも、チップ面積の増大を抑えるこ
とができる誘電体分離型半導体装置を提供する。

【０００８】

【課題を解決するための手段】本発明の半導体装置は、
従来のように耐圧のかかる１対の電極の内、一方が他方
を取り囲む構造、すなわち、他方の電極が電気的に接続
された第１導電型の活性層の第１導電型拡散領域をこの
活性層の一方の電極が電気的に接続された第２導電型拡
散領域が取り囲んでおらず、他方の電極が電気的に接続
された前記活性層の第１導電型拡散領域は、前記活性層
の一方の電極が電気的に接続された第２導電型拡散領域
と対向する第１の部分と、トレンチ溝に形成された素子
分離領域と対向する第２の部分とからなり、この素子分
離領域に囲まれた素子領域は、前記第１の部分と前記一
方の電極が電気的に接続された第２導電型拡散領域との
間の第１の領域と、前記第２の部分と素子分離領域との
間の第２の領域とから構成されている。そして、トレン
チ溝を挟んで対向するトレンチ溝内の素子領域の前記一
方の電極と接続する第２導電型拡散領域の電位とトレン
チ溝外の外部領域の電位とを同じか、もしくは同程度に
することに特徴がある。

【０００９】トレンチ溝に形成された素子分離領域に対
向する第１導電型拡散領域からその素子分離領域までの
部分の電位は、トレンチ溝を挟んで対向する素子領域の
前記一方の電極と接続する第２導電型拡散領域の電位と
外部領域の電位とを同じにすることによりその部分又は
その部分とトレンチ溝の側壁絶縁膜とで分配される。そ
の結果一方の電極を他方が取り囲む従来形状の半導体装
置と比較してより少ない面積で半導体素子を構成するこ
とができる。この本発明の高耐圧半導体装置は、プラズ
マディスプレイパネルのドライバに適用することができ
る。

【００１０】

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１及び図２を参照して第１
の実施例を説明する。この半導体装置は、ダイオードが
形成されたＳＯＩ基板を半導体基板としている。図１
は、このダイオードの平面図、図２は、図１のＡ−Ａ′
線に沿う部分の断面図である。ＳＯＩ基板の台基板に
は、Ｎ型又はＰ型シリコン半導体基板１０を用いる。厚
さが、例えば、６２５μｍの半導体基板１０の上には厚
さ３μｍ程度の底面絶縁膜１１が形成され、その上に素
子が形成される厚さ約１５μｍ程度のエピタキシャル成
長法などにより形成された半導体単結晶からなり、抵抗
率が６〜１０Ωｃｍ程度の活性層１２が形成されてい
る。活性層１２は、低不純物濃度であり、Ｎ⁻領域にな
っている。この活性層１２には円形のＮ^＋拡散領域１３
及び方形のＰ型拡散領域１４が形成されている。活性層
１２は、表面絶縁膜（図示せず）によって被覆されてお
り、この表面絶縁膜は、各拡散領域１３、１４の上に開
口部が形成されていて、この開口部を介して拡散領域１
３上にカソード電極（第２の電極）１６、拡散領域１４
上にアノード電極（第１の電極）１７がそれぞれ形成さ
れている。

【００１１】カソード領域となるＮ^＋拡散領域１３及び
アノード領域となるＰ型拡散領域１４は、トレンチ溝２
０に形成された素子分離領域に囲まれた素子領域（Ａ）
に形成される。トレンチ溝２０は、活性層１２の所定の
位置に形成されている。トレンチ溝で囲まれた領域の外
側は外部領域（Ｂ）という。外部領域（Ｂ）にはＮ^＋拡
散領域１５が形成されている。この領域の電極（第３の
電極）１８は、拡散領域１５上に形成されている。トレ
ンチ溝２０は、活性層１２表面から底面絶縁膜１１まで
形成されており、側壁表面は、例えば、シリコン酸化膜
などの絶縁膜２１で被覆されており、内部には、ポリシ
リコンが充填されている。トレンチ溝２０の側壁絶縁膜
２１の厚みは、少なくとも０．０５μｍは必要であり熱
酸化では１μｍ程度まで厚くすることができる。ＣＶＤ
(Chemical Vapour Deposition)法による酸化膜では、１
０μｍ程度まで厚くすることができる。トレンチ溝径
は、０．５μｍ〜５μｍ程度にするのが適当でである。

【００１２】トレンチ溝２０で囲まれた素子領域（Ａ）
は、カソード電極（第２の電極）１６がＰ型拡散領域１
４と対向する第１の領域Ａ１とカソード電極１６がトレ
ンチ溝２０に形成された素子分離領域と対向する第２の
領域Ａ２とから構成されている。このカソード電極１６
に最大電圧を逆バイアスしたときの耐圧は、第１の領域
Ａ１が活性層１２の厚さと底面絶縁膜１１の厚さとに依
存し、第２の領域Ａ２がカソード電極／素子分離領域間
の距離とこの素子分離領域に形成された側壁絶縁膜の厚
さとに依存するようにＰ型拡散領域１４と外部領域
（Ｂ）の電位を同電位にするか、もしくは互いに近い電
位にすることが必要である。この実施例では台基板１０
及び活性層１２の外部領域（Ｂ）は、いずれもＧＮＤに
接続されている。この実施例において、カソード電極１
６が形成されたＮ^＋拡散領域（コンタクト領域）１３と
Ｐ型拡散領域１４間の距離ａは、例えば、６０μｍであ
る。耐圧は、１μｍにつき１０Ｖであるとするとこのダ
イオードは、６００Ｖの耐圧があることになる。一方、
縦方向の耐圧について、活性層１２の厚さｂが約１５μ
ｍであるので、その部分の耐圧は１５０Ｖである。

【００１３】また、底面絶縁膜１１の厚さｃは約３μｍ
であり、１μｍについて１５０Ｖの耐圧があるので、こ
の底面絶縁膜１１の耐圧は、４５０Ｖになる。したがっ
て、縦方向の耐圧は、６００Ｖになる。カソード電極１
６が形成されたコンタクト領域１３がＰ型拡散領域１４
と対向する第１の領域Ａ１では、この縦方向の耐圧が素
子耐圧になっている。これに対し、コンタクト領域１３
がトレンチ溝２０に形成された素子分離領域と対向する
第２の領域Ａ２においては、コンタクト領域１３とトレ
ンチ溝側壁の絶縁膜２１までの距離ｄは、位置によって
変化するが、最大（ｄmax)でもコンタクト領域１３とＰ
型拡散領域１４間の距離ａと等しいかそれより小さくす
るのが良いが（ｄmax ≦ａ）、この領域１３と側壁絶縁
膜２１との間の距離ｄがこの領域１３、１４間の距離ａ
より大きい場合（ｄ＞ａ）には、その距離ａを素子耐圧
より大きくすることが必要である。したがって、その部
分の耐圧は、素子耐圧（６００Ｖ）より小さくなるの
で、不足分は、素子分離領域で補うことになる。例え
ば、不足分を６００Ｖの８０％とすると、側壁絶縁膜２
１の膜厚を２×１．５μｍとし、充填されたポリシリコ
ン２２の厚さを３μｍ（トレンチ溝径は６μｍとなる）
にすれば、素子分離領域は、素子耐圧の８０％まで負担
することができる。

【００１４】従来のＳＯＩ基板を使用した誘電体分離型
の高耐圧半導体装置（ダイオード）では、約１００Ｖ以
上の高耐圧を得るために、縦方向は、ドリフト領域の空
乏化（ＲＥＳＵＲＦの効果）と台基板との間の絶縁膜の
双方に電位を分布させ、横方向はＲＥＳＵＲＦの効果の
みによって電位を分布させていた。横方向は、耐圧がか
かる２つの主電極が向かい合う形で配置されている（つ
まり、主電極の１つが形成されたコンタクト領域と他の
主電極が形成された拡散領域とが活性層の表面領域で対
向配置されている）。したがって、最も効果的な素子の
パターンは、一方の電極を他方の電極が取り囲む形状に
なっていた。そのため、素子領域の大きさは、少なくと
も耐圧に相当するコンタクト領域と拡散領域との距離の
２倍の大きさになってしまいチップサイズを小さくする
ことには限界があったが、本発明は、横方向には耐圧に
相当する距離が在れば良いのでチップサイズを前記従来
のおよそ半分にすることができる。コンタクト領域と素
子分離領域とが対向する領域は、縦方向の素子構造（活
性層／底面絶縁膜／台基板の半導体層）と同様に活性層
／素子分離構造の側壁絶縁膜／活性層の外部領域の半導
体層という構造にして基板厚さとほぼ同じ寸法まで縮小
される。

【００１５】次に、第１の実施例の半導体装置の製造方
法を説明する。まず、このＳＯＩ基板を形成する。例え
ば、シリコン半導体基板１０と活性層１２に対応する不
純物濃度の低い高抵抗Ｎ⁻シリコン半導体基板とを直接
接着技術を用いて張合わせる。２枚の半導体基板を鏡面
研磨しておき、その研磨面同士を清浄な雰囲気中で密着
させ、例えば、約１０００℃、約９０分間酸素雰囲気中
で熱処理することにより一体化する。この時、少なくと
も一方の半導体基板の接着面に予め熱酸化などにより形
成したシリコン酸化膜からなる厚さ約３μｍ程度の底面
絶縁膜１１を形成しておくことにより、半導体基板１０
と電気的に分離された低不純物濃度のＮ⁻シリコン半導
体層からなる活性層１２が得られる。この活性層１２に
素子分離領域を形成する。活性層１２表面には熱酸化法
などによりシリコン酸化膜などの絶縁膜（図示せず）が
形成されている。まず、ＰＥＰ(Photo Engrave Proces
s)により表面に形成したフォトレジスト（図示せず）を
パターニングしてこの絶縁膜を部分的に除去し、これを
マスクとしてＲＩＥ(Reactive Ion Etching)により底面
絶縁膜１１に達するトレンチ溝２０を形成する。ついで
マスクとして用いた絶縁膜をエッチング除去する。

【００１６】次に、約１０５０℃の酸化雰囲気中で２０
０分程度熱処理を行ってトレンチ溝２０の内部表面に
１．５μｍ厚程度のシリコン酸化物からなる側壁絶縁膜
２１を形成する。このとき熱処理による絶縁膜は、活性
層表面にも形成されるがその図示は省略する。ついで減
圧ＣＶＤによりトレンチ溝２０内及び活性層１２表面に
ポリシリコン膜を堆積させる。トレンチ溝２０内部はほ
ぼ完全にポリシリコン２２によって充填される。その後
トレンチ溝２０内部のポリシリコン２２を残すようにＣ
ＤＥ(Chemical Dry Etching)法などによりこれをエッチ
バックしてポリシリコン２２のみをトレンチ溝２０に残
すようにする。つぎにトレンチ溝２０に囲まれた素子領
域（Ａ）にＮ^＋拡散領域（コンタクト領域）１３及びＰ
型拡散領域１４を、外部領域（Ｂ）にＮ^＋拡散領域（コ
ンタクト領域）１５を、例えば、イオン注入により形成
する。次に、活性層１２の表面に、熱酸化法などにより
表面絶縁膜となるシリコン酸化膜を形成する。ついで、
エッチングにより表面絶縁膜を選択的に開口部を形成し
て拡散領域１３、１４を部分的に露出し、拡散領域１３
の上にカソード電極（Ｋ）１６及び拡散領域１４の上に
アノード電極（Ａ）１７を形成する。拡散領域１５の上
には引き出し電極（Ｆ）１８を形成する。外部領域
（Ｂ）は、台基板１０と同様にＧＮＤにするのでカソー
ド電極（Ｋ）１６と同じ金属膜を用いて配線を共通にし
ても良い。

【００１７】次に、図３を参照して第２の実施例を説明
する。この高耐圧半導体装置は、図１と同様にダイオー
ドが形成されたＳＯＩ基板を半導体基板としている。Ｓ
ＯＩ基板の構造は、図１及び図２と同じである。図３
は、このＭＯＳＦＥＴの平面図である。この平面図の電
極の図示は省略する。この活性層１２には円形のＮ^＋拡
散領域１３及び略方形のＰ型拡散領域１４が形成されて
いる。活性層１２は、表面絶縁膜（図示せず）によって
被覆されており、この表面絶縁膜は、各拡散領域１３、
１４の上に開口部が形成されていて、この開口部を介し
て拡散領域１３上にカソード電極１６、拡散領域１４上
にアノード電極１７がそれぞれ形成されている。カソー
ド領域となるＮ^＋拡散領域１３及びアノード領域となる
Ｐ型拡散領域１４は、素子領域（Ａ）に形成される。ト
レンチ溝で囲まれた領域の外は外部領域（Ｂ）となって
いる。外部領域（Ｂ）にはコンタクト領域１５が形成さ
れ、この上に電極１８が形成されている。この実施例
は、アノード電極が形成されたＰ型拡散領域１４の形状
が第１の実施例のものと異なる。カソード電極のコンタ
クト領域１３がＰ型拡散領域１４と対向する素子領域の
第１の領域Ａ１では、Ｐ型拡散領域１４のコンタクト領
域１３と対向する辺は直線構造であったが、ここでは曲
率Ｒがついている。その結果コンタクト領域／Ｐ型拡散
領域間の距離ａはどこでも一定なので、この部分に掛か
る電圧は常に一定になっている。従来の直線構造では前
記距離ａが辺の位置によって異なり電圧は一定にはなら
ない。この実施例では、前の実施例に加えてこの様な効
果が認められる。

【００１８】次に、図４及び図５を参照して第３の実施
例を説明する。この高耐圧半導体装置は、パワーＭＯＳ
ＦＥＴが形成されたＳＯＩ基板を半導体基板としてい
る。ＳＯＩ基板の構造は、図１及び図２と同じである。
図４は、ＭＯＳＦＥＴの平面図、図５は、図４のＡ−
Ａ′線に沿う部分の断面図（電極の表示は省略する）で
ある。この半導体装置は、ＭＯＳＦＥＴが形成されたＳ
ＯＩ基板を半導体基板としている。ＳＯＩ基板の台基板
には、Ｎ型又はＰ型シリコン半導体基板１０を用いる。
厚さが、例えば、６２５μｍの半導体基板１０の上には
厚さ３μｍ程度の底面絶縁膜１１が形成され、その上に
半導体素子が形成される厚さ約１５μｍ程度の半導体単
結晶からなる抵抗率が６〜１０Ωｃｍ程度の活性層１２
が形成されている。活性層１２は、低不純物濃度のＮ⁻
領域になっている。この活性層１２の表面領域には円形
のＮ^＋拡散領域（ドレイン領域）１９及び方形のＰ型拡
散領域（ベース領域）２３が形成されている。Ｐ型拡散
領域２３内にはＮ^＋拡散領域（ソース領域）２４が形成
されている。このＮ⁻領域とソース領域２４とを跨ぐよ
うにベース領域２３上にはゲート絶縁膜（図示せず）を
介してポリシリコンなどのゲート電極（Ｇ）２７が形成
されている。

【００１９】また、拡散領域１９上にはドレイン電極
（第２の電極）（Ｄ）２６、拡散領域２４とベース領域
２３との上にソース電極（第１の電極）（Ｓ）２５がそ
れぞれ形成されている。Ｎ^＋拡散領域１９及びＰ型拡散
領域２３は、トレンチ溝２０に形成された素子分離領域
に囲まれた素子領域（Ａ）に形成される。トレンチ溝２
０は、活性層１２の所定の位置に形成され、トレンチ溝
で囲まれた領域の外は外部領域（Ｂ）となっている。外
部領域（Ｂ）にはＮ^＋拡散領域１５が形成されている。
この領域の電極（Ｆ）１８は、拡散領域１５上に形成さ
れている。トレンチ溝２０は、活性層１２表面から底面
絶縁膜１１まで形成されており、側壁表面は、例えば、
シリコン酸化膜などの絶縁膜２１で被覆されており、内
部には、ポリシリコンが充填されている。トレンチ溝２
０の側壁絶縁膜２１の厚みは、少なくとも０．０５μｍ
は必要であり、熱酸化では１μｍ程度まで厚くすること
ができる。ＣＶＤによる酸化膜では、１０μｍ程度まで
厚くすることができる。トレンチ溝径は、０．５μｍ〜
５μｍ程度にするのが適当である。

【００２０】トレンチ溝２０で囲まれた素子領域（Ａ）
は、ドレイン電極（第２の電極）２６がＰ型拡散領域２
３と対向する第１の領域Ａ１とドレイン電極２６がトレ
ンチ溝２０に形成された素子分離領域と対向する第２の
領域Ａ２とから構成されている。ドレイン電極２６に最
大電圧を逆バイアスしたときの耐圧は、第１の領域Ａ１
が活性層１２の厚さと底面絶縁膜１１の厚さとに依存
し、第２の領域Ａ２がドレイン電極／素子分離領域間の
距離とこの素子分離領域に形成された側壁絶縁膜の厚さ
とに依存するようにＰ型拡散領域２３と外部領域（Ｂ）
の電位を同電位にするか、又は互いに近い電位にするこ
とが必要である。この実施例では台基板１０及び活性層
１２の外部領域（Ｂ）はいずれもＧＮＤに接続されてい
る。

【００２１】次に、図６及び図７を参照して第３の実施
例を説明する。この高耐圧半導体装置は、パワーバイポ
ーラトランジスタが形成されたＳＯＩ基板を半導体基板
としている。ＳＯＩ基板の構造は、図１及び図２と同じ
である。図６は、バイポーラトランジスタの平面図、図
７は、図６のＡ−Ａ′線に沿う部分の断面図（電極の表
示は省略する）である。この半導体装置は、バイポーラ
トランジスタが形成されたＳＯＩ基板を半導体基板とし
ている。ＳＯＩ基板の台基板には、Ｎ型又はＰ型シリコ
ン半導体基板１０を用いる厚さが、例えば、６２５μｍ
の半導体基板１０の上には厚さ３μｍ程度の底面絶縁膜
１１が形成され、その上に半導体素子が形成される厚さ
約１５μｍ程度の半導体単結晶からなり、抵抗率が６〜
１０Ωｃｍ程度のＮ⁻活性層１２が形成されている。こ
の活性層１２の表面領域には円形のＮ^＋拡散領域（コレ
クタ領域）２８及び楕円形のＰ型拡散領域（ベース領
域）２９が形成されている。Ｐ型拡散領域２９内にはＮ
型拡散領域（エミッタ領域）３０が形成されている。ベ
ース領域２９上にはベース電極（第１の電極）（Ｂ）３
１が形成され、エミッタ領域３０上にはエミッタ電極
（Ｅ）３２が形成されている。また、拡散領域２８上に
はコレクタ電極（第２の電極）（Ｃ）３３、拡散領域１
５の上にはその電極（Ｆ）１８がそれぞれ形成されてい
る。

【００２２】Ｎ^＋拡散領域２８及びＰ型拡散領域２９
は、トレンチ溝２０に形成された素子分離領域に囲まれ
た素子領域（Ａ）に形成される。トレンチ溝２０は、活
性層１２の所定の位置に形成され、トレンチ溝で囲まれ
た領域の外は外部領域（Ｂ）となっている。外部領域
（Ｂ）にはＮ^＋拡散領域１５が形成されている。トレン
チ溝２０は、活性層１２表面から底面絶縁膜１１まで形
成されており、側壁表面は、例えば、シリコン酸化膜な
どの絶縁膜２１で被覆されており、内部には、ポリシリ
コンが充填されている。トレンチ溝２０の側壁絶縁膜２
１の厚みは、少なくとも０．０５μｍは必要であり、熱
酸化では１μｍ程度まで厚くすることができる。ＣＶＤ
法による酸化膜では、１０μｍ程度まで厚くすることが
できる。トレンチ溝径は、０．５μｍ〜５μｍ程度にす
るのが適当である。トレンチ溝２０で囲まれた素子領域
（Ａ）は、コレクタ領域２８がＰ型拡散領域２９と対向
する第１の領域Ａ１とコレクタ領域２８がトレンチ溝２
０に形成された素子分離領域と対向する第２の領域Ａ２
とから構成されている。コレクタ電極３３に最大電圧を
逆バイアスしたときの耐圧は、第１の領域Ａ１が活性層
１２の厚さと底面絶縁膜１１の厚さとに依存し、第２の
領域Ａ２がコレクタ電極／素子分離領域間の距離とこの
素子分離領域に形成された側壁絶縁膜の厚さとに依存す
るようにＰ型拡散領域２９と外部領域（Ｂ）の電位を同
電位にするか、もしくは互いに近い電位にすることが必
要である。この実施例では、台基板１０及び活性層１２
の外部領域（Ｂ）は、いずれもＧＮＤに接続されてい
る。

【００２３】次に、図８及び図９を参照して第４の実施
例を説明する。この実施例は、半導体チップに複数の高
耐圧半導体素子を載置した場合である。例えば、ＰＤＰ
(Plasma Disply Panel) ドライバは、図８に示すよう
に、入力端子ＩＮを駆動回路ＤＶを介してゲートに接続
し、ドレインを抵抗Ｒを介して最大６００Ｖの電源に接
続し、ソースをＧＮＤに接続したＭＯＳＦＥＴ（Ｔ１、
Ｔ２、Ｔ３・・・）を複数個半導体チップに形成する。
本発明の半導体素子は、素子耐圧が６００Ｖの場合、ド
レイン領域１９とベース領域２３との間の距離ａが素子
耐圧に相当する６０μｍ程度で良く、ドレイン領域１９
とトレンチ溝２０が対向する領域は、ドレイン領域／ト
レンチ溝間の距離は、活性層厚さの２０〜１５０％程度
の大きさで良いので、従来の半導体素子のように６０μ
ｍを半径とする円の大きさよりは格段に小さくなってい
る。

【００２４】次に、図１０及び図１１を参照して第５の
実施例を説明する。この実施例では、チップに搭載して
複数の半導体素子の接続する方法を説明する。例えば、
ＣＭＯＳインバータは、ＮＭＯＳＦＥＴとＰＭＯＳＦＥ
Ｔのドレイン同士を接続する。従来は、図１６に示すよ
うな円形の半導体素子を並べてドレイン１９、１９を接
続していた。ドレインは半導体素子の中心に配置されて
いるので、配線が長くなるなどの弊害があったが、この
実施例では、ドレイン１９がトレンチ溝２０近傍に偏在
しているので、ドレイン１９、１９を互いに接近するよ
うに半導体素子を配置し、配線すると配線長を従来より
短くすることができる。また、半導体素子自体が小さい
上に、上記の様に半導体素子の配置を工夫すれば、配線
などを含めたインバータのサイズを小さくすることがで
きる。図１１に示すようにソース／ドレイン間を接続す
る場合にも両者を接近するように半導体素子の配置を工
夫すれば、半導体素子が構成する回路のチップでの占有
面積を小さくすることができる。

【００２５】次に、図１２及び図１３を参照して第６の
実施例を説明する。この高耐圧半導体装置は、ＩＧＢＴ
(Insulated Gate Bipolar Transistor) が形成されたＳ
ＯＩ基板を半導体基板としている。ＳＯＩ基板の構造
は、図１及び図２と同じである。図１２は、ＩＧＢＴの
平面図、図１３は、図１２のＡ−Ａ′線に沿う部分の断
面図（電極の表示は省略する）である。活性層１２は、
低不純物濃度のＮ⁻領域になっている。この活性層１２
の表面領域には円形のＮ^＋拡散領域４８及びその中にＰ
型拡散領域（コレクタ領域）４９が形成され、さらに方
形のＰ型拡散領域（ベース領域）４３が形成されてい
る。Ｐ型拡散領域４３内にはＮ^＋拡散領域（エミッタ領
域）４４が形成されている。このＮ⁻領域１２とエミッ
タ領域４４とを跨ぐようにベース領域４３上にはゲート
絶縁膜（図示せず）を介してポリシリコンなどのゲート
電極（Ｇ）４７が形成されている。

【００２６】また、Ｐ型拡散領域４９上にはコレクタ電
極（第２の電極）（Ｃ）４６、Ｎ^＋拡散領域４４とベー
ス領域４３との上にエミッタ電極（第１の電極）（Ｅ）
４５がそれぞれ形成されている。Ｎ^＋拡散領域４９及び
Ｐ型拡散領域４３は、トレンチ溝２０に形成された素子
分離領域に囲まれた素子領域（Ａ）に形成される。トレ
ンチ溝２０は活性層１２の所定の位置に形成され、トレ
ンチ溝で囲まれた領域の外は外部領域（Ｂ）となってい
る。外部領域（Ｂ）にはＮ^＋拡散領域１５が形成されて
いる。この領域の電極（Ｆ）１８は拡散領域１５上に形
成されている。トレンチ溝２０は、活性層１２表面から
底面絶縁膜１１まで形成されており、側壁表面は、例え
ば、シリコン酸化膜などの絶縁膜２１で被覆されてお
り、内部には、ポリシリコンが充填されている。トレン
チ溝２０の側壁絶縁膜２１の厚みは少なくとも０．０５
μｍは必要であり、熱酸化では１μｍ程度まで厚くする
ことができる。ＣＶＤによる酸化膜では、１０μｍ程度
まで厚くすることができる。トレンチ溝径は、０．５μ
ｍ〜５μｍ程度にするのが適当である。

【００２７】トレンチ溝２０で囲まれた素子領域（Ａ）
は、コレクタ電極（第２の電極）４６がＰ型拡散領域２
３と対向する第１の領域Ａ１とコレクタ電極４がトレン
チ溝２０に形成された素子分離領域と対向する第２の領
域Ａ２とから構成されている。このコレクタ電極４６に
最大電圧を逆バイアスしたときの耐圧は、第１の領域Ａ
１が活性層１２の厚さと底面絶縁膜１１の厚さとに依存
し、第２の領域Ａ２がコレクタ電極／素子分離領域間の
距離とこの素子分離領域に形成された側壁絶縁膜の厚さ
とに依存するようにＰ型拡散領域２３と外部領域（Ｂ）
の電位を同電位にするかもしくは互いに近い電位にする
ことが必要である。この実施例では台基板１０及び活性
層１２の外部領域（Ｂ）はいずれもＧＮＤに接続されて
いる。以上のように、本発明は、横方向には耐圧に相当
する距離が在れば良いのでチップサイズを前記従来のお
よそ半分にすることができる。コンタクト領域と素子分
離領域とが対向する領域は、縦方向の素子構造（活性層
／底面絶縁膜／台基板の半導体層と同様に活性層／素子
分離構造の側壁絶縁膜／活性層の外部領域の半導体層と
いう構造にして基板厚さとほぼ同じ寸法まで縮小され
る。

【００２８】

【発明の効果】本発明によれば、高い耐圧を設定した場
合や、多数の高耐圧半導体素子を集積した場合でもチッ
プ面積の増大を抑えることができる。

【図面の簡単な説明】

【図１】本発明の高耐圧半導体装置の平面図。

【図２】図１のＡ−Ａ′線に沿う部分の断面図。

【図３】本発明の高耐圧半導体装置の平面図。

【図４】本発明の高耐圧半導体装置の平面図。

【図５】図４のＡ−Ａ′線に沿う部分の断面図。

【図６】本発明の高耐圧半導体装置の平面図。

【図７】図６のＡ−Ａ′線に沿う部分の断面図。

【図８】本発明の高耐圧半導体装置を用いたＰＤＰドラ
イバの回路ブロック図。

【図９】図８のＰＤＰドライバを形成したチップの平面
図。

【図１０】本発明の高耐圧半導体装置を形成したチップ
の平面図。

【図１１】本発明の高耐圧半導体装置を形成したチップ
の平面図。

【図１２】本発明の高耐圧半導体装置の平面図。

【図１３】図１２のＡ−Ａ′線に沿う部分の断面図。

【図１４】高耐圧半導体装置の動作を説明する半導体基
板の断面図。

【図１５】高耐圧半導体装置の動作を説明する半導体基
板の断面図。

【図１６】従来の高耐圧半導体装置の平面図。

【図１７】図１６のＡ−Ａ′線に沿う部分の断面図。

【符号の説明】

１０・・・台基板、 １１・・・底面絶縁膜、 １
２・・・活性層、１３、１５、１９、２４、２８、４
４、４８・・・Ｎ^＋拡散領域、１４、２３、２９、４
３、４９・・・Ｐ型拡散領域、１６、１７、１８、２
５、２６、３１、３３、４５、４６・・・電極、２０・
・・トレンチ、 ２１・・・側壁絶縁膜、２２・・・
トレンチに充填されたポリシリコン、 ２７・・・ゲ
ート電極、３０・・・Ｎ型拡散領域。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体からなる台基板上に底面絶縁膜を
   介して積層された第１導電型半導体単結晶の活性層と、 前記活性層の表面から前記底面絶縁膜に達するトレンチ
   溝で囲まれた素子分離領域と、 前記素子分離領域に囲まれた素子領域と、 前記素子領域に形成された第１導電型の不純物拡散領域
   と、 前記素子領域に形成された第２導電型の不純物拡散領域
   と、 前記第１導電型の不純物拡散領域上に形成された第１の
   電極と、 前記第２導電型の不純物拡散領域上に形成された第２の
   電極とを備え、 前記素子領域は、前記第１導電型の不純物拡散領域が前
   記第２導電型の不純物拡散領域と対向している第１の領
   域と、この第１の領域以外の領域にあって前記第１導電
   型の不純物拡散領域が前記素子分離領域と対向している
   第２の領域とを有し、その耐圧は、前記第１の領域が前
   記第１導電型の不純物拡散領域と前記第２導電型の不純
   物拡散領域との間の距離に依存し、前記第２の領域が前
   記第１導電型の不純物拡散領域と前記素子分離領域との
   間の距離、もしくはこの距離と前記素子分離領域の厚さ
   とに依存するように構成されていることを特徴とする高
   耐圧半導体装置。
2. 【請求項２】 前記第１の電極に最大電圧を加えたとき
   に、前記素子分離領域の外側の領域と前記第２の電極と
   は、接地電位もしくはドレイン電位に比較してソース電
   位に近い電位にすることを特徴とする請求項１に記載の
   高耐圧半導体装置。
3. 【請求項３】 前記第２導電型不純物拡散領域、前記素
   子分離領域の外側の領域及び台基板の電位は、いずれも
   等しくすることを特徴とする請求項１又は請求項２に記
   載の高耐圧半導体装置。
4. 【請求項４】 前記第２の領域において、前記第１導電
   型の不純物拡散領域と前記素子分離領域との間の距離
   は、前記活性層の厚さの２０％〜１５０％の距離にある
   ことを特徴とする請求項１乃至請求項３のいずれかに記
   載の高耐圧半導体装置。
5. 【請求項５】 前記第１導電型不純物拡散領域と対向す
   る前記第２導電型不純物拡散領域の対向する辺は、所定
   の曲率を有しており、これら不純物拡散領域間の距離
   は、この辺の任意の位置において一定であることを特徴
   とする請求項１乃至請求項４のいずれかに記載の高耐圧
   半導体装置。
6. 【請求項６】 請求項１乃至請求項５のいずれかに記載
   の高耐圧半導体装置をドライバに用いることを特徴とす
   るプラズマディスプレイパネル。