JPH01192174A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH01192174A
JPH01192174A JP63016484A JP1648488A JPH01192174A JP H01192174 A JPH01192174 A JP H01192174A JP 63016484 A JP63016484 A JP 63016484A JP 1648488 A JP1648488 A JP 1648488A JP H01192174 A JPH01192174 A JP H01192174A
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oxide film
gate oxide
insulating film
film
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、特にパワーＭＯ３ＦＥＴ（メタ
ル・オキサイド・セミコンダクタ型電界効果トランジス
タ）単体またはパワーＭＯ３ＦＥＴを組み込んだＭＯＳ
ＩＣ等の半導体装置に関する。
〔従来の技術〕
パワーＭＯ３ＦＥＴは、周波数特性が優れ、スイッチン
グスピードが速く、かつ低電力で駆動できる等多くの特
長を有することから、近年多くの産業分野で使用されて
いる。たとえば、日経マグロウヒル社発行「日経エレク
トロニクス」１９８６年５月１９日号、Ｐ１６５〜Ｐ１
８８には、パワーＭＯ３ＦＥＴの開発の焦点は、低耐圧
品および高耐圧品に移行している旨記載されている。ま
た、この文献には、耐圧１００ｖ以下のパワーＭＯ３Ｆ
ＥＴチップのオン抵抗は、１０ｍΩレベルまで低くなっ
てきていることが記載されており、この理由として、パ
ワーＭＯＳＦＥＴの製造にＬＳＩの微細加工を利用した
り、セルの形状を工夫したりして、面積当たりのチャネ
ル幅が大きくとれるようになったことにある旨述べられ
ている。
また、この文献には「低耐圧ＭＯ３ＦＥＴのオン抵抗は
チャネル部の抵抗でほぼ決まる。チャネル部の抵抗は、
並列接続するセルの数を増やせば小さくできる。このた
め、微細加工が生きる。」とも記載されている。
さらに、セルの密度を高くする方法に関しては、以下の
ような記載がある。すなわち、「セルの密度を高くする
有効な方法に溝型ＭＯ３ＦＥＴがある。■溝型は以前か
らある。溝側面がチャネルとなり、縦方向に電流が流れ
る。松下は溝の先端部の電界を緩和するためＶ溝の先端
を丸くしたＵ溝を採用している。セル密度を上げてオン
抵抗を小さくするためである。
もっとセル密度を上げるにはＳｔ基板と垂直に溝を掘れ
ばよい。Ｕ溝は垂直にはなっていなかった。こうして隣
接する垂直溝のピッチが１７μｍ１７１Ｍ０３ＦＥＴを
開発した。耐圧５０Ｖ（７）ＭＯＳＦＥＴのオン抵抗は
１３ｍΩ、オン抵抗と面積の積は１８７ｍΩ・ｍｍ”だ
った、溝のピッチを１０μｍ以下にしたり、溝を深くす
れば、オン抵抗はもっと下がる。」と記載されている。
一方、ＭＯＳメモリにおいては、より高集積度化を提供
した構造として深溝（トレンチ）を利用してキャパシタ
を形成したトレンチキャパシタが開発されている。たと
えば、トレンチキャパシタについては、株式会社プレス
ジャーナル発行「月刊セミコンダクター　ワールド（Ｓ
ｅｍｉｃｏｎ−ｄｕｃｔｏｒ　　Ｗｏｒｌｄ）」１９Ｂ
６年１０月号、昭和６１年９月１５日発行、Ｐ６５〜Ｐ
６９に記載されている。この文献には、ゲート酸化膜形
成技術における問題として下記のことが記載されている
。すなわち、「トレンチキャパシタにおけるゲート酸化
膜形成技術は、必ず存在する凸型、あるいは凹型コーナ
ーにおけるリーク電流をいかに抑えるかに要約される。
コーナーにおけるリーク電流増大の原因は大きく分けて
２つある。
１つはコーナーそのものによる電界集中であり、もう１
つはコーナーに形成した酸化膜が薄くなる現象に起因す
るものである。これに対し、ＲＩＨによるトレンチ加工
を行った直後の鋭利なコーナーを丸めることにより対処
できる。丸められたコーナーではそこに形成されるゲー
ト酸化膜の薄膜化が抑制されるとともに、電界集中も緩
和される。
」なる旨記載されている。
〔発明が解決しようとする課題〕
近年パワーＭＯＳＦＥＴは、微細化技術の進歩に伴い、
１０ｍΩレベルまで低オン抵抗化が進んできた。この微
細化技術は、ＭＯＳ　Ｆ　ＥＴの単位セルサイズを２０
Ｉｌｎ程度まで縮小したことにより実現できたものであ
る。各社共低オン抵抗（ＲｏＮ）化の傾向は低耐圧６０
Ｖ〜１００ｖクラスで顕著であるが、微細化により、浅
い接合での耐圧特性の確保および平面構造（ＤＳＡタイ
プ）のホトレジスト上の制約からセル縮小には限度があ
る。
第１３図は従来のプレーナ型縦型ＭＯ３Ｆ’ＥＴの断面
構造である０Ｍ０３ＦＥＴのセル１は、第１導電型、た
とえば、ｎ十形のシリコン（Ｓｔ）からなる半導体基板
２上に設けられたｎ−形のエピタキシャル層３の表層に
縦横に規則正しく複数整列形成される。
前記エピタキシャル層３の表層部分には略矩形状となる
ｐ形のウェル領域４が設けられる。このウェル領域４は
半導体基板２の主面に縦横に一定間隔（Ｃ）隔てて複数
形成される。したがって、前記半導体基板２の主面には
、Ｃなる幅を宵しかつ格子状に前記エピタキシャル層３
が露出するようになり、ドレイン表層部５を形成する。
また、前記ウェル領域４の表面領域には、ウェル領域４
の周囲に沿ってリング状にｎ１形のソース領域６が設け
られている。また、前記ウェル領域４の外周部上、すな
わち、ドレイン表層部５に沿う格子部分には、ゲート酸
化ｗＡ７およびこのゲート酸化膜７上に設けられたゲー
ト電極８ならびにゲート電極８およびゲート酸化［！７
を被う絶縁１ＩＩ９が設けられている。また、半導体基
板２の主面にはソース電極１０が設けられ、裏面には図
示はしないドレイン電極が設けられている。前記ソース
電極１０は前記ソース領域６およびドレイン表層部５に
電気的に接触する構造となっている。
このようなＭＯＳ　Ｆ　ＥＴのセルにおいて、セルサイ
ズの寸法を制約する部分は大きく分けてａ〜ｄとなる。
ａはゲート・ソース間の絶縁距離、ｂはチャネル長、Ｃ
はベース接合間のドレイン領域長、ｄはソースコンタク
ト長である。これらのうち、ａとｄは微細化に伴い短縮
方向にあるが、ｂ。
Ｃは素子特性（耐圧、オン抵抗等）から最適長があり制
約をうける。
そこで、本発明者は、溝幅が最も狭いトレンチを利用し
てパワーＭＯＳＦＥＴセルを形成すれば、−層セルサイ
ズの小型化が図れることに気が付いた。
しかし、従来技術によるトレンチを利用してそのままパ
ワーＭＯＳＦＥＴセルを形成した場合、つぎのような問
題が生じる。
すなわち、第１４図に示されるように、半導体基板２に
設けたトレンチ１１の内壁にゲート酸化膜（絶縁膜）７
を設け、その後ゲート酸化膜７に重ねるようにしかつト
レンチ１１を埋めるようにゲート電極８を設けた場合、
前述のように、従来技術によるトレンチ１１にあっては
、トレンチ１１の底の隅（コーナーＥ、）では、絶縁膜
形成時膜の成長状態が悪く、Ｅ、の部分に設けられた膜
質は悪（かつ膜厚も薄（なるという問題が生じる。
この結果、絶縁膜の耐圧が低下し、ゲート電極８と半導
体基板２で構成されるドレインとの間でブレイクダウン
が発生してしまう。
また、ドレイン−ゲート間に電圧を印加すると、トレン
チ底隅部の基板部分Ｅｔに電界が集中して耐圧特性の低
下が生じ、全体として破壊耐量の低下が起きるといった
従来のＶＭＯ３構造と同一の問題が生じる。
本発明の目的はＭＯＳＦＥＴのセル寸法を微細化できる
構造の半導体装置を提供することにある。
本発明の他の目的は、破壊耐量の大きいパワーＭＯ３Ｆ
ＥＴを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
すなわち、本発明Φトレンチ型縦型パワーＭＯ３ＦＥＴ
は、ドレインとなる半導体基板の主面にチャネルを形成
するためのチャネル形成層が設けられているとともに、
このチャネル形成層の表層部にソース領域が設けられて
いる。また、このソース領域の中央には、前記ドレイン
領域に達するトレンチが設けられ、かつこのトレンチの
内壁にはゲート酸化膜が設けられている。このゲート酸
化膜にあっては、前記トレンチ底の膜厚がトレンチ側壁
等信の部分よりも厚くなっている。また、このゲート酸
化膜上には、トレンチを埋めるようにゲート電極が設け
られている。さらに、前記ゲート電極表面はｔＩＡ縁膜
で被われるとともに、この絶縁膜上にはソース領域とチ
ャネル形成層に接触するソース電極が設けられている。
〔作用〕
上記した手段によれば、本発明のトレンチ型縦型パワー
ＭＯＳ　Ｆ　ＥＴは、ドレイン上に設けられたチャネル
形成層の一部表面に設けられたソース領域の中央に前記
ドレインに達するトレンチが設けられ、かつこのトレン
チにはゲート酸化膜を介在させてゲート電極が設けられ
た構造となっていることから、セルを小型にすることが
でき、オン抵抗を小さくできるとともに、チップサイズ
の小型化あるいは高集積度化が達成できる。また、本発
明のトレンチ型縦型パワーＭＯＳＦＥＴは、トレンチ内
壁に設けられたゲート酸化膜の厚さがトレンチ側壁の厚
さに比較して４乃至６倍以上と厚くなっていることから
、ゲート酸化膜の膜質が必ずしも良好でなくとも、絶縁
耐圧が向上するとともに、トレンチ底コーナ部分の電界
集中が緩和され絶縁耐圧が向上する。
〔実施例〕
以下図面を参照して本発明の一実施例について説明する
。
第１図は本発明の一実施例による縦型パワーＭＯＳＦＥ
Ｔの一部を示す斜視図、第２図は同じ（縦型パワーＭＯ
ＳＦＥＴの製造工程を示すフローチャート、第３図〜第
１２図は同じく縦型パワーＭＯＳＦＥＴの各製造段階を
示す図であって、第３図はソース領域が形成されたウェ
ハの断面図、第４図はトレンチが設けられたウェハの断
面図、第５図は二層に絶縁膜が設けられたウェハの断面
図、第６図は上層の絶縁膜が異方向エツチングされた状
態を示すウェハの断面図、第７図はＬＯＣＯ３法によっ
てトレンチ底の絶縁膜の厚膜化を図った状態を示すウェ
ハの断面図、第８図はトレンチの側壁の絶縁膜を除去し
た状態を示すウェハの断面図、第９図はゲート酸化膜を
形成した状態を示すウェハの断面図、第１０図はポリシ
リコン膜を形成した状態を示すウェハの断面図、第１１
図はゲート電極を形成した状態のウェハの断面図、第１
２図はソース電極を形成した状態のウェハの断面図であ
る。
この実施例のトレンチ型縦型パワーＭＯＳＦＥＴにおけ
るその要部、すなわち、セル部分は、第１図に示される
ような構造となっている。同図において、−点鎖線間Ｗ
が断面的な単一のセル１部分（セル長さ）であり、−点
鎖線枠で囲まれる領域が平面的に見た単一のセル１部分
である。このようなセル１は、単一の縦型パワーＭＯ３
ＦＥＴにあって、縦横に規則正しく多数配設されている
。
セル１は、不純物濃度が１０”ｃｍ−’程度となる厚さ
１００μｍ前後のｎ十形（第１導電形）のシリコンから
なる半導体基板２の主面（上面）に設けられる。すなわ
ち、半導体基板２の主面には不純物濃度が１０”ｃｍ−
’程度となる厚さ５ａｍ〜１０μｍのｎ７形のエピタキ
シャル層３が設けられているとともに、この再ピタキシ
ャル層３の上には不純物濃度が１０’７ｃｍ−”程度と
なる厚さ３１ｍのｐ形のチャネル形成層２０が設けられ
ている。また、この半導体基板２の主面、すなわち、チ
ャネル形成層２０の表層部には不純物濃度がｌＯ”ｃｍ
−’程度となるソース領域６が設けられている。このソ
ース領域６は半導体基板２の主面に格子状に設けられる
。また、このソース領域６はその幅が７μｍ程度となる
とともに、ソース領域のピッチは１０ｔＩｍ程度となっ
ている。また、前記ソース領域６は０．５μｍの深さと
なっている。
一方、前記ソース領域６の中央に沿ってトレンチ（深溝
）１１が設けられている。このトレンチ１１は、その幅
が１μｍとなるとともに、深さは前記チャネル形成層２
０を貫いて半導体基板２の表層のエピタキシャル層３に
達するように、たとえば、５μｍとなっている。また、
このトレンチ１１には、トレンチ１１の内壁を被うよう
にゲート酸化膜７が設けられている。このゲート酸化膜
７は、その厚さがトレンチ１１の側壁部分で５００人と
なり、トレンチ１１の底部で２０００人〜ａ、　ｏ　ｏ
　ｏ人となっている。また、トレンチ１１内にはゲート
酸化膜７に重なりかつトレンチ１１を埋めるようにポリ
シリコンからなるゲート電極８が設けられている。また
、前記トレンチ１１の上には一定幅を有して絶縁膜２１
が設けられている。
この絶縁膜２１は、たとえば、厚さ６０００人のＰＳＧ
　（リンシリケートガラス）によって形成され、前記ゲ
ート電極８を被うとともに、トレンチ１１の縁かられず
かに張り出してソース領域６の一部をも被うようになっ
ている。また、前記絶縁ＩＩ！２１およびソース領域６
ならびに露出するチャネル形成層２０の表面には、厚さ
が３μｍ〜３゜５μｍ程度となるアルミニウム（Ａｕ）
からなるソース電極１０が設けられている。さらに、前
記半導体基板２の裏面（下面）には、厚さ数μｍのドレ
イン電極２２が設けられている。
このようなトレンチ型縦型パワーＭＯＳ　Ｆ　ＥＴにあ
っては、トレンチ１１の側壁にゲート酸化膜７を設け、
かつトレンチ１１内にゲート電極８を埋め込む構造とな
っていることから、セルサイズ（Ｗ）を１０μｍとする
ことができる。この結果、低耐圧パワーＭＯ３ＦＥＴの
オン抵抗を２〜３ｍΩと小さくできる。また、セルサイ
ズの縮小によって、パワーＭＯ３ＦＥＴチップの小型化
あるいは高集積度化（セル数増大）が達成できる。
また、このトレンチ型縦型パワーＭＯ３ＦＥＴは、ゲー
ト電極８を狭く深いトレンチｌｌ内に設けているが、ト
レンチ１１の内壁面に設けられたゲート酸化膜７は、Ｆ
ＥＴ動作に直接関与するゲート酸化膜以外のトレンチ１
１の底の部分（この部分を説明の便宜上、以下、厚膜絶
縁膜１９とも称する。）は、ＦＥＴ動作に直接関与する
ゲート酸化膜７の５００人に比較して、４倍乃至６倍と
なる２０００人〜３０００人と厚くなっているため、ゲ
ート酸化膜の耐圧が向上する。一般に、真性酸化膜耐圧
は８　Ｍ　Ｖ　／　ｃ　ｍ　〜１０　Ｍ　Ｖ　／　ｃ　
ｍであるが、トレンチ底部では膜質の低下により、耐圧
が半分以下になることが予想されるので、膜厚を単純に
２倍にすれば、真性酸化膜耐圧に近づけることができる
。この例では、ゲート酸化膜７のトレンチ１１の底での
厚さは、トレンチ１１の側壁の厚さの４倍から６倍と厚
くなっていることから、真性酸化膜耐圧は充分となる。
また、この構造によれば、トレンチ底のゲート酸化膜の
厚膜化によってゲート・ドレイン間の電界も緩和される
結果、ドレイン耐圧が向上する。
さらに、この例では、ゲート耐圧およびドレイン耐圧の
増大により、破壊耐量も向上する。
つぎに、このようなトレンチ型の縦型パワーＭＯＳＦＥ
Ｔの製造方法について説明する。
トレンチ型縦型パワーＭＯＳＦＥＴのセル部分は、第２
図のフローチャートに示されるように、エピタキシャル
成長、ソース領域形成、トレンチ形成、トレンチ底絶縁
膜厚膜化、ゲート酸化膜形成、ゲート電極形成、ドレイ
ン１ｉ極形成の各工程を経て製造される。
トレンチ型縦型パワーＭＯＳ　Ｆ　ＥＴの製造にあって
は、第３図に示されるように、ｎ◆形のシリコンからな
る半導体基板２の主面にｎ−形のエピタキシャル層３を
有するウェハ（半導体薄板）２３が用意される。この半
導体基板２は厚さが４００μｍ程度となるとともに、そ
の不純物濃度は１０　”　ｃ　ｍ−’となっている。ま
た、前記エピタキシャル層３はその厚さが５μｍ−１０
μｍ程度となっているとともに、不純物濃度は１０”ｃ
ｍ−”程度となっている。そして、この半導体基板２の
主面、すなわち、エピタキシャル層３上には３μｍの厚
さのチャネル形成層２０が設けられている。
また、このチャネル形成層２０の表層部には格子状にｎ
◆形のソース領域６が設けられてルする。このソース領
域６はその幅が７μｍとなるとともに、深さは０．５μ
ｍとなっている。また、このソース領域６はその不純物
濃度が１０”ｃｍ−″となっている。また、格子状に設
けられたソース領域６のピッチ（Ｗ）は１０μｍとなっ
ている。そして、このピッチＷが単一のセル１の長さと
なる。
つぎに、第４図に示されるように、ウェハ２３の主面に
は絶縁膜２４が設けられるとともに、常用のホトリソグ
ラフィによって、前記ソース領域６の中央に沿うてトレ
ンチ（深溝）１１が形成される。このトレンチ１１は、
ソース領域６の中央に沿って設けられることから、ウェ
ハ２３の主面に格子状に設けられることになる。そして
、このトレンチ１１で取り囲まれた領域、厳密にはトレ
ンチ１１の中心に亘るＷなる幅領域が単一のセル１とな
る。前記トレンチ１１はその溝幅が１μｍ５深さが５μ
ｍとなり、ソース領域６の下層のチャネル形成層２０を
貫ら抜いてエピタキシャル層３に達する。なお、このト
レンチ１１の形成時、エツチング条件を選択して、トレ
ンチ１１の底のコーナ一部分が丸みを帯びるようにし、
後に重ねて形成する絶縁膜がコーナ一部分で薄くなった
り、あるいは膜質が悪くなるのをできるだけ防ぐように
する。
つぎに、前記絶縁膜２４は除去される。その後、第５図
に示されるように、ウェハ２３の主面には４００人の厚
さのＳｉｎ、膜２５およびこの５ｉＯ１膜２５上に重ね
られる１２００人のＳｉ、Ｎ４膜２６が設けられる。そ
の後、異方性エツチング（プラズマエツチング）によっ
て、ウェハ２３の主面に沿うＳｉ、Ｎ、膜２６部分がエ
ツチングされる。この結果、第６図に示されるように、
ウェハ２３の主面およびトレンチ１１の底面の５ｔ３Ｎ
４膜２６が除去され、トレンチ１１の略垂直に延在する
側壁面にのみ５ｉｓＮ４膜２６が残留する。
つぎに、この状態で酸化処理（ＬＯＣＯ３法）が施され
る。すなわち、ウェハ２３は酸化処理される結果、第７
図に示されるように、ウェハ２３の主面およびトレンチ
１１の底面には２００．０人〜３０００人に及ぶＳｉ０
ｇ膜が形成される。この厚いＳｉｎｇ膜部分（厚膜絶縁
膜１９）は、Ｌａｃｏｓ処理のため、その両端部分、す
なわち、トレンチ１１の底コーナ一部分がバードビーク
構造となり、トレンチ１１の側面からトレンチ１１の底
に亘る部分では、５ｉｓＮ４膜２６の厚さが徐々に厚く
なる。
なお、トレンチの側面から底に亘って絶縁膜が徐々に厚
くなるこの構造は、トレンチ１１の側面のＳｉｓＮｍ膜
２６お上２６ｉＯ□膜２５を除去しかつ再びゲート酸化
膜を形成した場合も残留した厚膜絶縁膜１９との兼ね合
いから生じ、これが、トレンチ１１の底コーナーでの耐
圧の向上に繋がることになる。
つぎに、第８図に示されるように、前記５ｉｓＮ４１１
１２６およびトレンチ１１の側面（７）Ｓｔｏｗ膜２５
をエツチング除去する。前記Ｓｉ、Ｎ、膜２６は熱リン
酸系エッチャントを、厚膜絶縁膜１９はふっ酸系エッチ
ャントを用いてエツチングする。この一連のエツチング
によって、トレンチ１１の底の厚膜絶縁膜１９およびウ
ェハ２３の主面のＳ　ｉ　Ｏ＊　ｌｌ１１２５が残留す
る。
つぎに、第９図に示されるように、再びウェハ２３の主
面全域に厚さ５００人のＳｉｎ、膜からなる絶縁膜を形
成する。この絶縁膜はトレンチ１１の側面の部分がゲー
ト酸化膜７として使用される。トレンチ１１の底の厚膜
絶縁膜１９は２０００人〜３０００人となり、トレンチ
１１の側面のゲート酸化膜７部分に比較して４〜６倍の
厚さとなる。また、トレンチ１１の側面からトレンチｌ
ｌの底に至るコーナ一部分でのゲート酸化膜７は、底に
向かうにつれて徐々に厚くなるいわゆるバードビーク構
造となっている。
つぎに、第１０図に示されるように、ウェハ２３の主面
全域にポリシリコン（Ｐｏｌｙ　　Ｓｉ）膜が蒸着形成
される。この際、同時にボロン（Ｂ◆）がドープされる
。この結果、このポリシリコン膜２７はその電気抵抗値
が低くなる。また、前記ポリシリコン膜２７は１μｍ弱
の幅を存するトレンチ１１を埋め込むに充分な量形成さ
れる。
つぎに、第１１図に示されるように、前記ソース領域６
の上面よりも上方に存在するＳｉｎｇ膜２５膜上５ポリ
シリコン膜２７はエツチング除去される。この結果、ト
レンチ１１内にはポリシリコン膜２７によってゲート電
極８が形成されることになる。その後、第１２図に示さ
れるように、前記トレンチ１１上に厚さ６０００人のＰ
ＳＧ（リンシリケートガラス）膜からなる絶縁膜２１が
、ＣＶＤ技術および常用のホトリソグラフィによって形
成される。この絶縁膜２１はその両側がトレンチ１１の
縁よりも張り出して、ソース領域６のトレンチ１１側繰
上に延在している。
つぎに、第１２図に示されるように、前記ウェハ２３の
主面には、３μｍ〜３．５μｍの厚さにアルミニウム（
Ａｌｌ）が蒸着され、ＡＩＬからなるソース電極１０が
形成される。その後、ウェハ２３の裏面（下面）はエツ
チングされる。このエツチングによって、半導体基板２
はｌＯＯμｍ程度の厚さとなる。
つぎに、前記ウェハ２３の裏面には、ドレイン電極が形
成される。これによってトレンチ型縦型パワーＭＯＳＦ
ＥＴのセル１の製造が終了する。
このようなトレンチ型縦型パワーＭＯ３ＦＥＴにあって
は、つぎのような効果を奏することにな（１）本発明の
トレンチ型縦型パワーＭＯ３ＦＥＴは、トレンチの側面
にゲート酸化膜を設はトレンチ内にゲート電極を設けた
構造となっていて、トレンチの側面をチャネルとして利
用する構造となっていること、トレンチはその幅が１μ
ｍと極めて狭いこととによって、セルサイズを１０μｍ
と小さくすることができるという効果が得られる。
（２）上記（１）により、本発明のトレンチ型縦型パワ
ーＭＯ３ＦＥＴは、セルサイズを１０μｍと小さくでき
ることから、オン抵抗を２〜３ｍΩと小さくすることが
できるという効果が得られる。
（３）上記（１）により、本発明のトレンチ型縦型パワ
ーＭＯＳＦＥＴは、セルサイズを小型にできることから
、縦型パワーＭＯＳＦＥＴチップの小型化を達成するこ
とができるという効果が得られる。
（４）上記（１）により、本発明のトレンチ型縦型パワ
ーＭＯＳＦＥＴは、セルサイズを小型にできることから
、縦型パワーＭＯ３ＦＥＴの高集積度化を達成すること
ができるという効果が得られる。
（５）本発明のトレンチ型縦型パワーＭＯＳＦＥＴは、
トレンチにゲート酸化膜を設けた構造となっているが、
トレンチの底のゲート酸化膜、すなわち、絶縁膜の厚さ
は、実効的にＦＥＴ動作させるゲート酸化膜部分の厚さ
の４倍乃至６倍となっていることから、仮にトレンチの
底コーナ一部分の絶縁膜の質が悪くても、厚さで補填で
きるため、所望の真性酸化膜耐圧を得ることができると
いう効果が得られる。
（６）上記（５）により、本発明のトレンチ型縦型パワ
ーＭＯ３ＦＥＴは、トレンチの底のゲート酸化膜の厚さ
が数千人と厚くなっていることと、底部の絶縁膜の端が
バードビーク構造となっているため、コーナ一部分の絶
縁膜の厚さが厚く、この結果、電界集吊が緩和され耐圧
の劣化が起き難くなるという効果が得られる。
（７）上記（１）および（６）により、本発明のトレン
チ型縦型パワーＭＯＳ　Ｆ　ＥＴは、ゲート酸化膜の耐
圧向上、電界集中による耐圧向上により、全体として破
壊耐量が向上するという効果が得られる。
（８）上記（１）〜（７）により、本発明によれば、静
電破壊耐量が高くかつオン抵抗の小さい小型の縦型パワ
ーＭＯ３ＦＥＴを提供することができるという相乗効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、トレンチの底
の部分のゲート酸化膜（絶縁膜）の厚さを厚くする方法
としては、トレンチ１１の底に直接酸素を打ち込む方法
でもよい。
以上の説明では主として本発明者によってなされた発明
をその青畳となった利用分野であるトレンチ型縦型パワ
ーＭＯＳＦＥＴの製造技術に適用した場合について説明
したが、それに限定されるものではな（、このようなト
レンチを利用した半導体装置、たとえば、トレンチキャ
パシタの製造等に適用できる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
本発明のトレンチ型縦型パワーＭＯ３ＦＥＴは、トレン
チにゲート酸化膜を介在させてゲート電極を設けた構造
となっていることから、セルを小型にすることができる
とともに、オン抵抗を小さくできる。また、この縦型パ
ワーＭＯＳＦＥＴはセルを小型にすることができるため
、パワーＭＯＳＦＥＴチップのチップサイズの小型化あ
るいは高集積度化が達成できる。また、本発明のトレン
チ型縦型パワーＭＯＳＦＥＴは、トレンチ内壁に設けら
れたゲート酸化膜の厚さがトレンチ側壁の厚さに比較し
て４乃至６倍以上と厚くなっていることから、絶縁耐圧
が向上するとともに、トレンチ底コーナ部分の電界集中
も緩和され全体として絶縁破壊耐量が向上する。
【図面の簡単な説明】
第１図は本発明の一実施例による縦型パワーＭＯ３ＦＥ
Ｔの一部を示す斜視図、 第２図は同じく縦型パワーＭＯＳ　Ｆ　ＥＴの製造工程
を示すフローチャート、 第３図は同じく縦型パワーＭＯ３ＦＥＴのセル部の製造
におけるウェハの断面図、 第４図は同じくトレンチが設けられたウェハの断面図、 第５図は同じく二層に絶縁膜が設けられたウェハの断面
図、 第６図は同じく上層の絶縁膜が異方向エツチングされた
状態を示すウェハの断面図、 第７図は同じ＜　ＬＯＣＯ３法によってトレンチ′　　
底の絶縁膜の厚膜化した状態を示すウェハの断面図、 第８図は同じ（トレンチの側壁の絶縁膜を除去した状態
を示すウェハの断面図、 第９図は同じくゲート酸化膜を形成した状態を示すウェ
ハの断面図、 第１０図は同じくポリシリコン膜を形成した状態を示す
ウェハの断面図、 第１１図は同じくゲート電極を形成した状態のウェハの
断面図、 第１２図は同じくソース電極を形成した状態のウェハの
断面図、 第１３図は従来の横型パワーＭＯＳ　Ｆ　ＥＴの要部を
示す模式的断面図、 第１４図は本発明者の試みたトレンチ型縦型パワーＭＯ
Ｓ　Ｆ　ＥＴのトレンチ底のブレイクダウンを説明する
模式図である。 １・・・セル、２・・・半導体基板、３・・・エピタキ
シャル層、４・・・ウェル領域、５・・・ドレイン表層
部、６・・・ソース領域、７・・・ゲート酸化膜、８・
・・ゲート電極、９・・・絶縁膜、１０・・・ソース電
極、１１・・・トレンチ、１９・・・厚膜絶縁膜、２０
・・・チャネル形成層、２１・・・絶縁膜、２２・・・
ドレイン電極、２３・・・ウェハ、２４・・・絶縁膜、
２５・・・Ｓ　ｉ　Ｏｚ膜、２６・・・Ｓｉ、Ｎ、膜、
２７・・・ポリシリコン膜。

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板主面に設けられたトレンチと、このトレ
    ンチの内壁面を被う絶縁膜とを有する半導体装置であっ
    て、前記トレンチの底部の絶縁膜はトレンチ側壁の絶縁
    膜の厚さに比較して厚く形成されていることを特徴とす
    る半導体装置。 ２、前記トレンチの底部の絶縁膜はトレンチ側壁の絶縁
    膜の厚さに比較して少なくとも１．５乃至２倍以上の厚
    さとなっていることを特徴とする特許請求の範囲第１項
    記載の半導体装置。 ３、第１導電型の半導体基板と、この半導体基板の主面
    に設けられた第２導電型のチャネル形成層と、前記チャ
    ネル形成層表面に部分的に設けられた第２導電型からな
    るソース領域と、前記ソース領域の中央部に設けられか
    つ前記チャネル形成層を貫いて前記基板に達するトレン
    チと、前記トレンチの内壁面を被うゲート酸化膜と、前
    記ゲート酸化膜に重なりかつ前記トレンチを埋め込んだ
    ゲート電極と、前記ゲート電極およびトレンチならびに
    トレンチ周縁部分のソース領域を被う絶縁膜と、前記ソ
    ース領域およびチャネル形成領域に電気的に接触するソ
    ース電極と、前記基板の裏面に設けられたドレイン電極
    とを有することを特徴とする半導体装置。 ４、前記半導体基板の表面は一定の厚さに亘って不純物
    濃度が低い層が設けられ、この不純物濃度が低い層上に
    前記チャネル形成層が設けられていることを特徴とする
    特許請求の範囲第３項記載の半導体装置。
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