JPH1093347A - Clock oscillation circuit - Google Patents
Clock oscillation circuitInfo
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- JPH1093347A JPH1093347A JP24613896A JP24613896A JPH1093347A JP H1093347 A JPH1093347 A JP H1093347A JP 24613896 A JP24613896 A JP 24613896A JP 24613896 A JP24613896 A JP 24613896A JP H1093347 A JPH1093347 A JP H1093347A
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- oscillator
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、デジタル回路に必
要とされるクロック発振回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock oscillation circuit required for a digital circuit.
【0002】[0002]
【従来の技術】従来のクロック発振回路の例を図3に示
す。従来のクロック発振回路は、水晶振動子1、抵抗
2、第1コンデンサ3、第2コンデンサ4及び増幅器5
より構成される発振器6の出力波形は変換器7に入力さ
れ、矩形波が出力される。変換器7の出力波形はLPF
10に入力される。電源電圧Vccを抵抗11、抵抗1
2によって分圧することにより、変換器7の出力波形の
HiレベルとLoレベル間の一定電圧Vcを生じさせ
る。LPF10の出力と一定電圧Vcは、コンデンサ1
5を帰還抵抗として持つ増幅器14に入力される。この
増幅器14の出力を抵抗16を通して増幅器5の入力に
帰還させ、LPF10の出力電圧と一定電圧Vcが一致
するように制御している。2. Description of the Related Art FIG. 3 shows an example of a conventional clock oscillation circuit. A conventional clock oscillation circuit includes a crystal unit 1, a resistor 2, a first capacitor 3, a second capacitor 4, and an amplifier 5.
The output waveform of the oscillator 6 is input to the converter 7 and a rectangular wave is output. The output waveform of the converter 7 is LPF
10 is input. The power supply voltage Vcc is changed to the resistance 11 and the resistance 1
2, a constant voltage Vc between the Hi level and the Lo level of the output waveform of the converter 7 is generated. The output of the LPF 10 and the constant voltage Vc are
5 is input to an amplifier 14 having a feedback resistance. The output of the amplifier 14 is fed back to the input of the amplifier 5 through the resistor 16 so that the output voltage of the LPF 10 and the constant voltage Vc are controlled.
【0003】この回路構成では、温度ドリフトまたは回
路素子によるバラツキが生じても常にデューティ比の一
定した精度の高いクロック波形を得ることができる。In this circuit configuration, a highly accurate clock waveform with a constant duty ratio can be always obtained even if a temperature drift or a variation due to a circuit element occurs.
【0004】[0004]
【発明が解決しようとする課題】しかしながら、従来の
クロック発振回路では、出力されるクロック波形を積分
するためのLPF、および積分された出力クロックと基
準信号とを比較するための回路等を必要とし、回路構成
が大規模かつ複雑になるという欠点を有している。However, the conventional clock oscillation circuit requires an LPF for integrating an output clock waveform, a circuit for comparing the integrated output clock with a reference signal, and the like. Has the disadvantage that the circuit configuration becomes large and complicated.
【0005】本発明は、上述の欠点に鑑みなされたもの
であり、簡単な構成で温度ドリフトまたは回路素子のバ
ラツキが生じても、デューティ比の一定した精度の高い
クロック発振回路を提供するものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned drawbacks, and provides a high-precision clock oscillation circuit having a fixed duty ratio and a high accuracy even if a temperature drift or variation in circuit elements occurs with a simple configuration. is there.
【0006】[0006]
【課題を解決するための手段】本発明は、一定の周波数
のクロック波形を出力するクロック発振回路において、
振動子と第1増幅器との並列回路からなる発振器と、該
発振器に接続され、入出力が直結された第2増幅器と抵
抗との直列回路からなるクロック補償回路とから構成さ
れるクロック発振回路である。SUMMARY OF THE INVENTION The present invention relates to a clock oscillation circuit for outputting a clock waveform having a constant frequency.
A clock oscillation circuit composed of an oscillator composed of a parallel circuit of an oscillator and a first amplifier, and a clock compensation circuit composed of a series circuit of a second amplifier and a resistor connected to the oscillator and having input and output directly connected, is there.
【0007】また本発明は、一定の周波数のクロック波
形を出力するクロック発振回路において、振動子と第1
増幅器と第1抵抗の並列回路と該並列回路と基準電位と
の間に接続された第1第2コンデンサとからなる発振器
と、該発振器に接続され、入出力が直結された第2増幅
器と第2抵抗との直列回路からなるクロック補償回路と
から構成されるクロック発振回路である。According to the present invention, there is provided a clock oscillation circuit for outputting a clock waveform having a constant frequency, wherein the oscillator and the first
An oscillator comprising a parallel circuit of an amplifier and a first resistor, and a first and second capacitor connected between the parallel circuit and a reference potential; a second amplifier connected to the oscillator and directly connected to the input and output; And a clock compensating circuit comprising a series circuit of two resistors.
【0008】[0008]
【発明の実施の形態】以下、図面に従い、本発明のクロ
ック発振回路を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A clock oscillation circuit according to the present invention will be described below with reference to the drawings.
【0009】図1はクロック発振回路の回路構成を示し
ている。FIG. 1 shows a circuit configuration of a clock oscillation circuit.
【0010】図1において、本発明のクロック発振回路
は、水晶振動子1、水晶振動子1に対して並列に接続さ
れた第1抵抗2及び第1インバータ増幅器5からなる並
列回路と、この並列回路の入出力間と基準電位点との間
に接続された第1コンデンサ3及び第2コンデンサ4と
から構成される発振器6と、この発振器6に接続された
第2インバータ増幅器17及び第2抵抗18からなるク
ロック補償回路19とから構成されている。Referring to FIG. 1, a clock oscillation circuit according to the present invention includes a parallel circuit including a crystal unit 1, a first resistor 2 and a first inverter amplifier 5 connected in parallel to the crystal unit 1, and An oscillator 6 comprising a first capacitor 3 and a second capacitor 4 connected between the input and output of the circuit and a reference potential point; a second inverter amplifier 17 and a second resistor connected to the oscillator 6 And a clock compensating circuit 19 composed of the clock compensating circuit 18.
【0011】ここで、クロック補償回路19を構成する
第2インバータ増幅器17の入出力間が直結されている
と共に、第2インバータ増幅器17には第2抵抗18が
直列に接続されている。Here, the input and output of the second inverter amplifier 17 constituting the clock compensation circuit 19 are directly connected, and a second resistor 18 is connected to the second inverter amplifier 17 in series.
【0012】また、第1インバータ増幅器5及び第2イ
ンバータ増幅器17とは同じ集積回路19内に構成され
ており、温度ドリフト及び回路素子のバラツキはほぼ同
じとなっている。Further, the first inverter amplifier 5 and the second inverter amplifier 17 are formed in the same integrated circuit 19, and the temperature drift and the variation of circuit elements are almost the same.
【0013】次に、図2を用いて本発明のクロック発振
回路の動作を説明する。Next, the operation of the clock oscillation circuit of the present invention will be described with reference to FIG.
【0014】今、仮にa点における信号波形がA、また
第1インバータ増幅器5のスレッショルド電圧がHiレ
ベルとLoレベルの中間のTH1であると仮定する。こ
の状態では出力された信号波形のデューティ比は50%
となっている。It is now assumed that the signal waveform at the point a is A, and the threshold voltage of the first inverter amplifier 5 is TH1, which is intermediate between the Hi level and the Lo level. In this state, the duty ratio of the output signal waveform is 50%
It has become.
【0015】ここで、温度ドリフト等によりスレッショ
ルド電圧がTH1からTH2に変化した場合、出力され
た信号波形はcに示すようにHi期間が短くなり、デュ
ーティ比が通常時よりも小さくなる。Here, when the threshold voltage changes from TH1 to TH2 due to a temperature drift or the like, the Hi period of the output signal waveform becomes shorter as shown by c, and the duty ratio becomes smaller than in the normal state.
【0016】そこで、クロック補償回路19を接続する
ことにより、温度ドリフトにて第1インバータ増幅器5
のスレッショルド電圧がTH1からTH2に低下した場
合、第1インバータ増幅器5及び第2インバータ増幅器
17とは同じ集積回路内にて構成されているため、第1
インバータ増幅器5の入力の直流成分も同量分低下し、
a点における信号波形もAからBに低下する。Therefore, by connecting the clock compensating circuit 19, the first inverter amplifier 5
Of the first inverter amplifier 5 and the second inverter amplifier 17 are configured in the same integrated circuit when the threshold voltage of
The DC component at the input of the inverter amplifier 5 also decreases by the same amount,
The signal waveform at point a also drops from A to B.
【0017】このため、スレッシュド電圧がTH2に低
下してもa点における信号波形もBに低下し、信号波形
Dに示すようなデューティ比が50%の出力波形を得る
ことができる。Therefore, even if the threshold voltage drops to TH2, the signal waveform at point a also drops to B, and an output waveform having a duty ratio of 50% as shown in signal waveform D can be obtained.
【0018】[0018]
【発明の効果】本発明は、上述の如く構成することによ
り、従来必要としていたLPF及び比較回路等を使用す
ることなく、温度ドリフトや回路素子のバラツキが発生
しても、デューティ比の一定した、精度の高いクロック
波形を得ることができる。As described above, according to the present invention, the duty ratio can be kept constant even if a temperature drift or a variation of circuit elements occurs without using the conventionally required LPF and comparison circuit. Thus, a highly accurate clock waveform can be obtained.
【図1】本発明のクロック発振回路の実施例を示す図で
ある。FIG. 1 is a diagram showing an embodiment of a clock oscillation circuit of the present invention.
【図2】温度ドリフトによるデューティ比の変動を説明
するための図である。FIG. 2 is a diagram for explaining a change in a duty ratio due to a temperature drift.
【図3】従来のクロック発振回路を示す図である。FIG. 3 is a diagram illustrating a conventional clock oscillation circuit.
1 水晶振動子 2 第1抵抗 3 第1コンデンサ 4 第2コンデンサ 5 第1インバータ増幅器 6 発振器 17 第2インバータ増幅器 18 第2抵抗 19 クロック補償回路 Reference Signs List 1 crystal oscillator 2 first resistor 3 first capacitor 4 second capacitor 5 first inverter amplifier 6 oscillator 17 second inverter amplifier 18 second resistor 19 clock compensation circuit
Claims (3)
クロック発振回路において、振動子と第1増幅器との並
列回路からなる発振器と、該発振器に接続され、入出力
が直結された第2増幅器と抵抗との直列回路からなるク
ロック補償回路とから構成されるクロック発振回路。1. A clock oscillation circuit for outputting a clock waveform of a constant frequency, comprising: an oscillator comprising a parallel circuit of a vibrator and a first amplifier; and a second amplifier connected to the oscillator and having an input / output directly connected. A clock oscillation circuit comprising a clock compensation circuit comprising a series circuit with a resistor.
クロック発振回路において、振動子と第1増幅器と第1
抵抗の並列回路と該並列回路と基準電位との間に接続さ
れた第1第2コンデンサとからなる発振器と、該発振器
に接続され、入出力が直結された第2増幅器と第2抵抗
との直列回路からなるクロック補償回路とから構成され
るクロック発振回路。2. A clock oscillation circuit for outputting a clock waveform having a constant frequency, comprising: an oscillator; a first amplifier;
An oscillator including a parallel circuit of resistors and a first and second capacitor connected between the parallel circuit and a reference potential; a second amplifier connected to the oscillator and having an input / output directly connected to the second resistor; A clock oscillation circuit including a clock compensation circuit including a series circuit.
じ集積回路内にあることを特徴とする請求項1記載のク
ロック発振回路。3. The clock oscillation circuit according to claim 1, wherein said first amplifier and said second amplifier are in the same integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24613896A JPH1093347A (en) | 1996-09-18 | 1996-09-18 | Clock oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24613896A JPH1093347A (en) | 1996-09-18 | 1996-09-18 | Clock oscillation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1093347A true JPH1093347A (en) | 1998-04-10 |
Family
ID=17144053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24613896A Pending JPH1093347A (en) | 1996-09-18 | 1996-09-18 | Clock oscillation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1093347A (en) |
-
1996
- 1996-09-18 JP JP24613896A patent/JPH1093347A/en active Pending
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