JPH1093358A - 受光素子回路及び受光素子回路アレイ - Google Patents
受光素子回路及び受光素子回路アレイInfo
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- JPH1093358A JPH1093358A JP8242265A JP24226596A JPH1093358A JP H1093358 A JPH1093358 A JP H1093358A JP 8242265 A JP8242265 A JP 8242265A JP 24226596 A JP24226596 A JP 24226596A JP H1093358 A JPH1093358 A JP H1093358A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
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- Signal Processing (AREA)
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Abstract
(57)【要約】
【課題】 画素からの出力極性を制御できる感度可変受
光素子回路及びそのアレイについて、構造の単純化、出
力のばらつき抑制、データからのオフセット除去、消費
電力の抑制、機能の付加等を目的とする。 【解決手段】 横方向のライン上に並ぶ受光素子回路57
の制御端子は、制御ライン78を共有しており、縦方向の
ライン上に並ぶ受光素子回路57は、それぞれ２本の電流
出力ライン58、59を共有する。各画素の中では光電変換
素子の電位を電流に変換し、またはその電位をメモリ用
の容量に蓄え、各行毎に58、59のラインを選択して出力
される。この二つの出力の差を、相殺回路で取ることに
より、縦方向の画素間演算を行う。またこの相殺回路7
9、80は各列に二つ配置され、それに接続される出力端
子76、77も二つある。二つの水平走査回路74、75によっ
て、各列の出力をどちらの出力端子から読み出すかを選
択し、それぞれの出力に重みをつけながら足し合わせる
ことによって横方向の画素間演算を行う。
光素子回路及びそのアレイについて、構造の単純化、出
力のばらつき抑制、データからのオフセット除去、消費
電力の抑制、機能の付加等を目的とする。 【解決手段】 横方向のライン上に並ぶ受光素子回路57
の制御端子は、制御ライン78を共有しており、縦方向の
ライン上に並ぶ受光素子回路57は、それぞれ２本の電流
出力ライン58、59を共有する。各画素の中では光電変換
素子の電位を電流に変換し、またはその電位をメモリ用
の容量に蓄え、各行毎に58、59のラインを選択して出力
される。この二つの出力の差を、相殺回路で取ることに
より、縦方向の画素間演算を行う。またこの相殺回路7
9、80は各列に二つ配置され、それに接続される出力端
子76、77も二つある。二つの水平走査回路74、75によっ
て、各列の出力をどちらの出力端子から読み出すかを選
択し、それぞれの出力に重みをつけながら足し合わせる
ことによって横方向の画素間演算を行う。
Description
【０００１】
【発明の属する技術分野】この発明は、光電変換素子を
備えた受光素子と制御回路により光電変換素子の受光感
度を可変にするとともに高感度化を可能とすることを特
徴とする受光素子回路、及びその受光素子回路を複数個
並べた受光素子回路アレイに関するものである。
備えた受光素子と制御回路により光電変換素子の受光感
度を可変にするとともに高感度化を可能とすることを特
徴とする受光素子回路、及びその受光素子回路を複数個
並べた受光素子回路アレイに関するものである。
【０００２】
【従来の技術】図４６に特願平７−７５０８２号明細書
に記載の従来の感度可変受光素子回路の構造図の１例を
示したもので、単位画素1221の構造を示したものであ
る。図において、光電変換素子1203からの出力は差動増
幅器のバイアス電流用MOSトランジスタ1204のゲート端
子に入力される。差動増幅器はカレントミラー用MOSト
ランジスタ1218、1219、正出力用MOSトランジスタ121
7、負出力用MOSトランジスタ1216、バイアス電流用MOS
トランジスタ1204により構成されている。また、1202は
リセットスイッチ用MOSトランジスタ、1213は接地、121
4は電源電圧、1220は出力端子である。
に記載の従来の感度可変受光素子回路の構造図の１例を
示したもので、単位画素1221の構造を示したものであ
る。図において、光電変換素子1203からの出力は差動増
幅器のバイアス電流用MOSトランジスタ1204のゲート端
子に入力される。差動増幅器はカレントミラー用MOSト
ランジスタ1218、1219、正出力用MOSトランジスタ121
7、負出力用MOSトランジスタ1216、バイアス電流用MOS
トランジスタ1204により構成されている。また、1202は
リセットスイッチ用MOSトランジスタ、1213は接地、121
4は電源電圧、1220は出力端子である。
【０００３】次に動作について説明する。光入射により
光電変換素子1203に電荷が蓄積されるとバイアス電流用
MOSトランジスタ1204のコンダクタンスが変化する。こ
こで、MOSトランジスタ1216がオンとなれば、MOSトラン
ジスタ1204による出力電流は、ミラー回路によって反転
された後、出力端子1220から電流を引き込む向きに出力
（負出力）され、MOSトランジスタ1217がオンとなれ
ば、MOSトランジスタ1204による出力電流は出力端子122
0から電流を掃き出す向きに出力（正出力）される。こ
れにより、感度可変受光素子回路は光電荷の蓄積、増幅
を行うとともに、正負両極性での読み出しが実現でき
る。また、このとき、光電変換素子の電位は光が強いほ
ど下がり、その電位が差動増幅器のバイアス用p-MOSト
ランジスタに導かれるため、光が強いほど出力電流値の
絶対値も増えるような構成にすることが出来る。
光電変換素子1203に電荷が蓄積されるとバイアス電流用
MOSトランジスタ1204のコンダクタンスが変化する。こ
こで、MOSトランジスタ1216がオンとなれば、MOSトラン
ジスタ1204による出力電流は、ミラー回路によって反転
された後、出力端子1220から電流を引き込む向きに出力
（負出力）され、MOSトランジスタ1217がオンとなれ
ば、MOSトランジスタ1204による出力電流は出力端子122
0から電流を掃き出す向きに出力（正出力）される。こ
れにより、感度可変受光素子回路は光電荷の蓄積、増幅
を行うとともに、正負両極性での読み出しが実現でき
る。また、このとき、光電変換素子の電位は光が強いほ
ど下がり、その電位が差動増幅器のバイアス用p-MOSト
ランジスタに導かれるため、光が強いほど出力電流値の
絶対値も増えるような構成にすることが出来る。
【０００４】また図４７は、上記図４６の従来の感度可
変受光素子回路を複数個アレイ状に並べて構成した従来
の感度可変受光素子回路によるアレイの構造図である。
1221は感度可変受光素子回路による単位画素で、その構
造は例えば、図４６のような回路である。1222は単位画
素1221の制御端子に信号を送り込むことで感度可変受光
素子回路アレイの動作を制御するための制御回路であ
り、画素のリセット用端子1224が、例えば図４６のリセ
ットスイッチ1202を制御し、負出力用端子1225が、例え
ば図４６の負出力用MOSトランジスタ1216を制御し、正
出力用端子1226が、例えば図４６の正出力用MOSトラン
ジスタ1217を制御する。また横方向の一つのライン上に
並ぶ感度可変受光素子回路1221のスイッチ用端子は、こ
れらの制御端子1224、1225、1226を共有しており、各行
毎に一組、制御端子1224、1225、1226が割り当てられ
る。1223は単位画素1221からの出力電流を取り出すため
の出力回路であり、出力ライン1227を通じて、例えば図
４６の出力端子1220に接続される。また縦方向の一つの
ライン上に並ぶ感度可変受光素子回路1221の出力端子
は、この出力ライン1227を共有しており、各列に一本出
力ライン1227が割り当てられる。
変受光素子回路を複数個アレイ状に並べて構成した従来
の感度可変受光素子回路によるアレイの構造図である。
1221は感度可変受光素子回路による単位画素で、その構
造は例えば、図４６のような回路である。1222は単位画
素1221の制御端子に信号を送り込むことで感度可変受光
素子回路アレイの動作を制御するための制御回路であ
り、画素のリセット用端子1224が、例えば図４６のリセ
ットスイッチ1202を制御し、負出力用端子1225が、例え
ば図４６の負出力用MOSトランジスタ1216を制御し、正
出力用端子1226が、例えば図４６の正出力用MOSトラン
ジスタ1217を制御する。また横方向の一つのライン上に
並ぶ感度可変受光素子回路1221のスイッチ用端子は、こ
れらの制御端子1224、1225、1226を共有しており、各行
毎に一組、制御端子1224、1225、1226が割り当てられ
る。1223は単位画素1221からの出力電流を取り出すため
の出力回路であり、出力ライン1227を通じて、例えば図
４６の出力端子1220に接続される。また縦方向の一つの
ライン上に並ぶ感度可変受光素子回路1221の出力端子
は、この出力ライン1227を共有しており、各列に一本出
力ライン1227が割り当てられる。
【０００５】従来の感度可変受光素子回路アレイは上記
のように構成されているため、各行内の感度可変受光素
子回路1221は同じ感度、同じ極性を持ち、出力された電
流は縦方向に足し合わせながら取り出されるため、一次
元または二次元の光パターンを同時に、並列に、かつ縦
方向の画素間演算を行いながら取り出すことが出来る。
のように構成されているため、各行内の感度可変受光素
子回路1221は同じ感度、同じ極性を持ち、出力された電
流は縦方向に足し合わせながら取り出されるため、一次
元または二次元の光パターンを同時に、並列に、かつ縦
方向の画素間演算を行いながら取り出すことが出来る。
【０００６】また図４８は、特願平７ー９５２２３号の
明細書に記載の従来の感度可変受光素子回路によるアレ
イの構造図であり、図４７の制御回路1222、出力回路12
23の具体的な構造が示されている。1228はセンサセルア
レイで、その単位画素は図４７の感度可変受光素子回路
1221である。また制御回路1229は、図４７の３つの制御
端子1224、1225、1226に対し一本ずつスキャナが割り当
てられた構造で、出力回路は各列の出力ライン1227から
入ってくる電流をマルチプレクスするためのマルチプレ
クサ1230になっている。
明細書に記載の従来の感度可変受光素子回路によるアレ
イの構造図であり、図４７の制御回路1222、出力回路12
23の具体的な構造が示されている。1228はセンサセルア
レイで、その単位画素は図４７の感度可変受光素子回路
1221である。また制御回路1229は、図４７の３つの制御
端子1224、1225、1226に対し一本ずつスキャナが割り当
てられた構造で、出力回路は各列の出力ライン1227から
入ってくる電流をマルチプレクスするためのマルチプレ
クサ1230になっている。
【０００７】次に動作について説明する。まず、スキャ
ナｒからのパルスがある行に印加されると、その行にあ
る画素セル内の光電変換素子が初期電位にリセットされ
る。正画像を読み出すためには、一定の蓄積時間の後に
スキャナｐからのパルスをその行にかけつつ、各画素か
らの出力電流をマルチプレクサで水平方向にスキャンす
る。このときｐ、ｎのスキャナからセンサセルアレイ12
28にあるパターンを与えると、そのパターンによって各
行の出力電流の極性が決まり、各センサセルから出力さ
れた電流は縦方向に足し合わせながら取り出され、それ
がマルチプレクスされるため、マルチプレクサ1230から
の出力は、自動的に縦方向の画素間演算を行いながら取
り出した結果となる。これにより、照射された光パター
ンを画素間演算を行いながら取り出す機能が簡単な回路
構成により実現できる。
ナｒからのパルスがある行に印加されると、その行にあ
る画素セル内の光電変換素子が初期電位にリセットされ
る。正画像を読み出すためには、一定の蓄積時間の後に
スキャナｐからのパルスをその行にかけつつ、各画素か
らの出力電流をマルチプレクサで水平方向にスキャンす
る。このときｐ、ｎのスキャナからセンサセルアレイ12
28にあるパターンを与えると、そのパターンによって各
行の出力電流の極性が決まり、各センサセルから出力さ
れた電流は縦方向に足し合わせながら取り出され、それ
がマルチプレクスされるため、マルチプレクサ1230から
の出力は、自動的に縦方向の画素間演算を行いながら取
り出した結果となる。これにより、照射された光パター
ンを画素間演算を行いながら取り出す機能が簡単な回路
構成により実現できる。
【０００８】なお、出願人は特開平８−５６０１１号公
報で示されるような図４６とは異なる、トライステート
スイッチを用いた受光素子回路1212を既に提案してお
り、この回路を図４９に示す。この回路も単一画素とし
て図４７あるいは図４８のセンサに用いることができ
る。なお、図中1201はバイアス端子である。
報で示されるような図４６とは異なる、トライステート
スイッチを用いた受光素子回路1212を既に提案してお
り、この回路を図４９に示す。この回路も単一画素とし
て図４７あるいは図４８のセンサに用いることができ
る。なお、図中1201はバイアス端子である。
【０００９】
【発明が解決しようとする課題】従来の、感度可変受光
素子回路は上記のように構成されているので、例えば図
４９においては画素内の出力用スイッチングトランジス
タ1211を駆動するラインが必要となり、画素構造が複雑
になってしまうという問題点があった。また、出力用ス
イッチングトランジスタ1211にはn-MOSやp-MOSが用いら
れるため、出力端子1209の電位によっては出力トランジ
スタ1211の抵抗による電位変動が無視できないという問
題点があった。
素子回路は上記のように構成されているので、例えば図
４９においては画素内の出力用スイッチングトランジス
タ1211を駆動するラインが必要となり、画素構造が複雑
になってしまうという問題点があった。また、出力用ス
イッチングトランジスタ1211にはn-MOSやp-MOSが用いら
れるため、出力端子1209の電位によっては出力トランジ
スタ1211の抵抗による電位変動が無視できないという問
題点があった。
【００１０】また、画素の出力回路として一段の差動増
幅器を用いているため、作製上のばらつきや温度変化に
よってトランジスタの特性が変化したときに、正負の出
力電流の大きさにずれが生じ易いという問題点があっ
た。
幅器を用いているため、作製上のばらつきや温度変化に
よってトランジスタの特性が変化したときに、正負の出
力電流の大きさにずれが生じ易いという問題点があっ
た。
【００１１】また、上記の構造と動作では、光が強い程
光電変換素子の電位は下がり、その電位が差動増幅器の
バイアス用n-MOSトランジスタに導かれる。このため、
光が０の状態でオフセット出力を持ち、光が強い程出力
電流値がそこから下がっていくことになり、画素間演算
においてこのオフセットを除去する操作がチップ外部で
必要になるという問題点があった。また上記図４８のよ
うに、差動増幅器のバイアス用トランジスタとしてp-MO
Sを用いた場合でも、光電変換素子1203の初期電位が121
4の電源電位に等しい場合、光電変換素子1203の電位がp
-MOSトランジスタ1215の閾値電圧分だけ下がるまでは電
流が流れず、光の弱いところでは応答が無くなってしま
うという問題点があった。
光電変換素子の電位は下がり、その電位が差動増幅器の
バイアス用n-MOSトランジスタに導かれる。このため、
光が０の状態でオフセット出力を持ち、光が強い程出力
電流値がそこから下がっていくことになり、画素間演算
においてこのオフセットを除去する操作がチップ外部で
必要になるという問題点があった。また上記図４８のよ
うに、差動増幅器のバイアス用トランジスタとしてp-MO
Sを用いた場合でも、光電変換素子1203の初期電位が121
4の電源電位に等しい場合、光電変換素子1203の電位がp
-MOSトランジスタ1215の閾値電圧分だけ下がるまでは電
流が流れず、光の弱いところでは応答が無くなってしま
うという問題点があった。
【００１２】また、上記図４６のように、光電変換素子
1203のリセット用バイアス電源と読み出し回路用の電源
を共通にすると、ある画素でリセット動作を行っている
ときに、電源ラインを共有する他の画素で読み出しを行
っていると、出力電流値に応じた電位降下が電源ライン
に起こり、光電変換素子1203が完全に電源電位まで上が
らないという問題があった。
1203のリセット用バイアス電源と読み出し回路用の電源
を共通にすると、ある画素でリセット動作を行っている
ときに、電源ラインを共有する他の画素で読み出しを行
っていると、出力電流値に応じた電位降下が電源ライン
に起こり、光電変換素子1203が完全に電源電位まで上が
らないという問題があった。
【００１３】また、上記画素構成では、トランジスタ12
06、1216がオンとなっている間は、たとえ出力端子に流
れる電流を０にしていても、ミラー回路の入力段には電
流が流れ続けるため、消費電力が上がってしまうという
問題点があった。
06、1216がオンとなっている間は、たとえ出力端子に流
れる電流を０にしていても、ミラー回路の入力段には電
流が流れ続けるため、消費電力が上がってしまうという
問題点があった。
【００１４】また、上記の構成では画素内に何らメモリ
機構を持たないため、画像の時間変化を検出することが
出来ないという問題点があった。
機構を持たないため、画像の時間変化を検出することが
出来ないという問題点があった。
【００１５】また、上記の構成では画素内のトランジス
タ数が多いため、画素の面積を小さくすることが困難で
あるという問題点があった。
タ数が多いため、画素の面積を小さくすることが困難で
あるという問題点があった。
【００１６】また、上記の構成では、光電変換素子の電
位を安定化させるための方策や、光電変換素子に強い光
が当たって光電荷が過剰に発生したときの対策が考慮さ
れていないという問題点があった。
位を安定化させるための方策や、光電変換素子に強い光
が当たって光電荷が過剰に発生したときの対策が考慮さ
れていないという問題点があった。
【００１７】また従来の感度可変受光素子回路アレイは
上記のように構成されているので、縦方向の画素間演算
は出来ても横方向の画素間演算は出来ないという問題点
があった。
上記のように構成されているので、縦方向の画素間演算
は出来ても横方向の画素間演算は出来ないという問題点
があった。
【００１８】また上記の感度可変受光素子回路アレイで
は、画素のリセットはスキャナｒからのパルスにより一
つの行内で同時に行われるのに対し、読み出しはｐまた
はｎスキャナからのパルスを加えながら水平方向にマル
チプレクサでスキャンするため、同じ行内の画素でもマ
ルチプレクスにかかる時間分だけ蓄積時間に差が出てし
まうという問題点があった。
は、画素のリセットはスキャナｒからのパルスにより一
つの行内で同時に行われるのに対し、読み出しはｐまた
はｎスキャナからのパルスを加えながら水平方向にマル
チプレクサでスキャンするため、同じ行内の画素でもマ
ルチプレクスにかかる時間分だけ蓄積時間に差が出てし
まうという問題点があった。
【００１９】この発明は、かかる問題点を解決するため
になされたものであり、受光素子回路及び受光素子回路
アレイについて、画素構造を単純化し、画素間の特性の
均一性を上げるとともに信頼性を上げ、正負の出力のず
れを少なくし、出力されるデータからオフセットを無く
し、消費電力を抑え、かつ機能を付加することを目的と
する。
になされたものであり、受光素子回路及び受光素子回路
アレイについて、画素構造を単純化し、画素間の特性の
均一性を上げるとともに信頼性を上げ、正負の出力のず
れを少なくし、出力されるデータからオフセットを無く
し、消費電力を抑え、かつ機能を付加することを目的と
する。
【００２０】
【課題を解決するための手段】本発明の請求項１に係わ
る受光素子回路は、光を吸収し、制御電圧に応じた光電
流を正または負の出力信号として外部に取り出す受光素
子と、前記出力信号を制御するミラー回路からなる差動
増幅器とを備えた受光素子回路であって、前記ミラー回
路内の正出力用端子の接続される素子に直列に配設さ
れ、前記ミラー回路からの出力に同期して制御される読
み出し制御手段とを備えたものである。
る受光素子回路は、光を吸収し、制御電圧に応じた光電
流を正または負の出力信号として外部に取り出す受光素
子と、前記出力信号を制御するミラー回路からなる差動
増幅器とを備えた受光素子回路であって、前記ミラー回
路内の正出力用端子の接続される素子に直列に配設さ
れ、前記ミラー回路からの出力に同期して制御される読
み出し制御手段とを備えたものである。
【００２１】本発明の請求項２に係わる受光素子回路
は、請求項１において、さらに、ミラー回路内の負出力
用端子の接続される素子に直列に第２の読み出し制御手
段を備えたものである。
は、請求項１において、さらに、ミラー回路内の負出力
用端子の接続される素子に直列に第２の読み出し制御手
段を備えたものである。
【００２２】本発明の請求項３に係わる受光素子回路
は、請求項１または２において、差動増幅器が、少なく
ともソースが基板電位に固定されたｎ−ＭＯＳトランジ
スタを有した第１のミラー回路と、ソースが電源電位に
固定されたｐ−ＭＯＳトランジスタを有した第２及び第
３のミラー回路とから構成される多段のミラー回路を備
えたものである。
は、請求項１または２において、差動増幅器が、少なく
ともソースが基板電位に固定されたｎ−ＭＯＳトランジ
スタを有した第１のミラー回路と、ソースが電源電位に
固定されたｐ−ＭＯＳトランジスタを有した第２及び第
３のミラー回路とから構成される多段のミラー回路を備
えたものである。
【００２３】本発明の請求項４に係わる受光素子回路
は、光を吸収し、制御電圧に応じた光電流を正または負
の出力信号として外部に取り出す受光素子と、前記出力
信号を制御する差動増幅器とを備えた受光素子回路であ
って、前記受光素子の電位を、リセット電位調整手段に
より調整された電位に設定するリセット手段を備えたも
のである。
は、光を吸収し、制御電圧に応じた光電流を正または負
の出力信号として外部に取り出す受光素子と、前記出力
信号を制御する差動増幅器とを備えた受光素子回路であ
って、前記受光素子の電位を、リセット電位調整手段に
より調整された電位に設定するリセット手段を備えたも
のである。
【００２４】本発明の請求項５に係わる受光素子回路
は、請求項１乃至４のいずれかにおいて、光を吸収し、
制御電圧に応じた光電流を正または負の出力信号として
外部に取り出す受光素子と、前記出力信号を制御する差
動増幅器とを備えた受光素子回路であって、前記受光素
子の電位をリセットするリセット手段のタイミングを調
整する手段を備えたものである。
は、請求項１乃至４のいずれかにおいて、光を吸収し、
制御電圧に応じた光電流を正または負の出力信号として
外部に取り出す受光素子と、前記出力信号を制御する差
動増幅器とを備えた受光素子回路であって、前記受光素
子の電位をリセットするリセット手段のタイミングを調
整する手段を備えたものである。
【００２５】本発明の請求項６に係わる受光素子回路
は、光を吸収し、制御電圧に応じた光電流を正又は負の
出力信号として外部に取り出す受光素子と、前記出力信
号を制御する制御回路と、前記光吸収の量に応じて受光
素子に発生した電位を格納する手段とを備えたものであ
る。
は、光を吸収し、制御電圧に応じた光電流を正又は負の
出力信号として外部に取り出す受光素子と、前記出力信
号を制御する制御回路と、前記光吸収の量に応じて受光
素子に発生した電位を格納する手段とを備えたものであ
る。
【００２６】本発明の請求項７に係わる受光素子回路
は、光を吸収し、制御電圧に応じた光電流を正または負
の出力信号として外部に取り出す受光素子と、前記出力
信号を制御する制御回路とを備えた受光素子回路であっ
て、前記制御回路は外部からの制御信号により制御され
る複数の出力端子へ複数の出力信号を送出する回路を備
えたものである。
は、光を吸収し、制御電圧に応じた光電流を正または負
の出力信号として外部に取り出す受光素子と、前記出力
信号を制御する制御回路とを備えた受光素子回路であっ
て、前記制御回路は外部からの制御信号により制御され
る複数の出力端子へ複数の出力信号を送出する回路を備
えたものである。
【００２７】本発明の請求項８に係わる受光素子回路
は、請求項１乃至７のいずれかにおいて、受光素子は、
接地電位あるいは電源電位に接続された拡散領域により
囲まれたものである。
は、請求項１乃至７のいずれかにおいて、受光素子は、
接地電位あるいは電源電位に接続された拡散領域により
囲まれたものである。
【００２８】本発明の請求項９に係わる受光素子回路
は、請求項１乃至７のいずれかにおいて、受光素子は、
複数のコンタクトホールを有し、該コンタクトホール間
は互いに接続されるものである。
は、請求項１乃至７のいずれかにおいて、受光素子は、
複数のコンタクトホールを有し、該コンタクトホール間
は互いに接続されるものである。
【００２９】本発明の請求項１０に係わる受光素子回路
は、請求項１乃至７のいずれかにおいて、受光素子の電
位をリセットするリセット手段と並列に、前記受光素子
に蓄積される過剰電子除去手段を備えたものである。
は、請求項１乃至７のいずれかにおいて、受光素子の電
位をリセットするリセット手段と並列に、前記受光素子
に蓄積される過剰電子除去手段を備えたものである。
【００３０】本発明の請求項１１に係わる受光素子回路
は、請求項１乃至７のいずれかにおいて、受光素子の電
位をリセットするリセット手段に接続される電源電位
と、制御回路に接続される電源電位とを独立させるもの
である。
は、請求項１乃至７のいずれかにおいて、受光素子の電
位をリセットするリセット手段に接続される電源電位
と、制御回路に接続される電源電位とを独立させるもの
である。
【００３１】本発明の請求項１２に係わる受光素子回路
は、請求項１乃至１１のいずれかにおいて、制御回路は
絶縁膜を介して金属膜で遮蔽されるものである。
は、請求項１乃至１１のいずれかにおいて、制御回路は
絶縁膜を介して金属膜で遮蔽されるものである。
【００３２】本発明の請求項１３に係わる受光素子回路
アレイは、請求項１乃至３のいずれかに記載の受光素子
回路を２次元アレイ状に配置し、水平方向に配列する前
記各受光素子回路のリセット手段に接続される接続端子
と、正出力用端子と、負出力用端子とを１行毎に共有さ
せて垂直走査差回路に接続し、垂直方向に配列する前記
各受光素子回路の読み出し制御手段に接続される読み出
し制御用端子を１列毎に共有させて水平走査回路に接続
し、垂直方向に配列する前記各受光素子回路の出力端子
を１列毎に共有させ、前記水平走査回路により制御され
るトランスミッションゲートを介してアレイ出力端子に
接続したものである。
アレイは、請求項１乃至３のいずれかに記載の受光素子
回路を２次元アレイ状に配置し、水平方向に配列する前
記各受光素子回路のリセット手段に接続される接続端子
と、正出力用端子と、負出力用端子とを１行毎に共有さ
せて垂直走査差回路に接続し、垂直方向に配列する前記
各受光素子回路の読み出し制御手段に接続される読み出
し制御用端子を１列毎に共有させて水平走査回路に接続
し、垂直方向に配列する前記各受光素子回路の出力端子
を１列毎に共有させ、前記水平走査回路により制御され
るトランスミッションゲートを介してアレイ出力端子に
接続したものである。
【００３３】本発明の請求項１４に係わる受光素子回路
アレイは、請求項６に記載の受光素子回路を２次元アレ
イ状に配置し、水平方向に配列する前記各受光素子回路
のリセット手段に接続される接続端子と、正出力用端子
と、負出力用端子と、受光素子に発生した電位を格納す
る手段に接続されるメモリ制御用端子とを１行毎に共有
させて垂直走査差回路に接続し、垂直方向に配列する前
記各受光素子回路の出力端子を１列毎に共有させ、水平
走査回路により制御されるトランスミッションゲートを
介してアレイ出力端子に接続したものである。
アレイは、請求項６に記載の受光素子回路を２次元アレ
イ状に配置し、水平方向に配列する前記各受光素子回路
のリセット手段に接続される接続端子と、正出力用端子
と、負出力用端子と、受光素子に発生した電位を格納す
る手段に接続されるメモリ制御用端子とを１行毎に共有
させて垂直走査差回路に接続し、垂直方向に配列する前
記各受光素子回路の出力端子を１列毎に共有させ、水平
走査回路により制御されるトランスミッションゲートを
介してアレイ出力端子に接続したものである。
【００３４】本発明の請求項１５に係わる受光素子回路
アレイは、請求項７に記載の受光素子回路を２次元アレ
イ状に配置し、水平方向に配列する前記各受光素子回路
のリセット手段に接続される接続端子と、正出力用端子
と、負出力用端子とを１行毎に共有させて垂直走査差回
路に接続し、垂直方向に配列する前記各受光素子回路の
複数の出力端子をそれぞれ１列毎に共有させ、該共有さ
れた出力端子からなる複数の出力端子ラインを１列毎
に、水平走査回路によって制御される相殺回路を介して
アレイ出力端子に接続したものである。
アレイは、請求項７に記載の受光素子回路を２次元アレ
イ状に配置し、水平方向に配列する前記各受光素子回路
のリセット手段に接続される接続端子と、正出力用端子
と、負出力用端子とを１行毎に共有させて垂直走査差回
路に接続し、垂直方向に配列する前記各受光素子回路の
複数の出力端子をそれぞれ１列毎に共有させ、該共有さ
れた出力端子からなる複数の出力端子ラインを１列毎
に、水平走査回路によって制御される相殺回路を介して
アレイ出力端子に接続したものである。
【００３５】本発明の請求項１６に係わる受光素子回路
アレイは、請求項１５において、受光素子回路に光吸収
の量に応じて受光素子に発生した電位を格納する手段を
備え、前記受光素子に発生した電位を格納する手段に接
続されるメモリ制御用端子とを１行毎に共有させて垂直
走査差回路に接続したものである。
アレイは、請求項１５において、受光素子回路に光吸収
の量に応じて受光素子に発生した電位を格納する手段を
備え、前記受光素子に発生した電位を格納する手段に接
続されるメモリ制御用端子とを１行毎に共有させて垂直
走査差回路に接続したものである。
【００３６】本発明の請求項１７に係わる受光素子回路
アレイは、請求項１５または１６において、相殺回路
は、ソースが電源電位に固定されたｐ−ＭＯＳトランジ
スタを有し、垂直方向に配列する受光素子回路の複数の
出力端子ラインを入力し、読み出しが水平走査回路によ
り制御されるミラー回路と、該ミラー回路からの出力側
に接続され、水平走査回路により制御されるトランスミ
ッションゲートとを備えたものである。
アレイは、請求項１５または１６において、相殺回路
は、ソースが電源電位に固定されたｐ−ＭＯＳトランジ
スタを有し、垂直方向に配列する受光素子回路の複数の
出力端子ラインを入力し、読み出しが水平走査回路によ
り制御されるミラー回路と、該ミラー回路からの出力側
に接続され、水平走査回路により制御されるトランスミ
ッションゲートとを備えたものである。
【００３７】本発明の請求項１８に係わる受光素子回路
アレイは、請求項１５または１６において、相殺回路
は、ソースが基板電位に固定されたｎ−ＭＯＳトランジ
スタを有した第１のミラー回路と、ソースが電源電位に
固定されたｐ−ＭＯＳトランジスタを有した第２及び第
３のミラー回路とから構成され、垂直方向に配列する受
光素子回路の複数の出力端子ラインを入力し、読み出し
が水平走査回路により制御される多段のミラー回路と、
該ミラー回路からの出力側に接続され、水平走査回路に
より制御されるトランスミッションゲートとを備えたも
のである。
アレイは、請求項１５または１６において、相殺回路
は、ソースが基板電位に固定されたｎ−ＭＯＳトランジ
スタを有した第１のミラー回路と、ソースが電源電位に
固定されたｐ−ＭＯＳトランジスタを有した第２及び第
３のミラー回路とから構成され、垂直方向に配列する受
光素子回路の複数の出力端子ラインを入力し、読み出し
が水平走査回路により制御される多段のミラー回路と、
該ミラー回路からの出力側に接続され、水平走査回路に
より制御されるトランスミッションゲートとを備えたも
のである。
【００３８】本発明の請求項１９に係わる受光素子回路
アレイは、請求項１５または１６において、相殺回路
は、ソースが基板電位に固定されたｎ−ＭＯＳトランジ
スタを有し、垂直方向に配列する受光素子回路の複数の
出力端子ラインを入力し、読み出しが水平走査回路によ
り制御されるミラー回路と、該ミラー回路からの出力側
に接続され、水平走査回路により制御されるトランスミ
ッションゲートとを備えたものである。
アレイは、請求項１５または１６において、相殺回路
は、ソースが基板電位に固定されたｎ−ＭＯＳトランジ
スタを有し、垂直方向に配列する受光素子回路の複数の
出力端子ラインを入力し、読み出しが水平走査回路によ
り制御されるミラー回路と、該ミラー回路からの出力側
に接続され、水平走査回路により制御されるトランスミ
ッションゲートとを備えたものである。
【００３９】本発明の請求項２０に係わる受光素子回路
アレイは、請求項１５または１６において、相殺回路の
入力側に、受光素子回路を予めチャージするためのプリ
チャージラインを設けたものである。
アレイは、請求項１５または１６において、相殺回路の
入力側に、受光素子回路を予めチャージするためのプリ
チャージラインを設けたものである。
【００４０】本発明の請求項２１に係わる受光素子回路
アレイは、請求項２０において、プリチャージラインと
読み出しの接続のタイミングを調整する手段をさらに設
けたものである。
アレイは、請求項２０において、プリチャージラインと
読み出しの接続のタイミングを調整する手段をさらに設
けたものである。
【００４１】本発明の請求項２２に係わる受光素子回路
アレイは、請求項１４乃至１６のいずれかにおいて、水
平走査回路を複数配置したものである。
アレイは、請求項１４乃至１６のいずれかにおいて、水
平走査回路を複数配置したものである。
【００４２】本発明の請求項２３に係わる受光素子回路
アレイは、請求項１３乃至１６のいずれかにおいて、出
力がアレイ出力端子に接続される受光素子の電位の補正
回路を設けたものである。
アレイは、請求項１３乃至１６のいずれかにおいて、出
力がアレイ出力端子に接続される受光素子の電位の補正
回路を設けたものである。
【００４３】本発明の請求項２４に係わる受光素子回路
アレイは、請求項１３乃至１６のいずれかにおいて、ア
レイ出力端子に電流電圧変換回路を設けたものである。
アレイは、請求項１３乃至１６のいずれかにおいて、ア
レイ出力端子に電流電圧変換回路を設けたものである。
【００４４】本発明の請求項２５に係わる受光素子回路
アレイは、請求項２４において、さらにアナログ電圧を
デジタル値に変換する回路を備えたものである。
アレイは、請求項２４において、さらにアナログ電圧を
デジタル値に変換する回路を備えたものである。
【００４５】本発明の請求項２６に係わる受光素子回路
アレイは、請求項１３乃至１６のいずれかにおいて、受
光素子回路アレイは、電源電位または接地電位に接続さ
れた拡散領域で囲まれたものである。
アレイは、請求項１３乃至１６のいずれかにおいて、受
光素子回路アレイは、電源電位または接地電位に接続さ
れた拡散領域で囲まれたものである。
【００４６】本発明の請求項２７に係わる受光素子回路
アレイは、請求項１３乃至１６のいずれかにおいて、受
光素子回路の受光素子をリセットする手段がｎ−ＭＯＳ
トランジスタから構成され、前記ｎ−ＭＯＳトランジス
タを制御し、垂直走査回路から送出されるパルス信号の
電位が前記ｎ−ＭＯＳトランジスタしきい値電圧により
規定されるものである。
アレイは、請求項１３乃至１６のいずれかにおいて、受
光素子回路の受光素子をリセットする手段がｎ−ＭＯＳ
トランジスタから構成され、前記ｎ−ＭＯＳトランジス
タを制御し、垂直走査回路から送出されるパルス信号の
電位が前記ｎ−ＭＯＳトランジスタしきい値電圧により
規定されるものである。
【００４７】
実施の形態１．以下、この発明の一実施の形態を図につ
いて説明する。図１はこの発明の一実施の形態の１画素
の受光素子回路の構成を示す図である。図において、光
電変換素子３からの出力は差動増幅器のバイアス電流用
n-MOSトランジスタ４のゲート端子に入力される。差動
増幅器は、このn-MOSトランジスタ４、負出力用端子(Ｖ
n)14によって制御される負出力用n-MOSトランジスタ
５、正出力用端子(Ｖp)15によって制御される正出力用n
-MOSトランジスタ６、ミラー回路用p-MOSトランジスタ
７、８、読み出し制御用端子(Ｖ0)16によって制御され
る読み出し制御用MOSトランジスタ９、10で構成されて
いる。１は電源ライン、２はリセット端子(Ｖr)13によ
って制御される、光電変換素子３のリセット用MOSトラ
ンジスタ、11は接地ライン、12は基板コンタクト、17は
画素の出力端子(Ｖout)である。なお、点線で囲まれた
部分が１画素単位である。
いて説明する。図１はこの発明の一実施の形態の１画素
の受光素子回路の構成を示す図である。図において、光
電変換素子３からの出力は差動増幅器のバイアス電流用
n-MOSトランジスタ４のゲート端子に入力される。差動
増幅器は、このn-MOSトランジスタ４、負出力用端子(Ｖ
n)14によって制御される負出力用n-MOSトランジスタ
５、正出力用端子(Ｖp)15によって制御される正出力用n
-MOSトランジスタ６、ミラー回路用p-MOSトランジスタ
７、８、読み出し制御用端子(Ｖ0)16によって制御され
る読み出し制御用MOSトランジスタ９、10で構成されて
いる。１は電源ライン、２はリセット端子(Ｖr)13によ
って制御される、光電変換素子３のリセット用MOSトラ
ンジスタ、11は接地ライン、12は基板コンタクト、17は
画素の出力端子(Ｖout)である。なお、点線で囲まれた
部分が１画素単位である。
【００４８】次に、動作について説明する。最初に読み
出し制御用MOSトランジスタ９、10が含まれない場合の
動作を説明する。まず、MOSトランジスタ２を通じて光
電変換素子３が電源ライン１の電源電位までリセットさ
れる。光入射により光電変換素子３に電荷が蓄積される
と、n-MOSトランジスタ４のコンダクタンスが変化す
る。これにより光電変換素子の出力は増幅され、Ｓ／Ｎ
比を向上することが可能となる。ここで負出力用端子
(Ｖn)14から入力があると、n-MOSトランジスタ４からの
出力電流は、出力端子（Ｖout）17から電流を引き込む
向きに出力（負出力）され、正出力用端子（Ｖp）15か
ら入力があると、n-MOSトランジスタ４からの出力電流
はミラー回路によって反転された後、出力端子（Ｖou
t）17から電流を掃き出す向きに出力（正出力）され
る。
出し制御用MOSトランジスタ９、10が含まれない場合の
動作を説明する。まず、MOSトランジスタ２を通じて光
電変換素子３が電源ライン１の電源電位までリセットさ
れる。光入射により光電変換素子３に電荷が蓄積される
と、n-MOSトランジスタ４のコンダクタンスが変化す
る。これにより光電変換素子の出力は増幅され、Ｓ／Ｎ
比を向上することが可能となる。ここで負出力用端子
(Ｖn)14から入力があると、n-MOSトランジスタ４からの
出力電流は、出力端子（Ｖout）17から電流を引き込む
向きに出力（負出力）され、正出力用端子（Ｖp）15か
ら入力があると、n-MOSトランジスタ４からの出力電流
はミラー回路によって反転された後、出力端子（Ｖou
t）17から電流を掃き出す向きに出力（正出力）され
る。
【００４９】これにより、感度可変受光素子回路は光電
荷の蓄積、増幅を行うとともに、正負両極性での読み出
しが実現できる。
荷の蓄積、増幅を行うとともに、正負両極性での読み出
しが実現できる。
【００５０】また図では、リセット用MOSトランジスタ
２としてp-MOSを用いているが、n-MOS等のスイッチでも
良い。
２としてp-MOSを用いているが、n-MOS等のスイッチでも
良い。
【００５１】リセット用MOSトランジスタ２としてp-MOS
を用いた場合には、リセット端子（Ｖr）１３から与え
る電圧パルスを、電源ライン１の電位より高くしなくて
も、光電変換素子３を１の電源電位までリセットするこ
とが出来る。
を用いた場合には、リセット端子（Ｖr）１３から与え
る電圧パルスを、電源ライン１の電位より高くしなくて
も、光電変換素子３を１の電源電位までリセットするこ
とが出来る。
【００５２】ここで、n-MOSトランジスタ４とミラー回
路の入力側トランジスタ７との間に、正出力用n-MOSト
ランジスタ６と直列に、読み出し制御用MOSトランジス
タ９を挿入し、これを出力端子17へのアクセスに合わせ
て制御する。すると、正出力用端子15から入力があると
きでも、出力端子17から電流を出力するとき以外はミラ
ー回路の入力側に電流が流れないため、消費電力を小さ
くすることが出来る。
路の入力側トランジスタ７との間に、正出力用n-MOSト
ランジスタ６と直列に、読み出し制御用MOSトランジス
タ９を挿入し、これを出力端子17へのアクセスに合わせ
て制御する。すると、正出力用端子15から入力があると
きでも、出力端子17から電流を出力するとき以外はミラ
ー回路の入力側に電流が流れないため、消費電力を小さ
くすることが出来る。
【００５３】更に、n-MOSトランジスタ４とその出力端
子17との間に、負出力用n-MOSトランジスタ５と直列
に、読み出し制御用MOSトランジスタ10を挿入し、これ
を出力端子17へのアクセスに合わせて制御する。する
と、正負の出力回路が共に、n-MOSトランジスタを３個
ずつ含みことになり、回路の対称性が良くなるので、正
負の出力電流の大きさを等しくすることが容易になる。
子17との間に、負出力用n-MOSトランジスタ５と直列
に、読み出し制御用MOSトランジスタ10を挿入し、これ
を出力端子17へのアクセスに合わせて制御する。する
と、正負の出力回路が共に、n-MOSトランジスタを３個
ずつ含みことになり、回路の対称性が良くなるので、正
負の出力電流の大きさを等しくすることが容易になる。
【００５４】また図では、読み出し制御用MOSトランジ
スタ９、10としてn-MOSを用いているが、p-MOSを用いて
も同様の効果を有する。
スタ９、10としてn-MOSを用いているが、p-MOSを用いて
も同様の効果を有する。
【００５５】また図では、読み出し制御用MOSトランジ
スタ９、10は、出力用n-MOSトランジスタ５、６よりミ
ラー回路に近い側に挿入されているが、これの上下を反
転した図２のような構造であっても同様の効果を有す
る。
スタ９、10は、出力用n-MOSトランジスタ５、６よりミ
ラー回路に近い側に挿入されているが、これの上下を反
転した図２のような構造であっても同様の効果を有す
る。
【００５６】実施の形態２．以下、この発明の別の実施
の形態を図について説明する。上記実施の形態１では、
二つの読み出し制御用MOSトランジスタ９、10を正負の
読み出し回路に挿入したが、図３のように、n-MOSトラ
ンジスタ４に隣接して直列に一つのトランジスタ９ａを
挿入し、読み出し制御用端子16でこれを制御しても、同
様の効果を有することは言うまでもない。
の形態を図について説明する。上記実施の形態１では、
二つの読み出し制御用MOSトランジスタ９、10を正負の
読み出し回路に挿入したが、図３のように、n-MOSトラ
ンジスタ４に隣接して直列に一つのトランジスタ９ａを
挿入し、読み出し制御用端子16でこれを制御しても、同
様の効果を有することは言うまでもない。
【００５７】なお、図３中、図１中に相当するものは同
一符号を付している。
一符号を付している。
【００５８】実施の形態３．以下、この発明の一実施の
形態を図について説明する。図４はこの発明の一実施の
形態の受光素子回路の構成を示す図である。図におい
て、符号１〜６及び９〜17は図１と同じである。本実施
の形態の差動増幅器は、バイアス電流用n-MOSトランジ
スタ４、負出力用n-MOSトランジスタ５、正出力用n-MOS
トランジスタ６、及び出力側が画素の出力端子17に接続
された第１のミラー回路を構成するn-MOSトランジスタ1
8、19、出力側が画素の出力端子17に接続された第２の
ミラー回路を構成するp-MOSトランジスタ20、21、出力
側が上記第１のミラー回路の入力側に接続された第３の
ミラー回路を構成するp-MOSトランジスタ22、23、読み
出し制御用MOSトランジスタ９、10で構成されている。
形態を図について説明する。図４はこの発明の一実施の
形態の受光素子回路の構成を示す図である。図におい
て、符号１〜６及び９〜17は図１と同じである。本実施
の形態の差動増幅器は、バイアス電流用n-MOSトランジ
スタ４、負出力用n-MOSトランジスタ５、正出力用n-MOS
トランジスタ６、及び出力側が画素の出力端子17に接続
された第１のミラー回路を構成するn-MOSトランジスタ1
8、19、出力側が画素の出力端子17に接続された第２の
ミラー回路を構成するp-MOSトランジスタ20、21、出力
側が上記第１のミラー回路の入力側に接続された第３の
ミラー回路を構成するp-MOSトランジスタ22、23、読み
出し制御用MOSトランジスタ９、10で構成されている。
【００５９】光電変換素子３のリセット動作、及びn-MO
Sトランジスタ４による出力の増幅については上記実施
の形態１と同様である。最初に読み出し制御用MOSトラ
ンジスタ９、10が含まれない場合の出力動作を説明す
る。
Sトランジスタ４による出力の増幅については上記実施
の形態１と同様である。最初に読み出し制御用MOSトラ
ンジスタ９、10が含まれない場合の出力動作を説明す
る。
【００６０】負出力用端子14から入力があると、n-MOS
トランジスタ４からの出力電流は、まず第３のミラー回
路の入力側p-MOSトランジスタ22に流れる。対応する出
力側p-MOSトランジスタ23からの電流が第１のミラー回
路の入力側n-MOSトランジスタ18に流れ、その対応する
出力側n-MOSトランジスタ19により、出力電流は出力端
子17から電流を引き込む向きに出力（負出力）される。
一方、正出力用端子15から入力があると、n-MOSトラン
ジスタ４からの出力電流は第２のミラー回路の入力側p-
MOSトランジスタ20に流れ、その出力側p-MOSトランジス
タ21により、出力電流は出力端子17から電流を掃き出す
向きに出力（正出力）される。
トランジスタ４からの出力電流は、まず第３のミラー回
路の入力側p-MOSトランジスタ22に流れる。対応する出
力側p-MOSトランジスタ23からの電流が第１のミラー回
路の入力側n-MOSトランジスタ18に流れ、その対応する
出力側n-MOSトランジスタ19により、出力電流は出力端
子17から電流を引き込む向きに出力（負出力）される。
一方、正出力用端子15から入力があると、n-MOSトラン
ジスタ４からの出力電流は第２のミラー回路の入力側p-
MOSトランジスタ20に流れ、その出力側p-MOSトランジス
タ21により、出力電流は出力端子17から電流を掃き出す
向きに出力（正出力）される。
【００６１】上記のように、感度可変受光素子回路は光
電荷の蓄積、増幅を行うとともに、正負両極性での読み
出しが実現できる。
電荷の蓄積、増幅を行うとともに、正負両極性での読み
出しが実現できる。
【００６２】また、このようにミラー回路を多段に重ね
ることにより、作製上のばらつきや温度変化によってト
ランジスタの特性が変化したときに、正負の出力電流の
大きさにずれが生じにくくなる。
ることにより、作製上のばらつきや温度変化によってト
ランジスタの特性が変化したときに、正負の出力電流の
大きさにずれが生じにくくなる。
【００６３】さらに、上記実施の形態ではミラー回路を
３段用いた場合について説明したが、更に多段に重ねた
場合にも同様の効果が得られることは言うまでもない。
３段用いた場合について説明したが、更に多段に重ねた
場合にも同様の効果が得られることは言うまでもない。
【００６４】ここで、n-MOSトランジスタ４と第２のミ
ラー回路の入力側トランジスタ20との間に、正出力用n-
MOSトランジスタ６と直列に、読み出し制御用MOSトラン
ジスタ９を挿入し、またn-MOSトランジスタ４と第３の
ミラー回路の入力側トランジスタ22との間に、負出力用
n-MOSトランジスタ５と直列に、読み出し制御用MOSトラ
ンジスタ10を挿入して、MOSトランジスタ９、10を出力
端子17へのアクセスに合わせて制御する。すると、正負
の出力用端子15、14から入力があるときでも、出力端子
から電流を流すとき以外はミラー回路の入力側に電流が
流れないため、消費電力を小さくすることが出来る。
ラー回路の入力側トランジスタ20との間に、正出力用n-
MOSトランジスタ６と直列に、読み出し制御用MOSトラン
ジスタ９を挿入し、またn-MOSトランジスタ４と第３の
ミラー回路の入力側トランジスタ22との間に、負出力用
n-MOSトランジスタ５と直列に、読み出し制御用MOSトラ
ンジスタ10を挿入して、MOSトランジスタ９、10を出力
端子17へのアクセスに合わせて制御する。すると、正負
の出力用端子15、14から入力があるときでも、出力端子
から電流を流すとき以外はミラー回路の入力側に電流が
流れないため、消費電力を小さくすることが出来る。
【００６５】また図では、読み出し制御用MOSトランジ
スタ９、10としてn-MOSを用いているが、p-MOSを用いて
も同様の効果を有する。
スタ９、10としてn-MOSを用いているが、p-MOSを用いて
も同様の効果を有する。
【００６６】また図では、読み出し制御用MOSトランジ
スタ９、10は、出力用n-MOSトランジスタ５、６よりミ
ラー回路に近い側に挿入されているが、これの上下を反
転して、図５のようにしても同様の効果を有する。
スタ９、10は、出力用n-MOSトランジスタ５、６よりミ
ラー回路に近い側に挿入されているが、これの上下を反
転して、図５のようにしても同様の効果を有する。
【００６７】さらに、二つの読み出し制御用MOSトラン
ジスタ９、10を正負の読み出し回路に挿入する代わり
に、図６のように、n-MOSトランジスタ４の上または下
に直列に一つのトランジスタ９ｂを挿入し、読み出し制
御用端子16でこれを制御しても、同様の効果を有するこ
とは言うまでもない。
ジスタ９、10を正負の読み出し回路に挿入する代わり
に、図６のように、n-MOSトランジスタ４の上または下
に直列に一つのトランジスタ９ｂを挿入し、読み出し制
御用端子16でこれを制御しても、同様の効果を有するこ
とは言うまでもない。
【００６８】実施の形態４．以下、この発明の一実施の
形態を図について説明する。図７はこの発明の一実施の
形態の受光素子回路の構成を示す図である。図におい
て、符号１〜３、９〜13、16、17は図１と同じである。
本実施の形態では光電変換素子３からの出力は差動増幅
器のバイアス電流用p-MOSトランジスタ24のゲート端子
に入力される。差動増幅器は、このp-MOSトランジスタ2
4、負出力用端子29によって制御される負出力用p-MOSト
ランジスタ25、正出力用端子30によって制御される正出
力用p-MOSトランジスタ26、ミラー回路用n-MOSトランジ
スタ27、28、読み出し制御用MOSトランジスタ９、10で
構成されている。また、31は光電変換素子３のリセット
電位を調整するためのダイオード接続p-MOSトランジス
タである。
形態を図について説明する。図７はこの発明の一実施の
形態の受光素子回路の構成を示す図である。図におい
て、符号１〜３、９〜13、16、17は図１と同じである。
本実施の形態では光電変換素子３からの出力は差動増幅
器のバイアス電流用p-MOSトランジスタ24のゲート端子
に入力される。差動増幅器は、このp-MOSトランジスタ2
4、負出力用端子29によって制御される負出力用p-MOSト
ランジスタ25、正出力用端子30によって制御される正出
力用p-MOSトランジスタ26、ミラー回路用n-MOSトランジ
スタ27、28、読み出し制御用MOSトランジスタ９、10で
構成されている。また、31は光電変換素子３のリセット
電位を調整するためのダイオード接続p-MOSトランジス
タである。
【００６９】最初に読み出し制御用MOSトランジスタ
９、10、及びリセット電位調整用のp-MOSトランジスタ3
1が含まれない場合の出力動作について説明する。
９、10、及びリセット電位調整用のp-MOSトランジスタ3
1が含まれない場合の出力動作について説明する。
【００７０】光電変換素子３のリセット動作は実施の形
態１と同様である。光入射により光電変換素子３に電荷
が蓄積されると、p-MOSトランジスタ24のコンダクタン
スが変化する。ここで負出力用端子（Ｖn）29から入力
があると、p-MOSトランジスタ24からの出力電流はミラ
ー回路によって反転された後、出力端子17から電流を引
き込む向きに出力（負出力）され、正出力用端子（Ｖ
p）30から入力があると、p-MOSトランジスタ24からの出
力電流は出力端子17から電流を掃き出す向きに出力（正
出力）される。
態１と同様である。光入射により光電変換素子３に電荷
が蓄積されると、p-MOSトランジスタ24のコンダクタン
スが変化する。ここで負出力用端子（Ｖn）29から入力
があると、p-MOSトランジスタ24からの出力電流はミラ
ー回路によって反転された後、出力端子17から電流を引
き込む向きに出力（負出力）され、正出力用端子（Ｖ
p）30から入力があると、p-MOSトランジスタ24からの出
力電流は出力端子17から電流を掃き出す向きに出力（正
出力）される。
【００７１】以上の動作で、感度可変受光素子回路は光
電荷の蓄積、増幅を行うとともに、正負両極性での読み
出しが実現できる。
電荷の蓄積、増幅を行うとともに、正負両極性での読み
出しが実現できる。
【００７２】ここで光電変換素子３としては、例えば基
板電位に固定したｐウエル中のｎソースドレイン等、光
が強いほど電位が下がるものを用いた場合を考える。実
施の形態１乃至３では、この光電変換素子３の電位がゲ
ートに入力されたn-MOSトランジスタ４によって出力電
流が制御される。この、出力電流と光照射時間（光の蓄
積時間）との関係を図８に示す。図からわかるように、
出力電流はリセットの状態でオフセット値を持ち、光が
強く、蓄積時間が長いほどそこから下がる、ネガ型の読
み出しになっている。そのため、読み出し時には、この
オフセット値を外部に記憶しておき、出力電流値との差
を取る操作が必要になる。このことは、温度変化等によ
ってオフセット値がずれたときに画像の劣化が起こった
り、画素間で電流を足し合わせながら取り出すときにオ
フセット値が変わってしまうということを意味してい
る。
板電位に固定したｐウエル中のｎソースドレイン等、光
が強いほど電位が下がるものを用いた場合を考える。実
施の形態１乃至３では、この光電変換素子３の電位がゲ
ートに入力されたn-MOSトランジスタ４によって出力電
流が制御される。この、出力電流と光照射時間（光の蓄
積時間）との関係を図８に示す。図からわかるように、
出力電流はリセットの状態でオフセット値を持ち、光が
強く、蓄積時間が長いほどそこから下がる、ネガ型の読
み出しになっている。そのため、読み出し時には、この
オフセット値を外部に記憶しておき、出力電流値との差
を取る操作が必要になる。このことは、温度変化等によ
ってオフセット値がずれたときに画像の劣化が起こった
り、画素間で電流を足し合わせながら取り出すときにオ
フセット値が変わってしまうということを意味してい
る。
【００７３】これに対し、本実施の形態においては、光
電変換素子３の電位をp-MOSトランジスタ24に入力し、
これよって出力電流を制御する場合には、出力電流値
は、リセットの状態で０であり、光が強く、蓄積時間が
長いほどそこから上がる、ポジ型の読み出しになる。従
って読み出し時にオフセットの除去操作が必要なくな
る。
電変換素子３の電位をp-MOSトランジスタ24に入力し、
これよって出力電流を制御する場合には、出力電流値
は、リセットの状態で０であり、光が強く、蓄積時間が
長いほどそこから上がる、ポジ型の読み出しになる。従
って読み出し時にオフセットの除去操作が必要なくな
る。
【００７４】一方、この構成においては、光電変換素子
３をまず電源電位までリセットし、そこからの電位変化
をp-MOSトランジスタ24の出力電流値によってモニタし
ようとした場合、光電変換素子３の電位が電源電位より
もp-MOSトランジスタ24の閾値電圧分だけ下がるまでは
出力電流が０のまま変化しない、即ちたとえ光が当たっ
ていてもそれが弱く、蓄積時間が十分に長くない場合に
は出力信号が出ない、という問題が懸念される。
３をまず電源電位までリセットし、そこからの電位変化
をp-MOSトランジスタ24の出力電流値によってモニタし
ようとした場合、光電変換素子３の電位が電源電位より
もp-MOSトランジスタ24の閾値電圧分だけ下がるまでは
出力電流が０のまま変化しない、即ちたとえ光が当たっ
ていてもそれが弱く、蓄積時間が十分に長くない場合に
は出力信号が出ない、という問題が懸念される。
【００７５】そこで、本実施の形態においては、リセッ
ト用MOSトランジスタ２と直列に、ダイオード接続したp
-MOSトランジスタ31を挿入した。これにより、光電変換
素子３の電位は電源電位よりもp-MOSトランジスタ31の
閾値電圧分低い電位までしかリセットされないから、光
が弱い場合でも出力信号が出てくるようにすることが出
来る。図９に、このような構造の違いによる光量と出力
電流の関係を示す。p-MOSトランジスタ31を挿入した場
合に低光量でも出力電流が得られることがわかる。
ト用MOSトランジスタ２と直列に、ダイオード接続したp
-MOSトランジスタ31を挿入した。これにより、光電変換
素子３の電位は電源電位よりもp-MOSトランジスタ31の
閾値電圧分低い電位までしかリセットされないから、光
が弱い場合でも出力信号が出てくるようにすることが出
来る。図９に、このような構造の違いによる光量と出力
電流の関係を示す。p-MOSトランジスタ31を挿入した場
合に低光量でも出力電流が得られることがわかる。
【００７６】更に、p-MOSトランジスタ31のゲート長、
ゲート幅をp-MOSトランジスタ24のものと同じにすれ
ば、その閾値電圧を完全に同じにすることが出来るの
で、図９で、ダイオード接続がついたものの出力電流が
立ち上がる点を完全に原点に一致させることができ、受
光素子回路としての精度が向上する。
ゲート幅をp-MOSトランジスタ24のものと同じにすれ
ば、その閾値電圧を完全に同じにすることが出来るの
で、図９で、ダイオード接続がついたものの出力電流が
立ち上がる点を完全に原点に一致させることができ、受
光素子回路としての精度が向上する。
【００７７】また、本実施の形態の構成では、p-MOSト
ランジスタ24の閾値がチップ内でばらついても、そのば
らつきを光電変換素子３のリセット電位で補償すること
になるので、固定パターンノイズの低減を図ることがで
きる。
ランジスタ24の閾値がチップ内でばらついても、そのば
らつきを光電変換素子３のリセット電位で補償すること
になるので、固定パターンノイズの低減を図ることがで
きる。
【００７８】また、図７においては、p-MOSトランジス
タ31をリセット用MOSトランジスタ２よりも電源に近い
側に配置したが、これの上下を入れ替えた図１０のよう
な構造であっても同様の効果を奏することは言うまでも
ない。
タ31をリセット用MOSトランジスタ２よりも電源に近い
側に配置したが、これの上下を入れ替えた図１０のよう
な構造であっても同様の効果を奏することは言うまでも
ない。
【００７９】ここで、図７のようにp-MOSトランジスタ2
4とミラー回路の入力側トランジスタ27との間に、負出
力用p-MOSトランジスタ25と直列に、読み出し制御用MOS
トランジスタ10を挿入し、これを出力端子17へのアクセ
スに合わせて制御する。すると、負出力用端子29から入
力があるときでも、出力端子から電流を流すとき以外は
ミラー回路の入力側に電流が流れないため、消費電力を
小さくすることが出来る。
4とミラー回路の入力側トランジスタ27との間に、負出
力用p-MOSトランジスタ25と直列に、読み出し制御用MOS
トランジスタ10を挿入し、これを出力端子17へのアクセ
スに合わせて制御する。すると、負出力用端子29から入
力があるときでも、出力端子から電流を流すとき以外は
ミラー回路の入力側に電流が流れないため、消費電力を
小さくすることが出来る。
【００８０】更に、p-MOSトランジスタ24とその出力端
子17との間に、正出力用p-MOSトランジスタ26と直列
に、読み出し制御用MOSトランジスタ９を挿入し、これ
を出力端子17へのアクセスに合わせて制御する。する
と、正負の出力回路の対称性が良くなるので、正負の出
力電流の大きさを等しくすることが容易になる。
子17との間に、正出力用p-MOSトランジスタ26と直列
に、読み出し制御用MOSトランジスタ９を挿入し、これ
を出力端子17へのアクセスに合わせて制御する。する
と、正負の出力回路の対称性が良くなるので、正負の出
力電流の大きさを等しくすることが容易になる。
【００８１】また図７では、読み出し制御用MOSトラン
ジスタ９、10としてn-MOSを用いているが、p-MOSを用い
ても同様の効果を有する。
ジスタ９、10としてn-MOSを用いているが、p-MOSを用い
ても同様の効果を有する。
【００８２】また図７では、読み出し制御用MOSトラン
ジスタ９、10は、出力用p-MOSトランジスタ26、25より
ミラー回路に近い側に挿入されているが、これを図１１
のように上下を反転しても同様の効果を有する。
ジスタ９、10は、出力用p-MOSトランジスタ26、25より
ミラー回路に近い側に挿入されているが、これを図１１
のように上下を反転しても同様の効果を有する。
【００８３】更に二つの読み出し制御用MOSトランジス
タ９、10を正負の読み出し回路に挿入する代わりに、図
１２のようにp-MOSトランジスタ24の上または下に直列
に一つのトランジスタ９ａを挿入し、読み出し制御用端
子16でこれを制御しても、同様の効果を有することは言
うまでもない。
タ９、10を正負の読み出し回路に挿入する代わりに、図
１２のようにp-MOSトランジスタ24の上または下に直列
に一つのトランジスタ９ａを挿入し、読み出し制御用端
子16でこれを制御しても、同様の効果を有することは言
うまでもない。
【００８４】またこの構造においても、実施の形態３の
ようにミラー回路を多段に重ねることで、作製上のばら
つきや温度変化によってトランジスタの特性が変化した
ときに、正負の出力電流の大きさにずれを生じにくくさ
せることが出来る。
ようにミラー回路を多段に重ねることで、作製上のばら
つきや温度変化によってトランジスタの特性が変化した
ときに、正負の出力電流の大きさにずれを生じにくくさ
せることが出来る。
【００８５】実施の形態５．以下、この発明の一実施の
形態を図について説明する。図１３はこの発明の一実施
の形態の受光素子回路アレイの構成を示す図である。図
において、32は上記実施の形態１乃至４で説明した受光
素子回路の単位画素である。単位画素中のＶrはリセッ
ト端子13、Ｖnは負出力用端子14あるいは29、Ｖpは正出
力用端子１５あるいは30、Ｖoは読み出し制御用端子1
6、OUTは画素の出力端子17を示す。33は単位画素32の制
御端子に信号を送り込むことで感度可変受光素子回路ア
レイの動作を制御するための垂直走査回路であり、画素
のリセット用ライン35が Ｖrを、負出力用ライン36がＶ
n を、正出力用ライン37がＶp を制御する。また横方向
の一つのライン上に並ぶ感度可変受光素子回路32の制御
端子は、これらの制御ライン35、36、37を共有してお
り、各行毎に一組、制御ライン35、36、37が割り当てら
れる。また縦方向の一つのライン上に並ぶ感度可変受光
素子回路32の出力端子17は、出力ライン38を共有してお
り、各列に一本出力ライン38が割り当てられる。34は単
位画素32からの出力電流を取り出すための水平走査回路
であり、読み出し制御用ライン39がＶoを制御し、また
出力ライン38は、この読み出し制御用ライン39によって
制御されるトランスミッションゲート40を介してアレイ
の出力端子41につながっている。なお、垂直走査回路、
水平走査回路としては、シフトレジスタ等により構成し
た一本または複数本のスキャナ、ランダムロジック回路
等を用いればよい。
形態を図について説明する。図１３はこの発明の一実施
の形態の受光素子回路アレイの構成を示す図である。図
において、32は上記実施の形態１乃至４で説明した受光
素子回路の単位画素である。単位画素中のＶrはリセッ
ト端子13、Ｖnは負出力用端子14あるいは29、Ｖpは正出
力用端子１５あるいは30、Ｖoは読み出し制御用端子1
6、OUTは画素の出力端子17を示す。33は単位画素32の制
御端子に信号を送り込むことで感度可変受光素子回路ア
レイの動作を制御するための垂直走査回路であり、画素
のリセット用ライン35が Ｖrを、負出力用ライン36がＶ
n を、正出力用ライン37がＶp を制御する。また横方向
の一つのライン上に並ぶ感度可変受光素子回路32の制御
端子は、これらの制御ライン35、36、37を共有してお
り、各行毎に一組、制御ライン35、36、37が割り当てら
れる。また縦方向の一つのライン上に並ぶ感度可変受光
素子回路32の出力端子17は、出力ライン38を共有してお
り、各列に一本出力ライン38が割り当てられる。34は単
位画素32からの出力電流を取り出すための水平走査回路
であり、読み出し制御用ライン39がＶoを制御し、また
出力ライン38は、この読み出し制御用ライン39によって
制御されるトランスミッションゲート40を介してアレイ
の出力端子41につながっている。なお、垂直走査回路、
水平走査回路としては、シフトレジスタ等により構成し
た一本または複数本のスキャナ、ランダムロジック回路
等を用いればよい。
【００８６】次に動作について説明する。まず、垂直走
査回路33によりある行のリセット用ライン35がアクティ
ブになると、その行にある画素セル32内の光電変換素子
３が初期電位にリセットされる。正画像を読み出すため
には、一定の蓄積時間の後に垂直走査回路33によりその
行の正出力用ライン37をアクティブにしつつ、水平走査
回路34のスキャンによって読み出し制御用ライン39をア
クティブにし、トランスミッションゲート40によって各
行からの出力電流をアレイの出力端子41に出力する。負
画像も同様に、負出力用ライン36をアクティブにして読
み出せばよい。このとき各行の負出力用ライン36、正出
力用ライン37にあるパターンを与えると、そのパターン
によって各行の出力電流の極性が決まり、各画素セル32
から出力された電流は縦方向に足し合わせながら取り出
されるため、アレイの出力端子41からの出力は、自動的
に縦方向の画素間演算を行いながら取り出した結果とな
る。
査回路33によりある行のリセット用ライン35がアクティ
ブになると、その行にある画素セル32内の光電変換素子
３が初期電位にリセットされる。正画像を読み出すため
には、一定の蓄積時間の後に垂直走査回路33によりその
行の正出力用ライン37をアクティブにしつつ、水平走査
回路34のスキャンによって読み出し制御用ライン39をア
クティブにし、トランスミッションゲート40によって各
行からの出力電流をアレイの出力端子41に出力する。負
画像も同様に、負出力用ライン36をアクティブにして読
み出せばよい。このとき各行の負出力用ライン36、正出
力用ライン37にあるパターンを与えると、そのパターン
によって各行の出力電流の極性が決まり、各画素セル32
から出力された電流は縦方向に足し合わせながら取り出
されるため、アレイの出力端子41からの出力は、自動的
に縦方向の画素間演算を行いながら取り出した結果とな
る。
【００８７】ここで、各画素に読み出し制御用端子Ｖo
は画素内のミラー回路の入出力を制御するものであるか
ら、各列でトランスミッションゲート40が開いていると
き以外は読み出し制御用ライン39によりミラー回路の入
力側に電流が流れないため、消費電力を小さくすること
が出来る。
は画素内のミラー回路の入出力を制御するものであるか
ら、各列でトランスミッションゲート40が開いていると
き以外は読み出し制御用ライン39によりミラー回路の入
力側に電流が流れないため、消費電力を小さくすること
が出来る。
【００８８】これにより、照射された一次元または二次
元の光パターンを同時に、並列に、かつ縦方向の画素間
演算を行いながら取り出すことが出来る。
元の光パターンを同時に、並列に、かつ縦方向の画素間
演算を行いながら取り出すことが出来る。
【００８９】また、出力する列の選択用にトランスミッ
ションゲート40を用いているため、出力端子41の電位に
係わらず、この出力スイッチの部分での電圧降下を小さ
く抑えることが出来る。
ションゲート40を用いているため、出力端子41の電位に
係わらず、この出力スイッチの部分での電圧降下を小さ
く抑えることが出来る。
【００９０】トランスミッションゲートの部分は、n-MO
Sまたはp-MOSであっても基本的な機能に違いはない。特
に出力端子電位が低い場合にはn-MOSだけでも、高い場
合にはp-MOSだけでも十分にオン抵抗が低くなる。
Sまたはp-MOSであっても基本的な機能に違いはない。特
に出力端子電位が低い場合にはn-MOSだけでも、高い場
合にはp-MOSだけでも十分にオン抵抗が低くなる。
【００９１】実施の形態６．以下、この発明の一実施の
形態を図について説明する。図１４はこの発明の一実施
の形態を示す受光素子回路のブロック構成図である。図
中１〜３及び12、13、17は図１と同じである。光電変換
素子３の電位は、第一の出力制御端子45によって制御さ
れる、電位を電流に変換する第一の回路49を通して電流
出力端子17に接続されると同時に、メモリ用制御端子52
によって制御される接続用回路51を通して、容量50に接
続される。更に容量50は、第二の出力制御端子46によっ
て制御される、電位を電流に変換する第二の回路53を通
して電流出力端子17に接続される。ここで回路53か回路
49のどちらかには電流反転回路を含み、出力電流の向き
が逆向きになるようにしている。また、容量50の容量
は、光電変換素子３の容量よりも十分に小さいものとす
る。
形態を図について説明する。図１４はこの発明の一実施
の形態を示す受光素子回路のブロック構成図である。図
中１〜３及び12、13、17は図１と同じである。光電変換
素子３の電位は、第一の出力制御端子45によって制御さ
れる、電位を電流に変換する第一の回路49を通して電流
出力端子17に接続されると同時に、メモリ用制御端子52
によって制御される接続用回路51を通して、容量50に接
続される。更に容量50は、第二の出力制御端子46によっ
て制御される、電位を電流に変換する第二の回路53を通
して電流出力端子17に接続される。ここで回路53か回路
49のどちらかには電流反転回路を含み、出力電流の向き
が逆向きになるようにしている。また、容量50の容量
は、光電変換素子３の容量よりも十分に小さいものとす
る。
【００９２】更に図１５は、図１４の回路を図１３のよ
うなアレイ状に並べたものである。図中33〜38及び40、
41は図１３と同じである。また55はメモリ用制御ライ
ン、54は図１４中点線で囲まれた感度可変受光素子回路
による単位画素で、Ｖrはリセット端子13、Ｖnは第二の
出力制御端子46（または第一の出力制御端子45）、Ｖp
は第一の出力制御端子45（または第二の出力制御端子4
6）、Ｖmはメモリ用制御端子52、OUTは画素の出力端子1
7を示す。また図１３と同様に、横方向の一つのライン
上に並ぶ感度可変受光素子回路54の制御端子は制御ライ
ン35、36、37、55を、縦方向の一つのライン上に並ぶ感
度可変受光素子回路54の出力端子17は出力ライン38を共
有している。
うなアレイ状に並べたものである。図中33〜38及び40、
41は図１３と同じである。また55はメモリ用制御ライ
ン、54は図１４中点線で囲まれた感度可変受光素子回路
による単位画素で、Ｖrはリセット端子13、Ｖnは第二の
出力制御端子46（または第一の出力制御端子45）、Ｖp
は第一の出力制御端子45（または第二の出力制御端子4
6）、Ｖmはメモリ用制御端子52、OUTは画素の出力端子1
7を示す。また図１３と同様に、横方向の一つのライン
上に並ぶ感度可変受光素子回路54の制御端子は制御ライ
ン35、36、37、55を、縦方向の一つのライン上に並ぶ感
度可変受光素子回路54の出力端子17は出力ライン38を共
有している。
【００９３】次にこの回路を用いた時間微分動作につい
て説明する。光電変換素子３のリセット動作は実施の形
態５と同様である。光入射により光電変換素子３に電荷
が蓄積されると、光電変換素子３の電位がこれに応じて
下がる。この電位を、Ｖpからのアクセスにより回路49
を通じて読み出した後、リセット動作の前にＶmからの
アクセスにより、接続用回路51を通じて容量50に記憶さ
せる。次にリセット、蓄積の動作を行った後は、Ｖp及
びＶnを同時にアクティブにすると、出力端子17から
は、容量50に記憶された前フレームの電位と光電変換素
子３の電位の差に相当する電流が出力されることにな
る。
て説明する。光電変換素子３のリセット動作は実施の形
態５と同様である。光入射により光電変換素子３に電荷
が蓄積されると、光電変換素子３の電位がこれに応じて
下がる。この電位を、Ｖpからのアクセスにより回路49
を通じて読み出した後、リセット動作の前にＶmからの
アクセスにより、接続用回路51を通じて容量50に記憶さ
せる。次にリセット、蓄積の動作を行った後は、Ｖp及
びＶnを同時にアクティブにすると、出力端子17から
は、容量50に記憶された前フレームの電位と光電変換素
子３の電位の差に相当する電流が出力されることにな
る。
【００９４】これにより、フレーム間での光量の時間変
化を出力することが出来る。
化を出力することが出来る。
【００９５】次にこの回路を用いた、（実施の形態１乃
至４に準ずる回路と同様な）出力動作について説明す
る。メモリ用制御端子52を常にアクティブにしておくと
この回路は、光電変換素子３の電位を電流に変換して出
力端子17に接続する回路49と、光電変換素子３の電位
を、回路49とは逆向きの電流に変換して出力端子17に接
続する回路53によって構成されているのと等価になる。
従ってその出力動作は実施の形態１乃至４のものと同様
になる。
至４に準ずる回路と同様な）出力動作について説明す
る。メモリ用制御端子52を常にアクティブにしておくと
この回路は、光電変換素子３の電位を電流に変換して出
力端子17に接続する回路49と、光電変換素子３の電位
を、回路49とは逆向きの電流に変換して出力端子17に接
続する回路53によって構成されているのと等価になる。
従ってその出力動作は実施の形態１乃至４のものと同様
になる。
【００９６】次にこの回路を用いた、固定パターンノイ
ズの除去動作について説明する。光電変換素子３のリセ
ット動作は実施の形態５と同様である。光入射により光
電変換素子３に電荷が蓄積されると、光電変換素子３の
電位がこれに応じて下がる。この電位をまず、Ｖmから
のアクセスにより接続用回路51を通じて容量50に記憶さ
せた後、Ｖr、Ｖp、Ｖn を同時にアクティブにすると、
出力端子17からは、容量50に記憶された光電変換素子３
の電位と、リセット電位の差に相当する電流が出力され
ることになる。
ズの除去動作について説明する。光電変換素子３のリセ
ット動作は実施の形態５と同様である。光入射により光
電変換素子３に電荷が蓄積されると、光電変換素子３の
電位がこれに応じて下がる。この電位をまず、Ｖmから
のアクセスにより接続用回路51を通じて容量50に記憶さ
せた後、Ｖr、Ｖp、Ｖn を同時にアクティブにすると、
出力端子17からは、容量50に記憶された光電変換素子３
の電位と、リセット電位の差に相当する電流が出力され
ることになる。
【００９７】この動作によれば、各画素の蓄積時間は、
各行に含まれる光電変換素子３をＶrでリセットしてか
らＶmのアクセスをするまでの時間となるため、蓄積時
間を行の中で完全に一致させることが出来る。
各行に含まれる光電変換素子３をＶrでリセットしてか
らＶmのアクセスをするまでの時間となるため、蓄積時
間を行の中で完全に一致させることが出来る。
【００９８】また、もしも光電変換素子３のリセット電
位にアレイ内でのばらつきがあっても、出力信号値は光
電変換素子３の電位の変化分であるから、リセット電位
のばらつきを補償するのと同じ効果がある。
位にアレイ内でのばらつきがあっても、出力信号値は光
電変換素子３の電位の変化分であるから、リセット電位
のばらつきを補償するのと同じ効果がある。
【００９９】これにより、固定パターンノイズの少ない
出力が可能となる。
出力が可能となる。
【０１００】次に、この回路を用いた電子シャッター動
作について説明する。光電変換素子３のリセット動作は
実施の形態５と同様である。光入射により光電変換素子
３に電荷が蓄積されると、光電変換素子３の電位がこれ
に応じて下がる。この電位をまず、Ｖmからのアクセス
により接続用回路51を通じて容量50に記憶させ、続いて
Ｖnからのアクセスにより、第二の出力制御端子46をア
クティブにすると、出力端子17からは光電変換素子３の
電位に相当する電流が出力される。
作について説明する。光電変換素子３のリセット動作は
実施の形態５と同様である。光入射により光電変換素子
３に電荷が蓄積されると、光電変換素子３の電位がこれ
に応じて下がる。この電位をまず、Ｖmからのアクセス
により接続用回路51を通じて容量50に記憶させ、続いて
Ｖnからのアクセスにより、第二の出力制御端子46をア
クティブにすると、出力端子17からは光電変換素子３の
電位に相当する電流が出力される。
【０１０１】リセット端子13によるリセット動作、及び
メモリ用端子52による光電変換素子電位の容量50への転
送を、このアレイの中の全ての画素にそれぞれ同時に行
えば、全ての画素の蓄積時間は等しくなり、またメモリ
用端子52へのアクセスを行った時点での画像がこのアレ
イから読み出されることになる。
メモリ用端子52による光電変換素子電位の容量50への転
送を、このアレイの中の全ての画素にそれぞれ同時に行
えば、全ての画素の蓄積時間は等しくなり、またメモリ
用端子52へのアクセスを行った時点での画像がこのアレ
イから読み出されることになる。
【０１０２】これにより、電子シャッター的な動作が可
能となる。
能となる。
【０１０３】実施の形態７．以下、この発明の一実施の
形態を図について説明する。図１６はこの発明の一実施
の形態の受光素子回路の構成を示す図である。図におい
て、１〜３及び12、13は図１と同じである。ここでは画
素57の中に差動増幅器の構造を設けるかわりに、光電変
換素子３の電位を、電位を電流に変換する回路42に入力
し、その出力電流を、第一の出力制御端子45によって制
御される第一の出力回路43を通して第一の出力端子47
に、また第二の出力制御端子46によって制御される第二
の出力回路44を通して第二の出力端子48に出力する。
形態を図について説明する。図１６はこの発明の一実施
の形態の受光素子回路の構成を示す図である。図におい
て、１〜３及び12、13は図１と同じである。ここでは画
素57の中に差動増幅器の構造を設けるかわりに、光電変
換素子３の電位を、電位を電流に変換する回路42に入力
し、その出力電流を、第一の出力制御端子45によって制
御される第一の出力回路43を通して第一の出力端子47
に、また第二の出力制御端子46によって制御される第二
の出力回路44を通して第二の出力端子48に出力する。
【０１０４】この回路構成の具体例を示したのが図１７
である。図１６の電位を電流に変換する回路42としてn-
MOSトランジスタ４を用い、その出力電流を負出力用MOS
トランジスタ５及び正出力用MOSトランジスタ６を介し
て、第一の出力端子47、及び第二の出力端子48に出力す
る。すなわち、図１６中第一の出力回路43、第二の出力
回路44はそれぞれ図１７中負出力用MOSトランジスタ５
及び正出力用MOSトランジスタ６に相当する。
である。図１６の電位を電流に変換する回路42としてn-
MOSトランジスタ４を用い、その出力電流を負出力用MOS
トランジスタ５及び正出力用MOSトランジスタ６を介し
て、第一の出力端子47、及び第二の出力端子48に出力す
る。すなわち、図１６中第一の出力回路43、第二の出力
回路44はそれぞれ図１７中負出力用MOSトランジスタ５
及び正出力用MOSトランジスタ６に相当する。
【０１０５】このような構造を取ることにより、図１６
における電位を電流に変換する回路42、第一の出力回路
43、第二の出力回路44を、３つのn-MOSトランジスタ
４、５、６という簡単な回路構成により実現できる。
における電位を電流に変換する回路42、第一の出力回路
43、第二の出力回路44を、３つのn-MOSトランジスタ
４、５、６という簡単な回路構成により実現できる。
【０１０６】また実施の形態１と同様な効果を単純な回
路により実現できる。また、画素内には読み出し回路用
の電源を供給する必要がなく、出力電流用の電源ライン
と、光電変換素子３のリセット用の電源ライン１を完全
に分けることが出来るため、信頼性を高めることが出来
る。
路により実現できる。また、画素内には読み出し回路用
の電源を供給する必要がなく、出力電流用の電源ライン
と、光電変換素子３のリセット用の電源ライン１を完全
に分けることが出来るため、信頼性を高めることが出来
る。
【０１０７】またリセット用MOSトランジスタ２としてn
-MOSを用いた場合には、画素内を全てn-MOSのトランジ
スタで構成することが出来るので、画素の構造を単純化
し、画素面積を小さくすることが出来るようになる。
-MOSを用いた場合には、画素内を全てn-MOSのトランジ
スタで構成することが出来るので、画素の構造を単純化
し、画素面積を小さくすることが出来るようになる。
【０１０８】実施の形態８．以下、この発明の別の実施
の形態を図について説明する。上記実施の形態において
は図１６の具体的構成として図１７の構造を例に示した
が、他の例として図１８に示すような構造でもよい。図
１８において、１〜３及び11〜13、24〜26、29〜31は図
７と同じである。ここでは図７の構造において、画素の
中に差動増幅器の構造を設けるかわりに、p-MOSトラン
ジスタ24からの出力電流を、負出力用MOSトランジスタ2
5及び正出力用トランジスタ26を介して、第一の出力端
子47、及び第二の出力端子48に出力する。
の形態を図について説明する。上記実施の形態において
は図１６の具体的構成として図１７の構造を例に示した
が、他の例として図１８に示すような構造でもよい。図
１８において、１〜３及び11〜13、24〜26、29〜31は図
７と同じである。ここでは図７の構造において、画素の
中に差動増幅器の構造を設けるかわりに、p-MOSトラン
ジスタ24からの出力電流を、負出力用MOSトランジスタ2
5及び正出力用トランジスタ26を介して、第一の出力端
子47、及び第二の出力端子48に出力する。
【０１０９】このような構造を取ることにより、図１６
における電位を電流に変換する回路42、第一の出力回路
43、第二の出力回路44を、３つのp-MOSトランジスタ2
4、25、26という簡単な回路構成により実現できる。
における電位を電流に変換する回路42、第一の出力回路
43、第二の出力回路44を、３つのp-MOSトランジスタ2
4、25、26という簡単な回路構成により実現できる。
【０１１０】また実施の形態４と同様の効果を単純な回
路により実現できる。
路により実現できる。
【０１１１】実施の形態９．以下、この発明の一実施の
形態を図について説明する。図１９は、実施の形態７、
８の画素57をアレイ状に配列した受光素子回路アレイの
構成を示したものである。図において、33〜37及び41は
図１６と同じである。また57は図１７の感度可変受光素
子回路による単位画素で、OUT1、OUT2 は画素の二つの
出力端子47、48を示す。また図１３と同様に、横方向の
一つのライン上に並ぶ感度可変受光素子回路54の制御端
子は制御ライン35、36、37を、縦方向の一つのライン上
に並ぶ感度可変受光素子回路57の出力端子47、48はそれ
ぞれの出力ライン58、59を共有している。また60は、二
つの入力端子を持ち、一方の入力端子からの入力電流の
向きを変えずにトランスミッションゲートを介して出力
端子41に接続するMOSトランジスタ回路、及びもう一方
の入力端子からの入力電流の向きを反転させて、上記ト
ランスミッションゲートを介して出力端子41に接続する
MOSトランジスタ回路とによって構成される相殺読み出
し回路であり、水平走査回路34によって制御される。
形態を図について説明する。図１９は、実施の形態７、
８の画素57をアレイ状に配列した受光素子回路アレイの
構成を示したものである。図において、33〜37及び41は
図１６と同じである。また57は図１７の感度可変受光素
子回路による単位画素で、OUT1、OUT2 は画素の二つの
出力端子47、48を示す。また図１３と同様に、横方向の
一つのライン上に並ぶ感度可変受光素子回路54の制御端
子は制御ライン35、36、37を、縦方向の一つのライン上
に並ぶ感度可変受光素子回路57の出力端子47、48はそれ
ぞれの出力ライン58、59を共有している。また60は、二
つの入力端子を持ち、一方の入力端子からの入力電流の
向きを変えずにトランスミッションゲートを介して出力
端子41に接続するMOSトランジスタ回路、及びもう一方
の入力端子からの入力電流の向きを反転させて、上記ト
ランスミッションゲートを介して出力端子41に接続する
MOSトランジスタ回路とによって構成される相殺読み出
し回路であり、水平走査回路34によって制御される。
【０１１２】このようにして、出力電流の反転回路を画
素の外に設けることにより、図１３の感度可変受光素子
アレイが持つ機能を保ったまま、画素の構造を単純化
し、画素面積を小さくすることが可能となる。
素の外に設けることにより、図１３の感度可変受光素子
アレイが持つ機能を保ったまま、画素の構造を単純化
し、画素面積を小さくすることが可能となる。
【０１１３】また光電変換素子のリセット用電源は画素
57のアレイ部にのみ供給され、出力電流用の電源は相殺
読み出し回路60のみに供給されるので、二種類の電源を
完全に分けることが出来、信頼性を高めることが可能と
なる。
57のアレイ部にのみ供給され、出力電流用の電源は相殺
読み出し回路60のみに供給されるので、二種類の電源を
完全に分けることが出来、信頼性を高めることが可能と
なる。
【０１１４】実施の形態１０．以下、この発明の一実施
の形態を図について説明する。図２０は、この発明の一
実施の形態の受光素子回路57aの構成を示す図である。
図において、１〜３及び12、13は図１と、45〜48は図１
６と、49〜52は図１４と同じである。光電変換素子３の
電位は、第一の出力制御端子45によって制御される、電
位を電流に変換する第一の回路49を通して電流出力端子
47に接続されると同時に、メモリ用制御端子52によって
制御される接続用回路51を通して、容量50に接続され
る。更に容量50は、第二の出力制御端子46によって制御
される、電位を電流に変換する第二の回路56を通して電
流出力端子48に接続される。ここで回路56か回路49のど
ちらかには電流反転回路を含み、出力電流の向きが逆向
きになるようにしている。また、容量50の容量は、光電
変換素子３の容量よりも十分に小さいものとする。図１
６との違いは、47、48の二つの電流出力端子を設け、容
量50の電位を電流に変換する第二の回路56にも第一の回
路49にも電流反転回路を含めないことである。
の形態を図について説明する。図２０は、この発明の一
実施の形態の受光素子回路57aの構成を示す図である。
図において、１〜３及び12、13は図１と、45〜48は図１
６と、49〜52は図１４と同じである。光電変換素子３の
電位は、第一の出力制御端子45によって制御される、電
位を電流に変換する第一の回路49を通して電流出力端子
47に接続されると同時に、メモリ用制御端子52によって
制御される接続用回路51を通して、容量50に接続され
る。更に容量50は、第二の出力制御端子46によって制御
される、電位を電流に変換する第二の回路56を通して電
流出力端子48に接続される。ここで回路56か回路49のど
ちらかには電流反転回路を含み、出力電流の向きが逆向
きになるようにしている。また、容量50の容量は、光電
変換素子３の容量よりも十分に小さいものとする。図１
６との違いは、47、48の二つの電流出力端子を設け、容
量50の電位を電流に変換する第二の回路56にも第一の回
路49にも電流反転回路を含めないことである。
【０１１５】次に、この図２０の回路構成の具体例を図
２１に示す。ここでは図２１の構造において、回路51を
n-MOSトランジスタ61により構成し、回路49を光電変換
素子３の電位をゲートに導いたn-MOSトランジスタ62
と、出力制御端子45によって制御される第一の出力用ト
ランジスタ64によって構成し、回路56を容量50の電位を
ゲートに導いたn-MOSトランジスタ63と、出力制御端子4
6によって制御される第二の出力用トランジスタ65によ
って構成している。このような構造により、図２０の構
造を簡単な回路構成により実現できる。
２１に示す。ここでは図２１の構造において、回路51を
n-MOSトランジスタ61により構成し、回路49を光電変換
素子３の電位をゲートに導いたn-MOSトランジスタ62
と、出力制御端子45によって制御される第一の出力用ト
ランジスタ64によって構成し、回路56を容量50の電位を
ゲートに導いたn-MOSトランジスタ63と、出力制御端子4
6によって制御される第二の出力用トランジスタ65によ
って構成している。このような構造により、図２０の構
造を簡単な回路構成により実現できる。
【０１１６】このようにして、出力電流の反転回路を画
素の外に設けることにより、画素の構造を単純化し、画
素面積を小さくすることが出来るようになる。
素の外に設けることにより、画素の構造を単純化し、画
素面積を小さくすることが出来るようになる。
【０１１７】また、画素内には読み出し回路用の電源を
供給する必要がなく、出力電流用の電源ラインと、光電
変換素子３のリセット用の電源ライン１を完全に分ける
ことが出来るため、信頼性を高めることが出来る。
供給する必要がなく、出力電流用の電源ラインと、光電
変換素子３のリセット用の電源ライン１を完全に分ける
ことが出来るため、信頼性を高めることが出来る。
【０１１８】また図では、リセット用MOSトランジスタ
２としてp-MOSを用いているが、n-MOS等のスイッチでも
良い。
２としてp-MOSを用いているが、n-MOS等のスイッチでも
良い。
【０１１９】また実施の形態６と同様の効果を単純な回
路により実現できる。
路により実現できる。
【０１２０】実施の形態１１．以下、この発明の一実施
の形態を図について説明する。図２２は、上記実施の形
態１０の画素57aをアレイ状に配列した受光素子回路ア
レイの構成を示したものである。図において、33〜37及
び41、55は図２１と同じである。また57は図１７の感度
可変受光素子回路による単位画素で、OUT1、OUT2 は画
素の二つの出力端子47、48を示す。また図１３と同様
に、横方向の一つのライン上に並ぶ感度可変受光素子回
路54の制御端子は制御ライン35、36、37、55を、縦方向
の一つのライン上に並ぶ感度可変受光素子回路57aの出
力端子47、48はそれぞれの出力ライン58、59を共有して
いる。また60は、二つの入力端子を持ち、一方の入力端
子からの入力電流の向きを変えずにトランスミッション
ゲートを介して出力端子41に接続するMOSトランジスタ
回路、及びもう一方の入力端子からの入力電流の向きを
反転させて、上記トランスミッションゲートを介して出
力端子41に接続するMOSトランジスタ回路とによって構
成される相殺読み出し回路であり、水平走査回路34によ
って制御される。
の形態を図について説明する。図２２は、上記実施の形
態１０の画素57aをアレイ状に配列した受光素子回路ア
レイの構成を示したものである。図において、33〜37及
び41、55は図２１と同じである。また57は図１７の感度
可変受光素子回路による単位画素で、OUT1、OUT2 は画
素の二つの出力端子47、48を示す。また図１３と同様
に、横方向の一つのライン上に並ぶ感度可変受光素子回
路54の制御端子は制御ライン35、36、37、55を、縦方向
の一つのライン上に並ぶ感度可変受光素子回路57aの出
力端子47、48はそれぞれの出力ライン58、59を共有して
いる。また60は、二つの入力端子を持ち、一方の入力端
子からの入力電流の向きを変えずにトランスミッション
ゲートを介して出力端子41に接続するMOSトランジスタ
回路、及びもう一方の入力端子からの入力電流の向きを
反転させて、上記トランスミッションゲートを介して出
力端子41に接続するMOSトランジスタ回路とによって構
成される相殺読み出し回路であり、水平走査回路34によ
って制御される。
【０１２１】また、実施の形態６の図１５のように、制
御ライン55に接続されるメモリ用制御端子52を有してお
り、実施の形態６と同様にメモリ機能を有してフレーム
間での光量の時間変化を出力することができる。
御ライン55に接続されるメモリ用制御端子52を有してお
り、実施の形態６と同様にメモリ機能を有してフレーム
間での光量の時間変化を出力することができる。
【０１２２】このようにして、出力電流の反転回路を画
素の外に設けることにより、図１３の感度可変受光素子
アレイが持つ機能を保ったまま、画素の構造を単純化
し、画素面積を小さくすることが可能となる。
素の外に設けることにより、図１３の感度可変受光素子
アレイが持つ機能を保ったまま、画素の構造を単純化
し、画素面積を小さくすることが可能となる。
【０１２３】また光電変換素子のリセット用電源は画素
57aのアレイ部にのみ供給され、出力電流用の電源は相
殺読み出し回路60のみに供給されるので、二種類の電源
を完全に分けることが出来、信頼性を高めることが可能
となる。
57aのアレイ部にのみ供給され、出力電流用の電源は相
殺読み出し回路60のみに供給されるので、二種類の電源
を完全に分けることが出来、信頼性を高めることが可能
となる。
【０１２４】実施の形態１２．以下、この発明の一実施
の形態を図について説明する。図２３は上記実施の形態
９の図１９、実施の形態１１の図２２中相殺回路60に用
いられる回路構成の具体例を示したものである。図にお
いて、１及び７〜10は図１と同じである。66は負出力用
の入力端子、67は正出力用の入力端子で、それぞれ図１
９、２２の出力ライン58、59に接続される。また68はト
ランスミッションゲート、69は図１９、２２の出力端子
41に接続される相殺回路からの出力端子である。また、
読み出し制御用端子16ａは図１の16に相当するもので、
水平走査回路34に接続される。
の形態を図について説明する。図２３は上記実施の形態
９の図１９、実施の形態１１の図２２中相殺回路60に用
いられる回路構成の具体例を示したものである。図にお
いて、１及び７〜10は図１と同じである。66は負出力用
の入力端子、67は正出力用の入力端子で、それぞれ図１
９、２２の出力ライン58、59に接続される。また68はト
ランスミッションゲート、69は図１９、２２の出力端子
41に接続される相殺回路からの出力端子である。また、
読み出し制御用端子16ａは図１の16に相当するもので、
水平走査回路34に接続される。
【０１２５】ここで正出力用の入力端子67とミラー回路
の入力側トランジスタ７との間に、読み出し制御用MOS
トランジスタ９を挿入し、これをトランスミッションゲ
ート68へのアクセスに合わせて制御すると、出力端子69
から電流を流すとき以外はミラー回路の入力側に電流が
流れないため、消費電力を小さくすることが出来る。
の入力側トランジスタ７との間に、読み出し制御用MOS
トランジスタ９を挿入し、これをトランスミッションゲ
ート68へのアクセスに合わせて制御すると、出力端子69
から電流を流すとき以外はミラー回路の入力側に電流が
流れないため、消費電力を小さくすることが出来る。
【０１２６】更に負出力用の入力端子66とトランスミッ
ションゲート68との間に、読み出し制御用MOSトランジ
スタ10を挿入し、これをトランスミッションゲート68へ
のアクセスに合わせて制御すると、正負の出力回路の対
称性が良くなるので、正負の出力電流の大きさを等しく
することが容易になる。
ションゲート68との間に、読み出し制御用MOSトランジ
スタ10を挿入し、これをトランスミッションゲート68へ
のアクセスに合わせて制御すると、正負の出力回路の対
称性が良くなるので、正負の出力電流の大きさを等しく
することが容易になる。
【０１２７】また図では、読み出し制御用MOSトランジ
スタ９、10としてn-MOSを用いているが、p-MOSを用いて
も同様の効果を有する。
スタ９、10としてn-MOSを用いているが、p-MOSを用いて
も同様の効果を有する。
【０１２８】実施の形態１３．以下、この発明の別の実
施の形態を図について説明する。図２４は上記実施の形
態９の図１９、実施の形態１１の図２２中相殺回路60に
用いられる回路構成の別の具体例を示したものである。
図において、１及び７〜10、18〜23は図１と同じであ
る。また、16ａ、66〜69は図２３と同じである。
施の形態を図について説明する。図２４は上記実施の形
態９の図１９、実施の形態１１の図２２中相殺回路60に
用いられる回路構成の別の具体例を示したものである。
図において、１及び７〜10、18〜23は図１と同じであ
る。また、16ａ、66〜69は図２３と同じである。
【０１２９】このように図２２のミラー回路を多段にす
る構造を有することにより、相殺読み出し回路60を簡単
な回路構成により実現できる。また、このようにミラー
回路を多段に重ねることにより、作製上のばらつきや温
度変化によってトランジスタの特性が変化したときに、
正負の出力電流の大きさにずれが生じにくくなる。
る構造を有することにより、相殺読み出し回路60を簡単
な回路構成により実現できる。また、このようにミラー
回路を多段に重ねることにより、作製上のばらつきや温
度変化によってトランジスタの特性が変化したときに、
正負の出力電流の大きさにずれが生じにくくなる。
【０１３０】また、ミラー回路を更に多段に重ねた場合
にも同様の効果が得られることは言うまでもない。
にも同様の効果が得られることは言うまでもない。
【０１３１】ここで正出力用の入力端子67とミラー回路
２の入力側トランジスタ20との間に、読み出し制御用MO
Sトランジスタ９を、負出力用の入力端子66とミラー回
路３の入力側トランジスタ22との間に、読み出し制御用
MOSトランジスタ10を挿入し、これらをトランスミッシ
ョンゲート68へのアクセスに合わせて制御すると、出力
端子69から電流を流すとき以外はミラー回路の入力側に
電流が流れないため、消費電力を小さくすることが出来
る。
２の入力側トランジスタ20との間に、読み出し制御用MO
Sトランジスタ９を、負出力用の入力端子66とミラー回
路３の入力側トランジスタ22との間に、読み出し制御用
MOSトランジスタ10を挿入し、これらをトランスミッシ
ョンゲート68へのアクセスに合わせて制御すると、出力
端子69から電流を流すとき以外はミラー回路の入力側に
電流が流れないため、消費電力を小さくすることが出来
る。
【０１３２】また図では、読み出し制御用MOSトランジ
スタ９、10としてn-MOSを用いているが、p-MOSを用いて
も同様の効果を有する。
スタ９、10としてn-MOSを用いているが、p-MOSを用いて
も同様の効果を有する。
【０１３３】実施の形態１４．以下、この発明の別の実
施の形態を図について説明する。図２５は上記実施の形
態９の図１９、実施の形態１１の図２２中相殺回路60に
用いられる回路構成の別の具体例を示したものである。
図において、９〜11、27、28は図７と同様である。ま
た、16ａ、66〜69は図２３、２４と同様である。このよ
うな構造を有することにより、相殺読み出し回路60を簡
単な回路構成により実現できる。
施の形態を図について説明する。図２５は上記実施の形
態９の図１９、実施の形態１１の図２２中相殺回路60に
用いられる回路構成の別の具体例を示したものである。
図において、９〜11、27、28は図７と同様である。ま
た、16ａ、66〜69は図２３、２４と同様である。このよ
うな構造を有することにより、相殺読み出し回路60を簡
単な回路構成により実現できる。
【０１３４】ここで負出力用の入力端子66とミラー回路
の入力側トランジスタ27との間に、読み出し制御用MOS
トランジスタ10を挿入し、これをトランスミッションゲ
ート68へのアクセスに合わせて制御すると、出力端子69
から電流を流すとき以外はミラー回路の入力側に電流が
流れないため、消費電力を小さくすることが出来る。
の入力側トランジスタ27との間に、読み出し制御用MOS
トランジスタ10を挿入し、これをトランスミッションゲ
ート68へのアクセスに合わせて制御すると、出力端子69
から電流を流すとき以外はミラー回路の入力側に電流が
流れないため、消費電力を小さくすることが出来る。
【０１３５】更に正出力用の入力端子67とトランスミッ
ションゲート68との間に、読み出し制御用MOSトランジ
スタ９を挿入し、これをトランスミッションゲート68へ
のアクセスに合わせて制御すると、正負の出力回路の対
称性が良くなるので、正負の出力電流の大きさを等しく
することが容易になる。
ションゲート68との間に、読み出し制御用MOSトランジ
スタ９を挿入し、これをトランスミッションゲート68へ
のアクセスに合わせて制御すると、正負の出力回路の対
称性が良くなるので、正負の出力電流の大きさを等しく
することが容易になる。
【０１３６】また図では、読み出し制御用MOSトランジ
スタ９、10としてn-MOSを用いているが、p-MOSを用いて
も同様の効果を有する。
スタ９、10としてn-MOSを用いているが、p-MOSを用いて
も同様の効果を有する。
【０１３７】またこの構造においても、ミラー回路を多
段に重ねて、図２４のようにすることで、作製上のばら
つきや温度変化によってトランジスタの特性が変化した
ときに、正負の出力電流の大きさにずれが生じにくくな
る。
段に重ねて、図２４のようにすることで、作製上のばら
つきや温度変化によってトランジスタの特性が変化した
ときに、正負の出力電流の大きさにずれが生じにくくな
る。
【０１３８】実施の形態１５．以下、この発明の一実施
の形態を図について説明する。図２６は上記実施の形態
９の図１９、実施の形態１１の図２２の回路に一部付加
する回路構成を示したもので、上記実施の形態１２の図
２３、実施の形態１３の図２４、実施の形態１４の図２
５を上記実施の形態９の図１９、実施の形態１１の図２
２中相殺回路60に適用した場合の読み出し速度を改善す
るものである。図中34及び41、57〜60は図１９、２２と
同じである。70は画素アレイ中の配線をプリチャージす
るためのMOSトランジスタであり、水平走査回路がある
列に読み出しのアクセスをしているときに、次のクロッ
クで読み出す列の配線の電位を一定の電位までプリチャ
ージしておく。また71はプリチャージ用の電源ラインで
ある。
の形態を図について説明する。図２６は上記実施の形態
９の図１９、実施の形態１１の図２２の回路に一部付加
する回路構成を示したもので、上記実施の形態１２の図
２３、実施の形態１３の図２４、実施の形態１４の図２
５を上記実施の形態９の図１９、実施の形態１１の図２
２中相殺回路60に適用した場合の読み出し速度を改善す
るものである。図中34及び41、57〜60は図１９、２２と
同じである。70は画素アレイ中の配線をプリチャージす
るためのMOSトランジスタであり、水平走査回路がある
列に読み出しのアクセスをしているときに、次のクロッ
クで読み出す列の配線の電位を一定の電位までプリチャ
ージしておく。また71はプリチャージ用の電源ラインで
ある。
【０１３９】例えば、実施の形態１２の図２３のように
相殺読み出し回路60の中に読み出し制御用MOSトランジ
スタ９、10を挿入したときの読み出し速度を考える。図
２３の回路の端子67から画素アレイに電流を流そうとす
る場合、端子16ａを通じて水平走査回路からのアクセス
があった瞬間にまず、７及び９のトランジスタによって
画素アレイの配線を読み出し電位まで充電しなければな
らない。ここでミラー回路の入力側トランジスタ７はダ
イオード接続されているため駆動能力が比較的弱く、画
素数が多い場合には充電に時間がかかって高速の読み出
しが出来ない場合がある。逆に例えば図２３の回路の端
子66から画素アレイに電流を流そうとする場合、トラン
スミッションゲート68及びトランジスタ10がオープンに
なった瞬間に、大きな容量を持つ出力端子の電位が画素
アレイ中の配線に伝わるため、電流が大きくオーバーシ
ュートしてしまい、安定するまでに時間がかかってしま
う場合がある。
相殺読み出し回路60の中に読み出し制御用MOSトランジ
スタ９、10を挿入したときの読み出し速度を考える。図
２３の回路の端子67から画素アレイに電流を流そうとす
る場合、端子16ａを通じて水平走査回路からのアクセス
があった瞬間にまず、７及び９のトランジスタによって
画素アレイの配線を読み出し電位まで充電しなければな
らない。ここでミラー回路の入力側トランジスタ７はダ
イオード接続されているため駆動能力が比較的弱く、画
素数が多い場合には充電に時間がかかって高速の読み出
しが出来ない場合がある。逆に例えば図２３の回路の端
子66から画素アレイに電流を流そうとする場合、トラン
スミッションゲート68及びトランジスタ10がオープンに
なった瞬間に、大きな容量を持つ出力端子の電位が画素
アレイ中の配線に伝わるため、電流が大きくオーバーシ
ュートしてしまい、安定するまでに時間がかかってしま
う場合がある。
【０１４０】図２６のような構成にすることにより、相
殺読み出し回路自身では配線の充電をしなくて良く、ま
た予め画素アレイ中の配線の電位を安定させてからトラ
ンスミッションゲートを開くような駆動にすることがで
きるため、高速の読み出しが出来るようになる。
殺読み出し回路自身では配線の充電をしなくて良く、ま
た予め画素アレイ中の配線の電位を安定させてからトラ
ンスミッションゲートを開くような駆動にすることがで
きるため、高速の読み出しが出来るようになる。
【０１４１】また図では、プリチャージ用MOSトランジ
スタ70としてn-MOSトランジスタを用いているが、p-MOS
トランジスタでも良い。
スタ70としてn-MOSトランジスタを用いているが、p-MOS
トランジスタでも良い。
【０１４２】実施の形態１６．以下、この発明の一実施
の形態を図について説明する。上記実施の形態の図２６
では、単純に次のクロックで読み出されるラインを常に
プリチャージする構成になっている。この構成は、水平
走査回路が一つの列しかアクセスしない場合には充分で
ある。本実施の形態では、隣り合う２列に同時にアクセ
スする場合に、出力端子41とプリチャージ用電源端子71
の両方に接続される列がないようにしたものである。こ
れを考慮したものが図２７である。ここで用いられる相
殺読み出し回路151は、図２６の60の回路にタイミング
を調節するための回路をつけ加えたものである。
の形態を図について説明する。上記実施の形態の図２６
では、単純に次のクロックで読み出されるラインを常に
プリチャージする構成になっている。この構成は、水平
走査回路が一つの列しかアクセスしない場合には充分で
ある。本実施の形態では、隣り合う２列に同時にアクセ
スする場合に、出力端子41とプリチャージ用電源端子71
の両方に接続される列がないようにしたものである。こ
れを考慮したものが図２７である。ここで用いられる相
殺読み出し回路151は、図２６の60の回路にタイミング
を調節するための回路をつけ加えたものである。
【０１４３】図２８に図２７中の相殺読み出し回路151
の具体例示す。図において、１及び７〜10、16ａ、66〜
69は図２３と同じである。また152は一つ前の列への読
み出し制御信号が入ってくる端子、153はプリチャージ
ライン71に接続される端子である。この回路構成ではト
ランジスタ９、10は、16か152のどちらかの端子にアク
セスがあればオープンとなる。これによりまず、画素ア
レイ中で端子67につながる配線がトランジスタ７自身に
よってプリチャージされる。また152にアクセスがあれ
ば端子66はプリチャージ用端子153に接続されるように
なっているが、16からのアクセスがあればこれを禁止す
るような構成になっている。これにより、次のクロック
で読み出される列をプリチャージし、かつ出力を行って
いる列はプリチャージラインにつながらないようにする
ことが出来る。
の具体例示す。図において、１及び７〜10、16ａ、66〜
69は図２３と同じである。また152は一つ前の列への読
み出し制御信号が入ってくる端子、153はプリチャージ
ライン71に接続される端子である。この回路構成ではト
ランジスタ９、10は、16か152のどちらかの端子にアク
セスがあればオープンとなる。これによりまず、画素ア
レイ中で端子67につながる配線がトランジスタ７自身に
よってプリチャージされる。また152にアクセスがあれ
ば端子66はプリチャージ用端子153に接続されるように
なっているが、16からのアクセスがあればこれを禁止す
るような構成になっている。これにより、次のクロック
で読み出される列をプリチャージし、かつ出力を行って
いる列はプリチャージラインにつながらないようにする
ことが出来る。
【０１４４】さらに、図２９は図２７中の相殺読み出し
回路151の別の具体例示す。図において、１及び９〜1
1、16、18〜23、66〜69は図２４と同様である。図２８
と同様に、トランジスタ９、10は、16か152のどちらか
の端子にアクセスがあればオープンとなるから、66、67
に接続される配線が、それぞれ22、20のトランジスタ自
身によってプリチャージされる。この構造では、66、67
の端子は共にミラー回路を介して出力端子69につながる
ため、図２８の153及び図２７の71のようなプリチャー
ジ端子及びプリチャージラインは不要となる。
回路151の別の具体例示す。図において、１及び９〜1
1、16、18〜23、66〜69は図２４と同様である。図２８
と同様に、トランジスタ９、10は、16か152のどちらか
の端子にアクセスがあればオープンとなるから、66、67
に接続される配線が、それぞれ22、20のトランジスタ自
身によってプリチャージされる。この構造では、66、67
の端子は共にミラー回路を介して出力端子69につながる
ため、図２８の153及び図２７の71のようなプリチャー
ジ端子及びプリチャージラインは不要となる。
【０１４５】なお、上記図２８、図２９において、トラ
ンジスタ９、10をp-MOSにすれば、これに接続されるイ
ンバータを一つ省略することが出来るため、構造を単純
化することが出来る。
ンジスタ９、10をp-MOSにすれば、これに接続されるイ
ンバータを一つ省略することが出来るため、構造を単純
化することが出来る。
【０１４６】なお、上記図２８、図２９の様な論理構造
は図２５やその他の相殺読み出し回路にも適用できる。
また、論理構造が同じであれば異なる回路を用いても良
いことは言うまでもない。
は図２５やその他の相殺読み出し回路にも適用できる。
また、論理構造が同じであれば異なる回路を用いても良
いことは言うまでもない。
【０１４７】実施の形態１７．以下、この発明の一実施
の形態を図について説明する。図３０はこの発明の一実
施の形態による受光素子アレイ回路の構成を示した図
で、各画素54からの出力ライン38は２方向に接続され
る。図において、33及び38、54は図１５と同様である。
出力ライン38は、第一の水平走査回路74によって制御さ
れる第一のトランスミッションゲート72を介して第一の
出力端子76に接続されると共に、第二の水平走査回路75
によって制御される第二のトランスミッションゲート73
を介して第二の出力端子77にも接続される。なお、78は
図１５における35、36、37、55の制御ラインを便宜的に
一つにまとめて表示している。
の形態を図について説明する。図３０はこの発明の一実
施の形態による受光素子アレイ回路の構成を示した図
で、各画素54からの出力ライン38は２方向に接続され
る。図において、33及び38、54は図１５と同様である。
出力ライン38は、第一の水平走査回路74によって制御さ
れる第一のトランスミッションゲート72を介して第一の
出力端子76に接続されると共に、第二の水平走査回路75
によって制御される第二のトランスミッションゲート73
を介して第二の出力端子77にも接続される。なお、78は
図１５における35、36、37、55の制御ラインを便宜的に
一つにまとめて表示している。
【０１４８】このような構成にすると、各列の電流値は
第一の水平走査回路74によって第一の出力端子76に読み
出すか、第二の水平走査回路75によって第二の出力端子
77に読み出すかの選択が出来る。従って第一の出力端子
76から出力をする列と、第二の出力端子77から出力をす
る列の選択にパターンを与え、第一の出力端子76からの
出力に正の重み、第二の出力端子77からの出力に負の重
みを与えて足し合わせながら取り出せば、実施の形態５
と同様、その出力は自動的に、列選択のパターンによっ
て決まる横方向の画素間演算をした結果となる。
第一の水平走査回路74によって第一の出力端子76に読み
出すか、第二の水平走査回路75によって第二の出力端子
77に読み出すかの選択が出来る。従って第一の出力端子
76から出力をする列と、第二の出力端子77から出力をす
る列の選択にパターンを与え、第一の出力端子76からの
出力に正の重み、第二の出力端子77からの出力に負の重
みを与えて足し合わせながら取り出せば、実施の形態５
と同様、その出力は自動的に、列選択のパターンによっ
て決まる横方向の画素間演算をした結果となる。
【０１４９】これにより、照射された一次元または二次
元の光パターンを同時に、並列に、かつ横方向の画素間
演算を行いながら取り出すことが出来る。
元の光パターンを同時に、並列に、かつ横方向の画素間
演算を行いながら取り出すことが出来る。
【０１５０】また、垂直走査回路による縦方向の演算と
組み合わせれば、二つのベクトルのかけ算によって定義
することの出来る二次元フィルタであれば、その結果を
自動的に演算しながら取り出すことが出来る。
組み合わせれば、二つのベクトルのかけ算によって定義
することの出来る二次元フィルタであれば、その結果を
自動的に演算しながら取り出すことが出来る。
【０１５１】実施の形態１８．以下、この発明の別の実
施の形態を図について説明する。図３１はこの発明の一
実施の形態による受光素子アレイ回路の構成を示した図
で、各画素57からの２本の出力ライン58、59は２方向に
接続される。図中33及び57〜59は図１９、２１と、74〜
78は図３０と同様である。出力ライン58、59は、第一の
水平走査回路74によって制御される第一の相殺回路79を
介して第一の出力端子76に接続されると共に、第二の水
平走査回路75によって制御される第二の相殺回路80を介
して第二の出力端子77にも接続される。
施の形態を図について説明する。図３１はこの発明の一
実施の形態による受光素子アレイ回路の構成を示した図
で、各画素57からの２本の出力ライン58、59は２方向に
接続される。図中33及び57〜59は図１９、２１と、74〜
78は図３０と同様である。出力ライン58、59は、第一の
水平走査回路74によって制御される第一の相殺回路79を
介して第一の出力端子76に接続されると共に、第二の水
平走査回路75によって制御される第二の相殺回路80を介
して第二の出力端子77にも接続される。
【０１５２】このようにして、出力電流の反転回路を画
素の外に設けることにより、感度可変受光素子アレイが
持つ機能を保ったまま、画素の構造を単純化し、画素面
積を小さくすることが出来る。
素の外に設けることにより、感度可変受光素子アレイが
持つ機能を保ったまま、画素の構造を単純化し、画素面
積を小さくすることが出来る。
【０１５３】また、光電変換素子のリセット用電源は画
素57のアレイ部にのみ供給され、出力電流用の電源は相
殺読み出し回路79、80のみに供給されるので、二種類の
電源を完全に分けることが出来、信頼性を高めるられ
る。
素57のアレイ部にのみ供給され、出力電流用の電源は相
殺読み出し回路79、80のみに供給されるので、二種類の
電源を完全に分けることが出来、信頼性を高めるられ
る。
【０１５４】実施の形態１９．以下、この発明の一実施
の形態を図について説明する。図３２はこの発明の一実
施の形態による受光素子アレイ回路の一部構成を示した
図で、特に出力端子付近の構造を示した図で、アレイ構
造が図１５の場合である。図中34〜38及び40、41、54、
55は図１５と同様である。また81は、光電変換素子の電
位を電源電位に固定した、例えば図１〜４のような画素
と同様なゼロ点補正回路である。
の形態を図について説明する。図３２はこの発明の一実
施の形態による受光素子アレイ回路の一部構成を示した
図で、特に出力端子付近の構造を示した図で、アレイ構
造が図１５の場合である。図中34〜38及び40、41、54、
55は図１５と同様である。また81は、光電変換素子の電
位を電源電位に固定した、例えば図１〜４のような画素
と同様なゼロ点補正回路である。
【０１５５】次に、動作について説明する。上記実施の
形態４において説明したように、通常出力電流は、リセ
ットの状態でオフセット値を持ち、光が強く、蓄積時間
が長いほどそこから下がる、ネガ型の読み出しになって
いる。そのため、オフセット値のずれが画素情報の精度
を左右することが懸念されていた。本実施の形態では、
ゼロ点補正回路81を用いてこの問題を解決した。例え
ば、一つの画素から正出力電流が出力端子41に流れてい
るとき、ゼロ点補正回路81の一つにVn のアクセスをす
る。ここからは負の飽和電流が流れるため、出力端子41
から取り出される電流値は出力電流値の飽和電流値から
の変化分となる。即ち出力電流はリセットの状態で０、
光が強く、蓄積時間が長いほどそこから上がる、ポジ型
の読み出しが実現できる。
形態４において説明したように、通常出力電流は、リセ
ットの状態でオフセット値を持ち、光が強く、蓄積時間
が長いほどそこから下がる、ネガ型の読み出しになって
いる。そのため、オフセット値のずれが画素情報の精度
を左右することが懸念されていた。本実施の形態では、
ゼロ点補正回路81を用いてこの問題を解決した。例え
ば、一つの画素から正出力電流が出力端子41に流れてい
るとき、ゼロ点補正回路81の一つにVn のアクセスをす
る。ここからは負の飽和電流が流れるため、出力端子41
から取り出される電流値は出力電流値の飽和電流値から
の変化分となる。即ち出力電流はリセットの状態で０、
光が強く、蓄積時間が長いほどそこから上がる、ポジ型
の読み出しが実現できる。
【０１５６】また、リセット時のオフセット値を外部に
記憶しておき、出力電流値との差を外部で取る操作をす
る場合と違い、温度変化等によってオフセット値がずれ
ても、相殺回路で同じだけずれるので画像の劣化が起こ
りにくい。また画素間で電流を足し合わせながら取り出
すときには、アクセスする画素数分だけゼロ点補正回路
81にもアクセスすれば、オフセット値も変わらずに済
む。
記憶しておき、出力電流値との差を外部で取る操作をす
る場合と違い、温度変化等によってオフセット値がずれ
ても、相殺回路で同じだけずれるので画像の劣化が起こ
りにくい。また画素間で電流を足し合わせながら取り出
すときには、アクセスする画素数分だけゼロ点補正回路
81にもアクセスすれば、オフセット値も変わらずに済
む。
【０１５７】また、ゼロ点補正回路81は画素と同じ構造
を用いて光電変換素子の電位を電源に接続しても良い
が、出力回路の部分のみを用いても良い。
を用いて光電変換素子の電位を電源に接続しても良い
が、出力回路の部分のみを用いても良い。
【０１５８】さらに、ゼロ点補正回路81を行毎に設けて
もよい。この場合、アクセスする画素数をカウントしな
くてよくなる。
もよい。この場合、アクセスする画素数をカウントしな
くてよくなる。
【０１５９】実施の形態２０．以下、この発明の別の実
施の形態を図について説明する。図３３はこの発明の一
実施の形態による受光素子アレイ回路の一部構成を示し
た図で、特に出力端子付近の構造を示した図で、アレイ
構造が図２２の場合である。図中34〜37及び41、55、57
〜60は図２２と同じである。また82は、光電変換素子の
電位を電源電位に固定した、図１７、２１のような画素
から成るゼロ点補正回路であり、83はゼロ点補正のイネ
ーブル端子である。ここでは、ゼロ点補正回路82をアレ
イの横に並べ、Ｖp とＶn の端子をアレイ中とは逆にし
ている。
施の形態を図について説明する。図３３はこの発明の一
実施の形態による受光素子アレイ回路の一部構成を示し
た図で、特に出力端子付近の構造を示した図で、アレイ
構造が図２２の場合である。図中34〜37及び41、55、57
〜60は図２２と同じである。また82は、光電変換素子の
電位を電源電位に固定した、図１７、２１のような画素
から成るゼロ点補正回路であり、83はゼロ点補正のイネ
ーブル端子である。ここでは、ゼロ点補正回路82をアレ
イの横に並べ、Ｖp とＶn の端子をアレイ中とは逆にし
ている。
【０１６０】次に動作について説明する。まず、この構
成による正出力について説明する。正出力のアクセスを
した行にあるゼロ点補正回路は、自動的に負出力のアク
セス状態となり、ここからは負の飽和電流が流れるた
め、端子83によってこの出力をイネーブル状態にする
と、結局出力端子41から取り出される電流値は出力電流
値の飽和電流値からの変化分となる。即ち、出力電流は
オフセット値が除去され、リセットの状態で０、光が強
く、蓄積時間が長いほどそこから上がる、ポジ型の読み
出しが実現できる。この構成による負出力の場合、負出
力のアクセスをした行にあるゼロ点補正回路は、自動的
に正出力のアクセス状態となり、同様にオフセット値が
除去されて読み出しが実現する。
成による正出力について説明する。正出力のアクセスを
した行にあるゼロ点補正回路は、自動的に負出力のアク
セス状態となり、ここからは負の飽和電流が流れるた
め、端子83によってこの出力をイネーブル状態にする
と、結局出力端子41から取り出される電流値は出力電流
値の飽和電流値からの変化分となる。即ち、出力電流は
オフセット値が除去され、リセットの状態で０、光が強
く、蓄積時間が長いほどそこから上がる、ポジ型の読み
出しが実現できる。この構成による負出力の場合、負出
力のアクセスをした行にあるゼロ点補正回路は、自動的
に正出力のアクセス状態となり、同様にオフセット値が
除去されて読み出しが実現する。
【０１６１】また、本実施の形態においては、行毎にゼ
ロ点補正回路82が設置されているため、アクセスすべき
ゼロ点補正回路の数を外から指定しなくてもよい。
ロ点補正回路82が設置されているため、アクセスすべき
ゼロ点補正回路の数を外から指定しなくてもよい。
【０１６２】さらに、このように相殺回路を含む場合で
も、上記実施の形態１９のようにゼロ点補正回路をアレ
イを切り離して配置しても良い。
も、上記実施の形態１９のようにゼロ点補正回路をアレ
イを切り離して配置しても良い。
【０１６３】実施の形態２１．以下、この発明の一実施
の形態を図について説明する。図３４はこの発明の一実
施の形態による受光素子アレイ回路の一部構成を示した
図で、特に出力端子付近の構造を示した図で、アレイ構
造が図１５の場合である。図中34及び40、41は図１５と
同様である。また84は出力電流を電圧に変換するアン
プ、85はアンプのアナログ電圧をデジタル値に変換する
回路、86はアンプ84の参照電圧端子87はアンプ84からの
電圧出力端子、88はデジタル出力端子である。すなわち
図１５のアレイ構造に電流／電圧変換アンプ84を設けた
例を示している。
の形態を図について説明する。図３４はこの発明の一実
施の形態による受光素子アレイ回路の一部構成を示した
図で、特に出力端子付近の構造を示した図で、アレイ構
造が図１５の場合である。図中34及び40、41は図１５と
同様である。また84は出力電流を電圧に変換するアン
プ、85はアンプのアナログ電圧をデジタル値に変換する
回路、86はアンプ84の参照電圧端子87はアンプ84からの
電圧出力端子、88はデジタル出力端子である。すなわち
図１５のアレイ構造に電流／電圧変換アンプ84を設けた
例を示している。
【０１６４】このように内部に電流／電圧変換アンプ84
を設けると、アレイからの出力を電流ではなく電圧とす
ることができる。そのため、後段で出力電流を電圧に変
換する必要が無くなり、データの扱いが容易になる。す
なわち、後段での信号処理が容易となる信号を出力する
ことが可能となる。
を設けると、アレイからの出力を電流ではなく電圧とす
ることができる。そのため、後段で出力電流を電圧に変
換する必要が無くなり、データの扱いが容易になる。す
なわち、後段での信号処理が容易となる信号を出力する
ことが可能となる。
【０１６５】更に、内部にアナログ／デジタル変換回路
85を設けると、アレイからの出力をアナログ電圧ではな
くデジタル値とすることができるため、後段でデジタル
に変換する必要が無くなり、データの扱いが容易にな
る。
85を設けると、アレイからの出力をアナログ電圧ではな
くデジタル値とすることができるため、後段でデジタル
に変換する必要が無くなり、データの扱いが容易にな
る。
【０１６６】実施の形態２２．上記実施の形態５、６、
９、１１、１７、１８の、それぞれの実施の形態で示さ
れた受光素子回路アレイ（図１３、１５、１９、２２、
３０、３１）において、例えば垂直走査回路から全ての
行にＶp のアクセスを行うと、各列内の全ての画素から
の電流の総和、即ち各列に照射された光量の総和に相当
するデータが出力されてしまう。この時、二次元の画素
アレイに照射された光パターンを水平走査回路に投影し
た一次元射影を得ることが出来る。ただし、各列の中の
全ての画素から出力電流を取り出す場合、通常の読み出
しよりも画素数分多くの電流を消費することになってし
まうため、これを回避するためには、このような射影読
み出しを行うときには一画素毎の出力電流値を小さく抑
えればよい。
９、１１、１７、１８の、それぞれの実施の形態で示さ
れた受光素子回路アレイ（図１３、１５、１９、２２、
３０、３１）において、例えば垂直走査回路から全ての
行にＶp のアクセスを行うと、各列内の全ての画素から
の電流の総和、即ち各列に照射された光量の総和に相当
するデータが出力されてしまう。この時、二次元の画素
アレイに照射された光パターンを水平走査回路に投影し
た一次元射影を得ることが出来る。ただし、各列の中の
全ての画素から出力電流を取り出す場合、通常の読み出
しよりも画素数分多くの電流を消費することになってし
まうため、これを回避するためには、このような射影読
み出しを行うときには一画素毎の出力電流値を小さく抑
えればよい。
【０１６７】画素毎の出力電流値を小さく抑える一つの
方法としては、例えば図１のような画素を用いた図１３
及び図１５のアレイや、図２３の相殺読み出し回路を用
いた図１９、２１及び図３１のアレイにおいて、出力端
子41の電位を通常よりも下げて、ミラー回路を通らない
経路で出力すればよい。
方法としては、例えば図１のような画素を用いた図１３
及び図１５のアレイや、図２３の相殺読み出し回路を用
いた図１９、２１及び図３１のアレイにおいて、出力端
子41の電位を通常よりも下げて、ミラー回路を通らない
経路で出力すればよい。
【０１６８】一方、例えば図７の画素を用いた図１３及
び図３０のアレイや、図２５の相殺読み出し回路を用い
た図１９、２２及び図３１のアレイにおいて、出力端子
41の電位を通常よりも上げ、ミラー回路を通らない経路
で出力すればよい。
び図３０のアレイや、図２５の相殺読み出し回路を用い
た図１９、２２及び図３１のアレイにおいて、出力端子
41の電位を通常よりも上げ、ミラー回路を通らない経路
で出力すればよい。
【０１６９】実施の形態２３．以下、この発明の一実施
の形態を図について説明する。図３５はこの発明の一実
施の形態を説明するための図で、画素の基本的な回路構
成を示した概念図である。図中、１〜３及び12は図１と
同様である。まずリセットスイッチ２を通じて電源端子
１により光電変換素子３がバイアスされる。光入射によ
り光電変換素子３に電荷が蓄積されると光電変換素子３
の電位が変化し、その電位が光電変換素子の電位を電流
に変換する回路89に入力され、出力端子90から電流が出
力される。光電変換素子３の接地電位を確実に固定する
ための具体的構造を以下に示す。
の形態を図について説明する。図３５はこの発明の一実
施の形態を説明するための図で、画素の基本的な回路構
成を示した概念図である。図中、１〜３及び12は図１と
同様である。まずリセットスイッチ２を通じて電源端子
１により光電変換素子３がバイアスされる。光入射によ
り光電変換素子３に電荷が蓄積されると光電変換素子３
の電位が変化し、その電位が光電変換素子の電位を電流
に変換する回路89に入力され、出力端子90から電流が出
力される。光電変換素子３の接地電位を確実に固定する
ための具体的構造を以下に示す。
【０１７０】図３６は、この発明の一実施の形態を示す
回路レイアウト図で、特に光電変換素子３のレイアウト
を示した平面図及び断面図である。91は光電変換素子３
のｎ型拡散領域、92は電位を接地にとったｐ型拡散領
域、93は電位を電源にとったｎ型拡散領域である。
回路レイアウト図で、特に光電変換素子３のレイアウト
を示した平面図及び断面図である。91は光電変換素子３
のｎ型拡散領域、92は電位を接地にとったｐ型拡散領
域、93は電位を電源にとったｎ型拡散領域である。
【０１７１】図３６において、電位を接地にとったｐ型
拡散領域92により、光電変換素子91の接地側の電位を確
実に接地に固定することができる。
拡散領域92により、光電変換素子91の接地側の電位を確
実に接地に固定することができる。
【０１７２】ここで、光電変換素子91が強い光を受けて
電子が大量に発生しすぎた場合、制御回路あるいは隣接
画素の光電変換素子に影響を及ぼすことがある。電源に
電位をとったｎ型拡散領域93は、光電変換素子91で発生
した余剰電子が、画素内の制御回路あるいは隣接画素へ
侵入することを防ぐことが可能となる。
電子が大量に発生しすぎた場合、制御回路あるいは隣接
画素の光電変換素子に影響を及ぼすことがある。電源に
電位をとったｎ型拡散領域93は、光電変換素子91で発生
した余剰電子が、画素内の制御回路あるいは隣接画素へ
侵入することを防ぐことが可能となる。
【０１７３】逆に、電源に電位をとったｎ型拡散領域93
によって、隣接画素で発生した余剰電子が光電変換素子
91へ侵入し、偽の画像情報を出力するのを防ぐことも可
能となる。
によって、隣接画素で発生した余剰電子が光電変換素子
91へ侵入し、偽の画像情報を出力するのを防ぐことも可
能となる。
【０１７４】実施の形態２４．以下、この発明の別の実
施の形態を図について説明する。図３７はこの発明の別
の実施の形態を示す回路レイアウト図で、図３５におけ
る光電変換素子３の別のレイアウトである。図におい
て、94はコンタクトホール、95はアルミ配線である。光
電変換素子３のｎ型拡散領域部分91は、ｐウエルとの接
合によりフォトダイオードを形成している。この拡散領
域91の内部にコンタクトホール94を複数個設け、アルミ
配線95で接続する。
施の形態を図について説明する。図３７はこの発明の別
の実施の形態を示す回路レイアウト図で、図３５におけ
る光電変換素子３の別のレイアウトである。図におい
て、94はコンタクトホール、95はアルミ配線である。光
電変換素子３のｎ型拡散領域部分91は、ｐウエルとの接
合によりフォトダイオードを形成している。この拡散領
域91の内部にコンタクトホール94を複数個設け、アルミ
配線95で接続する。
【０１７５】ここで、拡散領域91の内部の電位がばらつ
いている場合、拡散領域91とリセットスイッチ用トラン
ジスタ２の接続点、拡散領域91と光電変換素子の電位を
電流に変換し出力する回路89との接続点、及びフォトダ
イオードの内部が、それぞれ異なる電位になる可能性が
ある。図３７のように拡散領域91の内部に複数のコンタ
クトホールを設け、それらをアルミ配線で接続すれば、
そのような電位のばらつきを防ぐことができる。
いている場合、拡散領域91とリセットスイッチ用トラン
ジスタ２の接続点、拡散領域91と光電変換素子の電位を
電流に変換し出力する回路89との接続点、及びフォトダ
イオードの内部が、それぞれ異なる電位になる可能性が
ある。図３７のように拡散領域91の内部に複数のコンタ
クトホールを設け、それらをアルミ配線で接続すれば、
そのような電位のばらつきを防ぐことができる。
【０１７６】なお、コンタクトホールの配置は図のよう
な形状に限らなくとも良いことは言うまでもない。
な形状に限らなくとも良いことは言うまでもない。
【０１７７】実施の形態２５．以下、この発明の別の実
施の形態を図について説明する。図３８は、この実施の
形態を示す回路構成図である。図中96は単位画素回路で
あり、97は単位画素回路96を二次元的に配置した画素ア
レイである。また、98は画素アレイ97を垂直に走査する
回路、99は画素アレイ97を水平に走査する回路、100は
接地に電位をとったｎ型拡散領域、101は電源に電位を
とったｐ型拡散領域である。
施の形態を図について説明する。図３８は、この実施の
形態を示す回路構成図である。図中96は単位画素回路で
あり、97は単位画素回路96を二次元的に配置した画素ア
レイである。また、98は画素アレイ97を垂直に走査する
回路、99は画素アレイ97を水平に走査する回路、100は
接地に電位をとったｎ型拡散領域、101は電源に電位を
とったｐ型拡散領域である。
【０１７８】ここで、画素アレイ97の周囲に、電位を接
地にとったｐ型拡散領域100を設けることにより、画素
アレイ内の光電変換素子３の接地側の電位を確実に接地
電位に固定することができる。
地にとったｐ型拡散領域100を設けることにより、画素
アレイ内の光電変換素子３の接地側の電位を確実に接地
電位に固定することができる。
【０１７９】また画素アレイ97の周囲に、電位を電源に
とったｎ型拡散領域101を設けることにより、画素アレ
イ内の光電変換素子３に強い光が当たった場合にあふれ
出た余剰電子を、画素アレイ外にあふれさせる前に、電
位を電源にとったｎ型拡散領域101に吸収させることが
できる。
とったｎ型拡散領域101を設けることにより、画素アレ
イ内の光電変換素子３に強い光が当たった場合にあふれ
出た余剰電子を、画素アレイ外にあふれさせる前に、電
位を電源にとったｎ型拡散領域101に吸収させることが
できる。
【０１８０】逆に、画素アレイ外の回路で発生したノイ
ズの受光素子アレイ内への侵入も防ぐことができる。
ズの受光素子アレイ内への侵入も防ぐことができる。
【０１８１】なお、上記実施の形態２２乃至２５におい
ては、ｐウェル上にｎ型拡散領域を形成して光電変換素
子とすることを前提としているが、ｎとｐ及び接地電位
と電源電位を逆にすれば、ｎウェル上にｐ型拡散領域を
形成して光電変換素子とする場合にも有効な発明である
ことは明らかである。また基板上に形成したフォトダイ
オードでも同様である。
ては、ｐウェル上にｎ型拡散領域を形成して光電変換素
子とすることを前提としているが、ｎとｐ及び接地電位
と電源電位を逆にすれば、ｎウェル上にｐ型拡散領域を
形成して光電変換素子とする場合にも有効な発明である
ことは明らかである。また基板上に形成したフォトダイ
オードでも同様である。
【０１８２】実施の形態２６．以下、この発明の一実施
の形態を図について説明する。図３９は、この実施の形
態に係わる回路構成を示した図である。図中１ないし
３、及び12、90は図３５と同じである。また、102はダ
イオード接続したp-MOSトランジスタ、103は光電変換素
子３の電位を電流に変換するp-MOSトランジスタ、104は
外部からの制御信号により電流を出力する回路である。
出力信号は、光電変換素子３に入射した光量に応じて光
電変換素子３の電位が下がり、それがp-MOSトランジス
タ103のゲートに入力されて発生した電流として得られ
る。
の形態を図について説明する。図３９は、この実施の形
態に係わる回路構成を示した図である。図中１ないし
３、及び12、90は図３５と同じである。また、102はダ
イオード接続したp-MOSトランジスタ、103は光電変換素
子３の電位を電流に変換するp-MOSトランジスタ、104は
外部からの制御信号により電流を出力する回路である。
出力信号は、光電変換素子３に入射した光量に応じて光
電変換素子３の電位が下がり、それがp-MOSトランジス
タ103のゲートに入力されて発生した電流として得られ
る。
【０１８３】ダイオード接続したp-MOSトランジスタ102
が無い場合、光電変換素子３は電源電位までリセットさ
れる。そこからの電位変化をp-MOSトランジスタ24の出
力電流値によってモニタしようとした場合、光電変換素
子３の電位が電源電位よりもp-MOSトランジスタ103の閾
値電圧分だけ下がるまでは出力電流が０のまま変化しな
い、即ちたとえ光が当たっていてもそれが弱く、蓄積時
間が十分に長くない場合には出力信号が出ない、という
問題がある。
が無い場合、光電変換素子３は電源電位までリセットさ
れる。そこからの電位変化をp-MOSトランジスタ24の出
力電流値によってモニタしようとした場合、光電変換素
子３の電位が電源電位よりもp-MOSトランジスタ103の閾
値電圧分だけ下がるまでは出力電流が０のまま変化しな
い、即ちたとえ光が当たっていてもそれが弱く、蓄積時
間が十分に長くない場合には出力信号が出ない、という
問題がある。
【０１８４】そこで、ダイオード接続したp-MOSトラン
ジスタ102を、光電変換素子３をリセットするMOSトラン
ジスタ２に直列につなぎ、光電変換素子３の電位が電源
電位よりもp-MOSトランジスタ102の閾値電圧分低い電位
までしかリセットされないにすると、入射光量が少ない
場合でも、図９のように出力電流が現れるようにするこ
とが出来る。
ジスタ102を、光電変換素子３をリセットするMOSトラン
ジスタ２に直列につなぎ、光電変換素子３の電位が電源
電位よりもp-MOSトランジスタ102の閾値電圧分低い電位
までしかリセットされないにすると、入射光量が少ない
場合でも、図９のように出力電流が現れるようにするこ
とが出来る。
【０１８５】更に、p-MOSトランジスタ102のゲート長、
ゲート幅をp-MOSトランジスタ103のものと同じにすれ
ば、その閾値電圧を完全に同じにすることが出来るの
で、図９で、ダイオード接続がついたものの出力電流が
立ち上がる点を完全に原点に一致させることが出来る。
ゲート幅をp-MOSトランジスタ103のものと同じにすれ
ば、その閾値電圧を完全に同じにすることが出来るの
で、図９で、ダイオード接続がついたものの出力電流が
立ち上がる点を完全に原点に一致させることが出来る。
【０１８６】またこの構成では、p-MOSトランジスタ103
の閾値電圧がチップ内でばらついても、そのばらつきを
光電変換素子３のリセット電位の形で補償することにな
るので、固定パターンノイズの低減を図ることができ
る。
の閾値電圧がチップ内でばらついても、そのばらつきを
光電変換素子３のリセット電位の形で補償することにな
るので、固定パターンノイズの低減を図ることができ
る。
【０１８７】また図においては、p-MOSトランジスタ102
をリセット用MOSトランジスタ２よりも電源に近い側に
配置したが、これの上下を入れ替えても同様の効果を奏
することは言うまでもない。
をリセット用MOSトランジスタ２よりも電源に近い側に
配置したが、これの上下を入れ替えても同様の効果を奏
することは言うまでもない。
【０１８８】なお、上記実施の形態４の図７において、
具体的回路を示しているが、図７の回路に限定されるも
のではない。
具体的回路を示しているが、図７の回路に限定されるも
のではない。
【０１８９】実施の形態２７．以下、この発明の一実施
の形態を図について説明する。図４０は、この実施の形
態に係わる回路構成を示した図である。図中１ないし
３、12、89、90は図３５と同じである。また105は、受
光素子アレイを構成したときに水平走査回路により制御
されるスイッチングトランジスタである。
の形態を図について説明する。図４０は、この実施の形
態に係わる回路構成を示した図である。図中１ないし
３、12、89、90は図３５と同じである。また105は、受
光素子アレイを構成したときに水平走査回路により制御
されるスイッチングトランジスタである。
【０１９０】図１３、図１５、図１９、図２２、図３
０、図３１、及び図３８のような画素回路アレイにおい
て、各画素にスイッチングトランジスタ105が無い場
合、画素のリセットは垂直走査回路98からのリセットパ
ルスにより一つの行内で同時に行われるのに対し、読み
出しは垂直走査回路98からの読み出しパルスを加えなが
ら、水平走査回路99で出力を列方向に読みとっていくた
め、同じ行内の画素でもマルチプレクスにかかる時間分
だけ蓄積時間に差が出てしまう。即ち、行の左側の画素
は蓄積時間が短く、行の右側の画素は蓄積時間が長くな
る。このことは蓄積時間の短い場合において特に顕著と
なる。
０、図３１、及び図３８のような画素回路アレイにおい
て、各画素にスイッチングトランジスタ105が無い場
合、画素のリセットは垂直走査回路98からのリセットパ
ルスにより一つの行内で同時に行われるのに対し、読み
出しは垂直走査回路98からの読み出しパルスを加えなが
ら、水平走査回路99で出力を列方向に読みとっていくた
め、同じ行内の画素でもマルチプレクスにかかる時間分
だけ蓄積時間に差が出てしまう。即ち、行の左側の画素
は蓄積時間が短く、行の右側の画素は蓄積時間が長くな
る。このことは蓄積時間の短い場合において特に顕著と
なる。
【０１９１】そこで、図４０のように光電変換素子３を
リセットするトランジスタと直列に、水平走査回路から
の信号により制御されるスイッチングトランジスタ105
を接続すると、光電変換素子３のリセットのタイミング
が列方向にも制御できることになり、同一行内での蓄積
時間の差を無くすことが出来る。
リセットするトランジスタと直列に、水平走査回路から
の信号により制御されるスイッチングトランジスタ105
を接続すると、光電変換素子３のリセットのタイミング
が列方向にも制御できることになり、同一行内での蓄積
時間の差を無くすことが出来る。
【０１９２】また図においては、スイッチングトランジ
スタ105をリセット用MOSトランジスタ２よりも電源から
遠い側に配置したが、これの上下を入れ替えても同様の
効果を奏することは言うまでもない。
スタ105をリセット用MOSトランジスタ２よりも電源から
遠い側に配置したが、これの上下を入れ替えても同様の
効果を奏することは言うまでもない。
【０１９３】実施の形態２８．以下、この発明の一実施
の形態を図について説明する。図４１は、この実施の形
態に係わる回路構成を示す図である。図中１〜３、12、
89、90は図３５と同じである。図において、106はドレ
インが光電変換素子３に、ソースが電源電位に接続され
たn-MOSトランジスタであり、ゲートはその閾値電圧の
１〜３倍の電位に固定されている。
の形態を図について説明する。図４１は、この実施の形
態に係わる回路構成を示す図である。図中１〜３、12、
89、90は図３５と同じである。図において、106はドレ
インが光電変換素子３に、ソースが電源電位に接続され
たn-MOSトランジスタであり、ゲートはその閾値電圧の
１〜３倍の電位に固定されている。
【０１９４】また図４２は、図４１のn-MOSトランジス
タ106を含む部分の断面図及び電子のエネルギ図であ
る。図中１及び106は図４１と、91は図３６と同じであ
る。光電変換素子３に強い光が当たる程多くの電子が発
生するが、光が強く電子が発生しすぎた場合、オーバー
フローした電子が周辺回路や他の画素の光電変換素子に
入り込む可能性がある。
タ106を含む部分の断面図及び電子のエネルギ図であ
る。図中１及び106は図４１と、91は図３６と同じであ
る。光電変換素子３に強い光が当たる程多くの電子が発
生するが、光が強く電子が発生しすぎた場合、オーバー
フローした電子が周辺回路や他の画素の光電変換素子に
入り込む可能性がある。
【０１９５】そこで、n-MOSトランジスタ106を接続し、
ゲートにその閾値電圧の１〜３倍の電位を印加してやれ
ば、図４２のように、電子があふれる前に電源電位へと
誘導吸収することができる。
ゲートにその閾値電圧の１〜３倍の電位を印加してやれ
ば、図４２のように、電子があふれる前に電源電位へと
誘導吸収することができる。
【０１９６】実施の形態２９．以下、この発明の一実施
の形態を図について説明する。図４３は、この実施の形
態に係わる回路構成を示す図である。図中96ないし98は
図３８と同じである。また、107はパルスレベルの変換
回路、108は電源電圧とリセットスイッチの閾値電圧の
和以上の電圧を与える電源、109はリセットスイッチの
閾値電圧の１〜３倍の電圧を与える電源である。図の中
では108は７Ｖ、109は１Ｖの電源として描かれている
が、上記の条件を満たせばいかなる電圧でも良い。
の形態を図について説明する。図４３は、この実施の形
態に係わる回路構成を示す図である。図中96ないし98は
図３８と同じである。また、107はパルスレベルの変換
回路、108は電源電圧とリセットスイッチの閾値電圧の
和以上の電圧を与える電源、109はリセットスイッチの
閾値電圧の１〜３倍の電圧を与える電源である。図の中
では108は７Ｖ、109は１Ｖの電源として描かれている
が、上記の条件を満たせばいかなる電圧でも良い。
【０１９７】この回路では、リセット用トランジスタ２
としてn-MOSを用い、垂直走査回路からの０Ｖ−５Ｖの
パルスを１Ｖ−７Ｖに変換して画素96中のリセット用n-
MOSトランジスタのゲートに加えている。即ち、垂直走
査回路からのアクセスが無い、蓄積時間中の状態では、
閾値電圧の１〜３倍の電圧をゲートに印加してオーバー
フローした電子を吸収できるようにし、光電変換素子３
をリセット動作させるときには電源電位と閾値の和以上
の電圧をゲートに印加することにより、光電変換素子３
を確実に電源電位までリセットする。
としてn-MOSを用い、垂直走査回路からの０Ｖ−５Ｖの
パルスを１Ｖ−７Ｖに変換して画素96中のリセット用n-
MOSトランジスタのゲートに加えている。即ち、垂直走
査回路からのアクセスが無い、蓄積時間中の状態では、
閾値電圧の１〜３倍の電圧をゲートに印加してオーバー
フローした電子を吸収できるようにし、光電変換素子３
をリセット動作させるときには電源電位と閾値の和以上
の電圧をゲートに印加することにより、光電変換素子３
を確実に電源電位までリセットする。
【０１９８】また、このようにリセット用トランジスタ
としてn-MOSを用いた場合には、例えば図11のように出
力回路もn-MOSのみで構成すれば、画素内を全てn-MOSの
トランジスタで構成することが出来るので、画素の構造
を単純化し、画素面積を小さくすることが出来るように
なる。
としてn-MOSを用いた場合には、例えば図11のように出
力回路もn-MOSのみで構成すれば、画素内を全てn-MOSの
トランジスタで構成することが出来るので、画素の構造
を単純化し、画素面積を小さくすることが出来るように
なる。
【０１９９】実施の形態３０．以下、この発明の一実施
の形態を図について説明する。図４４は、この実施の形
態に係わる単位画素回路構成示した図である。図中１、
３、12、89、90は図３５と同じである。110は読み出し
回路用の電源である。光電変換素子３のリセット用バイ
アス電源１と読み出し回路用の電源110として共通の電
源線を用いた場合、ある画素でリセット動作を行ってい
るときに、電源ラインを共有する他の画素で読み出しを
行っていると、出力電流値に応じた電位降下が電源ライ
ンに起こり、光電変換素子３が完全に電源電位まで上が
らないことがある。このことは、次のサイクルで読み出
すときに前の画像情報が残ったまま読み出されることを
意味し、いわゆるゴースト現象の原因となる。
の形態を図について説明する。図４４は、この実施の形
態に係わる単位画素回路構成示した図である。図中１、
３、12、89、90は図３５と同じである。110は読み出し
回路用の電源である。光電変換素子３のリセット用バイ
アス電源１と読み出し回路用の電源110として共通の電
源線を用いた場合、ある画素でリセット動作を行ってい
るときに、電源ラインを共有する他の画素で読み出しを
行っていると、出力電流値に応じた電位降下が電源ライ
ンに起こり、光電変換素子３が完全に電源電位まで上が
らないことがある。このことは、次のサイクルで読み出
すときに前の画像情報が残ったまま読み出されることを
意味し、いわゆるゴースト現象の原因となる。
【０２００】この問題はリセット用電源１と読み出し回
路用の電源110を分けることにより回避することができ
る。
路用の電源110を分けることにより回避することができ
る。
【０２０１】実施の形態３１．以下、この発明の一実施
の形態を図について説明する。図４５は、この実施の形
態に係わる受光素子回路における画素の断面図である。
図中１ないし３は図１と、50、63は図２１と同じであ
る。また111は遮光用の金属膜、112はｐウエルである。
の形態を図について説明する。図４５は、この実施の形
態に係わる受光素子回路における画素の断面図である。
図中１ないし３は図１と、50、63は図２１と同じであ
る。また111は遮光用の金属膜、112はｐウエルである。
【０２０２】このようにメモリ用の容量50をｐｎダイオ
ードにより作製すると、n-MOSトランジスタのドレイン
がそのまま容量として利用できるので、画素の構造を単
純化し、画素面積を小さくすることが出来るようにな
る。
ードにより作製すると、n-MOSトランジスタのドレイン
がそのまま容量として利用できるので、画素の構造を単
純化し、画素面積を小さくすることが出来るようにな
る。
【０２０３】また、光電変換部以外の部分を遮光用の金
属膜111で覆うことにより、回路の部分で余計な光電荷
が発生して偽の信号を出力したり、容量50が放電するの
を避けることが出来る。
属膜111で覆うことにより、回路の部分で余計な光電荷
が発生して偽の信号を出力したり、容量50が放電するの
を避けることが出来る。
【０２０４】
【発明の効果】以上のように、本発明の請求項１に係わ
る受光素子回路は、光を吸収し、制御電圧に応じた光電
流を正または負の出力信号として外部に取り出す受光素
子と、前記出力信号を制御するミラー回路からなる差動
増幅器とを備えた受光素子回路であって、前記ミラー回
路内の正出力用端子の接続される素子に直列に配設さ
れ、前記ミラー回路からの出力に同期して制御される読
み出し制御手段とを備えたので、正出力用端子からの入
力があるときでも、出力端子から電流を出力するとき以
外はミラー回路の入力側に電流が流れないため、消費電
力を小さくすることができる。
る受光素子回路は、光を吸収し、制御電圧に応じた光電
流を正または負の出力信号として外部に取り出す受光素
子と、前記出力信号を制御するミラー回路からなる差動
増幅器とを備えた受光素子回路であって、前記ミラー回
路内の正出力用端子の接続される素子に直列に配設さ
れ、前記ミラー回路からの出力に同期して制御される読
み出し制御手段とを備えたので、正出力用端子からの入
力があるときでも、出力端子から電流を出力するとき以
外はミラー回路の入力側に電流が流れないため、消費電
力を小さくすることができる。
【０２０５】また、本発明の請求項２に係わる受光素子
回路は、請求項１において、さらに、ミラー回路内の負
出力用端子の接続される素子に直列に第２の読み出し制
御手段を備えたので、ミラー回路の対称性がよくなり、
正負の出力電流の大きさを等しくすることができる。
回路は、請求項１において、さらに、ミラー回路内の負
出力用端子の接続される素子に直列に第２の読み出し制
御手段を備えたので、ミラー回路の対称性がよくなり、
正負の出力電流の大きさを等しくすることができる。
【０２０６】また、本発明の請求項３に係わる受光素子
回路は、請求項１または２において、差動増幅器が、少
なくともソースが基板電位に固定されたｎ−ＭＯＳトラ
ンジスタを有した第１のミラー回路と、ソースが電源電
位に固定されたｐ−ＭＯＳトランジスタを有した第２及
び第３のミラー回路とから構成される多段のミラー回路
を備えたので、作製上のばらつきや温度変化によってト
ランジスタの特性が変化したときに、正負の出力電流の
大きさにずれが生じにくくなる。
回路は、請求項１または２において、差動増幅器が、少
なくともソースが基板電位に固定されたｎ−ＭＯＳトラ
ンジスタを有した第１のミラー回路と、ソースが電源電
位に固定されたｐ−ＭＯＳトランジスタを有した第２及
び第３のミラー回路とから構成される多段のミラー回路
を備えたので、作製上のばらつきや温度変化によってト
ランジスタの特性が変化したときに、正負の出力電流の
大きさにずれが生じにくくなる。
【０２０７】また、本発明の請求項４に係わる受光素子
回路は、光を吸収し、制御電圧に応じた光電流を正また
は負の出力信号として外部に取り出す受光素子と、前記
出力信号を制御する差動増幅器とを備えた受光素子回路
であって、前記受光素子の電位を、リセット電位調整手
段により調整された電位に設定するリセット手段を備え
たので、光が弱い場合でも出力信号が出てくるようなポ
ジ型読み出しにすることが出来る。
回路は、光を吸収し、制御電圧に応じた光電流を正また
は負の出力信号として外部に取り出す受光素子と、前記
出力信号を制御する差動増幅器とを備えた受光素子回路
であって、前記受光素子の電位を、リセット電位調整手
段により調整された電位に設定するリセット手段を備え
たので、光が弱い場合でも出力信号が出てくるようなポ
ジ型読み出しにすることが出来る。
【０２０８】また、本発明の請求項５に係わる受光素子
回路は、請求項１乃至４のいずれかにおいて、光を吸収
し、制御電圧に応じた光電流を正または負の出力信号と
して外部に取り出す受光素子と、前記出力信号を制御す
る差動増幅器とを備えた受光素子回路であって、前記受
光素子の電位をリセットするリセット手段のタイミング
を調整する手段を備えたので、アレイ構造にした時にリ
セットのタイミングを列方向にも制御できることにな
り、同一行内での蓄積時間の差を無くすことができ、精
度の高い受光素子回路が実現できる。
回路は、請求項１乃至４のいずれかにおいて、光を吸収
し、制御電圧に応じた光電流を正または負の出力信号と
して外部に取り出す受光素子と、前記出力信号を制御す
る差動増幅器とを備えた受光素子回路であって、前記受
光素子の電位をリセットするリセット手段のタイミング
を調整する手段を備えたので、アレイ構造にした時にリ
セットのタイミングを列方向にも制御できることにな
り、同一行内での蓄積時間の差を無くすことができ、精
度の高い受光素子回路が実現できる。
【０２０９】また、本発明の請求項６に係わる受光素子
回路は、光を吸収し、制御電圧に応じた光電流を正又は
負の出力信号として外部に取り出す受光素子と、前記出
力信号を制御する制御回路と、前記光吸収の量に応じて
受光素子に発生した電位を格納する手段とを備えたの
で、フレーム間での光量の時間変化の出力や、固定パタ
ーンノイズの少ない出力が可能となり、また、電子シャ
ッター的動作も実現できる。
回路は、光を吸収し、制御電圧に応じた光電流を正又は
負の出力信号として外部に取り出す受光素子と、前記出
力信号を制御する制御回路と、前記光吸収の量に応じて
受光素子に発生した電位を格納する手段とを備えたの
で、フレーム間での光量の時間変化の出力や、固定パタ
ーンノイズの少ない出力が可能となり、また、電子シャ
ッター的動作も実現できる。
【０２１０】また、本発明の請求項７に係わる受光素子
回路は、光を吸収し、制御電圧に応じた光電流を正また
は負の出力信号として外部に取り出す受光素子と、前記
出力信号を制御する制御回路とを備えた受光素子回路で
あって、前記制御回路は外部からの制御信号により制御
される複数の出力端子へ複数の出力信号を送出する回路
を備えたので、制御回路を簡便な構造にすることがで
き、画素構造が単純化され、画素の信頼向上が可能とな
る。
回路は、光を吸収し、制御電圧に応じた光電流を正また
は負の出力信号として外部に取り出す受光素子と、前記
出力信号を制御する制御回路とを備えた受光素子回路で
あって、前記制御回路は外部からの制御信号により制御
される複数の出力端子へ複数の出力信号を送出する回路
を備えたので、制御回路を簡便な構造にすることがで
き、画素構造が単純化され、画素の信頼向上が可能とな
る。
【０２１１】また、本発明の請求項８に係わる受光素子
回路は、請求項１乃至７のいずれかにおいて、受光素子
は、接地電位あるいは電源電位に接続された拡散領域に
より囲まれた構造であるので、受光素子で発生した余剰
電子が画素内の制御回路あるいは隣接画素へ侵入するの
を防止でき、画素の信頼性が向上する。
回路は、請求項１乃至７のいずれかにおいて、受光素子
は、接地電位あるいは電源電位に接続された拡散領域に
より囲まれた構造であるので、受光素子で発生した余剰
電子が画素内の制御回路あるいは隣接画素へ侵入するの
を防止でき、画素の信頼性が向上する。
【０２１２】また、本発明の請求項９に係わる受光素子
回路は、請求項１乃至７のいずれかにおいて、受光素子
は、複数のコンタクトホールを有し、該コンタクトホー
ル間は互いに接続されるので、受光素子の電位のばらつ
きが防止でき、受光素子回路の信頼性が向上する。
回路は、請求項１乃至７のいずれかにおいて、受光素子
は、複数のコンタクトホールを有し、該コンタクトホー
ル間は互いに接続されるので、受光素子の電位のばらつ
きが防止でき、受光素子回路の信頼性が向上する。
【０２１３】また、本発明の請求項１０に係わる受光素
子回路は、請求項１乃至７のいずれかにおいて、受光素
子の電位をリセットするリセット手段と並列に、前記受
光素子に蓄積される過剰電子除去手段を備えたので、受
光素子で発生した余剰電子を周辺回路や他の画素に侵入
しないように電源電位に誘導できる。
子回路は、請求項１乃至７のいずれかにおいて、受光素
子の電位をリセットするリセット手段と並列に、前記受
光素子に蓄積される過剰電子除去手段を備えたので、受
光素子で発生した余剰電子を周辺回路や他の画素に侵入
しないように電源電位に誘導できる。
【０２１４】また、本発明の請求項１１に係わる受光素
子回路は、請求項１乃至７のいずれかにおいて、受光素
子の電位をリセットするリセット手段に接続される電源
電位と、制御回路に接続される電源電位とを独立させた
ので、出力電流に依存した電位降下が電源ラインに生じ
ても、受光素子のリセットは十分行うことができる。
子回路は、請求項１乃至７のいずれかにおいて、受光素
子の電位をリセットするリセット手段に接続される電源
電位と、制御回路に接続される電源電位とを独立させた
ので、出力電流に依存した電位降下が電源ラインに生じ
ても、受光素子のリセットは十分行うことができる。
【０２１５】また、本発明の請求項１２に係わる受光素
子回路は、請求項１乃至１１のいずれかにおいて、制御
回路は絶縁膜を介して金属膜で遮蔽されるので、受光部
以外で発生した光電荷によるノイズを回避できる。
子回路は、請求項１乃至１１のいずれかにおいて、制御
回路は絶縁膜を介して金属膜で遮蔽されるので、受光部
以外で発生した光電荷によるノイズを回避できる。
【０２１６】本発明の請求項１３に係わる受光素子回路
アレイは、請求項１乃至３のいずれかに記載の受光素子
回路を２次元アレイ状に配置し、水平方向に配列する前
記各受光素子回路のリセット手段に接続される接続端子
と、正出力用端子と、負出力用端子とを１行毎に共有さ
せて垂直走査差回路に接続し、垂直方向に配列する前記
各受光素子回路の読み出し制御手段に接続される読み出
し制御用端子を１列毎に共有させて水平走査回路に接続
し、垂直方向に配列する前記各受光素子回路の出力端子
を１列毎に共有させ、前記水平走査回路により制御され
るトランスミッションゲートを介してアレイ出力端子に
接続したので、照射された一次元または二次元の光パタ
ーンを同時に、並列に、かつ縦方向の画素間演算を行い
ながら取り出す際に、各列でトランスミッションゲート
が開いているとき以外はミラー回路の入力側に電流が流
れないため、消費電力を小さくすることが出来る。
アレイは、請求項１乃至３のいずれかに記載の受光素子
回路を２次元アレイ状に配置し、水平方向に配列する前
記各受光素子回路のリセット手段に接続される接続端子
と、正出力用端子と、負出力用端子とを１行毎に共有さ
せて垂直走査差回路に接続し、垂直方向に配列する前記
各受光素子回路の読み出し制御手段に接続される読み出
し制御用端子を１列毎に共有させて水平走査回路に接続
し、垂直方向に配列する前記各受光素子回路の出力端子
を１列毎に共有させ、前記水平走査回路により制御され
るトランスミッションゲートを介してアレイ出力端子に
接続したので、照射された一次元または二次元の光パタ
ーンを同時に、並列に、かつ縦方向の画素間演算を行い
ながら取り出す際に、各列でトランスミッションゲート
が開いているとき以外はミラー回路の入力側に電流が流
れないため、消費電力を小さくすることが出来る。
【０２１７】また、本発明の請求項１４に係わる受光素
子回路アレイは、請求項６に記載の受光素子回路を２次
元アレイ状に配置し、水平方向に配列する前記各受光素
子回路のリセット手段に接続される接続端子と、正出力
用端子と、負出力用端子と、受光素子に発生した電位を
格納する手段に接続されるメモリ制御用端子とを１行毎
に共有させて垂直走査差回路に接続し、垂直方向に配列
する前記各受光素子回路の出力端子を１列毎に共有さ
せ、水平走査回路により制御されるトランスミッション
ゲートを介してアレイ出力端子に接続したので、フレー
ム間での光量の時間変化の出力や、固定パターンノイズ
の少ない出力が可能となり、また、電子シャッター的動
作も実現できる。
子回路アレイは、請求項６に記載の受光素子回路を２次
元アレイ状に配置し、水平方向に配列する前記各受光素
子回路のリセット手段に接続される接続端子と、正出力
用端子と、負出力用端子と、受光素子に発生した電位を
格納する手段に接続されるメモリ制御用端子とを１行毎
に共有させて垂直走査差回路に接続し、垂直方向に配列
する前記各受光素子回路の出力端子を１列毎に共有さ
せ、水平走査回路により制御されるトランスミッション
ゲートを介してアレイ出力端子に接続したので、フレー
ム間での光量の時間変化の出力や、固定パターンノイズ
の少ない出力が可能となり、また、電子シャッター的動
作も実現できる。
【０２１８】また、本発明の請求項１５に係わる受光素
子回路アレイは、請求項７に記載の受光素子回路を２次
元アレイ状に配置し、水平方向に配列する前記各受光素
子回路のリセット手段に接続される接続端子と、正出力
用端子と、負出力用端子とを１行毎に共有させて垂直走
査差回路に接続し、垂直方向に配列する前記各受光素子
回路の複数の出力端子をそれぞれ１列毎に共有させ、該
共有された出力端子からなる複数の出力端子ラインを１
列毎に、水平走査回路によって制御される相殺回路を介
してアレイ出力端子に接続したので、出力電流の反転回
路を画素の外に設けることにより、画素（受光素子）の
構造を単純化し、画素面積を小さくすることが可能とな
る。
子回路アレイは、請求項７に記載の受光素子回路を２次
元アレイ状に配置し、水平方向に配列する前記各受光素
子回路のリセット手段に接続される接続端子と、正出力
用端子と、負出力用端子とを１行毎に共有させて垂直走
査差回路に接続し、垂直方向に配列する前記各受光素子
回路の複数の出力端子をそれぞれ１列毎に共有させ、該
共有された出力端子からなる複数の出力端子ラインを１
列毎に、水平走査回路によって制御される相殺回路を介
してアレイ出力端子に接続したので、出力電流の反転回
路を画素の外に設けることにより、画素（受光素子）の
構造を単純化し、画素面積を小さくすることが可能とな
る。
【０２１９】また、本発明の請求項１６に係わる受光素
子回路アレイは、請求項１５において、受光素子回路に
光吸収の量に応じて受光素子に発生した電位を格納する
手段を備え、前記受光素子に発生した電位を格納する手
段に接続されるメモリ制御用端子とを１行毎に共有させ
て垂直走査差回路に接続したので、出力電流の反転回路
を画素の外に設けることにより、画素（受光素子）の構
造を単純化し、画素面積を小さくするとともに、アレイ
がメモリ機能を有してフレーム間での光量の時間変化を
出力することができる。
子回路アレイは、請求項１５において、受光素子回路に
光吸収の量に応じて受光素子に発生した電位を格納する
手段を備え、前記受光素子に発生した電位を格納する手
段に接続されるメモリ制御用端子とを１行毎に共有させ
て垂直走査差回路に接続したので、出力電流の反転回路
を画素の外に設けることにより、画素（受光素子）の構
造を単純化し、画素面積を小さくするとともに、アレイ
がメモリ機能を有してフレーム間での光量の時間変化を
出力することができる。
【０２２０】また、本発明の請求項１７に係わる受光素
子回路アレイは、請求項１５または１６において、相殺
回路は、ソースが電源電位に固定されたｐ−ＭＯＳトラ
ンジスタを有し、垂直方向に配列する受光素子回路の複
数の出力端子ラインを入力し、読み出しが水平走査回路
により制御されるミラー回路と、該ミラー回路からの出
力側に接続され、水平走査回路により制御されるトラン
スミッションゲートとを備えたので、出力端子から電流
を流すとき以外はミラー回路の入力側に電流が流れない
ようにできるため、消費電力を小さくすることが出来
る。
子回路アレイは、請求項１５または１６において、相殺
回路は、ソースが電源電位に固定されたｐ−ＭＯＳトラ
ンジスタを有し、垂直方向に配列する受光素子回路の複
数の出力端子ラインを入力し、読み出しが水平走査回路
により制御されるミラー回路と、該ミラー回路からの出
力側に接続され、水平走査回路により制御されるトラン
スミッションゲートとを備えたので、出力端子から電流
を流すとき以外はミラー回路の入力側に電流が流れない
ようにできるため、消費電力を小さくすることが出来
る。
【０２２１】また、本発明の請求項１８に係わる受光素
子回路アレイは、請求項１５または１６において、相殺
回路は、ソースが基板電位に固定されたｎ−ＭＯＳトラ
ンジスタを有した第１のミラー回路と、ソースが電源電
位に固定されたｐ−ＭＯＳトランジスタを有した第２及
び第３のミラー回路とから構成され、垂直方向に配列す
る受光素子回路の複数の出力端子ラインを入力し、読み
出しが水平走査回路により制御される多段のミラー回路
と、該ミラー回路からの出力側に接続され、水平走査回
路により制御されるトランスミッションゲートとを備え
たので、相殺回路において、作製上のばらつきや温度変
化によってトランジスタの特性が変化したときに、正負
の出力電流の大きさにずれが生じにくくなる。
子回路アレイは、請求項１５または１６において、相殺
回路は、ソースが基板電位に固定されたｎ−ＭＯＳトラ
ンジスタを有した第１のミラー回路と、ソースが電源電
位に固定されたｐ−ＭＯＳトランジスタを有した第２及
び第３のミラー回路とから構成され、垂直方向に配列す
る受光素子回路の複数の出力端子ラインを入力し、読み
出しが水平走査回路により制御される多段のミラー回路
と、該ミラー回路からの出力側に接続され、水平走査回
路により制御されるトランスミッションゲートとを備え
たので、相殺回路において、作製上のばらつきや温度変
化によってトランジスタの特性が変化したときに、正負
の出力電流の大きさにずれが生じにくくなる。
【０２２２】また、本発明の請求項１９に係わる受光素
子回路アレイは、請求項１５または１６において、相殺
回路は、ソースが基板電位に固定されたｎ−ＭＯＳトラ
ンジスタを有し、垂直方向に配列する受光素子回路の複
数の出力端子ラインを入力し、読み出しが水平走査回路
により制御されるミラー回路と、該ミラー回路からの出
力側に接続され、水平走査回路により制御されるトラン
スミッションゲートとを備えたので、出力端子から電流
を流すとき以外はミラー回路の入力側に電流が流れない
ようにできるため、消費電力を小さくすることが出来
る。
子回路アレイは、請求項１５または１６において、相殺
回路は、ソースが基板電位に固定されたｎ−ＭＯＳトラ
ンジスタを有し、垂直方向に配列する受光素子回路の複
数の出力端子ラインを入力し、読み出しが水平走査回路
により制御されるミラー回路と、該ミラー回路からの出
力側に接続され、水平走査回路により制御されるトラン
スミッションゲートとを備えたので、出力端子から電流
を流すとき以外はミラー回路の入力側に電流が流れない
ようにできるため、消費電力を小さくすることが出来
る。
【０２２３】また、本発明の請求項２０に係わる受光素
子回路アレイは、請求項１５または１６において、相殺
回路の入力側に、受光素子回路を予めチャージするため
のプリチャージラインを設けたので、相殺読み出し回路
自身では配線の充電をしなくて良く、また予め画素アレ
イ中の配線の電位を安定させて駆動することができるた
め、高速の読み出しが出来るようになる。
子回路アレイは、請求項１５または１６において、相殺
回路の入力側に、受光素子回路を予めチャージするため
のプリチャージラインを設けたので、相殺読み出し回路
自身では配線の充電をしなくて良く、また予め画素アレ
イ中の配線の電位を安定させて駆動することができるた
め、高速の読み出しが出来るようになる。
【０２２４】また、本発明の請求項２１に係わる受光素
子回路アレイは、請求項２０において、プリチャージラ
インと読み出しの接続のタイミングを調整する手段をさ
らに設けたので、隣り合う２列に同時にアクセスするこ
とができるようになる。
子回路アレイは、請求項２０において、プリチャージラ
インと読み出しの接続のタイミングを調整する手段をさ
らに設けたので、隣り合う２列に同時にアクセスするこ
とができるようになる。
【０２２５】また、本発明の請求項２２に係わる受光素
子回路アレイは、請求項１４乃至１６のいずれかにおい
て、水平走査回路を複数配置したので、照射された一次
元または二次元の光パターンを同時に、並列に、かつ横
方向の画素間演算を行いながら取り出すことが出来る。
子回路アレイは、請求項１４乃至１６のいずれかにおい
て、水平走査回路を複数配置したので、照射された一次
元または二次元の光パターンを同時に、並列に、かつ横
方向の画素間演算を行いながら取り出すことが出来る。
【０２２６】また、本発明の請求項２３に係わる受光素
子回路アレイは、請求項１３乃至１６のいずれかにおい
て、出力がアレイ出力端子に接続される受光素子の電位
の補正回路を設けたので、読み出しがポジ型とすること
ができ、受光素子回路アレイの精度が向上する。
子回路アレイは、請求項１３乃至１６のいずれかにおい
て、出力がアレイ出力端子に接続される受光素子の電位
の補正回路を設けたので、読み出しがポジ型とすること
ができ、受光素子回路アレイの精度が向上する。
【０２２７】また、本発明の請求項２４に係わる受光素
子回路アレイは、請求項１３乃至１６のいずれかにおい
て、アレイ出力端子に電流電圧変換回路を設けたので、
アレイからの出力を電流ではなく電圧とすることができ
る。そのため、後段で出力電流を電圧に変換する必要が
無くなり、データの扱いが容易になる。すなわち、後段
での信号処理が容易となる信号を出力することが可能と
なる。
子回路アレイは、請求項１３乃至１６のいずれかにおい
て、アレイ出力端子に電流電圧変換回路を設けたので、
アレイからの出力を電流ではなく電圧とすることができ
る。そのため、後段で出力電流を電圧に変換する必要が
無くなり、データの扱いが容易になる。すなわち、後段
での信号処理が容易となる信号を出力することが可能と
なる。
【０２２８】また、本発明の請求項２５に係わる受光素
子回路アレイは、請求項２４において、さらにアナログ
電圧をデジタル値に変換する回路を備えたので、アレイ
からの出力をアナログ電圧ではなくデジタル値とするこ
とができるため、後段でデジタルに変換する必要が無く
なり、データの扱いが容易になる。
子回路アレイは、請求項２４において、さらにアナログ
電圧をデジタル値に変換する回路を備えたので、アレイ
からの出力をアナログ電圧ではなくデジタル値とするこ
とができるため、後段でデジタルに変換する必要が無く
なり、データの扱いが容易になる。
【０２２９】また、本発明の請求項２６に係わる受光素
子回路アレイは、請求項１３乃至１６のいずれかにおい
て、受光素子回路アレイは、電源電位または接地電位に
接続された拡散領域で囲まれたので、画素アレイ内の受
光素子の接地側の電位を確実に接地電位に固定すること
ができる。また、画素アレイ内の受光素子に強い光が当
たった場合にあふれ出た余剰電子を、画素アレイ外にあ
ふれさせる前に、電位を電源にとった拡散領域に吸収さ
せることができる。さらに、画素アレイ外の回路で発生
したノイズの受光素子アレイ内への侵入も防ぐことがで
きる。
子回路アレイは、請求項１３乃至１６のいずれかにおい
て、受光素子回路アレイは、電源電位または接地電位に
接続された拡散領域で囲まれたので、画素アレイ内の受
光素子の接地側の電位を確実に接地電位に固定すること
ができる。また、画素アレイ内の受光素子に強い光が当
たった場合にあふれ出た余剰電子を、画素アレイ外にあ
ふれさせる前に、電位を電源にとった拡散領域に吸収さ
せることができる。さらに、画素アレイ外の回路で発生
したノイズの受光素子アレイ内への侵入も防ぐことがで
きる。
【０２３０】また、本発明の請求項２７に係わる受光素
子回路アレイは、請求項１３乃至１６のいずれかにおい
て、受光素子回路の受光素子をリセットする手段がｎ−
ＭＯＳトランジスタから構成され、前記ｎ−ＭＯＳトラ
ンジスタを制御し、垂直走査回路から送出されるパルス
信号の電位が前記ｎ−ＭＯＳトランジスタしきい値電圧
により規定されるので、垂直走査回路からのアクセスが
無い、蓄積時間中の状態では、閾値電圧の１〜３倍の電
圧をゲートに印加してオーバーフローした電子を吸収で
きるようにし、光電変換素子３をリセット動作させると
きには電源電位と閾値の和以上の電圧をゲートに印加す
ることにより、光電変換素子３を確実に電源電位までリ
セットする。
子回路アレイは、請求項１３乃至１６のいずれかにおい
て、受光素子回路の受光素子をリセットする手段がｎ−
ＭＯＳトランジスタから構成され、前記ｎ−ＭＯＳトラ
ンジスタを制御し、垂直走査回路から送出されるパルス
信号の電位が前記ｎ−ＭＯＳトランジスタしきい値電圧
により規定されるので、垂直走査回路からのアクセスが
無い、蓄積時間中の状態では、閾値電圧の１〜３倍の電
圧をゲートに印加してオーバーフローした電子を吸収で
きるようにし、光電変換素子３をリセット動作させると
きには電源電位と閾値の和以上の電圧をゲートに印加す
ることにより、光電変換素子３を確実に電源電位までリ
セットする。
【図１】 本発明の実施の形態１による受光素子回路の
構成図である。
構成図である。
【図２】 本発明の実施の形態１による別の受光素子回
路の構成図である。
路の構成図である。
【図３】 本発明の実施の形態２による受光素子回路の
構成図である。
構成図である。
【図４】 本発明の実施の形態３による受光素子回路の
構成図である。
構成図である。
【図５】 本発明の実施の形態３による別の受光素子回
路の構成図である。
路の構成図である。
【図６】 本発明の実施の形態３による別の受光素子回
路の構成図である。
路の構成図である。
【図７】 本発明の実施の形態４による受光素子回路の
構成図である。
構成図である。
【図８】 実施の形態１乃至３による受光素子回路の光
照射時間（蓄積時間）と出力電流の関係を説明する図で
ある。
照射時間（蓄積時間）と出力電流の関係を説明する図で
ある。
【図９】 本発明の実施の形態４による受光素子回路の
光照射時間（光量）と出力電流の関係（出力特性）を説
明する図である。
光照射時間（光量）と出力電流の関係（出力特性）を説
明する図である。
【図１０】 本発明の実施の形態４による別の受光素子
回路の構成図である。
回路の構成図である。
【図１１】 本発明の実施の形態４による別の受光素子
回路の構成図である。
回路の構成図である。
【図１２】 本発明の実施の形態４による別の受光素子
回路の構成図である。
回路の構成図である。
【図１３】 本発明の実施の形態５による受光素子回路
アレイの構成図である。
アレイの構成図である。
【図１４】 本発明の実施の形態６による受光素子回路
の構成を示したブロック図である。
の構成を示したブロック図である。
【図１５】 本発明の実施の形態６による受光素子回路
アレイの構成図である。
アレイの構成図である。
【図１６】 本発明の実施の形態７による受光素子回路
の構成を示したブロック図である。
の構成を示したブロック図である。
【図１７】 本発明の実施の形態７による受光素子回路
の構成図で、図１６の具体例を示した図である。
の構成図で、図１６の具体例を示した図である。
【図１８】 本発明の実施の形態８による受光素子回路
の構成図である。
の構成図である。
【図１９】 本発明の実施の形態９による受光素子回路
アレイの構成図である。
アレイの構成図である。
【図２０】 本発明の実施の形態１０による受光素子回
路の構成を示したブロック図である。
路の構成を示したブロック図である。
【図２１】 本発明の実施の形態１０による受光素子回
路の構成図で、図２０の具体例を示した図である。
路の構成図で、図２０の具体例を示した図である。
【図２２】 本発明の実施の形態１１による受光素子回
路アレイの構成図である。
路アレイの構成図である。
【図２３】 本発明の実施の形態１２による受光素子回
路アレイに用いられる相殺回路の構成図である。
路アレイに用いられる相殺回路の構成図である。
【図２４】 本発明の実施の形態１３による受光素子回
路アレイに用いられる相殺回路の構成図である。
路アレイに用いられる相殺回路の構成図である。
【図２５】 本発明の実施の形態１４による受光素子回
路アレイに用いられる相殺回路の構成図である。
路アレイに用いられる相殺回路の構成図である。
【図２６】 本発明の実施の形態１５による受光素子回
路アレイの一部概略構成図である。
路アレイの一部概略構成図である。
【図２７】 本発明の実施の形態１６による受光素子回
路アレイの一部概略構成図である。
路アレイの一部概略構成図である。
【図２８】 図２７中相殺回路の具体的構成を示した図
である。
である。
【図２９】 図２７中相殺回路の別の具体的構成を示し
た図である。
た図である。
【図３０】 本発明の実施の形態１７による受光素子回
路アレイの構成図である。
路アレイの構成図である。
【図３１】 本発明の実施の形態１８による受光素子回
路アレイの構成図である。
路アレイの構成図である。
【図３２】 本発明の実施の形態１９による受光素子回
路アレイの一部概略構成図である。
路アレイの一部概略構成図である。
【図３３】 本発明の実施の形態２０による受光素子回
路アレイの一部概略構成図である。
路アレイの一部概略構成図である。
【図３４】 本発明の実施の形態２１による受光素子回
路アレイの一部概略構成図である。
路アレイの一部概略構成図である。
【図３５】 本発明の実施の形態２３による受光素子回
路の構成を示したブロック図である。
路の構成を示したブロック図である。
【図３６】 本発明の実施の形態２３による具体的受光
素子のレイアウトを示した平面及び断面図である。
素子のレイアウトを示した平面及び断面図である。
【図３７】 本発明の実施の形態２４による具体的受光
素子のレイアウトを示した平面図である。
素子のレイアウトを示した平面図である。
【図３８】 本発明の実施の形態２５による具体的受光
素子回路アレイのレイアウトを示した平面図である。
素子回路アレイのレイアウトを示した平面図である。
【図３９】 本発明の実施の形態２６による受光素子回
路の構成を示したブロック図である。
路の構成を示したブロック図である。
【図４０】 本発明の実施の形態２７による受光素子回
路の構成を示したブロック図である。
路の構成を示したブロック図である。
【図４１】 本発明の実施の形態２８による受光素子回
路の構成を示したブロック図である。
路の構成を示したブロック図である。
【図４２】 本発明の実施の形態２８による受光素子回
路の効果を説明するためのエネルギ図である。
路の効果を説明するためのエネルギ図である。
【図４３】 本発明の実施の形態２９による受光素子回
路の構成を示したブロック図である。
路の構成を示したブロック図である。
【図４４】 本発明の実施の形態３０による受光素子回
路の構成を示したブロック図である。
路の構成を示したブロック図である。
【図４５】 本発明の実施の形態３１による受光素子回
路の構成を示した断面図である。
路の構成を示した断面図である。
【図４６】 従来の受光素子回路の構成を示した図であ
る。
る。
【図４７】 従来の受光素子回路アレイの構成を示した
図である。
図である。
【図４８】 従来の受光素子回路アレイ及び周辺回路の
構成を示した図である。
構成を示した図である。
【図４９】 従来の別の受光素子回路の構成を示した図
である。
である。
１ 電源ライン、 ２ 光電変換素子のリセット用MOS
トランジスタ、３ 光電変換素子、 ４ 差動増幅器の
バイアス電流用n-MOSトランジスタ、５ 負出力用n-MOS
トランジスタ、 ６ 正出力用n-MOSトランジスタ、７
カレントミラー回路の入力側p-MOSトランジスタ、８
カレントミラー回路の出力側p-MOSトランジスタ、９
正出力側の読み出し制御用MOSトランジスタ、10 負
出力側の読み出し制御用MOSトランジスタ、11 接地ラ
イン、 12 基板コンタクト、 13 リセット端子、14
負出力用端子、 15 正出力用端子、 16、16ａ 読
み出し制御用端子、17 画素の出力端子、18 カレント
ミラー回路１の入力側n-MOSトランジスタ、19 カレン
トミラー回路１の出力側n-MOSトランジスタ、20 カレ
ントミラー回路２の入力側n-MOSトランジスタ、21 カ
レントミラー回路２の出力側n-MOSトランジスタ、22
カレントミラー回路３の入力側n-MOSトランジスタ、23
カレントミラー回路３の出力側n-MOSトランジスタ、2
4 差動増幅器のバイアス電流用p-MOSトランジスタ、25
負出力用p-MOSトランジスタ、 26 正出力用p-MOSト
ランジスタ、27 カレントミラー回路の入力側n-MOSト
ランジスタ、28 カレントミラー回路の出力側n-MOSト
ランジスタ、29 負出力用端子、 30 正出力用端子、
31 光電変換素子のリセット電位を調整するためのダイ
オード接続p-MOSトランジスタ、32 感度可変受光素子
回路による単位画素、33 垂直走査回路、 34 水平走
査回路、 35 画素のリセット用ライン、36 負出力用
ライン、 37 正出力用ライン、 38 出力ライン、39
読み出し制御用ライン、 40 トランスミッションゲ
ート、41 アレイの出力端子、42 光電変換素子の電位
を電流に変換する回路、43 第一の出力回路、 44 第
二の出力回路、 45 第一の出力制御端子、46 第二の
出力制御端子、 47 第一の出力端子、 48 第二の出
力端子、49 電位を電流に変換する第一の回路、 50
容量、51 光電変換素子の電位を容量に接続する回路、
52 メモリ用制御端子、53 電位を電流に変換する第二
の回路、54 感度可変受光素子回路による単位画素、55
メモリ用制御ライン、56 電位を電流に変換する第二
の回路、57、57a 感度可変受光素子回路による単位画
素、58 第一の出力ライン、 59 第二の出力ライン、
60 相殺読み出し回路、61 光電変換素子の電位を容
量に接続するn-MOSトランジスタ、62 光電変換素子の
電位をゲートに導いたn-MOSトランジスタ、63 容量50
の電位をゲートに導いたn-MOSトランジスタ、64 第一
の出力用トランジスタ、 65 第二の出力用トランジス
タ、66 負出力用の入力端子、 67 正出力用の入力端
子、68 トランスミッションゲート、 69 相殺回路か
らの出力端子、70 画素アレイ配線プリチャージ用のMO
Sトランジスタ、71 プリチャージ用の電源、 72 第
一のトランスミッションゲート、73 第二のトランスミ
ッションゲート、 74 第一の水平走査回路、75 第二
の水平走査回路、 76 第一の出力端子、 77 第二の
出力端子、78 図８における35、36、37、55の制御ライ
ン、79 第一の相殺読み出し回路、 80 第二の相殺読
み出し回路、81 ゼロ点補正回路、 82 ゼロ点補正回
路、83 ゼロ点補正のイネーブル端子、 84 出力電流
を電圧に変換するアンプ、85 アナログ／デジタル変換
回路、 86 参照電圧端子、87 電圧出力端子、 88
デジタル出力端子、89 光電変換素子の電位を電流に変
換する回路、90 出力端子、 91 光電変換素子のｎ型
拡散領域、92 電位を接地にとったｐ型拡散領域、93
電位を電源にとったｎ型拡散領域、94 コンタクトホー
ル、 95 アルミ配線、96 拡散領域9内部のコンタク
トホール、 95 アルミ配線、96 単位画素回路、 97
画素アレイ、98 画素アレイを垂直に走査する回路、
99 画素アレイを水平に走査する回路、100 接地に電
位をとったｎ型拡散領域、101 電源に電位をとったｐ
型拡散領域、102 ダイオード接続したp-MOSトランジス
タ、103 光電変換素子の電位を電流に変換するp-MOSト
ランジスタ、104 外部からの制御信号により電流を出
力する回路、105 水平走査回路により制御されるスイ
ッチングトランジスタ、106 ゲートが閾値電圧の１〜
３倍の電位に固定されたn-MOSトランジスタ、107 パル
スレベルの変換回路、108 電源電圧とリセットスイッ
チの閾値電圧の和以上の電圧を与える電源、109 リセ
ットスイッチの閾値電圧の１〜３倍の電圧を与える電
源、110 読み出し回路用の電源
トランジスタ、３ 光電変換素子、 ４ 差動増幅器の
バイアス電流用n-MOSトランジスタ、５ 負出力用n-MOS
トランジスタ、 ６ 正出力用n-MOSトランジスタ、７
カレントミラー回路の入力側p-MOSトランジスタ、８
カレントミラー回路の出力側p-MOSトランジスタ、９
正出力側の読み出し制御用MOSトランジスタ、10 負
出力側の読み出し制御用MOSトランジスタ、11 接地ラ
イン、 12 基板コンタクト、 13 リセット端子、14
負出力用端子、 15 正出力用端子、 16、16ａ 読
み出し制御用端子、17 画素の出力端子、18 カレント
ミラー回路１の入力側n-MOSトランジスタ、19 カレン
トミラー回路１の出力側n-MOSトランジスタ、20 カレ
ントミラー回路２の入力側n-MOSトランジスタ、21 カ
レントミラー回路２の出力側n-MOSトランジスタ、22
カレントミラー回路３の入力側n-MOSトランジスタ、23
カレントミラー回路３の出力側n-MOSトランジスタ、2
4 差動増幅器のバイアス電流用p-MOSトランジスタ、25
負出力用p-MOSトランジスタ、 26 正出力用p-MOSト
ランジスタ、27 カレントミラー回路の入力側n-MOSト
ランジスタ、28 カレントミラー回路の出力側n-MOSト
ランジスタ、29 負出力用端子、 30 正出力用端子、
31 光電変換素子のリセット電位を調整するためのダイ
オード接続p-MOSトランジスタ、32 感度可変受光素子
回路による単位画素、33 垂直走査回路、 34 水平走
査回路、 35 画素のリセット用ライン、36 負出力用
ライン、 37 正出力用ライン、 38 出力ライン、39
読み出し制御用ライン、 40 トランスミッションゲ
ート、41 アレイの出力端子、42 光電変換素子の電位
を電流に変換する回路、43 第一の出力回路、 44 第
二の出力回路、 45 第一の出力制御端子、46 第二の
出力制御端子、 47 第一の出力端子、 48 第二の出
力端子、49 電位を電流に変換する第一の回路、 50
容量、51 光電変換素子の電位を容量に接続する回路、
52 メモリ用制御端子、53 電位を電流に変換する第二
の回路、54 感度可変受光素子回路による単位画素、55
メモリ用制御ライン、56 電位を電流に変換する第二
の回路、57、57a 感度可変受光素子回路による単位画
素、58 第一の出力ライン、 59 第二の出力ライン、
60 相殺読み出し回路、61 光電変換素子の電位を容
量に接続するn-MOSトランジスタ、62 光電変換素子の
電位をゲートに導いたn-MOSトランジスタ、63 容量50
の電位をゲートに導いたn-MOSトランジスタ、64 第一
の出力用トランジスタ、 65 第二の出力用トランジス
タ、66 負出力用の入力端子、 67 正出力用の入力端
子、68 トランスミッションゲート、 69 相殺回路か
らの出力端子、70 画素アレイ配線プリチャージ用のMO
Sトランジスタ、71 プリチャージ用の電源、 72 第
一のトランスミッションゲート、73 第二のトランスミ
ッションゲート、 74 第一の水平走査回路、75 第二
の水平走査回路、 76 第一の出力端子、 77 第二の
出力端子、78 図８における35、36、37、55の制御ライ
ン、79 第一の相殺読み出し回路、 80 第二の相殺読
み出し回路、81 ゼロ点補正回路、 82 ゼロ点補正回
路、83 ゼロ点補正のイネーブル端子、 84 出力電流
を電圧に変換するアンプ、85 アナログ／デジタル変換
回路、 86 参照電圧端子、87 電圧出力端子、 88
デジタル出力端子、89 光電変換素子の電位を電流に変
換する回路、90 出力端子、 91 光電変換素子のｎ型
拡散領域、92 電位を接地にとったｐ型拡散領域、93
電位を電源にとったｎ型拡散領域、94 コンタクトホー
ル、 95 アルミ配線、96 拡散領域9内部のコンタク
トホール、 95 アルミ配線、96 単位画素回路、 97
画素アレイ、98 画素アレイを垂直に走査する回路、
99 画素アレイを水平に走査する回路、100 接地に電
位をとったｎ型拡散領域、101 電源に電位をとったｐ
型拡散領域、102 ダイオード接続したp-MOSトランジス
タ、103 光電変換素子の電位を電流に変換するp-MOSト
ランジスタ、104 外部からの制御信号により電流を出
力する回路、105 水平走査回路により制御されるスイ
ッチングトランジスタ、106 ゲートが閾値電圧の１〜
３倍の電位に固定されたn-MOSトランジスタ、107 パル
スレベルの変換回路、108 電源電圧とリセットスイッ
チの閾値電圧の和以上の電圧を与える電源、109 リセ
ットスイッチの閾値電圧の１〜３倍の電圧を与える電
源、110 読み出し回路用の電源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｂ 10/04 10/06
Claims (27)
- 【請求項１】 光を吸収し、制御電圧に応じた光電流を
正または負の出力信号として外部に取り出す受光素子
と、前記出力信号を制御するミラー回路からなる差動増
幅器とを備えた受光素子回路であって、前記ミラー回路
内の正出力用端子の接続される素子に直列に配設され、
前記ミラー回路からの出力に同期して制御される読み出
し制御手段とを備えたことを特徴とする受光素子回路。 - 【請求項２】 さらに、ミラー回路内の負出力用端子の
接続される素子に直列に第２の読み出し制御手段を備え
たことを特徴とする請求項１に記載の受光素子回路。 - 【請求項３】 差動増幅器が、少なくともソースが基板
電位に固定されたｎ−ＭＯＳトランジスタを有した第１
のミラー回路と、ソースが電源電位に固定されたｐ−Ｍ
ＯＳトランジスタを有した第２及び第３のミラー回路と
から構成される多段のミラー回路を備えたことを特徴と
する請求項１または２に記載の受光素子回路。 - 【請求項４】 光を吸収し、制御電圧に応じた光電流を
正または負の出力信号として外部に取り出す受光素子
と、前記出力信号を制御する差動増幅器とを備えた受光
素子回路であって、前記受光素子の電位を、リセット電
位調整手段により調整された電位に設定するリセット手
段を備えたことを特徴とする受光素子回路。 - 【請求項５】 光を吸収し、制御電圧に応じた光電流を
正または負の出力信号として外部に取り出す受光素子
と、前記出力信号を制御する差動増幅器とを備えた受光
素子回路であって、前記受光素子の電位をリセットする
リセット手段のタイミングを調整する手段を備えたこと
を特徴とする請求項１乃至４のいずれか１項に記載の受
光素子回路。 - 【請求項６】 光を吸収し、制御電圧に応じた光電流を
正または負の出力信号として外部に取り出す受光素子
と、前記出力信号を制御する制御回路と、前記光吸収の
量に応じて受光素子に発生した電位を格納する手段とを
備えた受光素子回路。 - 【請求項７】 光を吸収し、制御電圧に応じた光電流を
正または負の出力信号として外部に取り出す受光素子
と、前記出力信号を制御する制御回路とを備えた受光素
子回路であって、前記制御回路は外部からの制御信号に
より制御される複数の出力端子へ複数の出力信号を送出
する回路を備えたことを特徴とする受光素子回路。 - 【請求項８】 受光素子は、接地電位あるいは電源電位
に接続された拡散領域により囲まれたことを特徴とする
請求項１乃至７のいずれか１項に記載の受光素子回路。 - 【請求項９】 受光素子は、複数のコンタクトホールを
有し、該コンタクトホール間は互いに接続されることを
特徴とする請求項１乃至７のいずれか１項に記載の受光
素子回路。 - 【請求項１０】 受光素子の電位をリセットするリセッ
ト手段と並列に、前記受光素子に蓄積される過剰電子除
去手段を備えたことを特徴とする請求項１乃至７のいず
れか１項に記載の受光素子回路。 - 【請求項１１】 受光素子の電位をリセットするリセッ
ト手段に接続される電源電位と、制御回路に接続される
電源電位とを独立させることを特徴とする請求項１乃至
７のいずれか１項に記載の受光素子回路。 - 【請求項１２】 制御回路は絶縁膜を介して金属膜で遮
蔽されることを特徴とする請求項１乃至１１のいずれか
に記載の受光素子回路。 - 【請求項１３】 請求項１乃至３のいずれかに記載の受
光素子回路を２次元アレイ状に配置し、水平方向に配列
する前記各受光素子回路のリセット手段に接続される接
続端子と、正出力用端子と、負出力用端子とを１行毎に
共有させて垂直走査差回路に接続し、垂直方向に配列す
る前記各受光素子回路の読み出し制御手段に接続される
読み出し制御用端子を１列毎に共有させて水平走査回路
に接続し、垂直方向に配列する前記各受光素子回路の出
力端子を１列毎に共有させ、前記水平走査回路により制
御されるトランスミッションゲートを介してアレイ出力
端子に接続したことを特徴とする受光素子回路アレイ。 - 【請求項１４】 請求項６に記載の受光素子回路を２次
元アレイ状に配置し、水平方向に配列する前記各受光素
子回路のリセット手段に接続される接続端子と、正出力
用端子と、負出力用端子と、受光素子に発生した電位を
格納する手段に接続されるメモリ制御用端子とを１行毎
に共有させて垂直走査差回路に接続し、垂直方向に配列
する前記各受光素子回路の出力端子を１列毎に共有さ
せ、水平走査回路により制御されるトランスミッション
ゲートを介してアレイ出力端子に接続したことを特徴と
する受光素子回路アレイ。 - 【請求項１５】 請求項７に記載の受光素子回路を２次
元アレイ状に配置し、水平方向に配列する前記各受光素
子回路のリセット手段に接続される接続端子と、正出力
用端子と、負出力用端子とを１行毎に共有させて垂直走
査差回路に接続し、垂直方向に配列する前記各受光素子
回路の複数の出力端子をそれぞれ１列毎に共有させ、該
共有された出力端子からなる複数の出力端子ラインを１
列毎に、水平走査回路によって制御される相殺回路を介
してアレイ出力端子に接続したことを特徴とする受光素
子回路アレイ。 - 【請求項１６】 受光素子回路に光吸収の量に応じて受
光素子に発生した電位を格納する手段を備え、前記受光
素子に発生した電位を格納する手段に接続されるメモリ
制御用端子とを１行毎に共有させて垂直走査差回路に接
続したことを特徴とする請求項１５に記載の受光素子回
路アレイ。 - 【請求項１７】 相殺回路は、ソースが電源電位に固定
されたｐ−ＭＯＳトランジスタを有し、垂直方向に配列
する受光素子回路の複数の出力端子ラインを入力し、読
み出しが水平走査回路により制御されるミラー回路と、
該ミラー回路からの出力側に接続され、水平走査回路に
より制御されるトランスミッションゲートとを備えたこ
とを特徴とする請求項１５または１６に記載の受光素子
回路アレイ。 - 【請求項１８】 相殺回路は、ソースが基板電位に固定
されたｎ−ＭＯＳトランジスタを有した第１のミラー回
路と、ソースが電源電位に固定されたｐ−ＭＯＳトラン
ジスタを有した第２及び第３のミラー回路とから構成さ
れ、垂直方向に配列する受光素子回路の複数の出力端子
ラインを入力し、読み出しが水平走査回路により制御さ
れる多段のミラー回路と、該ミラー回路からの出力側に
接続され、水平走査回路により制御されるトランスミッ
ションゲートとを備えたことを特徴とする請求項１５ま
たは１６に記載の受光素子回路アレイ。 - 【請求項１９】 相殺回路は、ソースが基板電位に固定
されたｎ−ＭＯＳトランジスタを有し、垂直方向に配列
する受光素子回路の複数の出力端子ラインを入力し、読
み出しが水平走査回路により制御されるミラー回路と、
該ミラー回路からの出力側に接続され、水平走査回路に
より制御されるトランスミッションゲートとを備えたこ
とを特徴とする請求項１５または１６に記載の受光素子
回路アレイ。 - 【請求項２０】 相殺回路の入力側に、受光素子回路を
予めチャージするためのプリチャージラインを設けたこ
とを特徴とする請求項１５または１６に記載の受光素子
回路アレイ。 - 【請求項２１】 プリチャージラインと読み出しの接続
のタイミングを調整する手段をさらに設けたことを特徴
とする請求項２０に記載の受光素子回路アレイ。 - 【請求項２２】 水平走査回路を複数配置したことを特
徴とする請求項１４乃至１６のいずれか１項に記載の受
光素子回路アレイ。 - 【請求項２３】 出力がアレイ出力端子に接続される受
光素子の電位の補正回路を設けたことを特徴とする請求
項１３乃至１６のいずれか１項に記載の受光素子回路ア
レイ。 - 【請求項２４】 アレイ出力端子に電流電圧変換回路を
設けたことを特徴とする請求項１３乃至１６のいずれか
１項に記載の受光素子回路アレイ。 - 【請求項２５】 さらにアナログ電圧をデジタル値に変
換する回路を備えたことを特徴とする請求項２４に記載
の受光素子回路アレイ。 - 【請求項２６】 受光素子回路アレイは、電源電位また
は接地電位に接続された拡散領域で囲まれたことを特徴
とする請求項１３乃至１６のいずれか１項に記載の受光
素子回路アレイ。 - 【請求項２７】 受光素子回路の受光素子をリセットす
る手段がｎ−ＭＯＳトランジスタから構成され、前記ｎ
−ＭＯＳトランジスタを制御し、垂直走査回路から送出
されるパルス信号の電位が前記ｎ−ＭＯＳトランジスタ
しきい値電圧により規定されること特徴とする請求項１
３乃至１６のいずれか１項に記載の受光素子回路アレ
イ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24226596A JP3675984B2 (ja) | 1996-09-12 | 1996-09-12 | 受光素子回路及び受光素子回路アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24226596A JP3675984B2 (ja) | 1996-09-12 | 1996-09-12 | 受光素子回路及び受光素子回路アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093358A true JPH1093358A (ja) | 1998-04-10 |
| JP3675984B2 JP3675984B2 (ja) | 2005-07-27 |
Family
ID=17086699
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24226596A Expired - Fee Related JP3675984B2 (ja) | 1996-09-12 | 1996-09-12 | 受光素子回路及び受光素子回路アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3675984B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6631217B1 (en) | 1998-12-22 | 2003-10-07 | Mitsubishi Denki Kabushiki Kaisha | Image processor |
| EP1391932A1 (en) * | 2002-08-22 | 2004-02-25 | STMicroelectronics Limited | Solid state image sensor |
| US6728395B1 (en) | 2000-01-27 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for inputting information and computer product |
| JP2005202860A (ja) * | 2004-01-19 | 2005-07-28 | Mitsubishi Electric Corp | 検出対象識別装置 |
| JPWO2008114314A1 (ja) * | 2007-03-16 | 2010-06-24 | 富士通マイクロエレクトロニクス株式会社 | 光受信装置、および受信方法 |
| WO2011013548A1 (ja) * | 2009-07-30 | 2011-02-03 | 浜松ホトニクス株式会社 | 固体撮像装置 |
| JP2013535162A (ja) * | 2010-06-29 | 2013-09-09 | エクセリタス テクノロジーズ シンガポール プライヴェート リミテッド | 多重化センサアレイ |
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