JPH1093444A - ビットシリアルデジタルエキスパンダ - Google Patents

Abstract

(57)【要約】 【課題】 アナログ通信圧縮および伸張環境においてビ
ットシリアル構造の利点である少ないゲートカウント、
シリコン面積、および電流消費を実現できるビットシリ
アルデジタルエキスパンダを提供する。 【解決手段】 ビットシリアルデジタルエキスパンダは
ビットシリアルデュアルスケーラブロック３４０、ビッ
トシリアル整流器ブロック３２０、ビットシリアルロー
パスウェーブデジタルフィルタブロック３５０、オーバ
フロー検出を備えたビットシリアルスケーラブロック３
６０、ビットシリアル乗算器ブロック３８０、およびビ
ットシリアルスケーラおよびクリッパブロック３９５を
含む。このビットシリアルエキスパンダはＡＭＰＳセル
ラ電話受信機において使用することができ、同等の並列
アーキテクチャの受信機と比較してより少ないシリコン
面積、ゲートカウント、および電流消費を有する受信機
を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は一般的にはデジタ
ル信号処理に関し、かつより特定的にはビットシリアル
な（ｂｉｔ−ｓｅｒｉａｌ）デジタル信号処理回路のた
めのエキスパンダ（ｅｘｐａｎｄｏｒ）に関する。

【０００２】

【関連出願の相互参照】この出願は１９９６年４月１１
日に出願された、ジェイムズ・シー・ベイカー（Ｊａｍ
ｅｓ Ｃ．Ｂａｋｅｒ）およびデニス・リーマー（Ｄｅ
ｎｉｓｅ Ｒｉｅｍｅｒ）による「ビットシリアルフィ
ルタをオールゼロ状態に設定するための方法および装置
（Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ
Ｓｅｔｔｉｎｇ ａ Ｂｉｔ−Ｓｅｒｉａｌ Ｆｉｌ
ｔｅｒ ｔｏ ａｎ Ａｌｌ−Ｚｅｒｏ Ｓｔａｔ
ｅ）」と題する米国特許出願シリアル番号第０８／６３
１，３２１号（代理人整理番号ＣＥ０１０６９Ｒ）に関
連し、該出願の明細書は参照のためここに導入される。
この出願はまた同じ日に出願された、ジェイムズ・シー
・ベイカーおよびジョン・オリバー（Ｊｏｈｎ Ｏｌｉ
ｖｅｒ）による、「ビットシリアルデジタルコンプレッ
サ（Ｂｉｔ−Ｓｅｒｉａｌ Ｄｉｇｉｔａｌ Ｃｏｍｐ
ｒｅｓｓｏｒ）」と題する、米国特許出願シリアル番号
第０８／６５９，１０４号（代理人整理番号ＣＥ０１２
３９Ｒ）に関連し、該出願の明細書はここに参照のため
導入される。

【０００３】

【従来の技術】いずれのデジタルフィルタもビットシリ
アル（ｂｉｔ−ｓｅｒｉａｌ）アーキテクチャを使用し
て構築することができ、該アーキテクチャは等価な並列
フィルタ設計と比較してゲートカウント数、シリコン面
積、および集積回路の電流消費を低減する。ビットシリ
アルフィルタは３つの基本的な基礎単位、すなわち、ビ
ットシリアル加算器、ビットシリアルスケーラ、および
ビットシリアル遅延、を使用する。ビットシリアル加算
器は２つの１ビット入力および単一の１ビット出力を備
えた１つのフルアダーのみを有する。２４ビットの並列
加算器のものと等価なダイナミックレンジを達成するた
め、ビットシリアル加算器のクロックレートは並列加算
器と比較して２４の係数で増大される。一般的に言え
ば、ｆ_ｂｉｔ＝Ｂ＊ｆ_{ｓａｍｐｌｅ}であり、この場合ｆ
_ｂｉｔはビットシリアル加算器のクロックレートであ
り、Ｂは１つのワードにおけるビット数であり、かつｆ
_{ｓａｍｐｌｅ}はデジタルワードのサンプリングレートで
ある。１つのワードにおける各ビットは、最下位ビット
（ＬＳＢ）から最上位ビット（ＭＳＢ）まで、１ビット
期間、１／ｆ_ｂｉｔ、の間シリアルバス上に現われる。
１つのワードにおけるビットをビットリピータ（ｂｉｔ
−ｒｅｐｅａｔｅｒ）ブロックを使用してＮビットだけ
右側にシフトすることによりビットシリアルなスケーリ
ングが達成され、これは結果として２^−Ｎによる乗算を
生じる。入力ワードのビットシフトされたもの（ｖｅｒ
ｓｉｏｎｓ）を加算することは結果としてワードがある
選択された係数によって乗算されることになる。ビット
シリアル遅延は一般にシフトレジスタを使用して行なわ
れ、該シフトレジスタはあるビットをフリップフロップ
を使用して所定の数のビット期間の間保持する。

【０００４】ビットシリアルな設計はまたコントローラ
を必要とする。ビットシリアルコントローラはシフトレ
ジスタと見ることができ、１ビット期間の“１”信号が
該シフトレジスタを通って順次巡回するものと見ること
ができる。該シフトレジスタの長さは１つのワードにお
けるビット数、Ｂ、に等しい。ビットシリアルコントロ
ーラからの信号は加算器ブロックに導かれてワードの最
初のビット、ＬＳＢ、が特定の加算器ブロックへの入力
に現われるクロックサイクルと一致しなければならな
い。ビットシリアルコントローラからの信号はまた各々
特定のビットリピータブロックに対するスケーリング係
数を特定するためにビットリピータブロックに導かれ
る。ビットシリアルアーキテクチャはデジタルフィルタ
および他のデジタル信号処理要素が並列アーキテクチャ
のデジタルフィルタと比較して低減されたゲートカウン
ト数、シリコン面積、および電流消費を有することがで
きるようにする。この低減されたゲートカウント数に対
するトレードオフはより高いクロック速度である。

【０００５】

【発明が解決しようとする課題】しかしながら、ビット
シリアルコントローラおよびこれら３つの基本的なビッ
トシリアル基礎単位は組合わせて１つのビットシリアル
エキスパンダを作成することはできない。送信機におけ
る圧縮および受信機における伸張（圧伸またはコンパン
ディング：ｃｏｐｍｐａｎｄｉｎｇ）はアナログ信号の
ダイナミックレンジを増大しかつ通信チャネルにおける
ノイズによりよく耐えるために信号の品質を改善する上
で広く使用される技術である。コンパンディングは全て
のアナログセルラ電話システムおよび数多くの他のアナ
ログ通信システムにおいて規定されている（ｓｐｅｃｉ
ｆｉｅｄ）。したがって、アナログ通信のコンパンディ
ング環境において低減されたゲートカウント数、シリコ
ン面積、および電流消費のビットシリアルアーキテクチ
ャによる利点を得るためにはビットシリアルなデジタル
エキスパンダの必要性が存在する。

【０００６】

【課題を解決するための手段】ビットシリアルなデジタ
ルエキスパンダが前記３つのビットシリアルな基礎単位
ブロックに加えてビットシリアル整流器またはレクティ
ファイアブロック、ビットシリアル乗算器ブロック、お
よびオーバフロー検出回路を有するビットシリアルスケ
ーラブロックを使用して実施される。このビットシリア
ルエキスパンダを携帯用無線電話のためのアドバンスド
・モービル・ホーン・システム（ＡＭＰＳ）アナログ受
信機またはコンパンディングを使用する他の通信システ
ムに使用することにより、結果として並列エキスパンダ
と比較して低減されたゲートカウント数、シリコン面
積、および電流消費が得られる。この電流消費の低減は
特に携帯用バッテリ動作装置および電流消費が重要な考
慮事項である他の環境において有利である。

【０００７】

【発明の実施の形態】図１は、通信装置の受信機におけ
るビットシリアルエキスパンダのブロック図を示す。ビ
ットシリアルエキスパンダ１７を有する図示された通信
装置１００は無線電話であるが、ビットシリアルエキス
パンダ１７はモデム（変調器／復調器）、２方向無線
機、陸線電話、レコーディング機器、セルラ電話、コー
ドレス電話、無線周波受信機、あるいはコンパンディン
グを使用する任意の他の装置に使用できる。

【０００８】通信装置１００における送信機１０２およ
び受信機１０４はコントローラ１１０の制御の下で動作
し、該コントローラ１１０はマイクロプロセッサ、デジ
タル信号プロセッサ、その他を使用して実施できる。ア
ンテナ１０５がデュプレクサ１０６を介して送信機１０
２および受信機１０４の双方に結合されている。アンテ
ナ１０５は送受信機１９０およびアンテナ１９５を備え
た相補的な（ｃｏｍｐｌｅｍｅｎｔａｒｙ）通信装置へ
送信するためにマイクロホン１０からの送信機１０２に
よって発生された信号を放射する。アンテナ１０５はま
た相補的な通信装置から通信装置１００に伝えられる無
線周波信号を検出する。

【０００９】送信機１０２は任意の伝統的な回路を使用
して実施できるが、送信機１０２はジェイムズ・シー・
ベイカーおよびジョン・オリバーによる「ビットシリア
ル・デジタルコンプレッサ（Ｂｉｔ−Ｓｅｒｉａｌ Ｄ
ｉｇｉｔａｌ Ｃｏｍｐｒｅｓｓｏｒ）」と題する米国
出願シリアル番号第０８／６５９，１０４号（代理人整
理番号ＣＥ０１２３９Ｒ）の開示にしたがったビットシ
リアルなコンプレッサを使用することが考えられる。

【００１０】受信機１０４においては、復調器１１はア
ンテナ１０５およびデュプレクサ１０６を通して相補的
な通信装置から変調された入力信号を受信する。復調器
１１は次に変調信号に比例するベースバンドアナログ出
力信号を生成する。アナログ−デジタル変換器（ＡＤ
Ｃ）１２は復調器１１からのアナログ出力信号をデジタ
ル領域に変換する。デジタル信号処理（ＤＳＰ）回路１
３はローパスフィルタ（ＬＰＦ）１４、ハイパスフィル
タ（ＨＰＦ）１５、ディエンファシスフィルタ１６、お
よびエキスパンダ１７を使用して前記デジタル信号を処
理する。好ましくはＬＰＦ１４は３ＫＨｚのカットオフ
周波数を有しかつＨＰＦ１５は３００Ｈｚのカットオフ
周波数を有し、前記信号から音声帯域の外側の周波数を
除去する。ＤＳＰ回路１３の出力はデジタル−アナログ
変換器（ＤＡＣ）１８に送られかつスピーカ１９を通し
て再生される。

【００１１】ビットシリアルエキスパンダ１７の３つの
主要な構成要素はレクティファイアまたは整流器（ｒｅ
ｃｔｉｆｉｅｒ）１２０、ローパスフィルタ１５０、お
よび乗算器１８０である。エキスパンダ出力Ｖ_ｏは入力
Ｖ_ｉおよび該入力の２乗平均（ｒｏｏｔ−ｍｅａｎ−ｓ
ｑｕａｒｅ：ＲＭＳ）値の積に比例する（すなわち、Ｖ
_ｏ＝ｋ＊Ｖ_ｉ＊＾Ｖ_ｉであり、ここで＾Ｖ_ｉはＶ_ｉのＲ
ＭＳ値を表わすものとする）。

【００１２】図２は、好ましい実施形態に係わるビット
シリアルエキスパンダのブロック図を示す。スケーラ２
４３を使用して入力信号をスケーリングした後、エキス
パンダの利得分岐（ｇａｉｎ ｂｒａｎｃｈ）は信号を
整流器１２０、２倍の利得を備えたローパスフィルタ１
５０、およびスケーラ２６０を通って受け渡す。エキス
パンダの上部分岐においては、スケーラ２４７はさらに
スケーラ２４３からの信号をスケーリングする。

【００１３】スケーラ２４７およびスケーラ２６０の出
力は乗算器１８０を使用して一緒に乗算される。しかし
ながら、低周波高偏移の（Ｌｏｗ−ｆｒｅｑｕｅｎｃｙ
ｈｉｇｈ−ｄｅｖｉａｔｉｏｎ）入力はエキスパンダ
回路の利得区間（ｇａｉｎｌｅｇ）においてオーバフロ
ーする可能性がある。もしオーバフローが検出されれ
ば、スケーラ２４７からの信号はマルチプレクサスイッ
チ２８５を使用して乗算器をバイパスする。利得分布は
最終的なスケーラ２６０に到達するまでオーバフローが
生じ得ないように選択されている。ダイナミックレンジ
を増大するため、スケーラ２９５はマルチプレクサスイ
ッチ２８５からの信号を増大させる。もしスケーラ２９
５においてオーバフローが生じれば、出力は、入力の符
号に応じて、最も正のまたは最も負のレベルで上限を定
められる。

【００１４】この例では、スケーラ係数はＡＭＰＳ仕様
に適合するエキスパンダを提供し、該ＡＭＰＳ仕様は１
ＫＨｚのトーンの偏移（ｄｅｖｉａｔｉｏｎ）は１２Ｋ
Ｈｚのピーク偏移から２５８Ｈｚの偏移まで変えられな
ければならないことを規定する。これはエキスパンダ入
力において３３．３ｄＢかつ出力において６６．６ｄＢ
の範囲である。利得分布を選択する上での他の考慮事項
は弁別器からのピーク電圧（１２ＫＨｚ＋２ＫＨｚＳＡ
Ｔ＋ノイズ）、ＡＭＰＳにおいて規定されている６ｄＢ
／オクターブのディエンファシスフィルタ（例えば、５
００Ｈｚのトーンは１ＫＨｚのトーンより６ｄＢ大き
い）、およびＤＳＰ回路のフィルタの利得である。した
がって、このエキスパンダにおいては、スケーラ２４３
のための係数は７／８（ｓｅｖｅｎ−ｅｉｇｈｔｓ）で
あり、スケーラ２４７のための係数は３／２（ｔｈｒｅ
ｅ−ｈａｌｖｅｓ）であり、スケーラ２６０のための係
数は８であり、かつスケーラ２９５のための係数は４で
ある。

【００１５】図３は、好ましい実施形態に係わるビット
シリアルエキスパンダの構成を示す。この実施形態に係
わるビットシリアルデジタルエキスパンダは現存する受
信機におけるＡＭＰＳエキスパンダを模擬する（ｍｉｍ
ｉｃ）よう設計されている。したがって、１２ＫＨｚの
偏移での１ＫＨｚ以下のトーンの入力は２対１の利得を
生じる。１２ＫＨｚの偏移での１ＫＨｚより上のトーン
の入力は単位（ｕｎｉｔａｒｙ）乗算器利得を生じ（す
なわち、入力対出力利得カーブが１対１である）出力に
おいて必要とされるダイナミックレンジを低減してい
る。また、この実施形態では、ワードは２４ビットの長
さでありＭＳＢとして符号ビットを備えているが、もち
ろん他の長さのワードも他のワードの構成と共に使用で
きる。このエキスパンダの各々の順次的な要素はシリア
ルビットレートでクロッキングされる。

【００１６】デュアルスケーラブロック３４０は７／８
×３／２に等しい、１．３１２５によってスケーリング
された入力ワードを表わす信号を提供する第１の出力を
有し乗算器ブロック３８０をドライブする。デュアルス
ケーラブロック３４０の第２の出力は７／８の係数で乗
算された入力ワードを提供し、整流器ブロック３２０、
ローパスフィルタブロック３５０、およびオーバフロー
検出を備えたスケーラブロック３６０をドライブする。
オーバフロー検出を備えたスケーラブロック３６０の出
力における各ワードの最上位の１０ビットは乗算器ブロ
ック３８０に対する１０ビットの乗算器利得項として使
用される。しかしながら、もしスケーラブロック３６０
の出力がオーバフローすれば、スケーラブロック３４０
からの第１の信号は乗算器ブロック３８０をマルチプレ
クサ３８５を介してバイパスする。スケーラおよびクリ
ッパブロック３９５はマルチプレクサ３８５からの信号
を最大のダイナミックレンジのためにスケーリングしか
つ受信機の許容されるダイナミックレンジを超えるいず
れの信号部分をもクリップする。これらのブロックの各
々はビットシリアルのデジタルエキスパンダのこのＡＭ
ＰＳ実施形態を実施するために必要とされる他の下位レ
ベルのブロックと共により詳細に説明する。

【００１７】ビットシリアルコントローラ３９０はある
ワードのＬＳＢが加算器に入ったことを指示するため
に、スケーリング係数を指示するために、およびエキス
パンダ回路を全体として同期しかつ制御するために制御
信号ｃ［０］−ｃ［２３］を使用する。図３の残りのブ
ロックはシフトレジスタ３４５およびＤフリップフロッ
プ３７５である。シフトレジスタ３４５は適切な回路タ
イミングを確立するためにフリップフロップを使用す
る。シフトレジスタ３４５は１３のフリップフロップを
含みスケーラブロック３４０の第１の出力からのワード
のＬＳＢがオーバフロー検出を備えたスケーラブロック
３６０からの利得項が到達すると同時に乗算器ブロック
３８０に入ることを保証する。もし必要であれば、ビッ
トシリアルエキスパンダのシフトレジスタはラッチまた
は他の遅延要素で置き換えることができる。

【００１８】Ｄフリップフロップ３７５はビットシリア
ルコントローラ３９０からの制御信号ｃ［５］によって
指示される１１ビットの期間だけオーバフロー検出信号
を遅延させる。制御信号ｃ［５］は２４ビットのデジタ
ルワードの第６番目のビット期間の間だけ“１”を有
し、他の期間には該信号は“０”である。制御信号ｃ
［５］はインバータ３７３によって反転されて２４ビッ
トのワードの第６のビット期間の間のみ“０”である信
号をＤフリップフロップ３７５のロック入力に生成す
る。“０”信号がロック入力にある時、Ｄフリップフロ
ップ３７５はＤ入力における信号をラッチする。Ｄフリ
ップフロップ３７５へのロック入力における反転された
制御信号はオーバフロー検出信号の到達をオーバフロー
のため無効な期間と同期させる。

【００１９】図４は、好ましい実施形態に係わる２つの
異なる係数または要因（ｆａｃｔｏｒｓ）によって入力
を乗算するためのビットシリアルなデュアルスケーラの
構成を示す。そのようなデュアルスケーラは図３に示さ
れるデュアルスケーラブロック３４０において使用する
ことができる。ビットシリアルなリセットマルチプレク
サ４１は該デュアルスケーラが、ジェイムズ・シー・ベ
イカーおよびデニス・リーマーによる、「ビットシリア
ルフィルタをオールゼロ状態に設定するための方法およ
び装置（Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ
ｆｏｒ Ｓｅｔｔｉｎｇ ａ Ｂｉｔ−Ｓｅｒｉａｌ
Ｆｉｌｔｅｒ ｔｏ ａｎ Ａｌｌ−Ｚｅｏ Ｓｔａｔ
ｅ）」と題する、米国特許出願シリアル番号第０８／６
３１，３２１号に開示されたリセット可能なフリップフ
ロップを使用することなく、デュアルスケーラがリセッ
トできるようにする。他の点では、リセットマルチプレ
クサはエキスパンダの動作に影響を与えない。ビットリ
ピータブロック４２に接続されたビットシリアルコント
ローラ３９０（図３に示されている）からの制御信号ｃ
［０］はデジタルワードの最初のビット期間の間は
“１”であり、これは１つのワードのＬＳＢが前記ブロ
ックに入った場合であり、かつ制御信号ｃ［３］は３ビ
ット期間後に“１”となる。これらの制御信号は、８分
の１（ｏｎｅ−ｅｉｇｈｔｈ）である、２^−３のスケー
リングファクタを示す。一方、前記入力信号はシフトレ
ジスタ４３を使用して４ビット期間だけ遅延され、従っ
て加算器ブロック４４への２つの入力ワードのＬＳＢは
制御信号ｃ［４］がハイの場合は同時に到達する。８分
の１によってスケーリングされた入力信号は加算器ブロ
ック４４を使用して入力信号から減算され７／８によっ
てスケーリングされた入力に等しい出力を生成する。

【００２０】加算器ブロック４４の出力はビットリピー
タブロック４５を使用して１／２によりスケーリングさ
れる。各々のワードのＬＳＢの到着は図３に示されるビ
ットシリアルコントローラ３９０からの制御信号ｃ
［４］を使用して指示され、かつ、２^−１である、スケ
ーリング係数は制御信号ｃ［５］を使用して指示され
る。一方、シフトレジスタ４６は加算器ブロック４４の
出力を２ビット期間遅延させ、従って加算器ブロック４
７への入力ワードは制御信号ｃ［６］がハイである場合
は同時に到着する。７／８によりスケーリングされた入
力ワードを表す、シフトレジスタ４６の出力は図３に示
される整流器ブロック３２０に送られる。加算器ブロッ
ク４７の出力は入力ワードの１．３１２５倍に等しくか
つ図３に示されるシフトレジスタ３４５および図３に示
されるマルチプレクサ３８５に伝達される。

【００２１】図５は、好ましい実施形態に係わるビット
シリアル整流器の構成を示す。このビットシリアル整流
器は、デュアルスケーラ（ｄｕａｌ ｓｃａｌｅｒ）ブ
ロック３４０の出力に接続された、図３に示される整流
器ブロック３２０において使用することができる。従っ
て、図５に示されるビットシリアル整流器への入力は図
４に示されるシフトレジスタ４６の出力とすることがで
きる。このビットシリアル整流器は１ビット期間の遅延
を備えた第１のシフトレジスタ５１および１ワード期間
の遅延を備えた第２のシフトレジスタ５２を含む。これ
らのシフトレジスタを使用することにより、制御信号ｃ
［０］が“１”である場合は１つのワードの符号ビット
はシフトレジスタ５２への入力に位置するようになる。
１ビットシフトレジスタ５１は必要でないことに注目す
べきであるが、シフトレジスタ５１を含めることは制御
信号ｃ［２３］ではなく制御信号ｃ［０］がシフトレジ
スタ５２における符号ビットの存在を指示できるように
することにより一層容易な制御管理に貢献する。

【００２２】Ｄフリップフロップ５４がインバータ５８
を介して図３に示されるビットシリアルコントローラ３
９０から“１”の制御信号ｃ［０］を受けた時、これは
１つのワードのＭＳＢがシフトレジスタ５１に到着した
ことを示し、符号ビットが１ワード期間の間ＸＯＲ論理
ゲート５５への入力においてラッチされる。もしシフト
レジスタ５１の出力における符号ビットがその時“０”
であれば、前記レジタルワードは正の数であり、かつ該
ワードはＸＯＲ論理ゲート５５を通り不変のまま送られ
る。もしシフトレジスタ５１の出力における符号ビット
が“１”であれば、該ワードは負の数である。負の数は
ＸＯＲ論理ゲート５５を通して１の補数論理（ｏｎｅｓ
−ｃｏｍｐｌｅｍｅｎｔ ｌｏｇｉｃ）を使用して反転
される。この負の数の絶対値を実際に計算するため、Ｌ
ＳＢに１が加えられるべきである。しかしながら、整流
器回路において必要なゲートの数を低減するため、ＬＳ
Ｂに１を加えるステップは省略されており、これはエキ
スパンダの動作に影響を与えない。

【００２３】図６は、１次ローパスウェーブ（ｌｏｗｐ
ａｓｓ ｗａｖｅ）デジタルフィルタの信号流れ図を示
す。１次ローパスウェーブデジタルフィルタは図３に示
されるフィルタブロック３５０において実施される。こ
のフィルタは単位遅延（ｕｎｉｔ−ｄｅｌａｙ）ブロッ
ク６１５を通って単一のフィードバックループを備えた
ＩＩＲフィルタである。入力信号は加算器６０１に入
る。加算器６０１の出力はスケーラ６０５に送られかつ
係数Ａによって乗算される。フィルタのカットオフ周波
数を決定する、係数Ａは通常１より小さな数に設定され
る。スケーラ６０５の出力は加算器６１１に送られる。
加算器６１１の出力は単位遅延ブロック６１５を使用し
て遅延される。単位遅延ブロック６１５の出力は加算器
６０１にネガティブフィードバックされかつ加算器６１
１にポジティブフィードバックされる。単位遅延ブロッ
ク６１５は１ワードサイクルの遅延を表し、これはこの
例では２４ビットのサイクルである。加算器６１１の出
力はまた加算器６２１へ送られ、該加算器６２１は加算
器６０１の出力を減算する。加算器６２１の出力は加算
器６２６を使用して入力信号と加算される。加算器６２
６の出力はスケーラ６３１を使用して係数Ｂにより乗算
され出力信号を生成する。一般に、係数Ｂは単位利得ウ
ェーブデジタルフィルタを生成するためには１／２であ
る。

【００２４】図７は、好ましい実施形態に係わる単純化
した１次ローパスウェーブデジタルフィルタの信号流れ
図を示す。フィルタブロック３５０は図３に示されるよ
うにスケーラブロック３６０が続くから、フィルタブロ
ック３５０におけるスケーラ６３１はフィルタブロック
３５０の外部のスケーラブロック３６０と組み合わされ
て複雑さを低減させる。この単純化したフィルタは単位
利得ではなく２倍の利得を有するが、それは図６に示さ
れる最終スケーラ６３１がフィルタから除去されている
ためである。

【００２５】入力信号は加算器７０１に入る。加算器７
０１の出力はスケーラ７０５に送られかつ係数Ａによっ
て乗算される。フィルタのカットオフ周波数を決定する
係数Ａは通常１より小さな数に設定される。この例で
は、係数Ａは２^−１０プラス２^−１１にセットされ、こ
れは８Ｈｚのフィルタカットオフ周波数を生じさせる。
スケーラ７０５の出力は加算器７１１に送られる。加算
器７１１の出力は単位遅延ブロック７１５を使用して遅
延される。単位遅延ブロック７１５の出力は加算器７０
１へネガティブフィードバックし戻され、加算器７１１
へポジティブフィードバックされ、かつ加算器７２６へ
ポジティブフィードバックし戻される。加算器７１１の
出力はまた加算器７２６に送られ、該加算器７２６は単
位遅延ブロック７１５の出力を加算して出力信号を生成
する。

【００２６】図８は、好ましい実施形態に係わる単純化
した１次ローパスウェーブデジタルフィルタのビットシ
リアル構成を示す。このビットシリアルフィルタは図３
に示されるフィルタブロック３５０において使用でき
る。該フィルタは、２０ミリセカンドのような、所定の
期間にわたる図３に示される整流器ブロック３２０から
の信号の平均レベルを有する出力を生成する。

【００２７】２４ビットのＩＩＲウェーブデジタルフィ
ルタを構築するために３つの基本的なビットシリアル基
礎単位の組み合わせが使用される。リセットマルチプレ
クサ８００，８１３は該フィルタが、ジェイムズ・シー
・ベイカーおよびデニス・リーマーによる、「ビットシ
リアルフィルタをオールゼロ状態に設定するための方法
および装置（Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕ
ｓ ｆｏｒ Ｓｅｔｔｉｎｇ ａ Ｂｉｔ−Ｓｅｒｉａ
ｌ Ｆｉｌｔｅｒ ｔｏ ａｎ Ａｌｌ−Ｚｅｏ Ｓｔ
ａｔｅ）」と題する米国特許出願シルアル番号第０８／
６３１，３２１号に記載されたようなリセット可能なフ
リップフロップのオーバヘッドなしにリセットできるよ
うにする。入力信号は加算器ブロック８０１に入る。図
３に示されるビットシリアルコントローラ３９０は各ワ
ードのＬＳＢが加算器に入ると“１”制御信号ｃ［０］
を送る。ビットリピータブロック８０２は、図３に示さ
れるビットシリアルコントローラ３９０からの制御信号
ｃ［０］およびｃ［１１］の指令の下で入力ワードにお
ける各ビットを１１ビット右側にシフトすることによっ
て、係数２^−１１により加算器ブロック８０１の出力を
スケーリングする。一方、加算器ブロック８０１の出力
もビットリピータブロック８０４に入り、該ビットリピ
ータブロック８０４は信号ｃ［０］およびｃ［１０］に
より指令されて入力ワードを２^−１０によりスケーリン
グする。ビットリピータブロック８０４の出力はシフト
レジスタ８０６により１ビット期間遅延され、従って制
御信号ｃ［１２］がハイになった時に加数（ａｄｄｅｎ
ｄｓ）が同時に加算器ブロック８１０に到達する。加算
器ブロック８１０の出力は２^−１０プラス２^−１１に等
価な、係数Ａによってスケーリングされた加算器ブロッ
ク８０１からの信号であり、前記係数は３２ｋＨｚのサ
ンプリングレートによって８Ｈｚのフィルタカットオフ
周波数を生成する。加算器ブロック８１０の出力は次に
加算器ブロック８１１に入る。前と同様に、図３におけ
るビットシリアルコントローラは１つのワードのＬＳＢ
が加算器に入った時に信号ｃ［１２］を使用して指示す
る。

【００２８】加算器ブロック８１１の出力はシフトレジ
スタ８１５を使用してビット期間の１２倍（１２／ｆ
_ｂｉｔ）遅延される。ビットリピータブロック８０２，
８０４およびシフトレジスタ８０６は既にワードを１２
ビット期間遅延しているから、シフトレジスタ８１５の
出力において２４ビットの期間の単位遅延を生成するた
めには１２の付加的なビット期間の遅延のみが必要とさ
れる。シフトレジスタ８１５の出力は加算器ブロック８
０１にネガティブフィードバックされ、シフトレジスタ
８１７を通って加算器ブロック８１１へポジティブフィ
ードバックされ、そしてシフトレジスタ８１７を通って
加算器ブロック８２６へポジティブフィードバックされ
る。シフトレジスタ８１７はワードをビット期間の１２
倍（１２／ｆ_ｂｉｔ）遅延させ、したがって制御信号ｃ
［１２］がハイに移行した時加算器ブロック８１１およ
び８２６への加数が到着する。

【００２９】図９は、本発明の好ましい実施形態に係わ
るビットシリアルスケーラおよびオーバフロー検出ブロ
ックの構成を示す。このスケーラおよびオーバフロー検
出ブロックは図３に示されるスケーラブロック３６０に
おいて使用できる。スケーラ部分は正のオーバフロー検
出とともに８の利得を実施する。次に、スケーラの出力
の１０の最上位ビットがラッチされかつ乗算器の利得項
ｇ［１］−ｇ［１０］として使用するため１つのワード
サイクル全体の間保持される。もしスケーラの出力にお
いてオーバフローが検出されれば、乗算器の利得項は無
効でありかつスケーラブロック３４０の出力は図３に示
される乗算器ブロック３８０をバイパスする。そうでな
い場合は最大乗算器利得はスケーラブロック３６０から
の１０ビットの乗算器利得項によって決定される１０２
３／１０２４である。

【００３０】ＯＲ論理ゲート９０１，９０２，９０３は
制御信号ｃ［１１］，ｃ［１５］，ｃ［１６］，ｃ［１
７］と協働して公称の（２．９ｋＨｚ）偏移を備えた１
ｋＨｚの信号に対するレベルを表す乗算器利得項として
使用するためのデフォールトワードを作成する。マルチ
プレクサ９０５はエキスパンダの入力信号から計算され
る利得項およびデフォールトの乗算器利得項との間でエ
キスパンダイネーブル信号を介して選択できるようにす
る。リセットマルチプレクサ９１０はスケーラブロック
９２０が前述のジェイムズ・シー・ベイカーおよびデニ
ス・リーマーによる、「ビットシリアルフィルタをオー
ルゼロ状態に設定するための方法および装置（Ｍｅｔｈ
ｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｅｔｔ
ｉｎｇａ Ｂｉｔ−Ｓｅｒｉａｌ Ｆｉｌｔｅｒ ｔｏ
ａｎ Ａｌｌ−Ｚｅｒｏ Ｓｔａｔｅ）」と題する米
国特許出願シリアル番号第０８／６３１，３２１号に開
示されたリセット可能なフリップフロップを使用するこ
となくリセットできるようにする。スケーラ９２０の１
つの出力、８でスケーリングされた入力ワード、はシフ
トレジスタ９５０によって１ビット期間の間遅延されこ
の出力をスケーラブロック９２０の他の出力と同期さ
せ、これはオーバフローが生じているか否かを指示す
る。ラッチブロック９６０は乗算器の利得項ｇ［１］−
ｇ［１０］として使用するために前記出力の１０の最上
位ビットを保持する。スケーラブロック９２０およびラ
ッチブロック９６０は後により詳細に説明する。

【００３１】図１０は、好ましい実施形態に係わる正の
オーバフロー検出回路を備えたビットシリアルスケーラ
ブロックの詳細を示す。このスケーラは図９に示される
スケーラブロック９２０において使用することができ
る。この回路への入力信号は常に正であるから、正のオ
ーバフローのみが検出される必要がある。８倍の出力は
フリップフロップ１０１０，１０１１，１０１２を使用
して１つのワードの各ビットを３ビット位置左にシフト
することによって発生され、これは結果として２^３によ
る乗算となる。オーバフローは１つのワードのＭＳＢが
到達するまで検出できない。したがって、このブロック
からのオーバフロー検出のための適切な時間は制御信号
ｃ［２３］が“１”である時である。入力ワードの３つ
の最上位ビットがフリップフロップ１０１０，１０１
１，１０１２に入った時、ＯＲ論理ゲート１０２０，１
０２１は“１”が前記フリップフロップにあるかを指示
する。もし“１”が信号ｃ［２３］がハイである場合に
これら３つのフリップフロップの内の１つまたはそれ以
上にあれば、オーバフローが指示されかつオーバフロー
信号が図９に示されるラッチブロック９６０に送られ
る。

【００３２】図１１は、好ましい実施形態に係わる１０
ビットのラッチの詳細を示す。この回路は図９に示され
るラッチブロック９６０において使用することができス
ケーラ９２０の出力からの１０の最上位ビットおよび１
ワードサイクルに対するオーバフロー検出信号をラッチ
することができる。制御信号ｃ［２２］が“１”である
場合は、スケーラブロック９２０の出力からの１０の最
上位ビットはフリップフロップ１１０１〜１１０９にあ
る。次の制御信号ｃ［２３］が“１”に移行した時、こ
れらのビットはフリップフロップ１１１１，１１２０に
渡されかつインバータ１１３０からの信号によって指令
されて１ワードサイクルの間並列構成で保持される。オ
ーバフロー検出信号はフリップフロップ１１４０によっ
てラッチされかつ保持される。

【００３３】図１２は好ましい実施形態に係わる乗算器
の詳細を示す。この乗算器は図３に示される乗算器ブロ
ック３８０において使用することができる。図９に示さ
れるラッチブロック９６０からの１０ビットのワードは
並列構成で各々のＡＮＤ論理ゲート１２０１〜１２１０
の第１の入力に送られ、一方２４ビットのワードはビッ
トシリアル構成で各々のＡＮＤ論理ゲートの他の入力に
送られる。１０ビットのリピータ１２２１〜１２３０は
前記ビットシリアル入力を２^−１〜２^−１０によりスケ
ーリングする。スケーリングは利得項において“１”に
セットされかつＡＮＤゲートを通過するビットに対して
のみ行なわれる。シフトレジスタ１２４１〜１２４９は
ビットリピータの出力を同期させ、したがって１０のス
ケーリングされたバージョンが加算器１２５１〜１２５
９により前記出力において累算できる（ａｃｃｕｍｕｌ
ａｔｅｄ）ようにし２４ビットの出力ワードを生成す
る。

【００３４】図３に戻ると、マルチプレクサ３８５は制
御信号ｃ［５］がインバータ３７３を介してフリップフ
ロップをセットした時Ｄフリップフロップ３７５を介し
てのオーバフロー検出信号がハイであるか否かに従って
乗算器３８０の出力をあるいは単にデュアルスケーラブ
ロック３４０の最初のスケーリングされた出力を通過さ
せる。もしオーバフローが生じていれば、乗算器ブロッ
ク３８０の出力は無効である。次に、デュアルスケーラ
ブロック３４０の第１の出力が直接スケーラおよびクリ
ッパブロック３９５に送られる。もしオーバフローが直
接検出されていなければ、乗算器ブロック３８０の出力
はスケーラおよびクリッパブロック３９５に送られる。

【００３５】図１３は、好ましい実施形態に係わるビッ
トシリアルスケーリングおよびクリッピング回路の構成
を示す。このスケーリングおよびクリッピング回路は図
３に示されるスケーラおよびクリッパブロック３９５に
おいて使用できる。好ましくは、マルチプレクサ３８５
の出力はスケーリングされて信号のダイナミックレンジ
を増大させる。しかしながら、スケーリングされた信号
は受信機のダイナミックレンジを越えるかもしれず、し
たがってクリッピングが行なわれる。リセットマルチプ
レクサ１３００は前述のジェイムズ・シー・ベイカーお
よびデニス・リーマーによる、「ビットシリアルフィル
タをオールゼロ状態にセットするための方法および装置
（Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ
Ｓｅｔｔｉｎｇ ａ Ｂｉｔ−Ｓｅｒｉａｌ Ｆｉｌ
ｔｅｒ ｔｏ ａｎ Ａｌｌ−Ｚｅｒｏ Ｓｔａｔ
ｅ）」と題する米国特許出願シリアル番号第０８／６３
１，３２１号に示されたようなリセット可能なフリップ
フロップを使用することなく回路をオールゼロ状態に設
定することができる。フリップフロップ１３１０，１３
１１はワードにおける各ビットを２ビット左にシフトし
て４のスケーリング機能（ｓｃａｌｅ−ｂｙ−ｆｏｕｒ
ｆｕｎｃｔｉｏｎ）を行なうことができる。制御信号
ｃ［２３］がハイである場合は、符号ビットはフリップ
フロップ１３１０への入力にありかつ次の２つのＭＳＢ
はフリップフロップ１３１０，１３１１への出力にあ
る。これらの３ビットは正のオーバフロー検出回路１３
４０および負のオーバフロー検出回路１３５０に送られ
る。論理ゲート１３４１〜１３４３は正のオーバフロー
が発生しているかを決定し、一方論理ゲート１３５１〜
１３５３は負のオーバフローが発生しているかを決定す
る。ＯＲ論理ゲート１３６１およびフリップフロップ１
３６３はオーバフローが生じているか否かを指示し、一
方フリップフロップ１３６２は特に負のオーバフローが
生じているか否かを指示する。制御信号ｃ［２３］が
“１”である場合は、フリップフロップはインバータ１
３９０からの信号によって指令されてオーバフロー検出
信号をラッチする。

【００３６】もしオーバフローが生じていれば、マルチ
プレクサ１３７０はハイのオーバフロー検出信号を受信
しかつ該オーバフローが負であるか正であるかに応じて
最大の正の値のデジタルワードまたは最大の負の値のデ
ジタルワードを受け渡す。もしオーバフローが負であれ
ば、ＸＯＲ論理ゲート１３６４およびインバータ１３６
５を有する最大値ワード発生器１３６６は最も低い正の
ワードを受け渡す。もしオーバフローが正であれば、最
大値ワード発生器１３６６は最も高い正のワードを受け
渡すことになる。最も低いおよび最も高い可能なワード
が制御信号ｃ［２１］および負のオーバフロー検出回路
１３５０からの負のオーバフロー信号をＸＯＲ論理ゲー
ト１３６４への入力として使用して発生される。もしオ
ーバフローがなければシフトレジスタ１３１２からの信
号は乱される事なくマルチプレクサ１３７０を通過す
る。マルチプレクサ１３７０の出力は好ましくはビット
シリアルデジタルエキスパンダの出力である。

【００３７】

【発明の効果】したがって、本発明によれば、ビットシ
リアルデジタルエキスパンダが回路におけるゲートカウ
ント数、シリコン面積、および電流消費を低減するため
に使用できる。ビットシリアルデジタルエキスパンダの
特定の構成および機能が上に説明されたが、本発明の精
神および範囲内で当業者によってより少ないまたは付加
的な機能を使用することができる。この発明は添付の特
許請求の範囲によってのみ制限されるべきである。

【図面の簡単な説明】

【図１】通信装置の受信機におけるビットシリアルエキ
スパンダのブロック図である。

【図２】好ましい実施形態に係わるビットシリアルエキ
スパンダのブロック図である。

【図３】好ましい実施形態に係わるビットシリアルエキ
スパンダの構成を示すブロック図である。

【図４】好ましい実施形態に係わる２つの異なる係数に
よる乗算のためのビットシリアルデュアルスケーラの構
成を示すブロック図である。

【図５】好ましい実施形態に係わるビットシリアル整流
器の構成を示すブロック図である。

【図６】１次ローパスウェーブデジタルフィルタの信号
流れ図である。

【図７】好ましい実施形態に係わる単純化した１次ロー
パスウェーブデジタルフィルタの信号流れ図である。

【図８】好ましい実施形態に係わる単純化した１次ロー
パスウェーブデジタルフィルタのビットシリアル構成を
示すブロック図である。

【図９】好ましい実施形態に係わるビットシリアルスケ
ーラおよびオーバフロー検出ブロックの構成を示すブロ
ック図である。

【図１０】好ましい実施形態に係わる正のオーバフロー
検出回路を備えたビットシリアルスケーラブロックの詳
細を示すブロック図である。

【図１１】好ましい実施形態に係わる１０ビットラッチ
の詳細を示すブロック図である。

【図１２】好ましい実施形態に係わる乗算器の詳細を示
すブロック図である。

【図１３】好ましい実施形態に係わるビットシリアルス
ケーリングおよびクリッピング回路の構成を示すブロッ
ク図である。

【符号の説明】

１００ 通信装置 １０２ 送信機 １０４ 受信機 １０６ デュプレクサ １１０ コントローラ １０５，１９５ アンテナ １９０ 送信機 １０ マイクロフォン １１ 復調器 １２ アナログ−デジタル変換器（ＡＤＣ） １３ ＤＳＰ回路 １４ ローパスフィルタ １５ バイパスフィルタ １６ ディエンファシスフィルタ １７ エキスパンダ １８ デジタル−アナログ変換器（ＤＡＣ） １９ スピーカ １２０ 整流器 １５０ ローパスフィルタ １８０ 乗算器 ２４３，２４７，２６０，２９５ スケーラ ２８５ マルチプレクサスイッチ ３２０ 整流器 ３４０ デュアルスケーラ ３４５ シフトレジスタ ３５０ フィルタ ３６０ オーバフロー検出を備えたスケーラ ３７３ インバータ ３７５ Ｄフリップフロップ ３８０ 乗算器 ３８５ マルチプレクサ ３９０ ビットシリアルコントローラ ３９５ スケーラおよびクリッパ

Claims (10)

【特許請求の範囲】
1. 【請求項１】 信号入力を有するビットシリアルデジタ
   ルエキスパンダであって、 前記信号入力に結合されたビットシリアルデュアルスケ
   ーラ、 前記ビットシリアルデュアルスケーラの第１の出力に結
   合されたビットシリアル整流器、 前記ビットシリアル整流器の出力に結合されたビットシ
   リアルフィルタ、そして前記ビットシリアルデュアルス
   ケーラの第２の出力に結合されかつまた前記ビットシリ
   アルフィルタの出力に結合されたビットシリアル乗算
   器、 を具備することを特徴とする信号入力を有するビットシ
   リアルデジタルエキスパンダ。
2. 【請求項２】 さらに、 前記ビットシリアルフィルタの出力と前記ビットシリア
   ル乗算器との間に結合された正のオーバフロー検出回路
   を備えたビットシルアルスケーラ、 を具備することを特徴とする請求項１に記載のビットシ
   リアルデジタルエキスパンダ。
3. 【請求項３】 前記正のオーバフロー検出回路を備えた
   ビットシルアルスケーラは、 入力信号をスケーリングするための少なくとも１つのフ
   リップフロップ、そして少なくとも１つのフリップフロ
   ップの各々の出力に接続された正のオーバフロー検出回
   路、 を具備することを特徴とする請求項２に記載のビットシ
   リアルデジタルエキスパンダ。
4. 【請求項４】 さらに、 前記ビットシリアル乗算器の出力に接続された第１の入
   力および前記ビットシリアルデュアルスケーラの第１の
   出力に接続された第２の入力を有するスイッチ、 を具
   備することを特徴とする請求項１に記載のビットシリア
   ルデジタルエキスパンダ。
5. 【請求項５】 さらに、 前記スイッチの出力に接続されたビットシリアルスケー
   リングおよびクリッピング回路、 を具備することを特徴とする請求項４に記載のビットシ
   リアルデジタルエキスパンダ、
6. 【請求項６】 前記ビットシリアルデュアルスケーラは
   信号入力を有し、かつ、 前記信号入力に結合された第１のビットリピータ、そし
   て前記第１のビットリピータの出力に結合された第２の
   ビットリピータ、 を具備することを特徴とする請求項１に記載のビットシ
   リアルデジタルエキスパンダ。
7. 【請求項７】 前記ビットシリアル整流器は、 １ワードの期間の遅延を有するシフトレジスタ、 前記シフトレジスタの入力に結合されたフリップフロッ
   プ、そして前記シフトレジスタおよび前記フリップフロ
   ップに結合された論理ゲート、 を具備し、前記フリップフロップは１つのワードの符号
   ビットが前記シフトレジスタへの入力に位置する場合に
   該ワードの符号ビットをラッチすることを特徴とする請
   求項１に記載のビットシリアルデジタルエキスパンダ。
8. 【請求項８】 前記ビットシリアルフィルタはウェーブ
   デジタルフィルタからなることを特徴とする請求項１に
   記載のビットシリアルデジタルエキスパンダ。
9. 【請求項９】 前記ビットシリアルフィルタはローパス
   フィルタからなることを特徴とする請求項１に記載のビ
   ットシリアルデジタルエキスパンダ。
10. 【請求項１０】 前記ビットシリアル乗算器は、 ビットシリアル入力およびビットパラレル入力を有する
    第１の論理ゲート、 ビットシリアル入力およびビットパラレル入力を有する
    第２の論理ゲート、 前記第１の論理ゲートの出力に結合された第１のビット
    リピータ、 前記第１のビットリピータの出力に結合されたシフトレ
    ジスタ、 前記第２の論理ゲートの出力に結合された第２のビット
    リピータ、 前記第２のビットリピータの出力および前記シフトレジ
    スタに結合された加算器、 を具備することを特徴とする請求項１に記載のビットシ
    リアルデジタルエキスパンダ。