JPH1096952A - アレイ基板および薄膜トランジスタ - Google Patents

Abstract

(57)【要約】 【課題】 欠陥画素の少ない構造のアレイ基板を提供す
る。 【解決手段】 絶縁性基板２上に形成された画素電極３
と、この画素電極３を駆動する薄膜トランジスタ６が形
成され、画素電極３は、パターニング異常等が生じた場
合でも薄膜トランジスタ６のドレイン電極１７ａ、信号
線５たは走査線４との絶縁を保ように形成された絶縁性
膜１４により被覆されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁性基板上に薄膜
トランジスタがアレイが形成されたアレイ基板に関し、
特に液晶表示装置、撮像装置に用いられるアレイ基板に
関する。

【０００２】また本発明は薄膜トランジスタに関し、特
に液晶表示装置、撮像装置に用いられるアレイ基板に形
成される薄膜トランジスタに関する。

【０００３】

【従来の技術】薄膜トランジスタは産業上幅広い分野で
大量に用いられている電子デバイスであり、その主要な
分野の１つに液晶表示素子、撮像装置などのアレイ基板
のスイッチング素子としての用途がある。

【０００４】液晶表示素子は画素電極がマトリクス状に
配設されたアレイ基板と、対向電極が形成された対向基
板との間に液晶層を挟持して画素を形成し、この画素ア
レイにより光を２次元的に変調して表示を行うものであ
る。アクティブマトリクス型液晶表示素子のアレイ基板
は、画素電極を駆動するために例えば薄膜トランジスタ
などの非線形スイッチング素子を画素毎に備えている。

【０００５】薄膜トランジスタは、半導体膜とオーミッ
ク接合したソース・ドレイン電極間の導通を、ゲート電
極により形成される電界により制御する非線形スイッチ
ング素子であり、絶縁性基板上に薄膜形成プロセスを用
いて形成される。薄膜トランジスタには、いくつかの種
類があり、ゲート電極が絶縁性基板より上層かつ半導体
膜より下層に形成された逆スタガ型、ゲート電極が絶縁
性基板および半導体膜より上層に、ソース電極およびド
レイン電極との絶縁を保って形成されたコプラナ型など
が知られている。

【０００６】例えば逆スタガ型の薄膜トランジスタは以
下のような工程で製造される。まずガラス基板のような
透明絶縁性基板の上にＳｉＯx などのアンダーコート膜
を形成し、その上に例えばＣｒやＭｏ−Ｔａ合金のよう
な高融点金属層を堆積し、パターニングすることにより
ゲート電極、補助容量電極、及びゲート取り出し電極を
形成する。このゲート電極パターン上に、ＳｉＮx やＳ
ｉＯx 、またはこれらの積層構造を有するゲート絶縁膜
を堆積し所定形状にパターニングする。そして、この絶
縁膜上に活性層としてａ−Ｓｉ膜を例えばＣＶＤ法など
により堆積し、所定の形状にパターニングする。ａ−Ｓ
ｉ半導体膜上に、この活性層とのオーミックコンタクト
層としてｎ⁺ ａ−Ｓｉ層を形成し、パターニングする。

【０００７】ついで、画素電極となるＩＴＯ（Ｉｎｄｉ
ｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透明導電性膜をスパッ
タ法などにより堆積し所定の形状にパターニングされ
る。さらにゲート電極取り出し電極上等のゲート絶縁膜
がエッチング除去される。

【０００８】次に金属膜をスパッタ等で堆積し、ホトリ
ソグラフィー技術を用いてパターニングすることによ
り、薄膜トランジスタと画素電極を電気的に接続するソ
ース電極と、信号線から表示信号を印加するためのドレ
イン電極とを形成し薄膜トランジスタが完成する。

【０００９】こうして形成された薄膜トランジスタアレ
イ上に、さらにＳｉＮx 等の保護膜を積層、パターニン
グし、ポリイミド膜を堆積し、ラビング工程を経てアレ
イ基板が完成する。このアレイ基板と、ＩＴＯ等からな
る対向電極が形成された対向基板との間に液晶層を注入
し、周囲を封止することにより液晶表示素子が完成す
る。

【００１０】アレイ基板は、例えばこのような微細な構
造を有する薄膜トランジスタを多数形成して製造するた
めに、成膜不良や、パターニングの欠陥を皆無にするこ
とは非常に困難である。画素電極形成時、またはソース
・ドレイン電極形成時に例えばパーティクルなどによる
パターン異常が生じると、例えば画素電極とドレイン電
極との間、画素電極と信号線との間などが電気的にショ
ートし、輝点欠陥や滅点欠陥などの点状欠陥が発生する
という問題がある。

【００１１】図１０は従来の薄膜トランジスタ９１を備
えたアレイ基板９０の構造の１例を概略的に示す図であ
る。このアレイ基板９０では、ソース・ドレイン電極お
よび信号線部分のパターニングの際にパターニング異常
が発生し、ソース電極９２と画素電極９３が短絡して短
絡部分９４が発生し欠陥画素となっている。

【００１２】アレイ基板には、非常に多数、かつ構造が
微細な薄膜トランジスタ、走査線、信号線、補助容量線
などを形成するため、上述のように欠陥画素の発生を皆
無にすることはできない。

【００１３】液晶表示素子や撮像装置の場合、欠陥画素
が発生すると、その画素は表示、撮像を行うことができ
ず、画像の品質が低下したり、不良品となる。

【００１４】このような欠陥画素の発生は、生産性を低
下させ、製造コストを上昇させる大きな原因となってい
る。

【００１５】

【発明が解決しようとする課題】本発明はこのような問
題を解決するためになされたものである。すなわち本発
明は、パターニングの異常などが生じても点状欠陥が発
生しない構造を有する薄膜トランジスタ、およびアレイ
基板を提供することを目的とする。

【００１６】また本発明は、点状欠陥の発生率を低減す
ることにより、生産性が高く、コストの安い薄膜トラン
ジスタ、およびアレイ基板を提供することを目的とす
る。

【００１７】

【課題を解決するための手段】本発明のアレイ基板は、
絶縁性基板上にマトリクス状に形成された画素電極と、
前記絶縁性基板上に形成され、前記画素電極と行単位で
駆動する走査線および列単位で駆動する信号線と、前記
絶縁性基板上に前記画素電極ごとに形成された、前記信
号線と接続したドレイン電極と、前記画素電極と接続し
たソース電極と、前記走査線と接続したゲート電極によ
り前記ドレイン電極と前記ソース電極とを導通させる半
導体膜とを備えた薄膜トランジスタと、前記信号線、前
記走査線および前記ドレイン電極と前記画素電極の絶縁
を保つように前記画素電極を覆う絶縁性膜とを具備した
ことを特徴とする。

【００１８】前記絶縁性膜は、前記絶縁性基板上に形成
された前記画素電極の、前記走査線、前記信号線または
前記ドレイン電極と対向する側の側端面と前記画素電極
上の側端縁から３０μｍ以上の領域とを覆うように形成
することが好ましい。画素電極の端縁から３０μｍ以上
を覆うことにより、パターンニング等に起因する欠陥の
９０％以上を除去することができる。また、前記絶縁性
膜は、前記絶縁性基板上に形成された前記画素電極の、
前記走査線、前記信号線または前記ドレイン電極と対向
する側の側端面と前記画素電極上の側端縁からほぼ３０
〜５０μｍの領域とを覆うように形成することがさらに
好適である。画素電極の端縁から３０〜５０μｍ以上を
覆うことにより、パターンニング等に起因する欠陥の９
０％以上を除去するとともに、絶縁膜形成による焼き付
きの発生を効果的に防止することができる。

【００１９】また、前記薄膜トランジスタのゲート電極
は、前記絶縁性基板より上層かつ前記半導体膜より下層
に、前記半導体膜との絶縁を保って形成するようにして
もよい。

【００２０】また、前記薄膜トランジスタのゲート電極
は、前記絶縁性基板および前記半導体膜より上層に、前
記ソース電極およびドレイン電極との絶縁を保って形成
するようにしてもよい。

【００２１】本発明の薄膜トランジスタは、絶縁性基板
と、この絶縁性基板上に形成されたゲート電極と、前記
絶縁性基板上に前記ゲート電極を覆うように形成された
ゲート絶縁膜と、前記ゲート絶縁膜上の前記ゲート電極
に対応する領域に形成されたチャネル領域と、このチャ
ネル領域を挟むように形成された第１のコンタクト領域
および第２のコンタクト領域を有する半導体膜と、前記
ゲート絶縁膜上の前記半導体膜と離間して形成された導
電性膜と、少なくとも第１のコンタクト領域、第２のコ
ンタクト領域および前記導電性膜の一部に開口部を有す
るように前記半導体膜上および前記導電性膜上に形成さ
れた絶縁性膜と、前記半導体膜の第１のコンタクト領域
と接続するように前記絶縁性膜の上側から形成されたド
レイン電極と、前記半導体膜の第２のコンタクト領域と
前記導電性膜とを接続するように前記層間絶縁膜の上側
から形成されたソース電極とを具備したことを特徴とす
る。 すなわち、本発明のアレイ基板および薄膜トラン
ジスタは、画素電極とドレイン電極、信号線、走査線と
の間の電気的な短絡による点状欠陥の発生を無くすた
め、信号線、走査線およびドレイン電極と画素電極の絶
縁を保つように、画素電極を覆う絶縁性膜を備えたもの
である。

【００２２】絶縁性膜としては、例えばＳｉＯx 膜、Ｓ
ｉＮx 膜あるいはこれらの積層膜をＣＶＤ法などにより
形成するようにしてもよいし、ＳＯＧ（スピン・オン・
グラス）、サイトップなどをコーターを用いて形成する
ようにしてもよい。

【００２３】本発明のアレイ基板を形成する薄膜トラン
ジスタは、ゲート電極が、絶縁性基板より上層かつ半導
体膜より下層に、半導体膜との絶縁を保って形成された
逆スタガ型のものでもよく、また、ゲート電極が、絶縁
性基板および半導体膜より上層に、ソース電極およびド
レイン電極との絶縁を保って形成されたコプラナ型のも
のでもよい。

【００２４】画素電極上の一部領域、または全部領域を
絶縁性膜により被覆することにより、ドレイン電極、信
号線、走査線などにパターニング異常が生じた場合で
も、画素電極との短絡が生じることはない。

【００２５】逆スタガ型の薄膜トランジスタアレイを形
成する場合など、走査線上にゲート絶縁膜などが形成さ
れている場合には、画素電極の信号線、薄膜トランジス
タと対向して隣接する側の側端面、及び側端縁の所定部
分を絶縁性膜により被覆するようにしてもよい。

【００２６】このように本発明のアレイ基板、薄膜トラ
ンジスタは、絶縁性膜を積層し画素の全面または一部領
域をドレイン電極、走査配線、信号配線と絶縁すること
により画素電極及びドレインのパーティクルによるパタ
−ン異常が発生しても、電気的な短絡が防止され、点状
欠陥の発生率が低減する。したがって、薄膜トランジス
タアレイを有するアレイ基板の生産性も大幅に向上す
る。

【００２７】

【発明の実施の形態】以下に本発明について詳細に説明
する。

【００２８】（実施形態１）図１は本発明のアレイ基板
を液晶表示素子に適用した構成を模式的に示す図であ
る。このアレイ基板１は、絶縁性基板２上にマトリクス
状に形成された画素電極３と、絶縁性基板２上に形成さ
れ、画素電極３と行単位で接続した走査線４および列単
位で接続した信号線５とを有している。画素電極３は薄
膜トランジスタ６を介して信号線５および走査線４と接
続している。薄膜トランジスタ６は走査線４に印加され
る走査電圧よりオン・オフが制御され、オン状態のとき
に信号線５に印加される信号電圧を画素電極３に印加す
る構成となっている。

【００２９】図２は薄膜トランジスタ６の構造の１例を
概略的に示す断面図である。この薄膜トランジスタ６
は、絶縁性基板２上に形成されたゲート電極１１と、こ
の絶縁性基板１１上にゲート電極１１を覆うように形成
されたゲート絶縁膜１２と、ゲート絶縁膜１２上に形成
されたａ−Ｓｉ半導体膜１３と、ゲート絶縁膜１２上に
前記半導体膜１３と離間して形成された導電性膜からな
る画素電極３と、ａ−Ｓｉ半導体膜１３と画素電極３の
一部に開口部を有するようにａ−Ｓｉ半導体膜１３上お
よび画素電極３上に形成された絶縁性膜１４と、ａ−Ｓ
ｉ半導体膜１３上のゲート電極１１に対応する領域内に
形成されたエッチングストッパ１５と、絶縁性膜１４と
エッチングストッパ１５の上側からａ−Ｓｉ半導体膜１
３と接続するようにソース側、ドレイン側に分離して形
成されたｎ⁺ ａ−Ｓｉ半導体膜からなるドレイン側コン
タクト層１６ａと、ソース側コンタクト層１６ｂと、ド
レイン側コンタクト層１６ａを介して半導体膜１３と接
続したドレイン電極１７ａと、ソース側コンタクト層１
６ｂを介して半導体膜１３と接続するとともに、絶縁性
膜１４の開口部を通じて画素電極３と接続するように形
成されたソース電極１７ｂとを具備したものである。

【００３０】ここでは絶縁性基板２として無アルカリガ
ラスを用いたが、アルカリ含有ガラスを用いる場合に
は、基板上にＳｉＮx 膜、ＳｉＯx 膜またはこれらの積
層構造を有する基板保護膜を形成して、アルカリの拡散
を防止するようにしてもよい。特に、コプラナ型の薄膜
トランジスタを形成する場合には、基板保護膜を形成す
ることが好適である。ゲート電極は例えばＭｏ−Ｔａ合
金、Ｍｏ−Ｗ合金のような低抵抗で高融点の金属層を堆
積し所定形状に形成するようにしてもよい。

【００３１】また、半導体膜１３としてここではは非晶
質シリコン膜（ａ−Ｓｉ膜）を用いたが、また必要に応
じて非単結晶の結晶シリコン膜（ｐ−Ｓｉ膜）などを用
いるようにしてもよい。コンタクト層１６ａ、１６ｂを
形成するかわりに、半導体膜１３に例えばリンなどの不
純物イオンをドーピングしてｎ⁺ ａ−Ｓｉ半導体膜に形
成するようにしてもよい。

【００３２】ソース電極、ドレイン電極はゲート電極同
様に例えばＭｏやＡｌなどの金属をスパッタ法で形成す
るようにしてもよい。

【００３３】図３は、本発明のアレイ基板１の構成の１
例を概略的に示す図であり、１画素部分を拡大して示し
ている。薄膜トランジスタ６の部分はその要部のみを図
示したが、図２の薄膜トランジスタは図３のアレイ基板
のＡＡ方向の断面図に対応している。このアレイ基板に
おいては、信号線５およびドレイン電極１７ａと、画素
電極３との間の絶縁を保つように、絶縁性膜１４が画素
電極が形成されている。絶縁性膜１４は画素電極３の端
縁から３０〜５０μｍの範囲を覆うように形成した。膜
厚は絶縁性膜１４の耐圧を考慮して１５０ｎｍに設定し
た。膜厚については必要に応じて適宜増減するようにす
ればよい。このような絶縁性膜１４を形成することによ
り、例えば図４に示すように信号線５およびドレイン電
極１７ａのパターンニングに異常が生じても、信号線５
およびドレイン電極１７ａと、画素電極３との間の絶縁
を保つことができる。したがって、この画素に欠陥が生
じることはない。

【００３４】絶縁性膜１４としては、例えばＳｉＯx
膜、ＳｉＮx 膜あるいはこれらの積層膜をＣＶＤ法など
により形成するようにしてもよいし、ＳＯＧ（スピン・
オン・グラス）、サイトップなどをコーターを用いて形
成するようにしてもよい。

【００３５】なお、例えば図２に例示したような逆スタ
ガ型の薄膜トランジスタをアレイ状に形成する場合に
は、走査線４上にはゲート絶縁膜が形成されているか
ら、画素電極の走査線４と対向する側には絶縁性膜１４
を形成する必要はない。図５は、薄膜トランジスタ６お
よび信号線５と隣接する部分にのみ絶縁性膜１４を形成
したアレイ基板１の構成を模式的に示す図である。

【００３６】このように絶縁性膜１４による画素電極３
の被覆は、画素電極３と、信号線５、ドレイン電極１７
ａあるいは走査線４との絶縁を保つようにすればよく、
画素電極３の全面を覆うようにしてもよい。画素電極３
上に絶縁性膜１４を形成することにより容量が形成され
るから、液晶層に印加される電圧が絶縁性膜１４が形成
された部分と、形成されない部分で相違して表示品質が
低下したり、また焼き付き、フリッカなどが生じやすく
なる場合がある。したがって、絶縁性膜１４はパーティ
クルなどによるパターニング異常に起因する、画素電極
３の絶縁不良を防止できる最小限の大きさで形成するこ
とが好適である。図５に例示したアレイ基板では、被覆
幅ｄを最も狭い部分で３０μｍ、最も広い部分で５０μ
ｍの範囲に設定した。

【００３７】（実施形態２）本発明者は絶縁成膜１４を
どの程度形成すれば画素電極３の絶縁を確保することが
できるかについて、絶縁性膜１４の形成幅を変化させて
アレイ基板を製造し、点状欠陥の発生数を調べた。図６
は、アレイ基板あたりの画素電極の絶縁不良に起因する
欠陥密度と、絶縁性膜１４による画素電極３の被覆幅ｄ
に対応する欠陥サイズとの関係を示すグラフである。こ
こでは図３に例示したパターンの絶縁性膜１４を形成
し、被覆幅ｄは画素電極３の端縁からの距離である（図
３参照）。

【００３８】図６からわかるように、画素電極３の側端
面とおよび端縁から３０μｍ以上を絶縁性膜より被覆す
ることにより、欠陥画素の発生数を大幅に減少すること
ができる。この場合、画素電極３の側端面とおよび端縁
から３０μｍ以上を絶縁性膜より被覆することにより、
欠陥の典型的なサイズより被覆幅ｄが大きくなり、欠陥
の９０％をカバーすることができた。

【００３９】被覆幅ｄを大きくすると、前述のように、
場合によっては表示品質が低下したり、焼き付きやフリ
ッカが生じやすくなることがあるが、被覆幅３０μｍ〜
５０μｍではこのような問題の発生はなかった。したが
って、絶縁性膜１４は、絶縁性基板２上に形成された画
素電極３の、信号線５、走査線４またはドレイン電極１
７ａと対向する側の側端面と画素電極３上の側端縁から
ほぼ３０μｍ以上の領域を覆うように形成することが好
適であり、より好ましくは３０〜５０μｍ範囲を覆うよ
うに形成することが好適である。

【００４０】（実施形態３）図７は本発明のアレイ基板
の薄膜トランジスタ部分の構造の別の１例を概略的に示
す断面図である。この薄膜トランジスタは、ソース・ド
レイン電極と半導体膜とのコンタクト領域を半導体膜に
燐などの不純物をドーピングすることにより形成したも
のである。 この薄膜トランジスタ６ｂは、絶縁性基板
２上に形成されたゲート電極１１と、絶縁性基板２上に
ゲート電極１１を覆うように形成されたゲート絶縁膜１
２と、ゲート絶縁膜１２上に形成され、ゲート電極１１
に対応する領域に形成されたチャネル領域１３ａと、こ
のチャネル領域１３ａを挟むように形成された第１のコ
ンタクト領域１３ｂおよび第２のコンタクト領域１３ｃ
を有する半導体膜１３と、ゲート絶縁膜１２上で半導体
膜１３と離間して形成された導電性膜からなる画素電極
３と、少なくとも第１のコンタクト領域１３ｂ、第２の
コンタクト領域１３ｃおよび画素電極３の一部に開口部
を有するように半導体膜１３上および画素電極３上に形
成された絶縁性膜１４と、半導体膜１３のチャネル領域
１３ａ形成されたエッチングストッパ１５と、にこの絶
縁性膜１４の上側から半導体膜の第１のコンタクト領域
１３ｂと接続するように形成されたドレイン電極１７ａ
と、絶縁性膜１４の上側から第２のコンタクト領域１３
ｃと画素電極３とを接続するように形成されたソース電
極１７ｂとを具備したものである。

【００４１】第１のコンタクト領域１３ｂおよび第２の
コンタクト領域１３ｃは、半導体膜１３上にマスクを形
成し、不純物イオンをイオンドービング法によりドーピ
ングして形成した。また、ドーピングにより形成された
第１のコンタクト領域１３ｂおよび第２のコンタクト領
域１３ｃと、ソース電極１７ｃ・ドレイン電極ｂとの間
にシリサイド層を形成するようにしてもよい。

【００４２】このように本発明のアレイ基板の備える薄
膜トランジスタは、どのようなタイプのものでもよく、
ソース電極１７ｃとの接続をのぞき画素電極３の絶縁が
保たれるように形成された絶縁成膜１４を備えていれば
よい。

【００４３】（実施形態４）図８は、本発明のアレイ基
板を本発明の薄膜トランジスタを用いて形成した構造を
概略的に示す図である。

【００４４】このアレイ基板はコプラナ型の薄膜トラン
ジスタ６ｃをスイッチング素子として有している。この
薄膜トランジスタ６ｃは、ガラスからなる絶縁性基板２
上に、ＳｉＮx 膜とＳｉＯx 膜の積層構造を有する基板
保護膜２ｂを形成し、この上にａ−Ｓｉからなる半導体
膜１３を形成した。半導体膜１３は、レジストを形成し
不純物イオンをドーピングすることによりドレイン側お
よびソース側にコンタクト領域１３ｂ、１３ｃが形成さ
れている。半導体膜１３上にはＳｉＮx 膜とＳｉＯx 膜
の積層構造を有するゲート絶縁膜１２が形成されてい
る。ゲート絶縁膜１２上の、半導体膜１３のチャネル領
域１３ａに対応する領域にはＭｏ−Ｔａ合金からなるゲ
ート電極１１が形成され、また、画素電極３も形成され
ている。

【００４５】そして、ゲート電極１１、画素電極３の上
側から、絶縁性膜１４が、信号線、走査線およびドレイ
ン電極１７ａと画素電極との絶縁を保つように形成され
ている。

【００４６】ドレイン電極１７ａは、絶縁性膜１４およ
びゲート絶縁膜１１に形成されたコンタクトホールを通
じてドレイン側のコンタクト領域１３ｂと接続してい
る。同様にソース電極１７ｂはソース側のコンタクト領
域１３ｂと接続するとともに、画素電極３とも絶縁性膜
１４に形成されたコンタクトホールを介して接続してい
る。絶縁性膜１４が画素電極３を被覆するパターンは図
３に例示したとおりであり、被覆幅ｄは、最も狭い部分
で３０μｍ、最も広い部分で５０μｍの範囲に設定し
た。なお、画素電極３の側端面は全周にわたって被覆さ
れている。

【００４７】図９は、従来のアレイ基板の構造を概略的
に示す図であり、ドレイン電極１７ａ部分のパターニン
グ異常によりドレイン電極１７ａと画素電極３とがショ
ートしている様子を示す図である。

【００４８】本発明の薄膜トランジスタ、アレイ基板に
おいては、信号線、走査線およびドレイン電極と画素電
極との絶縁を保つように形成された絶縁性膜１４を備え
ることにより、図９に例示したようなパターニング異常
が生じた場合においても、ドレイン電極１７ａと画素電
極３とが短絡することはなく、欠陥画素の発生を防止す
ることができる。

【００４９】（実施形態５）以下に、本発明のアレイ基
板の製造方法の１例を説明する。ここでは図２に例示し
たアレイ基板の製造方法を例にとって説明する。

【００５０】まず、無アルカリガラスからなる絶縁性基
板２上にゲート電極１１を形成する。アルカリガラスを
用いる場合には前述のように基板保護膜を形成し、この
上にゲート電極を形成するようにすればよい。ゲート電
極１１は例えばＭｏ−Ｔａ合金をマグネトロンＤＣスパ
ッタ法で堆積し、この上にレジストを堆積してパターニ
ングし、そのレジストをマスクにしてエッチングするよ
うにすればよい。ここでは図示しない補助容量電極を、
ゲート電極１１と同時に形成した。

【００５１】このように、ゲート電極１１、図示しない
補助容量電極、ゲート取り出し電極等を形成した後レジ
ストを剥離する。

【００５２】次にＣＶＤ法等により連続的に３００ｎｍ
のゲート絶縁膜１２、３００ｎｍのａ−Ｓｉ半導体膜を
堆積し、レジストを形成してフォトエッチングプロセス
によりパターニングした。ゲート絶縁膜はＳｉＯx 膜と
ＳｉＮx 膜の積層構造に形成した。ついでスパッタ法に
よりＩＴＯからなる画素電極３を堆積し、所定形状に形
成した。

【００５３】そして、半導体膜１３、画素電極３の上側
から、ＳｉＯx 膜とＳｉＮx 膜の積層構造を有する、１
５０ｎｍの絶縁性膜１４を堆積した。この絶縁性膜１４
上にレジストを形成し、フォトエッチングプロセスによ
り画素電極３との接続部１４ｂ、半導体膜１３のコンタ
クト領域に開口部を形成したあと、レジストを剥離し
た。ここでは絶縁性膜１４は図５に例示したパターンに
形成し、画素電極３上の被覆幅は３０μｍに設定した。
この絶縁性膜１４としては例えばＳＯＧ（スピンオング
ラス）を用いるようにしてもよい。

【００５４】この上側から厚さ５０ｎｍのｎ⁺ ａ−Ｓｉ
膜を形成し、さらにアルミニウムをスパッタ法により堆
積し、パターニングによりソース・ドレインを分離して
ドレイン側コンタクト層１６ａ、ソース側コンタクト層
１６ｂ、ドレイン電極１７ａ、ソース電極１７ｂ、信号
線５を形成した。

【００５５】なお、各層の膜厚は上述の例に限定される
ことなく必要に応じて設計するようにすればよい。

【００５６】この後、基板全体に例えばポリイミド膜を
堆積し、配向処理を施し、さらにこれと対向基板を組み
合わせ、液晶を注入、封止することにより液晶表示素子
が完成する。

【００５７】

【発明の効果】以上説明したように本発明のアレイ基
板、薄膜トランジスタは、画素電極とソース・ドレイン
電極、走査線、信号線との間に絶縁性膜を形成する構造
としたので、画素電極もしくはソース、ドレイン、走査
線、信号線のパターンが例えばパーティクルなどにより
異常となっても、画素電極の電気的な短絡を防止するこ
とができる。したがって欠陥画素の発生を極めて効果的
に抑制することができる。また本発明のアレイ基板、薄
膜トランジスタは、点状欠陥の発生率を低減することに
より、生産性を向上し、コストを大幅に低減することが
できる。

【００５８】さらに本発明のアレイ基板を用いて液晶表
示素子を形成することにより点状欠陥の少ない、高い表
示品質を有する液晶表示素子を提供することができる。

【図面の簡単な説明】

【図１】本発明のアレイ基板を液晶表示素子に適用した
構成を模式的に示す図。

【図２】本発明の薄膜トランジスタの構造の１例を概略
的に示す断面図。

【図３】本発明のアレイ基板の構成の１例を概略的に示
す図。

【図４】ドレイン電極、信号線、走査線のパターニング
異常を模式的に示す図。

【図５】本発明のアレイ基板の構成の別の１例を概略的
に示す図。。

【図６】アレイ基板の欠陥密度分布と画素電極の被覆幅
ｄとの関係を示すグラフ。

【図７】本発明のアレイ基板の薄膜トランジスタ部分の
構造の別の１例を概略的に示す断面図。

【図８】本発明のアレイ基板を本発明の薄膜トランジス
タを用いて形成した構造を概略的に示す図。

【図９】従来のアレイ基板の構造を概略的に示す図。

【図１０】従来の薄膜トランジスタを備えたアレイ基板
の構造を概略的に示す図。

【符号の説明】 １……アレイ基板、２……絶縁性基板 ３……画素電極、４……走査線 ５……信号線、６……薄膜トランジスタ １１……アレイ基板、１２……ゲート絶縁膜、 １３……半導体膜、１４……絶縁性膜、１５……エッチ
ングストッパ １６ａ……ドレイン側コンタクト層、１６ｂ……ソース
側コンタクト層 １７ａ……ドレイン電極、１７ｂ……ソース電極 ９０……アレイ基板、９１……薄膜トランジスタ、９２
……ドレイン電極 ９３……画素電極、９４……短絡部分

Claims (5)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板上にマトリクス状に形成され
   た画素電極と、 前記絶縁性基板上に形成され、前記画素電極と行単位で
   駆動する走査線および列単位で駆動する信号線と、 前記絶縁性基板上に前記画素電極ごとに形成された、前
   記信号線と接続したドレイン電極と、前記画素電極と接
   続したソース電極と、前記走査線と接続したゲート電極
   により前記ドレイン電極と前記ソース電極とを導通させ
   る半導体膜とを備えた薄膜トランジスタと、 前記信号線、前記走査線および前記ドレイン電極と前記
   画素電極の絶縁を保つように前記画素電極を覆う絶縁性
   膜とを具備したことを特徴とするアレイ基板。
2. 【請求項２】 前記絶縁性膜は、前記絶縁性基板上に形
   成された前記画素電極の、前記走査線、前記信号線また
   は前記ドレイン電極と対向する側の側端面と前記画素電
   極上の側端縁からほぼ３０〜５０μｍの領域とを覆うよ
   うに形成されたことを特徴とする請求項１記載のアレイ
   基板。
3. 【請求項３】 前記薄膜トランジスタのゲート電極は、
   前記絶縁性基板より上層かつ前記半導体膜より下層に、
   前記半導体膜との絶縁を保って形成されたことを特徴と
   する請求項１記載のアレイ基板。
4. 【請求項４】 前記薄膜トランジスタのゲート電極は、
   前記絶縁性基板および前記半導体膜より上層に、前記ソ
   ース電極およびドレイン電極との絶縁を保って形成され
   たことを特徴とする請求項１記載のアレイ基板。
5. 【請求項５】 絶縁性基板と、 この絶縁性基板上に形成されたゲート電極と、 前記絶縁性基板上に前記ゲート電極を覆うように形成さ
   れたゲート絶縁膜と、 前記ゲート絶縁膜上の前記ゲート電極に対応する領域に
   形成されたチャネル領域と、このチャネル領域を挟むよ
   うに形成された第１のコンタクト領域および第２のコン
   タクト領域を有する半導体膜と、 前記ゲート絶縁膜上の前記半導体膜と離間して形成され
   た導電性膜と、 少なくとも第１のコンタクト領域、第２のコンタクト領
   域および前記導電性膜の一部に開口部を有するように前
   記半導体膜上および前記導電性膜上に形成された絶縁性
   膜と、 前記半導体膜の第１のコンタクト領域と接続するように
   前記絶縁性膜の上側から形成されたドレイン電極と、 前記半導体膜の第２のコンタクト領域と前記導電性膜と
   を接続するように前記層間絶縁膜の上側から形成された
   ソース電極とを具備したことを特徴とする薄膜トランジ
   スタ。