JPH10133233A - アクティブマトリクス型表示回路およびその作製方法 - Google Patents
アクティブマトリクス型表示回路およびその作製方法Info
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- JPH10133233A JPH10133233A JP30868496A JP30868496A JPH10133233A JP H10133233 A JPH10133233 A JP H10133233A JP 30868496 A JP30868496 A JP 30868496A JP 30868496 A JP30868496 A JP 30868496A JP H10133233 A JPH10133233 A JP H10133233A
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- 239000011159 matrix material Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000010410 layer Substances 0.000 claims abstract description 85
- 239000010408 film Substances 0.000 claims abstract description 70
- 239000012212 insulator Substances 0.000 claims abstract description 45
- 239000011229 interlayer Substances 0.000 claims abstract description 45
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 41
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229920001721 polyimide Polymers 0.000 claims abstract description 28
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 239000004642 Polyimide Substances 0.000 claims abstract description 22
- 239000010409 thin film Substances 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 29
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 claims description 2
- 239000003989 dielectric material Substances 0.000 claims 1
- 239000000126 substance Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- 239000012535 impurity Substances 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 薄膜トランジスタを用いたアクティブマトリ
クス型表示回路において、補助容量を得るための構造を
提供する。 【解決手段】 トップゲイト型薄膜トランジスタを用い
たアクティブマトリクス型表示回路において、ゲイト配
線とデータ配線の間の層間絶縁物を薄い窒化珪素膜とポ
リイミド膜の多層構造とし、補助容量を形成せんとする
部分のポリイミドをエッチングし、データ配線の上層に
あって、ブラックマトリクスとして機能する導電性被膜
とＮ型もしくはＰ型にドープされた活性層との間に窒化
珪素膜を誘電体とする容量を形成する。
クス型表示回路において、補助容量を得るための構造を
提供する。 【解決手段】 トップゲイト型薄膜トランジスタを用い
たアクティブマトリクス型表示回路において、ゲイト配
線とデータ配線の間の層間絶縁物を薄い窒化珪素膜とポ
リイミド膜の多層構造とし、補助容量を形成せんとする
部分のポリイミドをエッチングし、データ配線の上層に
あって、ブラックマトリクスとして機能する導電性被膜
とＮ型もしくはＰ型にドープされた活性層との間に窒化
珪素膜を誘電体とする容量を形成する。
Description
【０００１】
【発明の属する技術分野】本明細書で開示する発明は、
トップゲイト型の薄膜トランジスタを用いたアクティブ
マトリクス型の表示装置の画素領域の回路構成に関す
る。特に、補助容量の構成に関する。
トップゲイト型の薄膜トランジスタを用いたアクティブ
マトリクス型の表示装置の画素領域の回路構成に関す
る。特に、補助容量の構成に関する。
【０００２】
【従来の技術】最近、安価なガラス基板上に薄膜トラン
ジスタ（ＴＦＴ）を作製する技術が急速に発達してきて
いる。その理由は、アクティブマトリクス型液晶表示装
置の需要が高まったことにある。アクティブマトリクス
型液晶表示装置は、マトリクス状に配置された数十〜数
百万個もの各画素のそれぞれに薄膜トランジスタを配置
し、各画素電極に出入りする電荷を薄膜トランジスタの
スイッチング機能により制御するものである。
ジスタ（ＴＦＴ）を作製する技術が急速に発達してきて
いる。その理由は、アクティブマトリクス型液晶表示装
置の需要が高まったことにある。アクティブマトリクス
型液晶表示装置は、マトリクス状に配置された数十〜数
百万個もの各画素のそれぞれに薄膜トランジスタを配置
し、各画素電極に出入りする電荷を薄膜トランジスタの
スイッチング機能により制御するものである。
【０００３】各画素電極と対向電極との間には液晶が挟
み込まれ、一種のコンデンサを形成している。従って、
薄膜トランジスタによりこのコンデンサへの電荷の出入
りを制御することで液晶の電気光学特性を変化させ、液
晶パネルを透過する光を制御して画像表示を行うことが
出来る。また、このような構成でなるコンデンサは電流
のリークにより次第にその保持電圧が減少するため、液
晶の電気光学特性が変化して画像表示のコントラストが
悪化するという問題を持つ。
み込まれ、一種のコンデンサを形成している。従って、
薄膜トランジスタによりこのコンデンサへの電荷の出入
りを制御することで液晶の電気光学特性を変化させ、液
晶パネルを透過する光を制御して画像表示を行うことが
出来る。また、このような構成でなるコンデンサは電流
のリークにより次第にその保持電圧が減少するため、液
晶の電気光学特性が変化して画像表示のコントラストが
悪化するという問題を持つ。
【０００４】そこで、液晶で構成されるコンデンサと直
列に補助容量と呼ばれる別のコンデンサを設置し、リー
ク等で損失した電荷を液晶で構成されるコンデンサに供
給する構成が一般的となっている。従来のアクティブマ
トリクス型液晶表示装置の回路図を図４に示す。アクテ
ィブマトリクス型表示回路は、大きく３つの部分に分け
られる。すなわち、ゲイト配線（スキャン配線、走査配
線）６４を駆動するためのゲイトドライバー回路６２、
データ配線（ソース配線、信号配線）６５を駆動するた
めのデータドライバー回路６１、画素の設けられたアク
ティブマトリクス回路６３である。このうち、データド
ライバー回路６１とゲイトドライバー回路６２は周辺回
路と総称される。
列に補助容量と呼ばれる別のコンデンサを設置し、リー
ク等で損失した電荷を液晶で構成されるコンデンサに供
給する構成が一般的となっている。従来のアクティブマ
トリクス型液晶表示装置の回路図を図４に示す。アクテ
ィブマトリクス型表示回路は、大きく３つの部分に分け
られる。すなわち、ゲイト配線（スキャン配線、走査配
線）６４を駆動するためのゲイトドライバー回路６２、
データ配線（ソース配線、信号配線）６５を駆動するた
めのデータドライバー回路６１、画素の設けられたアク
ティブマトリクス回路６３である。このうち、データド
ライバー回路６１とゲイトドライバー回路６２は周辺回
路と総称される。
【０００５】アクティブマトリクス回路６３は、多数の
ゲイト配線６４とデータ配線６５が互いに交差するよう
に設けられ、各々の交点には画素電極６７が設けられ
る。そして、画素電極に出入りする電荷を制御するため
のスイッチング素子（薄膜トランジスタ）６６が設けら
れる。また、上述のようにリーク電流により画素の電圧
の変動を抑制する目的で、補助容量６８が画素のコンデ
ンサーと並列に設けられる。（図４）
ゲイト配線６４とデータ配線６５が互いに交差するよう
に設けられ、各々の交点には画素電極６７が設けられ
る。そして、画素電極に出入りする電荷を制御するため
のスイッチング素子（薄膜トランジスタ）６６が設けら
れる。また、上述のようにリーク電流により画素の電圧
の変動を抑制する目的で、補助容量６８が画素のコンデ
ンサーと並列に設けられる。（図４）
【０００６】なお、１０５で示されるのは薄膜トランジ
スタの活性層を構成する半導体層であり、１０６はデー
タ線とのコンタクト部、１０７は画素電極とのコンタク
ト部である。補助容量の形成方法には様々なものが提案
されているが、もっとも代表的な構成は薄膜トランジス
タの活性層（半導体層）とゲイト配線の重なりを用いた
構造のものである。図３には、その断面の様子を作製工
程を説明することによって示す。基板４１上には真性の
活性層４２を形成し、これに選択的にＮ型もしくはＰ型
の不純物をドーピングして、導電性領域４４を形成す
る。さらに、活性層を覆ってゲイト絶縁膜４３を形成
し、ゲイト配線４５、４６を形成する。（図３（Ａ））
スタの活性層を構成する半導体層であり、１０６はデー
タ線とのコンタクト部、１０７は画素電極とのコンタク
ト部である。補助容量の形成方法には様々なものが提案
されているが、もっとも代表的な構成は薄膜トランジス
タの活性層（半導体層）とゲイト配線の重なりを用いた
構造のものである。図３には、その断面の様子を作製工
程を説明することによって示す。基板４１上には真性の
活性層４２を形成し、これに選択的にＮ型もしくはＰ型
の不純物をドーピングして、導電性領域４４を形成す
る。さらに、活性層を覆ってゲイト絶縁膜４３を形成
し、ゲイト配線４５、４６を形成する。（図３（Ａ））
【０００７】一般的に、ゲイト配線４５と４６は互いに
異なる行の配線を用いる。図の画素ではゲイト配線４５
が薄膜トランジスタのゲイト電極として機能し、ゲイト
配線４６は補助容量４９の電極として機能する。もし、
ゲイト配線４５と４６を同じ行の配線とすると、薄膜ト
ランジスタのドレインとゲイト電極との間の寄生容量が
著しく大きくなり、スイッチングに支障をきたすからで
ある。また、ゲイト配線４６は、図では補助容量を構成
する目的のものであるが、開口率を高めるためにそのた
めのみに別に配線を形成することは通常はおこなわれな
い。
異なる行の配線を用いる。図の画素ではゲイト配線４５
が薄膜トランジスタのゲイト電極として機能し、ゲイト
配線４６は補助容量４９の電極として機能する。もし、
ゲイト配線４５と４６を同じ行の配線とすると、薄膜ト
ランジスタのドレインとゲイト電極との間の寄生容量が
著しく大きくなり、スイッチングに支障をきたすからで
ある。また、ゲイト配線４６は、図では補助容量を構成
する目的のものであるが、開口率を高めるためにそのた
めのみに別に配線を形成することは通常はおこなわれな
い。
【０００８】次に、ゲイト電極をマスクに用いて自己整
合的に導電性領域４４と同じ導電型の不純物を注入し、
ソース４７、ドレイン４８を形成する。こうして、ゲイ
ト配線４６と導電性領域４４およびドレイン４８の間に
補助容量４９が形成される。（図３（Ｂ）） その後、パッシベーション膜として窒化珪素層５０とポ
リイミド等の平坦化に適した材料の層５１よりなる第１
の層間絶縁物を形成し、これをエッチングして、ソース
４７に達するコンタクトホールを形成し、データ配線５
２を設ける。（図３（Ｃ））
合的に導電性領域４４と同じ導電型の不純物を注入し、
ソース４７、ドレイン４８を形成する。こうして、ゲイ
ト配線４６と導電性領域４４およびドレイン４８の間に
補助容量４９が形成される。（図３（Ｂ）） その後、パッシベーション膜として窒化珪素層５０とポ
リイミド等の平坦化に適した材料の層５１よりなる第１
の層間絶縁物を形成し、これをエッチングして、ソース
４７に達するコンタクトホールを形成し、データ配線５
２を設ける。（図３（Ｃ））
【０００９】さて、薄膜トランジスタは光の照射により
導電性が変動するので、それを防止するために遮光性を
有する被膜（ブラックマトリクス）５４を薄膜トランジ
スタに重ねる。さらに、画素間の色、明るさが混合する
ことや、画素の境界部分での電界の乱れによる表示不良
を防止するために、画素間にも上記の遮光性の被膜を形
成する。このため、この遮光性被膜はマトリクス状の形
状を呈し、ブラックマトリクス（ＢＭ）と呼ばれる。Ｂ
Ｍ５４は、第２の層間絶縁物５３上に形成される。（図
３（Ｄ））
導電性が変動するので、それを防止するために遮光性を
有する被膜（ブラックマトリクス）５４を薄膜トランジ
スタに重ねる。さらに、画素間の色、明るさが混合する
ことや、画素の境界部分での電界の乱れによる表示不良
を防止するために、画素間にも上記の遮光性の被膜を形
成する。このため、この遮光性被膜はマトリクス状の形
状を呈し、ブラックマトリクス（ＢＭ）と呼ばれる。Ｂ
Ｍ５４は、第２の層間絶縁物５３上に形成される。（図
３（Ｄ））
【００１０】その後、第３の層間絶縁物５５を形成し、
これをエッチングして、ドレイン４８（もしくは導電性
領域４４）に達するコンタクトホールを形成し、さらに
透明導電性被膜によって画素電極５６を形成する。ＢＭ
が絶縁性の材料で形成されていれば第３の層間絶縁物５
５は不要である。（図３（Ｅ））
これをエッチングして、ドレイン４８（もしくは導電性
領域４４）に達するコンタクトホールを形成し、さらに
透明導電性被膜によって画素電極５６を形成する。ＢＭ
が絶縁性の材料で形成されていれば第３の層間絶縁物５
５は不要である。（図３（Ｅ））
【００１１】以上の工程のうち、主要な工程を羅列する
と以下のようになる。 Ａ 活性層４２の形成工程 Ｂ 導電性領域４４を形成するための選択的ドーピング
工程 Ｃ ゲイト絶縁膜４３の形成工程 Ｄ ゲイト配線４５、４６の形成工程 Ｅ ソース４７、ドレイン４８を形成するための自己整
合的ドーピング工程 Ｆ 第１の層間絶縁物５０、５１の形成工程 Ｇ コンタクトホールの形成工程 Ｈ データ配線５２の形成工程 Ｉ 第２の層間絶縁物５３の形成工程 Ｊ ブラックマトリクス５４の形成工程 Ｋ 第３の層間絶縁物５５の形成工程 Ｌ コンタクトホールの形成工程 Ｍ 画素電極５６の形成工程 うち、フォトリソグラフィー工程を伴うのは、工程Ａ、
Ｂ、Ｄ、Ｇ、Ｈ、Ｊ、ＬおよびＭの８工程である。
と以下のようになる。 Ａ 活性層４２の形成工程 Ｂ 導電性領域４４を形成するための選択的ドーピング
工程 Ｃ ゲイト絶縁膜４３の形成工程 Ｄ ゲイト配線４５、４６の形成工程 Ｅ ソース４７、ドレイン４８を形成するための自己整
合的ドーピング工程 Ｆ 第１の層間絶縁物５０、５１の形成工程 Ｇ コンタクトホールの形成工程 Ｈ データ配線５２の形成工程 Ｉ 第２の層間絶縁物５３の形成工程 Ｊ ブラックマトリクス５４の形成工程 Ｋ 第３の層間絶縁物５５の形成工程 Ｌ コンタクトホールの形成工程 Ｍ 画素電極５６の形成工程 うち、フォトリソグラフィー工程を伴うのは、工程Ａ、
Ｂ、Ｄ、Ｇ、Ｈ、Ｊ、ＬおよびＭの８工程である。
【００１２】
【発明が解決しようとする課題】上記の構造のアクティ
ブマトリクス回路では、耐圧の高いゲイト絶縁膜を補助
容量の絶縁体（誘電体）として用いることができるの
で、大きな容量が得られるという特徴を有している。し
かしながら、以下のような欠点も有する。 （１）ドーピングの工程が２回必要であり、導電性領域
４４を形成するためにはドーピング領域を画定するため
のフォトリソグラフィー工程が必要である。 （２）ゲイト配線４６が補助容量の電極を兼ねているた
め、該配線の寄生容量が多大となり、動作速度、信号形
状を鈍化させる。
ブマトリクス回路では、耐圧の高いゲイト絶縁膜を補助
容量の絶縁体（誘電体）として用いることができるの
で、大きな容量が得られるという特徴を有している。し
かしながら、以下のような欠点も有する。 （１）ドーピングの工程が２回必要であり、導電性領域
４４を形成するためにはドーピング領域を画定するため
のフォトリソグラフィー工程が必要である。 （２）ゲイト配線４６が補助容量の電極を兼ねているた
め、該配線の寄生容量が多大となり、動作速度、信号形
状を鈍化させる。
【００１３】上記（１）に関しては、上記工程Ｂの段階
で、ソース、ドレインのドーピングもおこなってしまえ
ば、ドーピング工程を１回とすることができる。しか
し、その場合には、自己整合型のトランジスタとはなら
ず、寄生容量が大きく、かつ、トランジスタごとにばら
つく可能性がある。また、その場合にも、ドーピングの
際のフォトリソグラフィー工程は必要である。
で、ソース、ドレインのドーピングもおこなってしまえ
ば、ドーピング工程を１回とすることができる。しか
し、その場合には、自己整合型のトランジスタとはなら
ず、寄生容量が大きく、かつ、トランジスタごとにばら
つく可能性がある。また、その場合にも、ドーピングの
際のフォトリソグラフィー工程は必要である。
【００１４】この改良型の工程は、以下のようになる。 Ａ 活性層４２の形成工程 Ｂ’導電性領域４４、ソース４７、ドレイン４８を形成
するための選択的ドーピング工程 Ｃ ゲイト絶縁膜４３の形成工程 Ｄ ゲイト配線４５、４６の形成工程（Ｅに相当する工
程はない） Ｆ 第１の層間絶縁物５０、５１の形成工程 Ｇ コンタクトホールの形成工程 Ｈ データ配線５２の形成工程 Ｉ 第２の層間絶縁物５３の形成工程 Ｊ ブラックマトリクス５４の形成工程 Ｋ 第３の層間絶縁物５５の形成工程 Ｌ コンタクトホールの形成工程 Ｍ 画素電極５６の形成工程
するための選択的ドーピング工程 Ｃ ゲイト絶縁膜４３の形成工程 Ｄ ゲイト配線４５、４６の形成工程（Ｅに相当する工
程はない） Ｆ 第１の層間絶縁物５０、５１の形成工程 Ｇ コンタクトホールの形成工程 Ｈ データ配線５２の形成工程 Ｉ 第２の層間絶縁物５３の形成工程 Ｊ ブラックマトリクス５４の形成工程 Ｋ 第３の層間絶縁物５５の形成工程 Ｌ コンタクトホールの形成工程 Ｍ 画素電極５６の形成工程
【００１５】また、フォトリソグラフィー工程を伴うの
は、工程Ａ、Ｂ、Ｄ、Ｇ、Ｈ、Ｊ、ＬおよびＭの８工程
である。上記（２）に関しては、ゲイト配線と補助容量
の配線を別々に設ける方法があるが、上述の通り、配線
の占める面積が、その分だけ多くなるので、開口率が低
下する。本発明は上記の問題（１）および（２）を改善
せんとしてなされたものである。
は、工程Ａ、Ｂ、Ｄ、Ｇ、Ｈ、Ｊ、ＬおよびＭの８工程
である。上記（２）に関しては、ゲイト配線と補助容量
の配線を別々に設ける方法があるが、上述の通り、配線
の占める面積が、その分だけ多くなるので、開口率が低
下する。本発明は上記の問題（１）および（２）を改善
せんとしてなされたものである。
【００１６】
【課題を解決するための手段】本明細書で開示する発明
は、補助容量として、ブラックマトリクスとＮ型もしく
ばＰ型の活性層との間で容量を形成し、その誘電体とし
て、第１の層間絶縁物のパッシベーション膜として使用
される窒化珪素層（図３の窒化珪素層５０に相当）を用
いることを特徴とする。
は、補助容量として、ブラックマトリクスとＮ型もしく
ばＰ型の活性層との間で容量を形成し、その誘電体とし
て、第１の層間絶縁物のパッシベーション膜として使用
される窒化珪素層（図３の窒化珪素層５０に相当）を用
いることを特徴とする。
【００１７】本発明のアクティブマトリクス型表示回路
は、 トップゲイト型の薄膜トランジスタ、 Ｎ型もしくはＰ型の活性層、 ブラックマトリクスとして機能し、一定の電位に保持
された導電性被膜、 ゲイト配線およびデータ配線、 ゲイト配線とデータ配線の間にあり、窒化珪素層とポ
リイミド層を有する第１の層間絶縁物（窒化珪素層はポ
リイミド層の下にある）、 データ配線と導電性被膜の間にある第２の層間絶縁物
とを有する。
は、 トップゲイト型の薄膜トランジスタ、 Ｎ型もしくはＰ型の活性層、 ブラックマトリクスとして機能し、一定の電位に保持
された導電性被膜、 ゲイト配線およびデータ配線、 ゲイト配線とデータ配線の間にあり、窒化珪素層とポ
リイミド層を有する第１の層間絶縁物（窒化珪素層はポ
リイミド層の下にある）、 データ配線と導電性被膜の間にある第２の層間絶縁物
とを有する。
【００１８】本発明の第１は、上記の構造において、第
１の層間絶縁物のポリイミド層および前記第２の層間絶
縁物がエッチングされた部分に、活性層と導電性被膜を
両電極とし、少なくとも第１の層間絶縁物の窒化珪素層
を誘電体とする補助容量が形成されていることを特徴と
する。
１の層間絶縁物のポリイミド層および前記第２の層間絶
縁物がエッチングされた部分に、活性層と導電性被膜を
両電極とし、少なくとも第１の層間絶縁物の窒化珪素層
を誘電体とする補助容量が形成されていることを特徴と
する。
【００１９】本発明の第２は、上記の構造において、前
記第１の層間絶縁物において、導電性被膜は、活性層と
重なる部分において、第１の層間絶縁物の窒化珪素層と
接する部分を有することを特徴とする。上記本発明の第
１もしくは第２において、補助容量の電極として機能す
る活性層が、薄膜トランジスタのソースもしくはドレイ
ンと連続している構造とすれば、回路構造が簡単で、専
有面積も減らすことができる。
記第１の層間絶縁物において、導電性被膜は、活性層と
重なる部分において、第１の層間絶縁物の窒化珪素層と
接する部分を有することを特徴とする。上記本発明の第
１もしくは第２において、補助容量の電極として機能す
る活性層が、薄膜トランジスタのソースもしくはドレイ
ンと連続している構造とすれば、回路構造が簡単で、専
有面積も減らすことができる。
【００２０】また、補助容量の誘電体としては、ゲイト
絶縁膜と窒化珪素層の多層構造とすることも、窒化珪素
層のみとすることも可能である。前者の場合には、ゲイ
ト絶縁膜の耐圧性を活用することにより、ショートの確
率が低下する。後者の場合には誘電体が薄くなり、か
つ、誘電率の大きい窒化珪素を用いることにより、より
大きな容量が得られる。本発明の第１もしくは第２にお
いては、窒化珪素層の厚さは１０００Å以下、好ましく
は５００Å以下とするとよい。
絶縁膜と窒化珪素層の多層構造とすることも、窒化珪素
層のみとすることも可能である。前者の場合には、ゲイ
ト絶縁膜の耐圧性を活用することにより、ショートの確
率が低下する。後者の場合には誘電体が薄くなり、か
つ、誘電率の大きい窒化珪素を用いることにより、より
大きな容量が得られる。本発明の第１もしくは第２にお
いては、窒化珪素層の厚さは１０００Å以下、好ましく
は５００Å以下とするとよい。
【００２１】上記発明の構成を得るための主要な工程を
羅列すると以下のようになる。 ａ 活性層の形成工程 （Ｂに相当する工程はない） ｃ ゲイト絶縁膜の形成工程 ｄ ゲイト配線の形成工程 ｅ ソース、ドレイン（導電性領域）を形成するための
自己整合的ドーピング工程 ｆ 第１の層間絶縁物（窒化珪素層を含む）の形成工程 ｇ コンタクトホールの形成工程 ｈ データ配線の形成工程 ｉ 第２の層間絶縁物の形成工程 ｘ 補助容量用の孔のエッチング工程 ｊ ブラックマトリクスの形成工程 ｋ 第３の層間絶縁物の形成工程 ｌ コンタクトホールの形成工程 ｍ 画素電極の形成工程
羅列すると以下のようになる。 ａ 活性層の形成工程 （Ｂに相当する工程はない） ｃ ゲイト絶縁膜の形成工程 ｄ ゲイト配線の形成工程 ｅ ソース、ドレイン（導電性領域）を形成するための
自己整合的ドーピング工程 ｆ 第１の層間絶縁物（窒化珪素層を含む）の形成工程 ｇ コンタクトホールの形成工程 ｈ データ配線の形成工程 ｉ 第２の層間絶縁物の形成工程 ｘ 補助容量用の孔のエッチング工程 ｊ ブラックマトリクスの形成工程 ｋ 第３の層間絶縁物の形成工程 ｌ コンタクトホールの形成工程 ｍ 画素電極の形成工程
【００２２】うち、フォトリソグラフィー工程を伴うの
は、工程ａ、ｄ、ｇ、ｈ、ｘ、ｊ、ｌおよびｍの８工程
である。全工程数では、従来例の１３工程、その改良版
の１２工程に対して、１３工程である。したがって、従
来例の改良版に比較して劣っているように見えるが、薄
膜トランジスタが自己整合的に形成されるという面で、
優れているので工程数が１つ増加したとしても、本発明
の優位性は変わらない。また、フォトリソグラフィー工
程の数に関しては、従来例、その改良型、本発明とも同
じであり、薄膜トランジスタが自己整合型であることか
ら、本発明は従来例と同等であり、ドーピング工程が１
回である点で、従来例に優ると結論できる。
は、工程ａ、ｄ、ｇ、ｈ、ｘ、ｊ、ｌおよびｍの８工程
である。全工程数では、従来例の１３工程、その改良版
の１２工程に対して、１３工程である。したがって、従
来例の改良版に比較して劣っているように見えるが、薄
膜トランジスタが自己整合的に形成されるという面で、
優れているので工程数が１つ増加したとしても、本発明
の優位性は変わらない。また、フォトリソグラフィー工
程の数に関しては、従来例、その改良型、本発明とも同
じであり、薄膜トランジスタが自己整合型であることか
ら、本発明は従来例と同等であり、ドーピング工程が１
回である点で、従来例に優ると結論できる。
【００２３】本発明では、ドーピング回数が１回とでき
ることによる量産面での優位性があることは上記に示し
た通りである。加えて、本発明では、ゲイト配線が補助
容量の電極とならないので、ゲイト信号の鈍化等の問題
も生じない。しかし、このことは、本発明と従来例の構
造とを組み合わせることを否定するものではない。組み
合わせて、より大きな容量を得ることは有益である。ま
た、上記工程に加えて、さらなる工程を付加して、より
回路の高度化を図ることは本発明の主旨に反するもので
はない。例えば、より高度な構造の薄膜トランジスタを
作製するために工程数が増加しても構わない。配線構造
も同様である。
ることによる量産面での優位性があることは上記に示し
た通りである。加えて、本発明では、ゲイト配線が補助
容量の電極とならないので、ゲイト信号の鈍化等の問題
も生じない。しかし、このことは、本発明と従来例の構
造とを組み合わせることを否定するものではない。組み
合わせて、より大きな容量を得ることは有益である。ま
た、上記工程に加えて、さらなる工程を付加して、より
回路の高度化を図ることは本発明の主旨に反するもので
はない。例えば、より高度な構造の薄膜トランジスタを
作製するために工程数が増加しても構わない。配線構造
も同様である。
【００２４】
【実施例】 〔実施例１〕本実施例の作製工程を図１に示す。まず、
下地膜として酸化珪素膜を３０００Åの厚さにスパッタ
法またはプラズマＣＶＤ法で成膜されたガラス基板１上
に次に非晶質珪素膜を５００Åの厚さにプラズマＣＶＤ
法または減圧熱ＣＶＤ法で成膜する。そして加熱または
レーザー光の照射によって、結晶性珪素膜を得る。これ
をエッチングすることにより、薄膜トランジスタの活性
層２を得る。
下地膜として酸化珪素膜を３０００Åの厚さにスパッタ
法またはプラズマＣＶＤ法で成膜されたガラス基板１上
に次に非晶質珪素膜を５００Åの厚さにプラズマＣＶＤ
法または減圧熱ＣＶＤ法で成膜する。そして加熱または
レーザー光の照射によって、結晶性珪素膜を得る。これ
をエッチングすることにより、薄膜トランジスタの活性
層２を得る。
【００２５】次にゲイト絶縁膜として酸化珪素膜３をプ
ラズマＣＶＤ法または減圧熱ＣＶＤ法またはスパッタ法
により、１０００Åの厚さに成膜する。そして、燐を有
する多結晶珪素膜を減圧ＣＶＤ法で５０００Åの厚さに
成膜し、これをエッチングすることにより、ゲイト配線
４を得る。（図１（Ａ））
ラズマＣＶＤ法または減圧熱ＣＶＤ法またはスパッタ法
により、１０００Åの厚さに成膜する。そして、燐を有
する多結晶珪素膜を減圧ＣＶＤ法で５０００Åの厚さに
成膜し、これをエッチングすることにより、ゲイト配線
４を得る。（図１（Ａ））
【００２６】次に，Ｎ型を付与する不純物であるリンの
イオンを５×１０14〜５×１０15原子／ｃｍ3 のドーズ
量で注入することにより、ソース５とドレイン６とを形
成する。いずれもＮ型となる。不純物イオンの注入後、
加熱処理またはレーザー光の照射、または強光の照射を
行うことにより、不純物イオンの注入が行われた領域の
活性化を行う。（図１（Ｂ））
イオンを５×１０14〜５×１０15原子／ｃｍ3 のドーズ
量で注入することにより、ソース５とドレイン６とを形
成する。いずれもＮ型となる。不純物イオンの注入後、
加熱処理またはレーザー光の照射、または強光の照射を
行うことにより、不純物イオンの注入が行われた領域の
活性化を行う。（図１（Ｂ））
【００２７】次に窒化珪素膜７をシランとアンモニア、
またはシランとＮ2 Ｏ、またはシランとアンモニアとＮ
2 Ｏを用いたプラズマＣＶＤ法により形成する。この窒
化珪素膜７は２５０〜１０００Å、ここでは５００Åの
厚さに成膜する。この窒化珪素膜の成膜方法は、ジクロ
ールシランとアンモニアを用いる方法でもよい。また減
圧熱ＣＶＤ法や光ＣＶＤ法を用いるのでもよい。
またはシランとＮ2 Ｏ、またはシランとアンモニアとＮ
2 Ｏを用いたプラズマＣＶＤ法により形成する。この窒
化珪素膜７は２５０〜１０００Å、ここでは５００Åの
厚さに成膜する。この窒化珪素膜の成膜方法は、ジクロ
ールシランとアンモニアを用いる方法でもよい。また減
圧熱ＣＶＤ法や光ＣＶＤ法を用いるのでもよい。
【００２８】窒化珪素膜の形成後、３５０℃の温度で２
時間の加熱処理を施すことにより、先の不純物イオン注
入で損傷した酸化珪素膜３とソース５とドレイン６の表
面のアニールを行う。この工程では、窒化珪素膜７から
水素が拡散することにより、酸化珪素膜３とソース５と
ドレイン領域６の表面に存在している欠陥が除去され
る。さらに、ゲイト配線４の下のチャネル形成領域にも
水素が拡散し、欠陥が除去される。
時間の加熱処理を施すことにより、先の不純物イオン注
入で損傷した酸化珪素膜３とソース５とドレイン６の表
面のアニールを行う。この工程では、窒化珪素膜７から
水素が拡散することにより、酸化珪素膜３とソース５と
ドレイン領域６の表面に存在している欠陥が除去され
る。さらに、ゲイト配線４の下のチャネル形成領域にも
水素が拡散し、欠陥が除去される。
【００２９】続いて、スピンコーティング法によって、
ポリイミド層８を少なくとも８０００Å以上、好ましく
は１．５μｍの厚さに成膜する。ポリイミド層の表面は
平坦に形成される。かくして、窒化珪素層７とポリイミ
ド層８よりなる層間絶縁物を形成する。その後、ポリイ
ミド層８、窒化珪素層７、酸化珪素膜３をエッチングし
て、ソース５に達するコンタクトホールを形成する。さ
らに、スパッタリング法により厚さ６０００Åのアルミ
ニウム膜を形成し、これをエッチングして、データ配線
９を形成する。データ配線９はソース５とコンタクトす
る。（図１（Ｃ））
ポリイミド層８を少なくとも８０００Å以上、好ましく
は１．５μｍの厚さに成膜する。ポリイミド層の表面は
平坦に形成される。かくして、窒化珪素層７とポリイミ
ド層８よりなる層間絶縁物を形成する。その後、ポリイ
ミド層８、窒化珪素層７、酸化珪素膜３をエッチングし
て、ソース５に達するコンタクトホールを形成する。さ
らに、スパッタリング法により厚さ６０００Åのアルミ
ニウム膜を形成し、これをエッチングして、データ配線
９を形成する。データ配線９はソース５とコンタクトす
る。（図１（Ｃ））
【００３０】ここまでの工程で得られた回路を上から見
た様子を図５（Ａ）に示す。番号は図１のものに対応す
る。（図５（Ａ）） 次に、厚さ８０００Åの第２の層間絶縁物としてポリイ
ミド層１０を形成する。そして、ポリイミド層８および
１０をエッチングして、補助容量用の孔を形成する。さ
らに、厚さ１０００Åのチタン膜をスパッタリング法で
成膜する。勿論、クロム膜やアルミニウム膜等の金属膜
を用いてもよい。そして、これをエッチングし、ブラッ
クマトリクス１１を形成する。ブラックマトリクス１１
は先に形成した補助容量用の孔を覆うように形成する。
（図１（Ｄ））
た様子を図５（Ａ）に示す。番号は図１のものに対応す
る。（図５（Ａ）） 次に、厚さ８０００Åの第２の層間絶縁物としてポリイ
ミド層１０を形成する。そして、ポリイミド層８および
１０をエッチングして、補助容量用の孔を形成する。さ
らに、厚さ１０００Åのチタン膜をスパッタリング法で
成膜する。勿論、クロム膜やアルミニウム膜等の金属膜
を用いてもよい。そして、これをエッチングし、ブラッ
クマトリクス１１を形成する。ブラックマトリクス１１
は先に形成した補助容量用の孔を覆うように形成する。
（図１（Ｄ））
【００３１】ここまでの工程で得られる補助容量用の孔
１４とブラックマトリクス１１を上から見た様子を図５
（Ｂ）に示す。番号は図１のものに対応する。補助容量
用の孔１４とブラックマトリクス１１の重なった部分に
補助容量が形成される。（図５（Ｂ）） さらに、第３の層間絶縁物として、厚さ５０００のポリ
イミド膜１２を成膜し、ポリイミド膜８、１０および１
２と窒化珪素層７、酸化珪素膜３をエッチングして、ド
レイン６に達するコンタクトホールを形成する。さら
に、スパッタリング法により厚さ１０００ÅのＩＴＯ
（インディウム錫酸化物）膜を形成し、これをエッチン
グして、画素電極１３を形成する。（図１（Ｅ））
１４とブラックマトリクス１１を上から見た様子を図５
（Ｂ）に示す。番号は図１のものに対応する。補助容量
用の孔１４とブラックマトリクス１１の重なった部分に
補助容量が形成される。（図５（Ｂ）） さらに、第３の層間絶縁物として、厚さ５０００のポリ
イミド膜１２を成膜し、ポリイミド膜８、１０および１
２と窒化珪素層７、酸化珪素膜３をエッチングして、ド
レイン６に達するコンタクトホールを形成する。さら
に、スパッタリング法により厚さ１０００ÅのＩＴＯ
（インディウム錫酸化物）膜を形成し、これをエッチン
グして、画素電極１３を形成する。（図１（Ｅ））
【００３２】かくして、アクティブマトリクス回路が完
成する。本実施例のように、ポリイミド膜により絶縁層
を形成すると平坦化が容易であり、効果が大きい。本実
施例では、補助容量はブラックマトリクス１１とドレイ
ン６の重なる部分１４に得られ、誘電体はゲイト絶縁膜
として用いられる酸化珪素膜３と窒化珪素層７の多層膜
である。もちろん、酸化珪素膜３は、その後、ドーピン
グ工程で相当のダメージを受けているので、ゲイト絶縁
膜として用いられるだけの耐性はないが、絶縁性は十分
である。
成する。本実施例のように、ポリイミド膜により絶縁層
を形成すると平坦化が容易であり、効果が大きい。本実
施例では、補助容量はブラックマトリクス１１とドレイ
ン６の重なる部分１４に得られ、誘電体はゲイト絶縁膜
として用いられる酸化珪素膜３と窒化珪素層７の多層膜
である。もちろん、酸化珪素膜３は、その後、ドーピン
グ工程で相当のダメージを受けているので、ゲイト絶縁
膜として用いられるだけの耐性はないが、絶縁性は十分
である。
【００３３】〔実施例２〕本実施例の作製工程を図２に
示す。まず、下地膜のコーティングされた石英基板２１
上に厚さ１０００Åの結晶性珪素膜の活性層２２を形成
する。そして、これを熱酸化することにより、その表面
に厚さ１０００Åの酸化珪素膜２３を得る。酸化珪素膜
２３はゲイト絶縁膜として機能する。さらに、燐を有す
る多結晶珪素膜を減圧ＣＶＤ法で５０００Åの厚さに成
膜し、これをエッチングすることにより、ゲイト配線２
４を得る。（図２（Ａ））
示す。まず、下地膜のコーティングされた石英基板２１
上に厚さ１０００Åの結晶性珪素膜の活性層２２を形成
する。そして、これを熱酸化することにより、その表面
に厚さ１０００Åの酸化珪素膜２３を得る。酸化珪素膜
２３はゲイト絶縁膜として機能する。さらに、燐を有す
る多結晶珪素膜を減圧ＣＶＤ法で５０００Åの厚さに成
膜し、これをエッチングすることにより、ゲイト配線２
４を得る。（図２（Ａ））
【００３４】次に、Ｎ型を付与する不純物であるリンの
イオンを５×１０12〜５×１０13原子／ｃｍ3 のドーズ
量で注入することにより、低濃度不純物領域２８を得
る。さらに、異方性エッチング技術を利用した公知の側
壁形成技術を用いて、ゲイト配線２４の側面に絶縁物の
側壁２５を得る。その際には、酸化珪素膜２３は、ゲイ
ト配線２４と側壁２６以外の部分はエッチングされ、ゲ
イト絶縁膜２６のみが残存する。
イオンを５×１０12〜５×１０13原子／ｃｍ3 のドーズ
量で注入することにより、低濃度不純物領域２８を得
る。さらに、異方性エッチング技術を利用した公知の側
壁形成技術を用いて、ゲイト配線２４の側面に絶縁物の
側壁２５を得る。その際には、酸化珪素膜２３は、ゲイ
ト配線２４と側壁２６以外の部分はエッチングされ、ゲ
イト絶縁膜２６のみが残存する。
【００３５】そして、この状態でリンのイオンを５×１
０14〜５×１０15原子／ｃｍ3 のドーズ量で注入するこ
とにより、ソース２９とドレイン２７とを形成する。不
純物イオンの注入後、加熱処理を行うことにより、不純
物イオンの注入が行われた領域の活性化を行う。以上の
ドーピング工程の詳細については、例えば、特開平８−
１８０５５に開示されている。（図２（Ｂ））
０14〜５×１０15原子／ｃｍ3 のドーズ量で注入するこ
とにより、ソース２９とドレイン２７とを形成する。不
純物イオンの注入後、加熱処理を行うことにより、不純
物イオンの注入が行われた領域の活性化を行う。以上の
ドーピング工程の詳細については、例えば、特開平８−
１８０５５に開示されている。（図２（Ｂ））
【００３６】次に窒化珪素層３０およびポリイミド層３
１を実施例１と同じ条件で形成する。実施例１と異な
り、本実施例では窒化珪素層３０はソース２９、ドレイ
ン２７と直接、接する。次に、ポリイミド層３０と窒化
珪素層３１をエッチングして、ソース２９に達するコン
タクトホールを形成する。さらに、スパッタリング法に
より厚さ６０００Åのアルミニウム膜を形成し、これを
エッチングして、データ配線３２を形成する。データ配
線３２はソース２９とコンタクトする。ここまでの工程
で得られた回路を上から見た様子は図５（Ａ）に示すも
のと同等である。（図２（Ｃ））
１を実施例１と同じ条件で形成する。実施例１と異な
り、本実施例では窒化珪素層３０はソース２９、ドレイ
ン２７と直接、接する。次に、ポリイミド層３０と窒化
珪素層３１をエッチングして、ソース２９に達するコン
タクトホールを形成する。さらに、スパッタリング法に
より厚さ６０００Åのアルミニウム膜を形成し、これを
エッチングして、データ配線３２を形成する。データ配
線３２はソース２９とコンタクトする。ここまでの工程
で得られた回路を上から見た様子は図５（Ａ）に示すも
のと同等である。（図２（Ｃ））
【００３７】次に、厚さ８０００Åの第２の層間絶縁物
としてポリイミド層３３を形成する。そして、ポリイミ
ド層３１および３３をエッチングして、補助容量用の孔
を形成する。さらに、厚さ１０００Åのチタン膜をスパ
ッタリング法で成膜し、これをエッチングし、ブラック
マトリクス３４を形成する。ここまでの工程で得られた
回路を上から見た様子は図５（Ａ）に示すものと同等で
ある。（図２（Ｄ））
としてポリイミド層３３を形成する。そして、ポリイミ
ド層３１および３３をエッチングして、補助容量用の孔
を形成する。さらに、厚さ１０００Åのチタン膜をスパ
ッタリング法で成膜し、これをエッチングし、ブラック
マトリクス３４を形成する。ここまでの工程で得られた
回路を上から見た様子は図５（Ａ）に示すものと同等で
ある。（図２（Ｄ））
【００３８】さらに、第３の層間絶縁物として、厚さ５
０００のポリイミド膜３５を成膜し、ポリイミド膜３
１、３３および３５と窒化珪素層３０をエッチングし
て、ドレイン２７に達するコンタクトホールを形成す
る。さらに、スパッタリング法により厚さ１０００Åの
ＩＴＯ（インディウム錫酸化物）膜を形成し、これをエ
ッチングして、画素電極３６を形成する。（図１
（Ｅ））
０００のポリイミド膜３５を成膜し、ポリイミド膜３
１、３３および３５と窒化珪素層３０をエッチングし
て、ドレイン２７に達するコンタクトホールを形成す
る。さらに、スパッタリング法により厚さ１０００Åの
ＩＴＯ（インディウム錫酸化物）膜を形成し、これをエ
ッチングして、画素電極３６を形成する。（図１
（Ｅ））
【００３９】かくして、アクティブマトリクス回路が完
成する。本実施例では、補助容量はブラックマトリクス
３４とドレイン２７の重なる部分３７に得られ、窒化珪
素層３０である。窒化珪素は誘電率が高いので、少ない
面積で大きな容量が得られる。
成する。本実施例では、補助容量はブラックマトリクス
３４とドレイン２７の重なる部分３７に得られ、窒化珪
素層３０である。窒化珪素は誘電率が高いので、少ない
面積で大きな容量が得られる。
【００４０】
【発明の効果】Ｎ型またはＰ型の活性層とブラックマト
リクスとして用いられる導電性被膜とを電極とし、パッ
シベーション膜として形成される窒化珪素層を誘電体と
して補助容量を形成することにより、従来の問題点が解
決されることが明らかになった。このように本発明は産
業上、有益である。
リクスとして用いられる導電性被膜とを電極とし、パッ
シベーション膜として形成される窒化珪素層を誘電体と
して補助容量を形成することにより、従来の問題点が解
決されることが明らかになった。このように本発明は産
業上、有益である。
【図１】 実施例１のアクティブマトリクス回路の作製
工程断面図を示す。
工程断面図を示す。
【図２】 実施例２のアクティブマトリクス回路の作製
工程断面図を示す。
工程断面図を示す。
【図３】 従来のアクティブマトリクス回路の作製工程
断面図を示す。
断面図を示す。
【図４】 一般的なアクティブマトリクス回路の回路図
を示す。
を示す。
【図５】 実施例１のアクティブマトリクス回路の作製
工程上面図を示す。
工程上面図を示す。
１ ガラス基板 ２ 活性層 ３ 酸化珪素膜（ゲイト絶縁膜） ４ ゲイト配線 ５ ソース ６ ドレイン ７ 窒化珪素層 ８、１０、１２ ポリイミド層 ９ データ配線 １１ ブラックマトリクス １３ 画素電極 １４ 補助容量
Claims (6)
- 【請求項１】 トップゲイト型の薄膜トランジスタと、 Ｎ型もしくはＰ型の活性層と、 ブラックマトリクスとして機能し、一定の電位に保持さ
れた導電性被膜と、 ゲイト配線およびデータ配線と、 前記ゲイト配線と前記データ配線の間にあり、窒化珪素
層とポリイミド層を有する第１の層間絶縁物と、 前記データ配線と前記導電性被膜の間にある第２の層間
絶縁物と、を有するアクティブマトリクス型表示回路に
おいて、 前記第１の層間絶縁物において、窒化珪素層は、ポリイ
ミド層の下にあり、 前記第１の層間絶縁物のポリイミド層および前記第２の
層間絶縁物がエッチングされた部分に、前記活性層と前
記導電性被膜を両電極とし、少なくとも前記第１の層間
絶縁物の窒化珪素層を誘電体とする補助容量が形成され
ているアクティブマトリクス型表示回路。 - 【請求項２】 トップゲイト型の薄膜トランジスタと、 Ｎ型もしくはＰ型の活性層と、 ブラックマトリクスとして機能し、一定の電位に保持さ
れた導電性被膜と、 ゲイト配線およびデータ配線と、 前記ゲイト配線と前記データ配線の間にあり、窒化珪素
層とポリイミド層を有する第１の層間絶縁物と、 前記データ配線と前記導電性被膜の間にある第２の層間
絶縁物と、を有するアクティブマトリクス型表示回路に
おいて、 前記第１の層間絶縁物において、窒化珪素層は、ポリイ
ミド層の下にあり、 前記導電性被膜は、前記活性層と重なる部分において、
前記第１の層間絶縁物の窒化珪素層と接する部分を有す
ることを特徴とするアクティブマトリクス型表示回路。 - 【請求項３】 請求項１もしくは請求項２において、前
記活性層は、前記薄膜トランジスタのソースもしくはド
レインと連続していることを特徴とするアクティブマト
リクス型表示回路。 - 【請求項４】 請求項１において、前記補助容量は、誘
電体として、前記第１の層間絶縁物の窒化珪素層のみか
らなることを特徴とするアクティブマトリクス型表示回
路。 - 【請求項５】 請求項１もしくは請求項２において、前
記窒化珪素層の厚さは１０００Å以下であることを特徴
とするアクティブマトリクス型表示回路。 - 【請求項６】 Ｎ型もしくはＰ型の活性層とゲイト配線
と、窒化珪素層およびポリイミド層を有する第１の層間
絶縁物を形成する第１の工程と、 前記第１の層間絶縁物をエッチングして、前記活性層に
到達するコンタクトホールを形成する第２の工程と、 前記活性層とコンタクトするデータ配線を形成する第３
の工程と、 第２の層間絶縁物を形成する第４の工程と、 前記第２の層間絶縁物と、前記第１の層間絶縁物の一部
をエッチングして、窒化珪素層の露出した容量用孔を形
成する第５の工程と、 前記第５の工程によって露出した窒化珪素層に接し、ブ
ラックマトリクスとして機能する導電性被膜を形成する
第６の工程と、を有し、 前記第５の工程によって得られる容量用孔は前記活性層
と重なることを特徴とするアクティブマトリクス型表示
回路の作製方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30868496A JP3602279B2 (ja) | 1996-11-04 | 1996-11-04 | アクティブマトリクス型表示回路およびその作製方法 |
| US08/962,047 US6262438B1 (en) | 1996-11-04 | 1997-10-31 | Active matrix type display circuit and method of manufacturing the same |
| US09/906,883 US6660549B2 (en) | 1996-11-04 | 2001-07-16 | Method of manufacturing an active matrix type display circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30868496A JP3602279B2 (ja) | 1996-11-04 | 1996-11-04 | アクティブマトリクス型表示回路およびその作製方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPH10133233A true JPH10133233A (ja) | 1998-05-22 |
| JP3602279B2 JP3602279B2 (ja) | 2004-12-15 |
| JPH10133233A5 JPH10133233A5 (ja) | 2004-12-24 |
Family
ID=17984048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30868496A Expired - Fee Related JP3602279B2 (ja) | 1996-11-04 | 1996-11-04 | アクティブマトリクス型表示回路およびその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3602279B2 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3602279B2 (ja) | 2004-12-15 |
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|---|---|---|---|
| A521 | Written amendment |
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| A977 | Report on retrieval |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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