JPH1097768A

JPH1097768A - Ｐｌｌ回路

Info

Publication number: JPH1097768A
Application number: JP8267715A
Authority: JP
Inventors: Tetsuji Kawashima; 哲司川嶌
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-09-19
Filing date: 1996-09-19
Publication date: 1998-04-14

Abstract

(57)【要約】【課題】クロックの周波数が高くなった時でも位相比
較器から出力される位相誤差情報に位相偏差が生じない
ようにすること。【解決手段】位相比較器２から出力される位相誤差情
報ＰＤＯを、第１値（Ｈ）、第２値（Ｌ）、第３値（Ｈ
ｉ−Ｚ）による３値信号とし、第１値及び第３値の信号
を出力する場合には、第１値と第３値の信号を連続して
出力されるようにする。これにより、クロックの周波数
が高い場合でも出力される位相誤差情報ＰＤＯの波形な
まりよって発生する位相偏差を防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各種記録媒体から
読み出される読出データに同期させたクロックを生成す
るのに好適なＰＬＬ回路に関するものである。

【０００２】

【従来の技術】光学ディスク記録媒体としてＣＤ（コン
パクトディスク）が広く普及しており、音楽用途をはじ
めとしてＣＤ方式のディスクは各種分野で使用されてい
る。また、マルチメディア用途に好適な光学ディスク記
録媒体としてＤＶＤ（DigitalVersatile Disc／Digital
Video Disc）と呼ばれるディスクも開発されている。
このＤＶＤはビデオデータ、オーディオデータ、コンピ
ュータデータなどの広い分野で適応することが提唱され
ている。そしてＤＶＤはＣＤと同サイズのディスク（直
径１２ｃｍ）でありながら、記録トラックの小ピッチ化
やデータ圧縮技術等により記録容量も著しく増大されて
いる。

【０００３】ＣＤやＤＶＤなどの記録媒体に対する再生
ドライブ装置では、ディスクから読み出され２値化され
た信号（例えばＣＤにおけるＥＦＭ信号）から再生信号
に同期した再生クロックを生成するためにＰＬＬ（Phas
e Locked Loop ）回路が設けられている。

【０００４】このようなＰＬＬ回路は、位相比較器、ロ
ーパスフィルタ（以下、「ＬＰＦ」という）、電圧制御
発振器（以下、「ＶＣＯ」という）などによって構成さ
れており、位相比較器ではディスクから読み出され２値
化された信号とＶＣＯからフィードバックされる再生ク
ロックとの位相比較を行って位相誤差情報を出力する。
この位相誤差情報はＬＰＦを通過することにより差信号
電圧として出力されＶＣＯに供給される。よって、ＶＣ
Ｏはディスクから読み出され２値化された信号の周波数
でロック状態になり、ＶＣＯからは２値化された信号と
同期した再生クロックが生成され出力される。

【０００５】ここで、ＣＤなどの記録媒体に対する再生
ドライブ装置のＰＬＬ回路に設けられている位相比較器
の回路構成の一例を図６に示す。この図に示した位相比
較器は、Ｄフリップフロップ４１、４２、４３、イクス
クルーシブＯＲゲート（以下、「ＥＸ−ＯＲゲート」と
いう）４４、４５、インバータ４６、４７、４８、バッ
ファ４９、５０、及び抵抗Ｒ１、Ｒ２によって構成され
ている。なお、破線で示したコンデンサーＣについては
後述する。

【０００６】このように構成される位相比較器において
は、入力されるＥＦＭ信号（８−１４変調信号）は、Ｄ
フリップフロップ４１及びＥＸ−ＯＲゲート４４の一端
に供給される。また、入力される再生クロックＰＬＣＫ
は、Ｄフリップフロップ４１、４２にラッチクロックと
して供給されていると共にインバータ４６に供給され、
インバータ４６で反転された反転再生クロックＰＬＣＫ
￣がＤフリップフロップ４３にラッチクロックとして供
給される。

【０００７】Ｄフリップフロップ４１からはＥＦＭ信号
が再生クロックＰＬＣＫのエッジタイミングでラッチさ
れたＥＦＭ１信号が出力され、このＥＦＭ１信号がＤフ
リップフロップ４２及びＥＸ−ＯＲゲート４４の他端に
供給される。また、Ｄフリップフロップ４２からはＥＦ
Ｍ１信号が再生クロックＰＬＣＫのエッジタイミングで
ラッチされたＥＦＭ２信号が出力され、このＥＦＭ２信
号がＤフリップフロップ４３及びＥＸ−ＯＲゲート４５
の一端に供給される。またさらに、Ｄフリップフロップ
４３からはＥＦＭ２信号が反転再生クロックＰＬＣＫ￣
のエッジタイミングでラッチされたＥＦＭ３信号が出力
され、このＥＦＭ３信号がＥＸ−ＯＲゲート４５の他端
に供給される。

【０００８】ＥＸ−ＯＲゲート４４からはＥＦＭ信号と
ＥＦＭ１信号の排他的論理和とされるＰＤ＿Ｈ信号が出
力されインバータ４７に供給される。よって、インバー
タ４７からは、入力されるＰＤ＿Ｈ信号の反転出力とさ
れるＰＤ＿Ｈ￣信号がバッファ４９のイネーブル端子に
制御信号として出力される。また、ＥＸ−ＯＲゲート４
５からはＥＦＭ２信号とＥＦＭ３信号の排他的論理和と
されるＰＤ＿Ｌ信号が出力されインバータ４８に供給さ
れる。よって、インバータ４８からは入力されるＰＤ＿
Ｌ信号の反転出力とされるＰＤ＿Ｌ￣信号がバッファ５
０のイネーブル端子に制御信号として出力される。

【０００９】バッファ４９には所定の電圧Ｖccが供給さ
れており、イネーブル端子の論理レベル、すなわち供給
されるＰＤ＿Ｈ￣信号が『Ｌ』になるときは、バッファ
４９は『Ｈ』となって所定の電圧Ｖccを出力し、ＰＤ＿
Ｈ￣信号が『Ｈ』になるときは、バッファ４９は『Ｌ』
となってハイインピーダンス状態（以下、「Ｈｉ−Ｚ」
という）となる。

【００１０】また、バッファ５０にはグランド（ＧＮ
Ｄ）が接続されており、イネーブル端子の論理レベル、
すなわち供給されるＰＤ＿Ｌ信号が『Ｌ』になるとき
は、バッファ５０は『Ｈ』となってグランド（ＧＮＤ）
レベルを出力し、ＰＤ＿Ｌ￣信号が『Ｈ』となるとき
は、バッファ５０は『Ｌ』となって『Ｈｉ−Ｚ』にな
る。

【００１１】すなわち、バッファ４９、５０から出力さ
れるＰＤＯ信号は、『Ｈ』『Ｌ』『Ｈｉ−Ｚ』の３値信
号となり、このＰＤＯ信号がＥＦＭ信号と再生クロック
ＰＬＣＫの位相誤差情報となる。なお、バッファ４９、
５０から出力されるＰＤＯ信号が共に『Ｈｉ−Ｚ』にな
る時のＰＤＯ信号の電位は、バッファ４９、５０の出力
段に設けられている抵抗Ｒ１、Ｒ２によって決定され、
例えば抵抗Ｒ１、Ｒ２の抵抗値を等しくした場合は、Ｐ
ＤＯ信号の電位は電圧Ｖccとグランド（ＧＮＤ）の中点
電位になる。

【００１２】図７〜図９は上記したような従来の位相比
較器から位相誤差情報として出力されるＰＤＯ信号の波
形図を示したものである。図７はＥＦＭ信号の位相が再
生クロックＰＬＣＫの立下がりエッジに比べて進んでい
る場合を示しており、図７（ａ）（ｂ）（ｃ）はＥＦＭ
信号、再生クロックＰＬＣＫ、反転再生クロックＰＬＣ
Ｋ￣の波形、図７（ｄ）（ｅ）（ｆ）はＥＦＭ１信号、
ＥＦＭ２信号、ＥＦＭ３信号の波形、図７（ｇ）（ｈ）
はＰＤ＿Ｈ信号、ＰＤ＿Ｌ信号の波形、図７（ｉ）
（ｊ）はＰＤ＿Ｈ￣信号、ＰＤ＿Ｌ￣信号の波形をそれ
ぞれ示している。

【００１３】この場合、Ｄフリップフロップ４１から出
力されるＥＦＭ１信号は、ＥＦＭ信号が再生クロックＰ
ＬＣＫの立上りエッジのタイミングでラッチされた信号
となり、Ｄフリップフロップ４２から出力されるＥＦＭ
２信号は、ＥＦＭ１信号が再生クロックＰＬＣＫの次の
立上りエッジのタイミングでラッチされた信号となる。
またＥＦＭ３信号は、ＥＦＭ２信号が反転再生クロック
ＰＬＣＫ￣の次の立上りエッジ、つまり再生クロックＰ
ＬＣＫの次の立下がりエッジのタイミングでラッチされ
た信号となる。

【００１４】従って、ＥＸ−ＯＲゲート４４から出力さ
れるＰＤ＿Ｈ信号は、ＥＦＭ信号とＥＦＭ１信号の論理
レベルが異なる時のみ『Ｈ』となり、論理レベルが同じ
になる時、つまりＥＦＭ信号とＥＦＭ１信号の論理レベ
ルが『Ｈ』、『Ｈ』又は『Ｌ』『Ｌ』となる時は『Ｌ』
となる。また、ＥＸ−ＯＲゲート４５から出力されるＰ
Ｄ＿Ｌ信号は、ＥＦＭ信号２とＥＦＭ３信号の論理レベ
ルが異なる時のみ『Ｈ』となり、論理レベルが同じにな
る時、つまりＥＦＭ２信号とＥＦＭ３信号の論理レベル
が『Ｈ』『Ｈ』又は『Ｌ』『Ｌ』となる時は『Ｌ』とな
る。

【００１５】つまり、バッファ４９はＰＤ＿Ｈ信号がイ
ンバータ４７で反転されたＰＤ＿Ｈ￣信号が『Ｌ』の時
のみ『Ｈ』になり、ＰＤ＿Ｈ￣信号が『Ｈ』の時には
『Ｈｉ−Ｚ』となり、バッファ５０はＰＤ＿Ｌ信号がイ
ンバータ４８で反転されたＰＤ＿Ｌ￣信号が『Ｌ』の時
のみ『Ｌ』になり、ＰＤ＿Ｌ￣信号が『Ｈ』の時に『Ｈ
ｉ−Ｚ』となる。

【００１６】よって、ＥＦＭ信号の位相が再生クロック
ＰＬＣＫに比べて進んでいる場合、位相比較器から出力
されるＰＤＯ信号は、図７（ｋ）に示すように『Ｌ』に
比べて位相進み分だけ『Ｈ』期間が長くなるような
『Ｈ』と『Ｌ』の信号とが『Ｈｉ−Ｚ』期間を挟んで得
られることになる。なお、図７（ｋ）において点線で示
しているレベルが『Ｈｉ−Ｚ』である。

【００１７】図８はＥＦＭ信号の位相が再生クロックＰ
ＬＣＫの立下がりエッジに比べて遅れている場合を示し
ており、図８（ａ）（ｂ）（ｃ）はＥＦＭ信号、再生ク
ロックＰＬＣＫ、反転再生クロックＰＬＣＫ￣の波形、
図８（ｄ）（ｅ）（ｆ）はＥＦＭ１信号、ＥＦＭ２信
号、ＥＦＭ３信号の波形、図８（ｇ）（ｈ）はＰＤ＿Ｈ
信号、ＰＤ＿Ｌ信号の波形、図８（ｉ）（ｊ）はＰＤ＿
Ｈ￣信号、ＰＤ＿Ｌ￣信号の波形をそれぞれ示してい
る。

【００１８】この場合、Ｄフリップフロップ４１から出
力されるＥＦＭ１信号はＥＦＭ信号が再生クロックＰＬ
ＣＫの立上りエッジのタイミングでラッチされた信号と
なり、Ｄフリップフロップ４２から出力されるＥＦＭ２
信号はＥＦＭ１信号が再生クロックＰＬＣＫの次の立上
りエッジのタイミングでラッチされた信号となる。ま
た、ＥＦＭ３信号はＥＦＭ２信号が反転再生クロックＰ
ＬＣＫ￣の次の立上りエッジ、つまり再生クロックＰＬ
ＣＫの次の立下がりエッジのタイミングでラッチされた
信号となる。

【００１９】従って、ＥＸ−ＯＲゲート４４から出力さ
れるＰＤ＿Ｈ信号は、ＥＦＭ信号とＥＦＭ１信号の論理
レベルが異なる時のみ『Ｈ』となり、論理レベルが同じ
になる時、つまりＥＦＭ信号とＥＦＭ１信号の論理レベ
ルが『Ｈ』『Ｈ』又は『Ｌ』『Ｌ』となる時は『Ｌ』と
なる。また、ＥＸ−ＯＲゲート４５から出力されるＰＤ
＿Ｌ信号は、ＥＦＭ信号２とＥＦＭ３信号の論理レベル
が異なる時のみ『Ｈ』となり、論理レベルが同じになる
時、つまりＥＦＭ信号とＥＦＭ１信号の論理レベルが
『Ｈ』『Ｈ』又は『Ｌ』『Ｌ』となる時は『Ｌ』とな
る。

【００２０】つまり、バッファ４９はＰＤ＿Ｈ信号がイ
ンバータ４７で反転されたＰＤ＿Ｈ￣信号が『Ｌ』の時
のみ『Ｈ』になり、ＰＤ＿Ｈ￣信号が『Ｈ』の時には
『Ｈｉ−Ｚ』となり、バッファ５０はＰＤ＿Ｌ信号がイ
ンバータ４８で反転されたＰＤ＿Ｌ￣信号が『Ｌ』の時
のみ『Ｌ』になり、ＰＤ＿Ｌ￣信号が『Ｈ』の時に『Ｈ
ｉ−Ｚ』となる。

【００２１】よって、ＥＦＭ信号の位相が再生クロック
ＰＬＣＫに比べて遅れている場合、位相比較器から出力
されるＰＤＯ信号は、図８（ｋ）に示すように『Ｌ』に
比べて位相遅れ分だけ『Ｈ』期間が短くなるような
『Ｈ』と『Ｌ』の信号とが『Ｈｉ−Ｚ』期間を挟んで得
られることになる。

【００２２】図９はＥＦＭ信号の位相と再生クロックＰ
ＬＣＫの位相が一致している場合を示しており、図９
（ａ）（ｂ）（ｃ）はＥＦＭ信号、再生クロックＰＬＣ
Ｋ、反転再生クロックＰＬＣＫ￣の波形、図９（ｄ）
（ｅ）（ｆ）はＥＦＭ１信号、ＥＦＭ２信号、ＥＦＭ３
信号の波形、図９（ｇ）（ｈ）はＰＤ＿Ｈ信号、ＰＤ＿
Ｌ信号の波形、図９（ｉ）（ｊ）はＰＤ＿Ｈ￣信号、Ｐ
Ｄ＿Ｌ￣信号の波形をそれぞれ示している。

【００２３】この場合、Ｄフリップフロップ４１から出
力されるＥＦＭ１信号はＥＦＭ信号が再生クロックＰＬ
ＣＫの立上りエッジのタイミングでラッチされた信号、
Ｄフリップフロップ４２から出力されるＥＦＭ２信号は
ＥＦＭ１信号が再生クロックＰＬＣＫの次の立上りエッ
ジのタイミングでラッチされた信号、ＥＦＭ３信号はＥ
ＦＭ２信号が反転再生クロックＰＬＣＫ￣の次の立上り
エッジ、つまり再生クロックＰＬＣＫの次の立下がりエ
ッジのタイミングでラッチされた信号となる。

【００２４】従って、ＥＸ−ＯＲゲート４４から出力さ
れるＰＤ＿Ｈ信号は、ＥＦＭ信号とＥＦＭ１信号の論理
レベルが異なる時のみ『Ｈ』となり、ＥＦＭ信号とＥＦ
Ｍ１信号の論理レベルが同じになる時、つまりＥＦＭ信
号とＥＦＭ１信号の論理レベルが『Ｈ』『Ｈ』又は
『Ｌ』『Ｌ』となる時は『Ｌ』となる。また、ＥＸ−Ｏ
Ｒゲート４５から出力されるＰＤ＿Ｌ信号は、ＥＦＭ信
号２とＥＦＭ３信号の論理レベルが異なる時のみ『Ｈ』
となり、ＥＦＭ信号とＥＦＭ１信号の論理レベルが同じ
になる時、つまりＥＦＭ信号とＥＦＭ１信号の論理レベ
ルが『Ｈ』『Ｈ』又は『Ｌ』『Ｌ』となる時は『Ｌ』と
なる。

【００２５】つまり、バッファ４９はＰＤ＿Ｈ信号がイ
ンバータ４７で反転されたＰＤ＿Ｈ￣信号が『Ｌ』の時
のみ『Ｈ』になり、ＰＤ＿Ｈ￣信号が『Ｈ』の時には
『Ｈｉ−Ｚ』となり、バッファ５０はＰＤ＿Ｌ信号がイ
ンバータ４８で反転されたＰＤ＿Ｌ￣信号が『Ｌ』の時
のみ『Ｌ』になり、ＰＤ＿Ｌ￣信号が『Ｈ』の時に『Ｈ
ｉ−Ｚ』となる。

【００２６】よって、ＥＦＭ信号の位相と再生クロック
ＰＬＣＫの位相が一致している場合、位相比較器から出
力されるＰＤＯ信号は、図９（ｋ）に示すようにパルス
幅期間が一致した『Ｈ』と『Ｌ』の信号が『Ｈｉ−Ｚ』
期間を挟んで得られることになる。

【００２７】従って、このような位相比較器が設けられ
ている従来のＰＬＬ回路においては、位相比較器から出
力されるＰＤＯ信号をＬＰＦを通過させることによっ
て、ＬＰＦからＥＦＭ信号と再生クロックＰＬＣＫの位
相差に応じた差信号電圧が得られ、この差信号電圧によ
ってＶＣＯの発振周波数がＥＦＭ信号の周波数でロック
状態になり、ＶＣＯからはＥＦＭ信号と同期した再生ク
ロックＰＬＣＫが生成され出力されることになる。

【００２８】

【発明が解決しようとする課題】ところで、上記したよ
うな従来のＰＬＬ回路に設けられている位相比較器にお
いては、図６に破線で示したように位相比較器の出力部
に浮遊容量Ｃが存在する。このため、位相比較器から出
力されるＰＤＯ信号は、この浮遊容量Ｃによって『Ｈ』
又は『Ｌ』から『Ｈｉ−Ｚ』になる時に出力される波形
がなまることになる。

【００２９】このような位相比較器から出力されるＰＤ
Ｏ信号の波形なまりが、例えば図１０に破線Ａで示すよ
うに『Ｈ』及び『Ｌ』に挟まれた『Ｈｉ−Ｚ』期間より
相対的に短い場合は、鎖線Ａで示した『Ｈ』の信号の波
形なまりと、鎖線Ａ’で示した『Ｌ』の信号の波形なま
りが対称になるため問題ないものの、図１０に一点鎖線
Ｂで示すようにＰＤＯ信号の波形なまりが『Ｈ』及び
『Ｌ』に挟まれた『Ｈｉ−Ｚ』期間より相対的に長くな
った場合は、一点鎖線Ｂで示した『Ｈ』の信号の波形な
まりと、一点鎖線Ｂ’で示した『Ｌ』の信号の波形なま
りとが異なることになり位相偏差が生じることになる。
特に、再生クロックＰＬＣＫの周波数が高くなり、ＰＤ
Ｏ信号の『Ｈ』『Ｌ』に挟まれた『Ｈｉ−Ｚ』期間が短
くなる場合は位相偏差が顕著に発生することになる。

【００３０】そこで、このような問題点を解決するた
め、位相比較器の回路構成を変更することなく、位相比
較器の出力段に設けられている『Ｈｉ−Ｚ』の電位を決
定する抵抗Ｒ１、Ｒ２の値を小さくして、抵抗Ｒ１、Ｒ
２と浮遊容量Ｃとの時定数を小さくすることが考えられ
る。

【００３１】しかしながら、この場合は位相比較器から
出力されるＰＤＯ信号の論理レベルが『Ｈ』又は『Ｌ』
となる時に位相比較器の出力段に非常に大きな電流が流
れることになる。このため、位相比較器として、高い周
波数で動作し、且つ電流容量が大きいデバイスが必要に
なり、このようなデバイスは技術的にもコスト的にも非
常に困難であった。

【００３２】本発明はこのような問題点に鑑みてなされ
たものであり、クロックの周波数が高くなった時でも位
相偏差が生じない位相比較器によって構成されるＰＬＬ
回路を提供することを目的とする。

【００３３】

【課題を解決するための手段】上記目的を達成するた
め、少なくとも、入力信号とこの入力信号に同期させて
生成されるクロックとの位相誤差を検出して位相誤差情
報を出力する位相誤差検出手段と、位相誤差情報に応じ
た差信号電圧を出力するフィルタ手段と、差信号電圧に
応じた周波数のクロックを出力する電圧制御発振器とを
備え、入力信号に同期させたクロックを生成させるＰＬ
Ｌ回路において、位相誤差検出手段から出力される位相
誤差情報は、第１値、第２値、第３値からなる３値信号
とされ、或る位相誤差情報として、第１値及び第３値の
信号を出力する場合には、第１値と第３値の信号とが連
続して出力されるようにした。

【００３４】また、位相誤差検出手段から出力される位
相誤差情報は、入力信号の位相がクロックに対して進ん
でいる場合は、位相誤差情報として位相誤差に対応した
信号長の第１値の信号を出力し、入力信号の位相がクロ
ックに対して遅れている場合は、所定の基準長の信号か
ら位相誤差を差し引いた信号長とされる第１値の信号
と、所定の基準長とされる第３値の信号を連続して出力
し、入力信号とクロックとの位相が一致している場合
は、第２値の信号が継続して出力されるようにした。

【００３５】本発明によれば、位相誤差検出手段から出
力される位相誤差情報は、第１値、第２値、第３値によ
る３値信号とされ、或る位相誤差情報として、第１値及
び第３値の信号を出力する場合には、第１値と第３値の
信号が連続して出力されるようにしているため、クロッ
クの周波数が高い場合でも出力される位相誤差情報の波
形がなまることによって発生する位相偏差を防止するこ
とができる。よって、ＰＬＬ回路からは精度の高いクロ
ックが生成され出力されることになる。

【００３６】

【発明の実施の形態】以下、本発明の実施の形態として
ＣＤなどに対応するディスクドライブ装置に設けられて
いるＰＬＬ回路の一例を図１に示す。この図に破線で囲
って示したＰＬＬ回路１は、ディスクから読み出され２
値化されたＥＦＭ信号から再生信号に同期した再生クロ
ックＰＬＣＫを生成するようになされており、例えば位
相比較器（ＰＣ）２、ローパスフィルタ（ＬＰＦ）３、
電圧制御発振器（ＶＣＯ）４によって構成されている。

【００３７】位相比較器２はディスクから読み出され２
値化されたＥＦＭ信号とＶＣＯ４からフィードバックさ
れる再生クロックＰＬＣＫとの位相を比較して、位相誤
差情報であるＰＤＯ信号を出力する。ＬＰＦ３はＰＤＯ
信号をフィルタリングして差信号電圧Ｖ_E としてＶＣＯ
４に供給する。ＶＣＯ４は差信号電圧Ｖ_E によって発振
周波数が制御され、ＥＦＭ信号から再生信号に同期した
再生クロックＰＬＣＫを生成して出力する。

【００３８】次に、上記したような本実施の形態とされ
るＰＬＬ回路１に設けられている位相比較器２の回路構
成の一例を図２に示す。この図に示した位相比較器２
は、Ｄフリップフロップ１１、１２、イクスクルーシブ
ＯＲゲート（以下、「ＥＸ−ＯＲゲート」という）１
３、インバータ１４、ＮＡＮＤ回路１５、及び抵抗Ｒ
１、Ｒ２によって構成されている。

【００３９】このように構成される位相比較器２におい
ては、入力されるＥＦＭ信号はＤフリップフロップ１１
にラッチクロックとして供給されると共に、Ｄフリップ
フロップ１２のＤ入力端子、及びＮＡＮＤ回路１５の一
端に供給される。また、入力される再生クロックＰＬＣ
Ｋは、Ｄフリップフロップ１１のＤ入力端子、及びＥＸ
−ＯＲゲート１３の一端に供給されると共に、Ｄフリッ
プフロップ１２にラッチクロックとして供給される。

【００４０】よって、Ｄフリップフロップ１１からは再
生クロックＰＬＣＫがＥＦＭ信号のエッジタイミングで
ラッチされたＰＬＣＫＯ信号がＱ出力端子から出力さ
れ、このＰＬＣＫＯ信号がＥＸ−ＯＲゲート１３の他端
に供給される。また、Ｄフリップフロップ１２からはＥ
ＦＭ信号が再生クロックＰＬＣＫのエッジタイミングで
ラッチされたＥＦＭＯ信号がＱ出力端子から出力され、
このＥＦＭＯ信号がＮＡＮＤ回路１５の他端で反転され
て供給される。

【００４１】ＥＸ−ＯＲゲート１３からは再生クロック
ＰＬＣＫとＤフリップフロップ１１から出力されるＰＬ
ＣＫＯ信号の排他的論理和とされるＰＤ＿ＩＮ信号が出
力されインバータ１４に供給される。また、ＮＡＮＤ回
路１５は、ＥＦＭ信号が『Ｈ』、ＥＦＭＯ信号が『Ｌ』
の時のみ論理レベルが『Ｌ』となり、ＥＦＭ信号及びＥ
ＦＭＯ信号が共に『Ｈ』、或はＥＦＭ信号が『Ｌ』にな
る時はＥＦＭＯ信号の『Ｈ』『Ｌ』に関わらず論理レベ
ルが『Ｈ』となる。この信号がＰＤ＿ＥＮＡ信号として
インバータ１４のイネーブル端子に供給される。

【００４２】従って、インバータ１４はイネーブル端子
に供給されるＰＤ＿ＥＮＡ信号が『Ｌ』となる期間は、
ＥＸ−ＯＲゲート１３から供給されたＰＤ＿ＩＮ信号を
ＰＤＯ信号として出力し、ＰＤ＿ＥＮＡ信号が『Ｈ』と
なる期間は、ハイインピーダンス状態（以下、「Ｈｉ−
Ｚ」という）となる。よって、インバータ１４から出力
されるＰＤＯ信号は、『Ｈ』『Ｌ』『Ｈｉ−Ｚ』の３値
信号となり、このＰＤＯ信号がＥＦＭ信号と再生クロッ
クＰＬＣＫの位相誤差情報となる。

【００４３】なお、インバータ１４から出力されるＰＤ
Ｏ信号が『Ｈｉ−Ｚ』になった時の電位は、インバータ
１４の出力段に設けられている抵抗Ｒ１、Ｒ２によって
決定され、例えば抵抗Ｒ１、Ｒ２の抵抗値を等しくなる
ようにした場合は、電圧Ｖccとグランド（ＧＮＤ）の中
点電位になる。

【００４４】図３〜図５に上記したような位相比較器２
から出力されるＰＤＯ信号の波形図を示す。図３は、Ｅ
ＦＭ信号の位相が再生クロックＰＬＣＫの立上りエッジ
に比べて進んでいる場合を示しており、図３（ａ）
（ｂ）はＥＦＭ信号、再生クロックＰＬＣＫの波形、図
３（ｃ）（ｄ）はＰＬＣＫＯ信号、ＥＦＭＯ信号の波
形、図３（ｅ）（ｆ）はＰＤ＿ＩＮ信号、ＰＤ＿ＥＮＡ
信号の波形をそれぞれ示している。

【００４５】この場合、Ｄフリップフロップ１１から出
力されるＰＬＣＫＯ信号は、再生クロックＰＬＣＫがＥ
ＦＭ信号の立上りエッジのタイミングでラッチされた信
号となるため、ＰＬＣＫＯ信号の論理レベルは『Ｌ』と
なる。また、Ｄフリップフロップ１２から出力されるＥ
ＦＭＯ信号は、ＥＦＭ信号が再生クロックＰＬＣＫの立
上りエッジのタイミングでラッチされた信号となるた
め、ＥＦＭ信号の位相進み分だけ遅れてラッチされた信
号となる。

【００４６】ＥＸ−ＯＲゲート１３は供給される再生ク
ロックＰＬＣＫとＤフリップフロップ１１から出力され
るＰＬＣＫＯ信号の論理レベルが異なる時のみ『Ｈ』と
なり、論理レベルが同じになる時、つまり再生クロック
ＰＬＣＫとＤフリップフロップ１１から出力されるＰＬ
ＣＫＯ信号の論理レベルが『Ｈ』『Ｈ』又は『Ｌ』
『Ｌ』となる時は『Ｌ』となる。よって、ＥＸ−ＯＲゲ
ート１３から出力されるＰＤ＿ＩＮ信号は、再生クロッ
クＰＬＣＫに同期した信号になる。

【００４７】また、ＮＡＮＤ回路１５は、入力されるＥ
ＦＭ信号が『Ｈ』、ＥＦＭＯ信号が『Ｌ』の時のみ論理
レベルが『Ｌ』となり、入力されるＥＦＭ信号、及びＥ
ＦＭＯ信号が共に『Ｈ』、或はＥＦＭ信号が『Ｌ』にな
る時はＥＦＭＯ信号が『Ｈ』『Ｌ』に関わらず論理レベ
ルが『Ｈ』となる。つまり、ＮＡＮＤ回路１５から出力
されるＰＤ＿ＥＮＡ信号はＥＦＭ信号の立上りエッジか
ら再生クロックＰＬＣＫの次の立上りエッジまで、つま
りＥＦＭ信号の位相進みに対応した期間だけ『Ｌ』とな
り、インバータ１４のイネーブル端子に制御信号として
供給される。

【００４８】よって、インバータ１４から出力されるＰ
ＤＯ信号は、図３（ｇ）に示すようにＰＤ＿ＥＮＡ信号
が『Ｌ』となる時のみ入力されるＰＤ＿ＩＮ信号の反転
信号を出力し、ＰＤ＿ＥＮＡ信号が『Ｈ』となる時は
『Ｈｉ−Ｚ』となる。つまり、ＥＦＭ信号の位相が再生
クロックＰＬＣＫの立上りエッジに比べて進んでいる場
合は、その位相進み量に対応した期間のみ『Ｈ』のＰＤ
Ｏ信号が出力されることになる。なお、図３（ｇ）にお
いて点線で示しているレベルが『Ｈｉ−Ｚ』である。

【００４９】図４は、ＥＦＭ信号の位相が再生クロック
ＰＬＣＫの立上りエッジに比べて遅れている場合を示し
ており、図４（ａ）（ｂ）はＥＦＭ信号、再生クロック
ＰＬＣＫの波形、図４（ｃ）（ｄ）はＰＬＣＫＯ信号、
ＥＦＭＯ信号の波形、図４（ｅ）（ｆ）はＰＤ＿ＩＮ信
号、ＰＤ＿ＥＮＡ信号の波形をそれぞれ示している。

【００５０】この場合、Ｄフリップフロップ１１から出
力されるＰＬＣＫＯ信号は、再生クロックＰＬＣＫがＥ
ＦＭ信号の立上りエッジのタイミングでラッチされた信
号となるため、ＰＬＣＫＯ信号の論理レベルは『Ｈ』と
なる。また、Ｄフリップフロップ１２から出力されるＥ
ＦＭＯ信号は、ＥＦＭ信号が再生クロックＰＬＣＫの立
上りエッジのタイミングでラッチされた信号となる。

【００５１】ＥＸ−ＯＲゲート１３は、再生クロックＰ
ＬＣＫとＤフリップフロップ１１から出力されるＰＬＣ
ＫＯ信号の論理レベルが異なる時のみ『Ｈ』となり、論
理レベルが同じになる時、つまり再生クロックＰＬＣＫ
とＤフリップフロップ１１から出力されるＰＬＣＫＯ信
号の論理レベル『Ｈ』『Ｈ』又は『Ｌ』『Ｌ』となる時
は『Ｌ』となる。よって、ＥＸ−ＯＲゲート１３から出
力されるＰＤ＿ＩＮ信号は再生クロックＰＬＣＫの反転
信号に同期することになる。

【００５２】また、ＮＡＮＤ回路１５は、供給されるＥ
ＦＭ信号が『Ｈ』、ＥＦＭＯ信号が『Ｌ』の時のみ論理
レベルが『Ｌ』となり、ＥＦＭ信号及びＥＦＭＯ信号が
共に『Ｈ』、或はＥＦＭ信号が『Ｌ』の時はＥＦＭＯ信
号の『Ｈ』『Ｌ』に関わらず論理レベルが『Ｈ』とな
る。つまり、ＮＡＮＤ回路１５から出力されるＰＤ＿Ｅ
ＮＡ信号は、ＥＦＭ信号の立上りエッジから再生クロッ
クＰＬＣＫの次の立上りエッジまでの期間『Ｌ』とな
り、インバータ１４のイネーブル端子に制御信号として
供給される。

【００５３】よって、インバータ１４から出力されるＰ
ＤＯ信号は、図４（ｇ）に示すようにＰＤ＿ＥＮＡ信号
が『Ｌ』となる時のみＰＤ＿ＩＮ信号の反転信号を出力
し、ＰＤ＿ＥＮＡ信号が『Ｈ』となる時は『Ｈｉ−Ｚ』
となる。つまり、供給されるＥＦＭ信号の位相が再生ク
ロックＰＬＣＫの立上りエッジに比べて遅れている場合
は、インバータ１４から出力されるＰＤＯ信号の出力
は、『Ｈ』『Ｌ』『Ｈｉ−Ｚ』の３値出力となり、基準
長とされる再生クロックＰＬＣＫの半クロックから位相
遅れを差し引いた『Ｈ』の信号が出力されると共に、そ
の直後に基準長とされる半クロックの『Ｌ』の信号が連
続して出力されることになる。

【００５４】次に、図５はＥＦＭ信号の位相が再生クロ
ックＰＬＣＫの立上りエッジが一致している場合を示し
ており、図５（ａ）（ｂ）はＥＦＭ信号、再生クロック
ＰＬＣＫの波形、図５（ｃ）（ｄ）はＰＬＣＫＯ信号、
ＥＦＭＯ信号の波形、図５（ｅ）（ｆ）はＰＤ＿ＩＮ信
号、ＰＤ＿ＥＮＡ信号の波形をそれぞれ示している。

【００５５】この場合、Ｄフリップフロップ１１から出
力されるＰＬＣＫＯ信号は、再生クロックＰＬＣＫがＥ
ＦＭ信号の立上りエッジのタイミングでラッチされた信
号となるため、ＰＬＣＫＯ信号の論理レベルは『Ｈ』と
なる。また、Ｄフリップフロップ１２から出力されるＥ
ＦＭＯ信号は、ＥＦＭ信号が再生クロックＰＬＣＫの立
上りエッジのタイミングでラッチされた信号となるた
め、ＥＦＭ信号と位相が一致した波形となる。

【００５６】従って、ＥＸ−ＯＲゲート１３から出力さ
れるＰＤ＿ＩＮ信号は、再生クロックＰＬＣＫとＤフリ
ップフロップ１１から出力されるＰＬＣＫＯ信号の論理
レベルが異なる時のみ『Ｈ』となり、論理レベルが同じ
になる時、つまり再生クロックＰＬＣＫとＤフリップフ
ロップ１１から出力されるＰＬＣＫＯ信号の論理レベル
が『Ｈ』『Ｈ』又は『Ｌ』『Ｌ』となる時は『Ｌ』とな
る。よって、ＥＸ−ＯＲゲート１３から出力されるＰＤ
＿ＩＮ信号は再生クロックＰＬＣＫの反転信号に同期す
ることになる。

【００５７】また、ＮＡＮＤ回路１５は、ＥＦＭ信号が
『Ｈ』、ＥＦＭＯ信号が『Ｌ』の時のみ論理レベルが
『Ｌ』となるため、ＰＤ＿ＥＮＡ信号は常に『Ｈ』とな
り、インバータ１４のイネーブル端子に制御信号として
供給される。よって、インバータ１４は、図５（ｇ）に
示すように常に『Ｈｉ−Ｚ』となる。

【００５８】このように本実施の形態であるＰＬＬ回路
１に設けられている位相比較器２は、非常に簡単な回路
構成でＥＦＭ信号の位相がクロックに対して遅れている
場合は、位相誤差情報として出力するＰＤＯ信号を基準
長（半クロック）の第１値とされる『Ｈ』と、第３値と
される『Ｌ』の信号を連続して出力するようにしている
ため、この『Ｈ』『Ｌ』の信号によって挟まれた『Ｈｉ
−Ｚ』期間が存在しなくなる。よって、再生クロックＰ
ＬＣＫの周波数が高くなった場合でも位相比較器の出力
段に存在する浮遊容量Ｃによって位相偏差が発生するの
を防止することができるようになる。

【００５９】従って、このような位相比較器によってＰ
ＬＬ回路を構成すれば、ＰＬＬ回路から精度の高いクロ
ックを生成して出力する位相比較器から位相誤差情報と
して出力されるＰＤＯ信号をＬＰＦでフィルタリングす
ることにより、位相偏差のない差信号電圧が得られる。
そして、この差信号電圧によってＶＣＯ４の発振周波数
を制御すれば、ＶＣＯ４からは位相偏差のない精度の高
い再生クロックＰＬＣＫを生成して出力することができ
る。

【００６０】なお、本実施の形態においては、再生クロ
ックＰＬＣＫの立上りクロックでＥＦＭ信号の位相誤差
を検出する場合について説明したが、再生クロックＰＬ
ＣＫの立下がりエッジで位相誤差を検出することも、も
ちろん可能である。また、本実施の形態においては、第
１値及び第３値の信号の基準長を再生クロックＰＬＣＫ
の半クロックとした場合について説明したが、これに限
定されることなく再生クロックＰＬＣＫとすることも可
能である。またさらに、位相比較器２から出力されるＰ
ＤＯ信号は、３値出力とされているが、２端子を用いて
『Ｈ』『Ｌ』の出力信号とイネーブル信号をＰＤＯ信号
としてそれぞれ出力することも可能である。

【００６１】

【発明の効果】以上説明したように本発明のＰＬＬ回路
においては、位相誤差検出手段から出力される位相誤差
情報を第１値、第２値、第３値による３値信号とし、第
１値及び第３値の信号を出力する場合には、第１値と第
３値の信号を連続して出力されるようにしているため、
クロックの周波数が高い場合でも位相比較器から出力さ
れる位相誤差情報の波形なまりによって発生する位相偏
差を防止することができる。よって、ＰＬＬ回路からは
精度の高いクロックを生成して出力することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のＰＬＬ回路のブロック図
である。

【図２】本実施の形態の位相比較器の回路構成を示した
図である。

【図３】本実施の形態の位相比較器における位相が進ん
でいる場合のＰＤＯ信号の波形を示した図である。

【図４】本実施の形態の位相比較器における位相が遅れ
ている場合のＰＤＯ信号の波形を示した図である。

【図５】本実施の形態の位相比較器における位相が一致
している場合のＰＤＯ信号の波形を示した図である。

【図６】従来の位相比較器の回路構成を示した図であ
る。

【図７】従来の位相比較器における位相が進んでいる場
合のＰＤＯ信号の波形を示した図である。

【図８】従来の位相比較器における位相が遅れている場
合のＰＤＯ信号の波形を示した図である。

【図９】従来の位相比較器における位相が一致している
場合のＰＤＯ信号の波形を示した図である。

【図１０】従来の位相比較器における波形なまりを示し
た図である。

【符号の説明】

１ＰＬＬ回路、２位相比較器（ＰＣ）、３ローパ
スフィルタ（ＬＰＦ）、４電圧制御発振器（ＶＣ
Ｏ）、１１，１２Ｄフリップフロップ、１３ＥＸ−
ＯＲゲート、１４インバータ、１５ＮＡＮＤ回路

Claims

【特許請求の範囲】

【請求項１】少なくとも、入力信号と該入力信号に同
期させて生成されるクロックとの位相誤差を検出して位
相誤差情報を出力する位相誤差検出手段と、前記位相誤
差情報に応じた差信号電圧を出力するフィルタ手段と、
前記差信号電圧に応じた周波数のクロックを出力する電
圧制御発振器とを備え、前記入力信号に同期させたクロ
ックを生成させるＰＬＬ回路において、前記位相誤差検出手段から出力される位相誤差情報は、
第１値、第２値、第３値からなる３値信号とされ、或る
位相誤差情報として第１値及び第３値の信号を出力する
場合には、前記第１値と第３値の信号とが連続して出力
されるようにしたことを特徴とするＰＬＬ回路。
【請求項２】前記位相誤差検出手段から出力される位
相誤差情報は、前記入力信号の位相が前記クロックに対
して進んでいる場合は、位相誤差情報として位相誤差に
対応した信号長の第１値の信号を出力し、前記入力信号の位相が前記クロックに対して遅れている
場合は、所定の基準長信号から位相誤差を差し引いた信
号長とされる第１値の信号と、所定の基準長とされる第
３値の信号を連続して出力し、前記入力信号と前記クロックとの位相が一致している場
合は、第２値の信号が継続して出力されるようにしたこ
とを特徴とする請求項１に記載のＰＬＬ回路。