JPH1098100A - コンタクトホール／スルーホール形成方法 - Google Patents

コンタクトホール／スルーホール形成方法

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JPH1098100A
JPH1098100A JP8250390A JP25039096A JPH1098100A JP H1098100 A JPH1098100 A JP H1098100A JP 8250390 A JP8250390 A JP 8250390A JP 25039096 A JP25039096 A JP 25039096A JP H1098100 A JPH1098100 A JP H1098100A
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etching
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Abstract

(57)【要約】 【課題】 本発明はＵＬＳＩ装置における別体の導体層
間を相互接続するためのコンタクトホールまたはスルー
ホールの形成方法を提案するものである。この方法で
は、コンタクトホール／スルーホールレジストパターン
を下層の金属層に転移させ、この金属層は下層の誘電層
を通して底部の導体層までのホールの反応性イオンエッ
チング（ＲＩＥ）中、選択性の高いマスク層として作用
し、また金属層は、上層の頂部導体層の一部として使用
することができるか、或いは周囲の構造に影響すること
なく選択的に除去することができる。 【解決手段】 コンタクトホールレジストパターン４５
を使用して金属ハードマスク４４にホールをエッチング
し、レジストの除去後、金属ハードマスク４４はＳｉ基
板において層間誘電層４３を通して下層の拡散領域４２
までコンタクトホール４７をエッチングするためのマス
クとして作用する。上記金属ハードマスク４４を選択的
に除去し、次いで塞ぎ、パターン化し、そしてエッチン
グして上層の相互接続線５０を有するプラグを生じる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＵＬＳＩ装置におい
て２つの垂直方向に分離された導体線を電気的に接続す
るのに使用されるコンタクトホールまたはスルーホール
の構造および形成に関する。（ここでは、「コンタクト
ホール」は単結晶Ｓｉの下層導体（例えば、基板拡散
層）と、上層導体との間のホールを指すのに使用され、
「スルーホール」はＳｉ以外の下層と上層との間のホー
ルを指すのに使用される。）
【０００２】
【従来の技術】半導体製造工程で、リソグラフィ技術を
使用して幾何学的パターンがレジストに構成される。次
いで、レジストパターンはまわりの未保護材料のエッチ
ング中、下層の材料を保護するマスクとして使用され
る。下層の導体を上層の導体と電気的に接続するために
層間誘電層を通してコンタクトホールまたはスルーホー
ルを形成する場合、２種類のマスキング技術、すなわ
ち、１）ホトレジストマスクを使用するホールエッチン
グ、および２）ポリシリコンのような無機材料のハード
マスクを使用するホールエッチング、が利用可能であ
る。
【０００３】１）下層をエッチングするのにホトレジス
トホールまたはスルーホールを使用する場合、ホトレジ
ストをリソグラフィ技術によりパターン化するだけでよ
い。その結果生じたホールパターンは下層材料のエッチ
ング中、マスクとして機能する。このエッチング液は、
臨界寸法制御を維持するためにレジストの厚さが比較的
に変化しないままであるようにレジストに対してエッチ
ングすべき材料に対する十分な選択性を有していなけれ
ばならない。次いで、レジストおよび／またはこれを溶
解する溶媒を焼却する酸素プラズマに浸漬することによ
りレジストを除去する。次いで、導電材料でホールを塞
ぐ。
【０００４】２）下層材料をエッチングするのにハード
マスクを使用する場合、まず、リソグラフィ技術により
ホトレジストをパターン化し、その結果、レジストホー
ルパターンが形成される。次いで、このパターンを下層
のハードマスク材料に転移させ、後述の手順により残り
のホトレジストを除去する。この時点で、生じたハード
マスクホールパターンの大きさが使用するには大き過ぎ
ると決定されると、ハードマスク材料の薄い層をハード
マスクホールに薄く且つ同形に付着させ、その後、この
薄い層を異方性乾式エッチング工程でエッチングで除去
する。
【０００５】この異方性乾式エッチング工程はハードマ
スクホールの底部におけるような水平表面、ホールの頂
部を取り囲むハードマスク層の表面から薄い層を除去す
るが、ハードマスクホールの側壁のような垂直表面に
は、この層をそのまま残す。その結果の効果は、第２の
薄いハードマスク層の厚さの略２倍だけ元のハードマス
クホールの大きさを減少させることである。次いで、下
層材料のエッチング中、ハードマスクをマスクとして使
用する。このエッチング液は、臨界寸法制御を維持する
ためにハードマスクの厚さが比較的に変化しないままで
あるようにハードマスク材料に対してエッチングすべき
材料に対する十分な選択性を有していなければならな
い。
【０００６】コンタクトホールの開口に使用される最も
一般的なハードマスクはＳｉＯ2反応性イオンエッチン
グ中、比較的高いエッチング抵抗を有するポリシリコン
である。この場合、コンタクトホールのエッチング後、
ポリシリコンハードマスクはウェーハ表面に残留する。
このような方法では、ポリシリコンはコンタクトホール
を塞ぐのにも使用される。ハードマスク層および閉塞層
両方の厚さは減少され、抵抗のより低い導体と交換しな
ければならない。かくして、ポリシリコンエッチング工
程を必要とし、その結果、ＳｉＯ2 層が閉塞ホールの頂
部のまわりの表面に露出されたポリシリコン閉塞のコン
タクトホールが生じる。
【０００７】ポリシリコンハードマスクを使用したコン
タクトホールの開口の代表的な例を図２の横断面図に示
してある。Ｓｉ基板１において、不純物ドープ領域２を
形成し、この領域２上にＳｉＯ2誘電層３およびポリＳ
ｉハードマスク層４を付着させ、リソグラフィ技術を使
用してコンタクトホールパターン５をレジストに形成す
る。反応性イオンエッチング（ＲＩＥ）を使用してこの
ホールパターンを下層のハードマスク層に転移させてハ
ードマスクホールパターン６を生じる。前記不純物ドー
プ領域２と同じ種類のドープされたＬＰＣＶＤポリシリ
コン８でホールを埋める。層間誘電層３の表面からのプ
ラグポリシリコン８およびハードマスクポリシリコン４
の等方性ＲＩＥによりプラグ９を生じる。層間誘電層３
およびプラグ９の頂部に別の導体層１０を付着させ、リ
ソグラフィ技術を使用して相互接続パターン１１をレジ
ストに形成し、このパターンをＲＩＥを使用して下層の
導体層１０に転移させて相互接続線１２を生じる。
【０００８】第２の代表的な例では、ハードマスクホー
ルパターンの寸法を図３の横断面図に示すようにわずか
に減少させる。Ｓｉ基板において、不純物ドープ領域２
２を形成し、この領域２２上にＳｉＯ2誘電層２３およ
びポリＳｉハードマスク層２４を付着させ、リソグラフ
ィ技術を使用してコンタクトホールパターン２５をレジ
ストに形成する。ＲＩＥを使用してこのホールパターン
を下層のハードマスク層に転移させてハードマスクホー
ルパターン２６を生じる。薄いポリシリコン層２７をハ
ードマスクホールパターンに付着させ、異方性ＲＩＥを
使用してこの薄いポリシリコン層２７を水平表面から除
去してハードマスクホールパターンの内面のまわりに薄
い側壁を生じる。
【０００９】次いで、減少されたハードマスクホールパ
ターンを下層のＳｉＯ2誘電層のＲＩＥに使用する。前
記不純物ドープ領域２２と同じ種類のドープされたＬＰ
ＣＶＤポリシリコン３０でホールを埋める。その後、層
間誘電層２３の表面からのプラグポリシリコン３０およ
びハードマスクポリシリコン２４、２８の等方性ＲＩＥ
によりプラグ３１を生じる。層間誘電層２３およびプラ
グ３１の頂部に別の導体層３２を付着させ、リソグラフ
ィ技術を使用して相互接続パターン３３をレジストに形
成し、このパターンをＲＩＥを使用して下層の導体層３
２に転移させて相互接続線３４を生じる。
【００１０】
【発明が解決しようとする課題】これらの技術は現在の
ＵＬＳＩを製造するのに十分であるが、将来の装置のた
めに装置の幾何寸法を減少させる場合、幾つかの処理問
題が生じる。
【００１１】第１に、ウェーハ１つあたりのチップの数
を増やすために装置の寸法形状をより小さい寸法に寸法
決めする場合、コンタクトホールおよびスルーホールの
寸法も減少し、それらの深さ対幅（アスペクト）比が増
大する。また、レジストの厚さが必ず装置の寸法形状と
共に寸法決めされるようにレジストパターンのアスペク
ト比が制限される。このような深いホールをエッチング
するために、エッチング時間を長くすることが必要であ
るが、厚さの減少したレジストの制限されたエッチング
抵抗により、ホールの完全なエッチング前にレジストマ
スクが全く腐蝕除去されてしまう。かくして、ハードマ
スク技術は将来のコンタクトホールおよびスルーホール
には限界である。
【００１２】第２に、ポリシリコンハードマスク技術
は、後のコンタクトホール閉塞方法がポリシリコンの付
着およびエッチングし直しを要する場合にのみ、容易に
適用することができる。将来の４分の１ミクロン以下の
アスペクト比の高いコンタクトホールの場合、ドープさ
れたポリシリコンは十分に低い抵抗を生じないので、金
属系プラグが必要である。この場合、金属付着前に、コ
ンタクトホールの底部で露出Ｓｉ基板をエッチングする
ことなしにポリシリコンハードマスクを選択的に除去す
ることができない。ポリシリコンハードマスクが後続す
る金属のエッチングし直しは多工程のエッチング法を必
要とする。ポリシリコンの付着温度が比較的高いので、
ポリシリコンをスルーホールハードマスクとして使用す
ることができない。
【００１３】第３に、Ｓｉ3Ｎ4をハードマスクまたはエ
ッチング止め層として使用することができるようにＳｉ
Ｏ2とＳｉ3Ｎ4との間のエッチング選択性を高める方法
もあるが、Ｓｉ3Ｎ4は非常に高い応力を有しているの
で、トランジスタ接合の漏れが高められる。また、Ｓｉ
3Ｎ4の付着温度が比較的高いので、Ｓｉ3Ｎ4はスルーホ
ールハードマスクとして使用することができない。
【００１４】
【課題を解決するための手段】下記の方法を実施するこ
とによって、上記問題を効果的に解決することができ
る。
【００１５】本発明によるコンタクトホール／スルーホ
ールの形成方法は、リソグラフィ技術によりレジストに
露出されたコンタクトホールパターンを反応性イオンエ
ッチング（ＲＩＥ）技術により金属層へ転移させ、レジ
スト除去工程後、このコンタクトホール／スルーホール
パターンは下層の誘電層を通して底部導体までのホール
のＲＩＥ中に選択性の高いマスクとして作用し、上記金
属エッチングマスク層がその元の厚さの無視できる減少
を受けながら、上記ホールが完全にエッチングされるこ
とを特徴としている。
【００１６】また、本発明によるコンタクトホール／ス
ルーホールの形成方法は、リソグラフィ技術によりレジ
ストに露出されたコンタクトホール／スルーホールパタ
ーンを反応性イオンエッチング（ＲＩＥ）技術により第
１金属層へ転移させてホールを形成し、次いで、レジス
ト除去工程後、第２金属層を上記第１金属表面を横切っ
て、且つ上記第１金属層にエッチングされた上記ホール
の内側に付着させ、引続き、ＲＩＥ技術を使用して上記
第２金属層をエッチングして上記ホールの内側に側壁を
残し、上記金属側壁を有する第１金属層の上記ホール
は、下層の誘電層を通して底部導体までのホールのＲＩ
Ｅ中、選択性の高い金属マスクとして作用し、上記金属
エッチングマスク層および上記側壁がそれらの元の厚さ
の無視できる減少を受けながら、上記ホールが完全にエ
ッチングされることを特徴としている。
【００１７】本発明によるコンタクトホール／スルーホ
ールの形成方法において、上記コンタクトホールをＲＩ
Ｅに使用した後、上記金属エッチングマスク層はそのま
まにされ、上記ホールを上記底部導体層まで塞ぐための
次工程の後、上記金属エッチングマスク層は頂部導体層
の一部または全体として作用することを特徴としてい
る。
【００１８】更に、本発明によるコンタクトホール／ス
ルーホールの形成方法において、上記コンタクトホール
をＲＩＥに使用した後、上記金属エッチングマスク層
は、上記ホールの底部に露出された上記底部導体の部
分、または上記ホールの頂部の開口部を取り囲む上記誘
電表面の部分をエッチングすることなく、上記金属マス
ク層を完全に除去する選択性の高いエッチング剤に浸漬
することにより除去されることを特徴としている。
【００１９】
【実施例】
（実施例１）図１は、本発明の第１実施例の形成方法に
おける工程を示す横断面図である。ＡｓまたはＰのよう
な十分な量のｎ型不純物をｐ型シリコン基板４１の表面
に拡散することによって導電領域４２を上記シリコン基
板に形成する。次いで、厚さ１μｍのＳｉＯ2層４３を
付着させた後、厚さ１００ｎｍのＷ層４４をスパッタリ
ング付着させ、このＷ層４４はＣＶＤ−Ｗと共通のＴｉ
Ｎ／Ｔｉ付着／バリア下層を必要としない。電子ビーム
リソグラフィ技術を使用して幅２００ｎｍのコンタクト
ホールパターン４５を厚さ５００ｎｍのレジストに形成
し、上記パターン４５をマスクとして使用して、ＲＩＥ
の使用によりホール４６を上記Ｗ層４４に開口し、その
後、Ｏ2プラズマまたは他の従来の方法でレジストを除
去する。次いで、ＳｉＯ2ＲＩＥ中、上記Ｗ層４４をハ
ードマスクとして使用して上記ＳｉＯ2層４３を通して
上記導電領域４２までコンタクトホール４７を下方に開
口する。
【００２０】次いで、上記Ｗハードマスク４４を、室温
のＨ2Ｏ2溶液に浸漬することにより（６０秒ちょうどの
エッチング＋１００％の過エッチング）、上記ＳｉＯ2
層４３の表面から除去する。化学蒸着（ＣＶＤ）技術を
使用して厚さ１００ｎｍのＴｉＮ／３０ｎｍ厚のＴｉ層
４８を付着させてホールを埋め、且つ上記ＳｉＯ2層４
３の頂部を覆う。電子ビームリソグラフィ技術を使用し
て幅２４０ｎｍの導体パターン４９をレジストに形成
し、上記パターン４９をマスクとして使用して、ＴｉＮ
／ＴｉエッチングのためにＲＩＥ法を使用して周囲の材
料を除去することによって導電線５０を形成する。 （実施例２）図４は、本発明の第２実施例の形成方法に
おける工程を示す横断面図である。ｐ型シリコン基板６
１の表面にＡｓまたはＰのような十分な量のｎ型不純物
を拡散することによって導電領域６２をｐ型シリコン基
板６１に形成する。次いで、厚さ１μｍのＳｉＯ2層６
３を付着させた後、厚さ１００ｎｍのＷ層６４をスパッ
タリング付着させ、このＷ層６４はＣＶＤ−Ｗと共通の
ＴｉＮ／Ｔｉ付着／バリア下層を必要としない。電子ビ
ームリソグラフィ技術を使用して幅２００ｎｍのコンタ
クトホールパターン６５をレジストに形成し、上記パタ
ーン６５をマスクとして使用して、ＲＩＥの使用により
ホール６６を上記Ｗ層６４に開口し、その後、Ｏ2プラ
ズマまたは他の従来の方法でレジストを除去する。
【００２１】次いで、ＳｉＯ2ＲＩＥ中、上記Ｗ層６４
をハードマスクとして使用して上記ＳｉＯ2 層６３を通
して上記導電領域６２までコンタクトホール４７を下方
に開口する。化学蒸着（ＣＶＤ）技術を使用して厚さ１
００ｎｍのＴｉＮ／３０ｎｍ厚のＴｉ層６８を付着させ
てホールを埋め、且つ上記Ｗ層６４の頂部を覆う。リソ
グラフィ技術を使用して幅２４０ｎｍの導体パターン６
９をレジストに形成し、上記パターン６９をマスクとし
て使用して、まずＴｉＮ／Ｔｉエッチングのために、次
いでＷエッチングのために、ＲＩＥ法を使用して周囲の
材料を除去することによって導電線７０を形成する。 （実施例３）図５は、本発明の第３実施例の形成方法に
おける工程を示す横断面図である。ｐ型シリコン基板８
１の表面にＡｓまたはＰのような十分な量のｎ型不純物
を拡散することによって導電領域８２をｐ型シリコン基
板８１に形成する。次いで、厚さ１μｍのＳｉＯ2層８
３を付着させた後、厚さ１００ｎｍの第１Ｗ層８４をス
パッタリング付着させ、このＷ層８４はＣＶＤ−Ｗと共
通のＴｉＮ／Ｔｉ付着／バリア下層を必要としない。電
子ビームリソグラフィ技術を使用して幅２４０ｎｍのコ
ンタクトホールパターン８５を厚さ５００ｎｍのレジス
トに形成し、上記パターン８５をマスクとして使用し
て、ＲＩＥの使用によりホール８６を上記Ｗ層８４に開
口し、その後、Ｏ2プラズマまたは他の従来の方法でレ
ジストを除去する。化学蒸着（ＣＶＤ）技術を使用して
厚さ３０ｎｍの第２Ｗ層８７を上記第１Ｗ層８４に薄く
付着させ、この第２Ｗ層８７をエッチングして上記ホー
ルパターン８６の側部に側壁８８を残す。その結果生じ
たハードマスクをＳｉＯ2ＲＩＥに使用して上記ＳｉＯ2
層８３を通して上記導電領域８２までコンタクトホール
４７を下方に開口する。
【００２２】次いで、上記Ｗハードマスク４４を室温の
Ｈ2Ｏ2溶液に２分間、浸漬することにより（６０秒ちょ
うどのエッチング＋１００％の過エッチング）、上記Ｓ
ｉＯ2層８３の表面から除去する。化学蒸着（ＣＶＤ）
技術を使用して厚さ１００ｎｍのＴｉＮ／３０ｎｍ厚の
Ｔｉ層９０を付着させてホールを埋め、且つ上記ＳｉＯ
2層８３の頂部を覆う。電子ビームリソグラフィ技術を
使用して幅２４０ｎｍの導体パターン９１をレジストに
形成し、上記パターン９１をマスクとして使用して、Ｔ
ｉＮ／ＴｉエッチングのためにＲＩＥ法を使用して周囲
の材料を除去することによって導電線９２を形成する。 （実施例４）図６は、本発明の第４実施例の形成方法に
おける工程を示す横断面図である。ｐ型シリコン基板１
０１の表面にＡｓまたはＰのような十分な量のｎ型不純
物を拡散することによって導電領域１０２をｐ型シリコ
ン基板１０１に形成する。次いで、厚さ１μｍのＳｉＯ
2層１０３を付着させた後、厚さ１００ｎｍの第１Ｗ層
１０４をスパッタリング付着させ、このＷ層１０４はＣ
ＶＤ−Ｗと共通のＴｉＮ／Ｔｉ付着／バリア下層を必要
としない。電子ビームリソグラフィ技術を使用して幅２
４０ｎｍのコンタクトホールパターン１０５を厚さ５０
０ｎｍのレジストに形成し、上記パターン１０５をマス
クとして使用して、ＲＩＥの使用によりホール１０６を
上記Ｗ層１０４に開口し、その後、Ｏ2プラズマまたは
他の従来の方法でレジストを除去する。
【００２３】化学蒸着（ＣＶＤ）技術を使用して厚さ３
０ｎｍの第２Ｗ層１０７を上記第１Ｗ層１０４上に薄く
付着させ、この第２Ｗ層１０７をエッチングして上記ホ
ールパターン８６の側部に側壁１０８を残す。その結果
生じたハードマスクをＳｉＯ2ＲＩＥに使用して上記Ｓ
ｉＯ2層１０３を通して上記導電領域１０２までコンタ
クトホール４７を下方に開口する。次いで、化学蒸着
（ＣＶＤ）技術を使用して厚さ１００ｎｍのＴｉＮ／３
０ｎｍ厚のＴｉ層１１０を付着させてホールを埋め、且
つ上記Ｗ層１０４の頂部を覆う。リソグラフィ技術を使
用して幅２００ｎｍの導体パターン１１１をレジストに
形成し、上記パターン１１１をマスクとして使用して、
まずＴｉＮ／Ｔｉエッチングのために、次いでＷエッチ
ングのためにＲＩＥ法を使用して周囲の材料を除去する
ことによって導電線１１２を形成する。 （作用）高いリン濃度を有するその場でリンドープされ
たポリシリコン層でも、スパッタリング付着されたＴｉ
Ｎ層、Ｔｉ層およびＷ層の略１５０、７５および１４μ
Ωｃｍに匹敵する略６００μΩｃｍの抵抗を有してい
る。Ｗ層およびＴｉＮ層の場合、ＰＶＤ−ＷおよびＰＶ
Ｄ−ＴｉＮ単層および２層についての以下の抵抗データ
を考慮する。 PVD-W 100 nm Rs = 1.43Ω／□ PVD-TiN 100 nm Rs = 10.77Ω／□ PVD-W 200 nm Rs = 0.70Ω／□ PVD-TiN 200 nm Rs = 5.53 Ω／□ PVD-TiN 100 nmの頂部上の PVD-W 100 Rs = 2.23 Ω／□ PVD-W 100 nmの頂部上の PVD-TiN 100 Rs = 0.96 Ω／□ ＣＶＤ−ＴｉＮがＰＶＤ−ＴｉＮと同様の抵抗値を有す
ると仮定すると、プラグ用の１００ｎｍのＣＶＤ−Ｔｉ
Ｎが後に付着される１００ｎｍのＷハードマスクの場
合、Ｗ層をそのまま残すことにより０．９６Ω／□の最
も低いシート抵抗を生じることがわかる。２００ｎｍが
厚すぎるなら、１００ｎｍのＴｉＮ付着に先立ってＷを
除去すればよいが、シート抵抗は１０．７７Ω／□まで
増大する。
【００２４】厚さ１００ｎｍのＷの他の付着によれば、
抵抗を１．２３Ω／□まで減少させるだけである。Ｗ付
着前にＴｉＮをエッチングすれば、１．４３または０．
７０Ω／□の純粋なＷシート抵抗を得ることができる
が、処理工程および複雑さが増し、かくしてコストが高
くなる。
【００２５】ＣＶＤ−ＷがＰＶＤ−Ｗと同様な抵抗を有
すると仮定すると、プラグ用の１００ｎｍのＣＶＤ−Ｗ
が後に付着される１００ｎｍのＴｉＮハードマスクの場
合、ＴｉＮ層を除去することにより１．４３Ω／□の最
も低いシート励行を生じることがわかる。ＣＶＤ−Ｗ用
の付着／バリア層として一般に使用されるＴｉＮ／Ｔｉ
の代わりにＰＶＤ−Ｗを使用することができるので、Ｐ
ＶＤ、ＣＶＤまたは両者の組み合わせのいずれにせよ、
Ｗの単層を使用することによって最も低いシート抵抗を
達成することができる。
【００２６】コンタクトホール底部の露出Ｓｉ基板拡散
層、スルーホール底部の導体金属層および周囲の層間誘
電層に対する金属ハードマスク層の選択的除去は、使用
したハードマスクに応じてエッチング化学を変えること
によって首尾良く達成することができる。周囲の材料に
対してハードマスクの反応性イオンエッチング（ＲＩ
Ｅ）で、十分な選択性を達成することができない場合、
湿式エッチング技術を使用すればよい。例えば、Ｔｉを
使用する場合、２０〜４０℃の温度範囲のＮＨ4ＯＨ系
エッチング剤はＳｉ、ＳｉＯ2およびＴｉＮに対する高
いエッチング選択性を有している。
【００２７】従って、このエッチング剤は、下層材料に
影響することなく選択的に除去することができるので、
Ｓｉ基板に対するコンタクトホールエッチング用、また
ＴｉＮカバーされたまたはＴｉＮ系の導体線に対するス
ルーホールエッチング用のハードマスクとして使用する
ことができる。ＴｉＮを使用する場合、２０〜４０℃の
温度範囲のＨ2ＳＯ4系エッチング剤はＳｉ、ＳｉＯ2お
よびＷに対する高いエッチング選択性を有している。従
って、このエッチング剤は、下層材料に影響することな
しに選択的に除去することができるので、Ｗカバーされ
たまたはＷ系の導体線に対するスルーホールエッチング
用のハードマスクとして使用することができる。Ｗを使
用する場合、２０〜４０℃の温度範囲のＨ2Ｏ2溶液はＳ
ｉ、ＳｉＯ2およびＴｉまたはＴｉＮに対する高いＷエ
ッチング選択性を有している。
【００２８】従って、このＨ2Ｏ2溶液は、下層材料に影
響することなく選択的に除去することができるので、Ｔ
ｉカバーされた／系、およびＴｉＮカバーされた／系の
導体線の両方に対するスルーホールエッチング用のハー
ドマスクとして使用することができる。
【００２９】
【発明の効果】先に挙げた実施例はすべてコンタクトホ
ールの構造を表しているが、本発明の範囲はこれらに限
定されるものではない。ｐ型Ｓｉ基板はｎ型でもよく、
同様に導電領域はｐ型でもよく、かくして不純物の拡散
により形成される。４つの実施例はＴｉＮ／Ｔｉ系プラ
グを有するＷ系ハードマスクを示しているが、Ｗ系プラ
グを有するＴｉ系ハードマスクの反対の場合も可能であ
る。また、スルーホールの場合、Ｓｉ基板に不純物拡散
により作られる導電領域をＳｉＯ2誘電層における金属
導体と交換することができる。
【００３０】あらゆる場合、従来のレジストマスク方法
と比較して、上記の金属ハードマスク技術は向上された
処理特性を生じる。アスペクト比の高い構造をエッチン
グするためにレジストパターンを金属ハードマスクに転
移させることによって、ＲＩＥ中の厳しい腐蝕、ＲＩＥ
中の高い基板温度に因るレジスト輪郭の悪化、および厚
過ぎるレジストにおける狭過ぎるパターンに因るレジス
トパターンのトッピングのようなレジストマスクと関連
した問題を効果的に解消することができる。また、かか
るスパッタ付着された或いは化学蒸着された金属ハード
マスクを使用することによって全体の処理温度および工
程を大いに低減することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の形成方法における工程を
示す横断面図である。
【図２】従来のハードマスク技術を使用したコンタクト
ホールの形成方法における工程を示す横断面図である。
【図３】従来のハードマスク技術の他の例を使用したコ
ンタクトホールの形成方法における工程を示す横断面図
である。
【図４】本発明の第２実施例の形成方法における工程を
示す横断面図である。
【図５】本発明の第３実施例の形成方法における工程を
示す横断面図である。
【図６】本発明の第４実施例の形成方法における工程を
示す横断面図である。
【符号の説明】
１、 ２１、４１、６１、８１、１０１ ：Ｓｉ基板 ２、２２、４２、６２、８２、１０２ ：導電領域 ３、２３、４３、６３、８１３、１０３ ：ＳｉＯ2
層 ４４、６４、８４、１０４ ：第１金属ハ
ードマスク層 ５、２５、４５、６５、８５、１０５ ：コンタクト
ホールレジストパターン ６、２６、４６、６６、８６、１０６ ：ハードマス
クホールパターン １０、３２、４８、６８、９０、１１０ ：相互接続金
属層 １１、３３、４９、６９、９１、１１１ ：相互接続線
レジストパターン １２、３４、５０、７０、９２、１１２ ：相互接続線 ４、２４ ：第１ポリシリコンハードマスク層 ２７ ：第２ポリシリコンハードマスク層 ２８ ：ポリシリコン側壁 ８７、１０７ ：第２金属ハードマスク層 ８８、１０８ ：金属側壁 ７、４７、６７ ：コンタクトホール ２９、８９、１０９：減少寸法のコンタクトホール ８、３０ ：ドープされたポリＳｉ層 ９、３１ ：ドープされたポリＳｉコンタクトホ
ールプラグ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 リソグラフィ技術によりレジストに露出
    されたコンタクトホール／スルーホールパターンを反応
    性イオンエッチング（ＲＩＥ）技術により金属層へ転移
    させ、レジスト除去工程後、このコンタクトホール／ス
    ルーホールパターンは下層の誘電層を通して底部導体ま
    でのホールのＲＩＥ中に選択性の高いマスクとして作用
    し、前記金属エッチングマスク層がその元の厚さの無視
    できる減少を受けながら、前記ホールが完全にエッチン
    グされることを特徴とするコンタクトホール／スルーホ
    ールの形成方法。
  2. 【請求項２】 リソグラフィ技術によりレジストに露出
    されたコンタクトホール／スルーホールパターンを反応
    性イオンエッチング（ＲＩＥ）技術により第１金属層へ
    転移させてホールを形成し、次いで、レジスト除去工程
    後、第２金属層を前記第１金属表面を横切って、且つ前
    記第１金属層にエッチングされた前記ホールの内側に付
    着させ、引続き、ＲＩＥ技術を使用して前記第２金属層
    をエッチングして前記ホールの内側に側壁を残し、前記
    金属側壁を有する第１金属層の前記ホールは、下層の誘
    電層を通して底部導体までのホールのＲＩＥ中、選択性
    の高い金属マスクとして作用し、前記金属エッチングマ
    スク層および前記側壁がそれらの元の厚さの無視できる
    減少を受けながら、前記ホールが完全にエッチングされ
    ることを特徴とするコンタクトホール／スルーホールの
    形成方法。
  3. 【請求項３】 前記コンタクトホール／スルーホールの
    ＲＩＥに使用後、前記金属エッチングマスク層はそのま
    まにされ、前記ホールを前記底部導体層まで塞ぐための
    次工程の後、前記金属エッチングマスク層は頂部導体層
    の一部または全体として作用することを特徴とする請求
    項１または２に記載のコンタクトホール／スルーホール
    の形成方法。
  4. 【請求項４】 前記コンタクトホール／スルーホールの
    ＲＩＥに使用後、前記金属エッチングマスク層は、前記
    ホールの底部に露出された前記底部導体の部分、または
    前記ホールの頂部の開口部を取り囲む前記誘電表面の部
    分をエッチングすることなく、前記金属マスク層を完全
    に除去する選択性の高いエッチング剤に浸漬することに
    より除去されることを特徴とする請求項１または２に記
    載のコンタクトホール／スルーホールの形成方法。
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