JPH02183534A - 集積デバイス中に接点を形成するために絶縁層を通してテーパー状のホールを形成する方法 - Google Patents
集積デバイス中に接点を形成するために絶縁層を通してテーパー状のホールを形成する方法Info
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- JPH02183534A JPH02183534A JP1298747A JP29874789A JPH02183534A JP H02183534 A JPH02183534 A JP H02183534A JP 1298747 A JP1298747 A JP 1298747A JP 29874789 A JP29874789 A JP 29874789A JP H02183534 A JPH02183534 A JP H02183534A
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- insulating layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
- H10W20/082—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being tapered via holes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
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- H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体集積デバイス中に電気接点を形成する
ために絶縁層を通してテーパーを有するホールを形成す
る方法に関する。本方法は集積ＭＩＳＦＥＴデバイスを
製造するために特に有用である。
ために絶縁層を通してテーパーを有するホールを形成す
る方法に関する。本方法は集積ＭＩＳＦＥＴデバイスを
製造するために特に有用である。
（従来技術とその問題点）
集積デバイスのデイメンジョンの減少につれて、絶縁層
を通して特定の表面積を有する半導体基板に必要な電気
接点を形成することは徐々に困難になる。いわゆる「ス
テップカバレージ」、つまり絶縁層を通してかつ絶縁層
の表面上に適合するようエツチングされたミクロン又は
サブミクロンのサイズのホールを充填するために付着さ
れる金属が、厚さ方向に必要な連続性と均一性を有し、
かつ特に縦のステップ上のような重要な点及び金属が付
着する表面上の鋭いエツジ上に割れ目を生じさせる傾向
のないことを幾分かの満足度で保証する技術に関する大
きな技術的な問題がある。これらの現象を回避するため
には、接点のホールにテーパーを形成すること、つまり
前記プロセスの間に金属が付着しなければならないウェ
ファの断面のフロントの縦方向のステップを傾斜させる
ことが好都合である。これらを実施するには、ＲＩＥプ
ラズマエツチングのようなフォトレジストマスクを通し
て絶縁層の特別に強い異方性エツチング技術だけでなく
高レゾル−ジョンマスキング技術が必要とされ、これに
より接点のホールのようなサブミクロン構造の形成の間
に必要なデイメンジョンのコントロールを確実に行うこ
とができる。
を通して特定の表面積を有する半導体基板に必要な電気
接点を形成することは徐々に困難になる。いわゆる「ス
テップカバレージ」、つまり絶縁層を通してかつ絶縁層
の表面上に適合するようエツチングされたミクロン又は
サブミクロンのサイズのホールを充填するために付着さ
れる金属が、厚さ方向に必要な連続性と均一性を有し、
かつ特に縦のステップ上のような重要な点及び金属が付
着する表面上の鋭いエツジ上に割れ目を生じさせる傾向
のないことを幾分かの満足度で保証する技術に関する大
きな技術的な問題がある。これらの現象を回避するため
には、接点のホールにテーパーを形成すること、つまり
前記プロセスの間に金属が付着しなければならないウェ
ファの断面のフロントの縦方向のステップを傾斜させる
ことが好都合である。これらを実施するには、ＲＩＥプ
ラズマエツチングのようなフォトレジストマスクを通し
て絶縁層の特別に強い異方性エツチング技術だけでなく
高レゾル−ジョンマスキング技術が必要とされ、これに
より接点のホールのようなサブミクロン構造の形成の間
に必要なデイメンジョンのコントロールを確実に行うこ
とができる。
絶縁層を通してエツチングホールのリムエツジを平滑化
するために通常使用される技術は、絶縁物質自身の熱的
な「再流」を意図している。しかしこの処理は必然的に
集積デバイスの製造プロセスの最後に近いステップで行
われなければならず、かつ高レベルのミニチュア化で既
にデバイス中に限定されている単結晶シリコン半導体基
板の領域に関する種々のドーピング種の拡散プロフィー
ルを変更することがあるという欠点を有している。
するために通常使用される技術は、絶縁物質自身の熱的
な「再流」を意図している。しかしこの処理は必然的に
集積デバイスの製造プロセスの最後に近いステップで行
われなければならず、かつ高レベルのミニチュア化で既
にデバイス中に限定されている単結晶シリコン半導体基
板の領域に関する種々のドーピング種の拡散プロフィー
ルを変更することがあるという欠点を有している。
更に特に小さい接点の場合には特別に、絶縁層の再流熱
処理はエツチングされたホールを塞ぐことがある。
処理はエツチングされたホールを塞ぐことがある。
光学的なテーパー形成技術に基づく最近提案された他の
解決法は、光感応性マスキング層中での「テーパーを有
する像」の形成と、マスキングフォトレジスト物質と、
絶縁層の厚さを通してエツチングされるホールの傾斜し
たプロフィールを生成するための絶縁物質のエツチング
選択性の厳格なコントロールを意図している。この技術
は実質的に「コールドな」操作で従って既に形成された
拡散プロフィールに負の効果を与えないという利点を有
するという事実にかかわらず、該技術は本来的に低コン
トラストの写真食刻プロセスを必要とし、これはデイメ
ンジョンコントロールに有害である。
解決法は、光感応性マスキング層中での「テーパーを有
する像」の形成と、マスキングフォトレジスト物質と、
絶縁層の厚さを通してエツチングされるホールの傾斜し
たプロフィールを生成するための絶縁物質のエツチング
選択性の厳格なコントロールを意図している。この技術
は実質的に「コールドな」操作で従って既に形成された
拡散プロフィールに負の効果を与えないという利点を有
するという事実にかかわらず、該技術は本来的に低コン
トラストの写真食刻プロセスを必要とし、これはデイメ
ンジョンコントロールに有害である。
他の提案は、絶縁層の第１の部分的な異方性エツチング
ステップの後に、エツチングされたホールの底部上の残
りの厚さのエンチングとそれと同時に絶縁層の厚さを通
して予備エツチングされたホールの先端部のテーパー形
成を生じさせる（ラウンドエツチング）ことを意図する
等方性条件下での第２のエツチングステップを行うもの
である。
ステップの後に、エツチングされたホールの底部上の残
りの厚さのエンチングとそれと同時に絶縁層の厚さを通
して予備エツチングされたホールの先端部のテーパー形
成を生じさせる（ラウンドエツチング）ことを意図する
等方性条件下での第２のエツチングステップを行うもの
である。
更にこの技術は満足すべきデイメンジョンコントロール
を維持することに関する問題点も有している。
を維持することに関する問題点も有している。
（発明の目的と発明の概要）
本発明の主要な目的は、従来技術の欠点を有することが
なく、半導体集積デバイス中に電気接点を形成するため
に、絶縁層を通してテーパーを有するホールを形成する
改良されたプロセスを提供することである。
なく、半導体集積デバイス中に電気接点を形成するため
に、絶縁層を通してテーパーを有するホールを形成する
改良されたプロセスを提供することである。
本発明の対象であるプロセスは、次の点に関して本発明
の目的と完全に一致する。
の目的と完全に一致する。
−それが高コントラスト写真食刻プロセスを必要とし、
該写真食刻限定プロセスのデイメンジョンコントロール
をどのようにも阻害しないこと、それが特に高いレゾル
−ジョンレベルを必要とせず、マスキングフォトレジス
ト中に生成される限定像が、接点形成されなければなら
ない半導体基板（単結晶シリコン）及び／又はコンダク
タ基板（ポリシリコン）の表面上に実質的に自己整列的
方法で再生されるフィーチャより都合の好いことに大き
くなっているため、むしろ光学的レゾル−ジョンの重要
性を実質的に減少させていること、 −それが実質的に半導体内に既に限定された拡散プロフ
ィールに影響を有しないコールドプロセスであること、 集積ＭＩＳＦＥＴ構造の場合に、それが「高い」接点（
つまりゲートポリシリコン上に）だけでなく、「低い」
接点（ソース及び／又はドレーンエリア中の単結晶シリ
コン上に）を形成することを許容すること、 それが特別な物質及び／又は装置を必要とすることなく
完全に通常の限定、付着及びエツチング技術を使用して
実施できること。
該写真食刻限定プロセスのデイメンジョンコントロール
をどのようにも阻害しないこと、それが特に高いレゾル
−ジョンレベルを必要とせず、マスキングフォトレジス
ト中に生成される限定像が、接点形成されなければなら
ない半導体基板（単結晶シリコン）及び／又はコンダク
タ基板（ポリシリコン）の表面上に実質的に自己整列的
方法で再生されるフィーチャより都合の好いことに大き
くなっているため、むしろ光学的レゾル−ジョンの重要
性を実質的に減少させていること、 −それが実質的に半導体内に既に限定された拡散プロフ
ィールに影響を有しないコールドプロセスであること、 集積ＭＩＳＦＥＴ構造の場合に、それが「高い」接点（
つまりゲートポリシリコン上に）だけでなく、「低い」
接点（ソース及び／又はドレーンエリア中の単結晶シリ
コン上に）を形成することを許容すること、 それが特別な物質及び／又は装置を必要とすることなく
完全に通常の限定、付着及びエツチング技術を使用して
実施できること。
（好ましい態様の説明）
図面に示された例は、単結晶シリコン１の半導体基板（
図示されていない拡散部が通常のように既に形成されて
いる）上にマトリックスタイプに配置されかつ絶縁ゲー
ト層８により前記シリコンｌから絶縁された多結晶シリ
コン（ポリシリコン）の導電性ゲートトランク２が形成
され、一方他のポリシリコントラック３も周辺エリアに
形成されている半導体集積ＭＯＳデバイスの場合に関す
るものである。「第１のレベル」のポリシリコンの導電
性トランク２及び３の全ては、当業者に周知な技術に従
って形成された酸化シリコンの絶縁スペーサ４によりそ
れらの側面に沿って通常のテーパ一部が形成されている
。それを通して接点が形成される絶縁物質の層は図中に
符号５で示されている。
図示されていない拡散部が通常のように既に形成されて
いる）上にマトリックスタイプに配置されかつ絶縁ゲー
ト層８により前記シリコンｌから絶縁された多結晶シリ
コン（ポリシリコン）の導電性ゲートトランク２が形成
され、一方他のポリシリコントラック３も周辺エリアに
形成されている半導体集積ＭＯＳデバイスの場合に関す
るものである。「第１のレベル」のポリシリコンの導電
性トランク２及び３の全ては、当業者に周知な技術に従
って形成された酸化シリコンの絶縁スペーサ４によりそ
れらの側面に沿って通常のテーパ一部が形成されている
。それを通して接点が形成される絶縁物質の層は図中に
符号５で示されている。
本態様によると、デバイス製造プロセスのこの時点にお
いて、絶縁層５により被覆されたデバイス（ウェファ）
のフロントの表面上に、フォトレジストマスク６が形成
され、引き続く説明で明らかになるように、増大された
デイメンジョン、つまり比較的小さいデイメンジョン的
な耐性を有するフォトレジストマスク６を通して接点が
形成されるため、マスク６を通して形成されるべき接点
が実質的に重要でない方法で食刻により限定される。こ
のステップが第１図に示されている。
いて、絶縁層５により被覆されたデバイス（ウェファ）
のフロントの表面上に、フォトレジストマスク６が形成
され、引き続く説明で明らかになるように、増大された
デイメンジョン、つまり比較的小さいデイメンジョン的
な耐性を有するフォトレジストマスク６を通して接点が
形成されるため、マスク６を通して形成されるべき接点
が実質的に重要でない方法で食刻により限定される。こ
のステップが第１図に示されている。
反応性イオンエツチング（実質的に異方性エツチング）
をエツチングされたホールの底部上に絶縁物質の約１０
００〜２０００人の層が残るまで行い、かつマスキング
レフオドレジストの残りの層を除去した後の前記デバイ
スの断面は第２図の概略的に示すものとなる。
をエツチングされたホールの底部上に絶縁物質の約１０
００〜２０００人の層が残るまで行い、かつマスキング
レフオドレジストの残りの層を除去した後の前記デバイ
スの断面は第２図の概略的に示すものとなる。
次いで第２の絶縁層７を実質的に適合するように約４５
００から６０００人の厚さで付着させる。テトラ・エチ
ル・オルト・シリケート（ＴＥ０１）が、この第２の絶
縁層７を付着させるために使用される好ましい前駆物質
である。
００から６０００人の厚さで付着させる。テトラ・エチ
ル・オルト・シリケート（ＴＥ０１）が、この第２の絶
縁層７を付着させるために使用される好ましい前駆物質
である。
この操作の後のデバイスのプロフィールは第３図に概略
的に示すものとなる。
的に示すものとなる。
次いで適合するよう付着されたこの第２の絶縁物質層７
の第２のＲＩＥプラズマエツチング（第１のエツチング
と同じように実質的に異方的なエツチング）を行い、第
４図に示すように、以前にエツチングされたホールの底
部上に以前に残った絶縁物質５の残りの層が完全に除去
されるまでかつ「低い」接点用に限定されたエリアＣ２
内の下に位置する単結晶シリコン基板１及び／又は「高
い」接点用に限定されたエリアＣ２内のポリシリコン３
が露出するまで、エツチングを継続する。
の第２のＲＩＥプラズマエツチング（第１のエツチング
と同じように実質的に異方的なエツチング）を行い、第
４図に示すように、以前にエツチングされたホールの底
部上に以前に残った絶縁物質５の残りの層が完全に除去
されるまでかつ「低い」接点用に限定されたエリアＣ２
内の下に位置する単結晶シリコン基板１及び／又は「高
い」接点用に限定されたエリアＣ２内のポリシリコン３
が露出するまで、エツチングを継続する。
第１の絶縁層５の前もってエツチングされた表面に適合
するよう形成された酸化シリコン絶縁層７の異方性エツ
チングは、絶縁層５の厚さの第１の部分を通して前もっ
てエツチングされたホールの初期の縦方向の壁面上に残
部７° （第４図）を残すことにより、接点用ホールの
所望のテーパーを形成する。更に単結晶シリコン基板ｌ
とポリシリコン３は、通常のように拡大された限定エリ
アに対して実質的に自己整列的である中央エリア内に露
出され、これによりそれを通して絶縁層５の厚さの第１
の部分を予備エツチングが行われる（第２図）フォトレ
ジストマスク６による接点の写真食刻的な限定（第１図
）の重要性を減少させる。
するよう形成された酸化シリコン絶縁層７の異方性エツ
チングは、絶縁層５の厚さの第１の部分を通して前もっ
てエツチングされたホールの初期の縦方向の壁面上に残
部７° （第４図）を残すことにより、接点用ホールの
所望のテーパーを形成する。更に単結晶シリコン基板ｌ
とポリシリコン３は、通常のように拡大された限定エリ
アに対して実質的に自己整列的である中央エリア内に露
出され、これによりそれを通して絶縁層５の厚さの第１
の部分を予備エツチングが行われる（第２図）フォトレ
ジストマスク６による接点の写真食刻的な限定（第１図
）の重要性を減少させる。
本発明のプロセスはこのように本発明の目的と効果を非
常に効果的で利点のあるものとする。
常に効果的で利点のあるものとする。
第１図、第２図、第３図及び第４図は、本発明のプロセ
スを例示するデバイスの断面図である。 １・・・単結晶シリコン、２・・・ゲートトラック、３
・・・ポリシリコントラック、４・・・スペーサ、５・
・・絶縁層、６・・・フォトレジストマスク、７・・・
絶縁層、７°・・・残部、８・・・絶縁ゲート層
スを例示するデバイスの断面図である。 １・・・単結晶シリコン、２・・・ゲートトラック、３
・・・ポリシリコントラック、４・・・スペーサ、５・
・・絶縁層、６・・・フォトレジストマスク、７・・・
絶縁層、７°・・・残部、８・・・絶縁ゲート層
Claims (1)
- 【特許請求の範囲】 （ａ）エッチングされたホールの底部上に、ある厚さの
絶縁物質の残部を残すように、ＲＩＥプラズマ中で接点
用マスクを通して第１の絶縁層の厚さより小さい深さだ
け該絶縁層を異方的にエッチングし、 （ｂ）前記接点用マスクの残留物質を除去し、（ｃ）絶
縁物質の第２の層を適合するよう付着させ、 （ｄ）該第２の絶縁物質層をＲＩＥプラズマ中でマスキ
ングなしに異方的にエッチングし、かつそこに電気接点
が形成される前記第１の絶縁層の下に位置する半導体又
は導電性基板の表面が露出するまで、前記エッチングホ
ールの底部上の前記残りの厚さに実質的に等しいエッチ
ング深さだけ、下に位置する第１の絶縁層のエッチング
を継続し、前記第１の絶縁層を通る前記エッチングホー
ルの実質的な縦方向の壁面上に、前記適合するよう付着
した第２の層の絶縁物質のテーパーを有する残部を残す
こと、 を含んで成る集積半導体デバイス中に電気接点を形成す
るために前記絶縁層を通してテーパーを有するホールを
形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT8883682A IT1225631B (it) | 1988-11-16 | 1988-11-16 | Rastremazione di fori attraverso strati dielettrici per formare contatti in dispositivi integrati. |
| IT83682A/88 | 1988-11-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02183534A true JPH02183534A (ja) | 1990-07-18 |
Family
ID=11323793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1298747A Pending JPH02183534A (ja) | 1988-11-16 | 1989-11-16 | 集積デバイス中に接点を形成するために絶縁層を通してテーパー状のホールを形成する方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5227014A (ja) |
| EP (1) | EP0369953B1 (ja) |
| JP (1) | JPH02183534A (ja) |
| DE (1) | DE68914099T2 (ja) |
| IT (1) | IT1225631B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101587838B (zh) | 2008-05-23 | 2011-03-23 | 中芯国际集成电路制造(北京)有限公司 | 在电介质层上形成孔的方法 |
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| KR0151048B1 (ko) * | 1995-05-24 | 1998-12-01 | 김광호 | 반도체 장치의 접촉창 형성방법 |
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-
1988
- 1988-11-16 IT IT8883682A patent/IT1225631B/it active
-
1989
- 1989-11-13 EP EP89830492A patent/EP0369953B1/en not_active Expired - Lifetime
- 1989-11-13 DE DE68914099T patent/DE68914099T2/de not_active Expired - Fee Related
- 1989-11-14 US US07/435,890 patent/US5227014A/en not_active Expired - Lifetime
- 1989-11-16 JP JP1298747A patent/JPH02183534A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0369953B1 (en) | 1994-03-23 |
| DE68914099D1 (de) | 1994-04-28 |
| IT8883682A0 (it) | 1988-11-16 |
| US5227014A (en) | 1993-07-13 |
| IT1225631B (it) | 1990-11-22 |
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