JPH1098131A - 拡散パターニング技術を用いたファインピッチ・バイア形成 - Google Patents
拡散パターニング技術を用いたファインピッチ・バイア形成Info
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
(57)【要約】
【課題】 バイア間隔を最小にする一方、バイアの物理
的完全さを保つため隣接バイア間に十分な量の誘電体を
維持する、誘電体材料を提供する。 【解決手段】 像形成材料は、誘電体材料１４を完全に
通って延在するバイア１８を形成するため、像形成材料
容量を最大化する相補的に交差指型の形状の形式で被着
される一方、像形成中隣接バイアを併合するのを防止す
るのに十分なバイア間隔を保証する。拡散像形成された
バイアについての好適な形状、従って被着された像形成
材料は三角形であり、隣接三角形の向きは、被着された
像形成材料間の間隔が得られたバイアと関連する導体ト
レース１２間の間隔と匹敵するように反対向きである。
的完全さを保つため隣接バイア間に十分な量の誘電体を
維持する、誘電体材料を提供する。 【解決手段】 像形成材料は、誘電体材料１４を完全に
通って延在するバイア１８を形成するため、像形成材料
容量を最大化する相補的に交差指型の形状の形式で被着
される一方、像形成中隣接バイアを併合するのを防止す
るのに十分なバイア間隔を保証する。拡散像形成された
バイアについての好適な形状、従って被着された像形成
材料は三角形であり、隣接三角形の向きは、被着された
像形成材料間の間隔が得られたバイアと関連する導体ト
レース１２間の間隔と匹敵するように反対向きである。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、高回路密
度を達成するため１つ以上の誘電体層を間に置いた複数
導体層から成る多層回路板に関する。詳細には、本発明
は、多層回路の隣接回路層を相互接続するため用いられ
るファインピッチ・バイア（ｖｉａ）の形成に関する。
度を達成するため１つ以上の誘電体層を間に置いた複数
導体層から成る多層回路板に関する。詳細には、本発明
は、多層回路の隣接回路層を相互接続するため用いられ
るファインピッチ・バイア（ｖｉａ）の形成に関する。
【０００２】
【従来の技術】高密度回路板は、スペースの制限がより
厳しくなるにつれ、自動車、コンピュータ及び移動電気
通信の産業内で非常に所望されるようになった。このよ
うな回路板は、一般に、導体層及び誘電体層を交互にし
た多層が被着されあるいは積層され所望の数の回路層の
多層の構造体を形成する誘電体コアから構成されてい
る。導体層は、回路板の表面で種々の回路部品により電
気的に相互接続される導体トレースを含み、一方、誘電
体層は、連続する導体層を相互に電気的に絶縁する。バ
イアと呼ばれるインタスティシャルホール（ｉｎｔｅｒ
ｓｔｉｔｉａｌ ｈｏｌｅ）が、導体層を相互に、又は
導体層と多層構造体の表面のそれらのそれぞれの回路部
品とを電気的に接続するため、隣接導体層間に（即ち、
中間の誘電体層を通して）必要とされる。この目的のた
め、バイアは、厚膜メタライゼーションのような適切な
導電性材料によりメッキされ又は充填されることにより
メタライズされ得る。
厳しくなるにつれ、自動車、コンピュータ及び移動電気
通信の産業内で非常に所望されるようになった。このよ
うな回路板は、一般に、導体層及び誘電体層を交互にし
た多層が被着されあるいは積層され所望の数の回路層の
多層の構造体を形成する誘電体コアから構成されてい
る。導体層は、回路板の表面で種々の回路部品により電
気的に相互接続される導体トレースを含み、一方、誘電
体層は、連続する導体層を相互に電気的に絶縁する。バ
イアと呼ばれるインタスティシャルホール（ｉｎｔｅｒ
ｓｔｉｔｉａｌ ｈｏｌｅ）が、導体層を相互に、又は
導体層と多層構造体の表面のそれらのそれぞれの回路部
品とを電気的に接続するため、隣接導体層間に（即ち、
中間の誘電体層を通して）必要とされる。この目的のた
め、バイアは、厚膜メタライゼーションのような適切な
導電性材料によりメッキされ又は充填されることにより
メタライズされ得る。
【０００３】従来技術においては、バイアは、誘電体層
の特定の材料及び形式、バイアが多層回路において行う
役割、及び多層回路の性質と関連する他の要因に応じ
て、深さ制御されたドリリング、レーザ・ドリリング、
プラズマ・エッチング及び拡散パターニング（ＤＰ）に
より形成されていた。ファインピッチ・バイアを形成す
る特に適した方法である拡散パターニングは、拡散像形
成ペーストを適切な組成物の誘電体層上に精密に被着
し、そのペーストの配置及び容量は、バイアの所望の配
置及び深さのそれぞれに対応することを必要とする。次
いで、拡散像形成ペーストは、誘電体層に横方向及び下
方向の双方に拡散し、そこにおいて、該ペーストは、誘
電体層を軟化させ、誘電体層の影響を受けた領域を洗い
去るのを可能にする。
の特定の材料及び形式、バイアが多層回路において行う
役割、及び多層回路の性質と関連する他の要因に応じ
て、深さ制御されたドリリング、レーザ・ドリリング、
プラズマ・エッチング及び拡散パターニング（ＤＰ）に
より形成されていた。ファインピッチ・バイアを形成す
る特に適した方法である拡散パターニングは、拡散像形
成ペーストを適切な組成物の誘電体層上に精密に被着
し、そのペーストの配置及び容量は、バイアの所望の配
置及び深さのそれぞれに対応することを必要とする。次
いで、拡散像形成ペーストは、誘電体層に横方向及び下
方向の双方に拡散し、そこにおいて、該ペーストは、誘
電体層を軟化させ、誘電体層の影響を受けた領域を洗い
去るのを可能にする。
【０００４】本来的に、バイアの寸法と間隔は、多層回
路にとって達成され得る回路密度に影響を及ぼす。拡散
パターニングされたバイアに関しては、像形成ペースト
の容量及び配置は、隣接バイアが併合するのを防止する
ため正確に制御されねばならない。なお、隣接バイアの
併合は、メタライズされた又は充填されたバイア間に電
気的短絡をもたらす。バイアの分離を維持する困難さ
は、パターニングされている誘電体層を通ってバイアが
完全に延在することを保証するよう十分な像形成ペース
トを被着するという対抗する関係により複雑化されてい
る。像形成ペーストは全ての方向（横方向及び下側方
向）にほぼ同じ速度で拡散するので、拡散パターニング
により生成されるバイアの寸法は、像形成されている誘
電体層の厚さに依存する。従って、ペーストが誘電体層
を通って全体的に拡散するのに必要とされる時間中に像
形成ペーストの横方向相互拡散が生じる結果として、隣
接バイアが併合しないことを保証するためバイアは十分
離間されねばならない。
路にとって達成され得る回路密度に影響を及ぼす。拡散
パターニングされたバイアに関しては、像形成ペースト
の容量及び配置は、隣接バイアが併合するのを防止する
ため正確に制御されねばならない。なお、隣接バイアの
併合は、メタライズされた又は充填されたバイア間に電
気的短絡をもたらす。バイアの分離を維持する困難さ
は、パターニングされている誘電体層を通ってバイアが
完全に延在することを保証するよう十分な像形成ペース
トを被着するという対抗する関係により複雑化されてい
る。像形成ペーストは全ての方向（横方向及び下側方
向）にほぼ同じ速度で拡散するので、拡散パターニング
により生成されるバイアの寸法は、像形成されている誘
電体層の厚さに依存する。従って、ペーストが誘電体層
を通って全体的に拡散するのに必要とされる時間中に像
形成ペーストの横方向相互拡散が生じる結果として、隣
接バイアが併合しないことを保証するためバイアは十分
離間されねばならない。
【０００５】下に横たわる導体パターンを、回路の表面
での、フリップ・チップのような回路部品と相互接続す
るため用いられるとき、バイアの寸法及び間隔は特に臨
界的である。フリップ・チップは、一般に、そのチップ
の一方の表面上に形成された端子を有するモノリシック
半導体デバイスである。チップの端子は、回路板の表面
の上又は下の相補的導体パターンに物理的且つ電気的に
装着される。多層回路の、下に横たわる層上に形成され
た、従来技術のフリップ・チップの導体パターン１０が
図１に示されている。導体パターン１０は、多数の導体
トレース１２が誘電体層１４の下側に形成される形で示
されている。この誘電体層１４は、導体トレース１２を
含む導体層の上に重なっている。図示のように、バイア
１６は、各導体トレース１２の端子の端部に形成されて
いる。バイア１６が形成された後、厚膜メタライゼーシ
ョンのような適切な導電性充填材料（図示せず）がバイ
ア１６に被着される。その後、フリップ・チップは、そ
のフリップ・チップの各端子がバイア１６のうちの一つ
のバイアの中の充填材料と個々に整合するように、導体
パターン１０と整合される。
での、フリップ・チップのような回路部品と相互接続す
るため用いられるとき、バイアの寸法及び間隔は特に臨
界的である。フリップ・チップは、一般に、そのチップ
の一方の表面上に形成された端子を有するモノリシック
半導体デバイスである。チップの端子は、回路板の表面
の上又は下の相補的導体パターンに物理的且つ電気的に
装着される。多層回路の、下に横たわる層上に形成され
た、従来技術のフリップ・チップの導体パターン１０が
図１に示されている。導体パターン１０は、多数の導体
トレース１２が誘電体層１４の下側に形成される形で示
されている。この誘電体層１４は、導体トレース１２を
含む導体層の上に重なっている。図示のように、バイア
１６は、各導体トレース１２の端子の端部に形成されて
いる。バイア１６が形成された後、厚膜メタライゼーシ
ョンのような適切な導電性充填材料（図示せず）がバイ
ア１６に被着される。その後、フリップ・チップは、そ
のフリップ・チップの各端子がバイア１６のうちの一つ
のバイアの中の充填材料と個々に整合するように、導体
パターン１０と整合される。
【０００６】フリップ・チップのマイクロ回路により通
常実行される多数の機能のため、比較的多数の相補的な
バイア及びフリップ・チップ端子が必要とされる。図１
により明示されるように、導体パターンは、フリップ・
チップ端子がそのフリップ・チップの周辺に配置されて
いるそのフリップ・チップと整合するよう通常形成され
ている。通常のフリップ・チップの寸法は、一般に、一
側部当たり数ミリメートルのオーダであり、これはバイ
ア１６がフリップ・チップの周辺でのフリップ・チップ
の端子の位置に対応する周辺形状内に密に詰まっている
状態をもたらす。従来技術において、トレース・ピッ
チ、従って最小フリップ・チップ端子ピッチ及びフリッ
プ・チップの寸法は、最小バイア間隔及び寸法の要件に
より制限されていた。
常実行される多数の機能のため、比較的多数の相補的な
バイア及びフリップ・チップ端子が必要とされる。図１
により明示されるように、導体パターンは、フリップ・
チップ端子がそのフリップ・チップの周辺に配置されて
いるそのフリップ・チップと整合するよう通常形成され
ている。通常のフリップ・チップの寸法は、一般に、一
側部当たり数ミリメートルのオーダであり、これはバイ
ア１６がフリップ・チップの周辺でのフリップ・チップ
の端子の位置に対応する周辺形状内に密に詰まっている
状態をもたらす。従来技術において、トレース・ピッ
チ、従って最小フリップ・チップ端子ピッチ及びフリッ
プ・チップの寸法は、最小バイア間隔及び寸法の要件に
より制限されていた。
【０００７】前記したように、拡散パターニングされた
バイア１６は、隣接バイア１６が形成中相互に併合する
のを阻止するため十分離間されねばならない一方、バイ
ア寸法は、そのバイア１６が誘電体層１４を通って全体
に延在し、十分な量の像形成ペーストを各バイアのため
用いることを必要とする相容れない要件に依存する。フ
リップ・チップの用途のため、バイア１６はまた、フリ
ップ・チップが誘電体層１４の表面上に十分に支持さ
れ、エポキシ又は別の適切なアンダーフィル（ｕｎｄｅ
ｒｆｉｌｌ）材料によりアンダーフィルを可能にするこ
とを保証するであろう量の充填材料を収容するのに十分
大きくなければならない。収容され得る最大量の充填材
料は、バイア１６のバイアの寸法と、充填材料の表面張
力とにより決定される。
バイア１６は、隣接バイア１６が形成中相互に併合する
のを阻止するため十分離間されねばならない一方、バイ
ア寸法は、そのバイア１６が誘電体層１４を通って全体
に延在し、十分な量の像形成ペーストを各バイアのため
用いることを必要とする相容れない要件に依存する。フ
リップ・チップの用途のため、バイア１６はまた、フリ
ップ・チップが誘電体層１４の表面上に十分に支持さ
れ、エポキシ又は別の適切なアンダーフィル（ｕｎｄｅ
ｒｆｉｌｌ）材料によりアンダーフィルを可能にするこ
とを保証するであろう量の充填材料を収容するのに十分
大きくなければならない。収容され得る最大量の充填材
料は、バイア１６のバイアの寸法と、充填材料の表面張
力とにより決定される。
【０００８】上記の制約の結果として、フリップ・チッ
プのための導体パターン１０の導体トレース１２間の最
小間隔は通常約０．１２５ミリメートル（約０．００５
インチ）であり、導体トレース１２のための最小幅は通
常約０．１２５ミリメートル（約０．００５インチ）で
あり、その結果約０．２５ミリメートル（約０．０１０
インチ）の最小トレース・ピッチを生じる。より狭く離
間された導体トレース１２を達成することが困難であっ
た。それは、適切な量の充填材料の使用を可能にするた
め必要とされるバイア１６は、通常、直径約０．２ミリ
メートル（約０．００８インチ）でなければならず、
０．２５ミリメートルのトレース・ピッチのため僅か約
０．０５ミリメートル（約０．００２インチ）のバイア
１６間の距離を生じる。これらの情況の下では、バイア
１６が像形成ペーストの拡散中併合せず、後で充填及び
フリップ・チップ装着中それらの完全さを維持すること
を保証するためには、隣接バイア１６間に残っている誘
電体材料は不十分である。
プのための導体パターン１０の導体トレース１２間の最
小間隔は通常約０．１２５ミリメートル（約０．００５
インチ）であり、導体トレース１２のための最小幅は通
常約０．１２５ミリメートル（約０．００５インチ）で
あり、その結果約０．２５ミリメートル（約０．０１０
インチ）の最小トレース・ピッチを生じる。より狭く離
間された導体トレース１２を達成することが困難であっ
た。それは、適切な量の充填材料の使用を可能にするた
め必要とされるバイア１６は、通常、直径約０．２ミリ
メートル（約０．００８インチ）でなければならず、
０．２５ミリメートルのトレース・ピッチのため僅か約
０．０５ミリメートル（約０．００２インチ）のバイア
１６間の距離を生じる。これらの情況の下では、バイア
１６が像形成ペーストの拡散中併合せず、後で充填及び
フリップ・チップ装着中それらの完全さを維持すること
を保証するためには、隣接バイア１６間に残っている誘
電体材料は不十分である。
【０００９】従って、比較的大きなバイアを、ファイン
ピッチ導体トレース、例えば、約０．１２５ミリメート
ル又はそれより小さく離間されたトレースと用いること
を可能し、一方、隣接バイアがバイア形成過程中併合さ
れるようになる危険を実質的に避ける方法が利用可能で
あるならば望ましい。
ピッチ導体トレース、例えば、約０．１２５ミリメート
ル又はそれより小さく離間されたトレースと用いること
を可能し、一方、隣接バイアがバイア形成過程中併合さ
れるようになる危険を実質的に避ける方法が利用可能で
あるならば望ましい。
【００１０】
【発明が解決しようとする課題】本発明の目的は、バイ
アを誘電体材料に形成する方法であって、バイア間隔を
最小にする一方、バイアの物理的完全さを保つため隣接
バイア間に十分な量の誘電体を維持する方法を提供する
ことにある。
アを誘電体材料に形成する方法であって、バイア間隔を
最小にする一方、バイアの物理的完全さを保つため隣接
バイア間に十分な量の誘電体を維持する方法を提供する
ことにある。
【００１１】本発明の別の目的は、バイアが、拡散パタ
ーニング・プロセスによる形成中に隣接バイアの併合の
可能性を低減するよう形成されることにある。
ーニング・プロセスによる形成中に隣接バイアの併合の
可能性を低減するよう形成されることにある。
【００１２】本発明の更に別の目的は、フリップ・チッ
プのような集積回路デバイスのため導体パターンを形成
するのに適した方法であって、導体パターンがフリップ
・チップの周辺に配設された端子間の間隔を低減するこ
とを可能にするよう形成する方法を提供することにあ
る。
プのような集積回路デバイスのため導体パターンを形成
するのに適した方法であって、導体パターンがフリップ
・チップの周辺に配設された端子間の間隔を低減するこ
とを可能にするよう形成する方法を提供することにあ
る。
【００１３】本発明のなお別の目的は、このような導体
パターンを形成するのに適した方法であって、バイアの
寸法が、フリップ・チップを誘電体層の表面上に物理的
に支持するため適切な量の充填材料の使用を可能にする
よう最適化される方法を提供することにある。
パターンを形成するのに適した方法であって、バイアの
寸法が、フリップ・チップを誘電体層の表面上に物理的
に支持するため適切な量の充填材料の使用を可能にする
よう最適化される方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明は、バイアの寸法
と、多層回路の誘電体層に形成されるバイア・パターン
のバイア間の間隔とを最適化する方法を提供する。な
お、本発明においては、「多層」は二層以上を意味す
る。本発明のバイアは、拡散像形成ペーストが誘電体材
料に被着されそれに拡散され、これにバイアの生成が続
く拡散パターニング技術により形成されるのに特に適し
ている。本発明の方法は、バイアの形成後の多層回路に
適用される誘電体テープ、又はバイアの形成前に多層回
路上に被着される厚膜の形成に適用可能である。典型的
には、誘電体材料を完全に通って延在し、多層回路の隣
接導体層を相互接続する目的のため、又は多層回路の表
面に配置された集積回路デバイスに導体層を電気的に相
互接続する目的のため、バイアはメタライズされ又は充
填されるのが好ましい。
と、多層回路の誘電体層に形成されるバイア・パターン
のバイア間の間隔とを最適化する方法を提供する。な
お、本発明においては、「多層」は二層以上を意味す
る。本発明のバイアは、拡散像形成ペーストが誘電体材
料に被着されそれに拡散され、これにバイアの生成が続
く拡散パターニング技術により形成されるのに特に適し
ている。本発明の方法は、バイアの形成後の多層回路に
適用される誘電体テープ、又はバイアの形成前に多層回
路上に被着される厚膜の形成に適用可能である。典型的
には、誘電体材料を完全に通って延在し、多層回路の隣
接導体層を相互接続する目的のため、又は多層回路の表
面に配置された集積回路デバイスに導体層を電気的に相
互接続する目的のため、バイアはメタライズされ又は充
填されるのが好ましい。
【００１５】本発明の目的は、三角形状を有するようバ
イア・パターンのバイアを形成することにより達成され
る。詳細には、バイア・パターンの少なくとも２つの直
ぐに隣接するバイアが、基底側部と、点を画成するよう
交差する２つの横側部とにより特徴付けられるように、
三角形状を有するべく形成される。隣接バイアの点同士
は、バイアが交差指型に構成される（ｉｎｔｅｒｄｉｇ
ｉｔｉｚｅｄ）ように反対方向に向いている。
イア・パターンのバイアを形成することにより達成され
る。詳細には、バイア・パターンの少なくとも２つの直
ぐに隣接するバイアが、基底側部と、点を画成するよう
交差する２つの横側部とにより特徴付けられるように、
三角形状を有するべく形成される。隣接バイアの点同士
は、バイアが交差指型に構成される（ｉｎｔｅｒｄｉｇ
ｉｔｉｚｅｄ）ように反対方向に向いている。
【００１６】本発明に従って形成されるバイアは種々の
用途に適用可能であるが、本発明の利点は、フリップ・
チップや他の集積回路デバイスについての導体パターン
に特に適用可能であることである。その事については、
本発明の方法は、バイア間の間隔を最大化するようバイ
アを形成する一方でまた回路デバイスを誘電体層の表面
上に支持するため適切な量の充填材料が存在することを
保証するよう十分なバイア表面積を与えることを必然的
に伴う。バイアは、フリップ・チップのような集積回路
デバイスの周辺で端子パターンに対して相補的であるパ
ターンを形成する。バイア・パターンは周辺端子パター
ンに対して相補的であるので、バイア・パターンは、誘
電体材料においてボード内周辺領域とボード外周辺領域
とを画成する。本発明によると、バイア・パターンの少
なくとも２つの直ぐに隣接するバイアは三角形状を有
し、隣接バイアの一方の点は誘電体材料のボード外領域
に向く一方、他方のバイアの点はボード内領域に向いて
いる。再び、成果は、交差指型に構成されたバイアを有
するバイア・パターンである。
用途に適用可能であるが、本発明の利点は、フリップ・
チップや他の集積回路デバイスについての導体パターン
に特に適用可能であることである。その事については、
本発明の方法は、バイア間の間隔を最大化するようバイ
アを形成する一方でまた回路デバイスを誘電体層の表面
上に支持するため適切な量の充填材料が存在することを
保証するよう十分なバイア表面積を与えることを必然的
に伴う。バイアは、フリップ・チップのような集積回路
デバイスの周辺で端子パターンに対して相補的であるパ
ターンを形成する。バイア・パターンは周辺端子パター
ンに対して相補的であるので、バイア・パターンは、誘
電体材料においてボード内周辺領域とボード外周辺領域
とを画成する。本発明によると、バイア・パターンの少
なくとも２つの直ぐに隣接するバイアは三角形状を有
し、隣接バイアの一方の点は誘電体材料のボード外領域
に向く一方、他方のバイアの点はボード内領域に向いて
いる。再び、成果は、交差指型に構成されたバイアを有
するバイア・パターンである。
【００１７】フリップ・チップを基板に装着する場合の
通常のように、バイア・パターンは、誘電体材料のボー
ド外領域に横たわるトレースを含む導体パターンの一部
を形成し、各トレースは対応するバイアから周辺に外側
に向かって延在する。また通常のように、導電性充填材
料は、バイアの各々に配設され、それらと関連するトレ
ースの各々と電気的に接触する。充填材料は、フリップ
・チップの整合後にフリップ・チップを導体パターンに
電気的且つ物理的に接続し、且つフリップ・チップを誘
電体層の周囲表面上に支持するよう働く。
通常のように、バイア・パターンは、誘電体材料のボー
ド外領域に横たわるトレースを含む導体パターンの一部
を形成し、各トレースは対応するバイアから周辺に外側
に向かって延在する。また通常のように、導電性充填材
料は、バイアの各々に配設され、それらと関連するトレ
ースの各々と電気的に接触する。充填材料は、フリップ
・チップの整合後にフリップ・チップを導体パターンに
電気的且つ物理的に接続し、且つフリップ・チップを誘
電体層の周囲表面上に支持するよう働く。
【００１８】本発明によると、バイアの三角形状はバイ
アを交差指型に構成することを可能にし、そのため比較
的大きなバイアをバイアの完全さを保ちながら一緒に接
近して形成することができる。特に、三角形状のバイア
を交差指型に構成することにより、バイアと関連するト
レース間の間隔にほぼ近い又はそれより小さい隣接バイ
ア間隔を与え、しかもなおバイアの物理的完全さを保つ
ため隣接バイア間に十分な量の誘電体を保つ。更に、フ
リップ・チップを基板の上に支持する量の充填材料を収
容するのに十分な寸法になされた表面積を有するよう、
フリップ・チップのための導体パターンのバイアを形成
することができる。
アを交差指型に構成することを可能にし、そのため比較
的大きなバイアをバイアの完全さを保ちながら一緒に接
近して形成することができる。特に、三角形状のバイア
を交差指型に構成することにより、バイアと関連するト
レース間の間隔にほぼ近い又はそれより小さい隣接バイ
ア間隔を与え、しかもなおバイアの物理的完全さを保つ
ため隣接バイア間に十分な量の誘電体を保つ。更に、フ
リップ・チップを基板の上に支持する量の充填材料を収
容するのに十分な寸法になされた表面積を有するよう、
フリップ・チップのための導体パターンのバイアを形成
することができる。
【００１９】本発明の他の目的及び利点は以下の詳細な
説明から一層良く認められるであろう。
説明から一層良く認められるであろう。
【００２０】
【発明の実施の形態】本発明は、実施形態の例により添
付の図面を参照してここに説明されるであろう。
付の図面を参照してここに説明されるであろう。
【００２１】図２を参照すると、多数のバイア１８が本
発明に従って形成されている誘電体材料１４が図示され
ている。図２はまた、誘電体材料１４の上に又は下に配
設された対応する多数の導体トレース１２が、バイア１
８により形成されたバイア・パターンに対して相補的で
ある導体パターン１０を形成するよう設けられている。
誘電体材料１４は、誘電体テープ又は厚膜であり得て、
一般に多層回路の誘電体層を形成する。
発明に従って形成されている誘電体材料１４が図示され
ている。図２はまた、誘電体材料１４の上に又は下に配
設された対応する多数の導体トレース１２が、バイア１
８により形成されたバイア・パターンに対して相補的で
ある導体パターン１０を形成するよう設けられている。
誘電体材料１４は、誘電体テープ又は厚膜であり得て、
一般に多層回路の誘電体層を形成する。
【００２２】図２の本発明についての特定の適用が図３
に示されている。その図３に、フリップ・チップ２２の
端子２４が、バイア１８の１つに被着された導電性充填
材料２０を有する導体トレース１２の１つに電気的に相
互接続されて示されている。図示のように、導体トレー
ス１２は、基板２８の上に重なっている誘電体層２６に
パターニングされている。基板２８はどの適当な材料で
も良いが、好適な材料は多層回路を形成するため通常採
用されるものである。
に示されている。その図３に、フリップ・チップ２２の
端子２４が、バイア１８の１つに被着された導電性充填
材料２０を有する導体トレース１２の１つに電気的に相
互接続されて示されている。図示のように、導体トレー
ス１２は、基板２８の上に重なっている誘電体層２６に
パターニングされている。基板２８はどの適当な材料で
も良いが、好適な材料は多層回路を形成するため通常採
用されるものである。
【００２３】再び図２に言及すると、導体パターン１０
が図１の従来技術のものと同じに示されているが、しか
し本発明は図２の実施形態の範囲に制限されると解釈す
べきでない。バイア１８は、バイア・パターンが誘電体
材料１４上にボード内周辺領域とボード外周辺領域とを
画成するように各導体トレース１２の端子端部に形成さ
れている。バイア１８は、導体トレース１２を、誘電体
材料１４の上に重なり又は下に重なっている導体層の他
の導体層と電気的に相互接続するためメタライズされ得
る。代替として、図３に示されるように、誘電体材料１
４の表面上に配置された、フリップ・チップ２２のよう
な集積回路デバイスの端子と導体トレース１２とを電気
的に相互接続するため、バイア１８はある容量の導電性
充填材料２０を充填され得る。
が図１の従来技術のものと同じに示されているが、しか
し本発明は図２の実施形態の範囲に制限されると解釈す
べきでない。バイア１８は、バイア・パターンが誘電体
材料１４上にボード内周辺領域とボード外周辺領域とを
画成するように各導体トレース１２の端子端部に形成さ
れている。バイア１８は、導体トレース１２を、誘電体
材料１４の上に重なり又は下に重なっている導体層の他
の導体層と電気的に相互接続するためメタライズされ得
る。代替として、図３に示されるように、誘電体材料１
４の表面上に配置された、フリップ・チップ２２のよう
な集積回路デバイスの端子と導体トレース１２とを電気
的に相互接続するため、バイア１８はある容量の導電性
充填材料２０を充填され得る。
【００２４】図２に示されるように、本発明に従って形
成されたバイア１８は三角形状に形成され、そのバイア
１８は本発明により、基底側部と、点を画成するよう交
差する２つの横方向側部とを含むと理解されるべきであ
る（当業者は、バイア１８の「点」が物理的及びプロセ
スの制限の結果として相当な半径を有し得ることを認め
るであろう。）。等辺形状のバイア１８が図２に示され
ているが、それらの形状は二等辺又は不等辺の三角形の
形状であり得ることは予測可能である。本発明に従っ
て、このような三角形状のバイア１８を交差指型に構成
することができ、隣接バイア１８がその形成中に併合す
ることが生じることなく、より微細なピッチのバイア１
８及び導体トレース１２を使用可能にする。ここに用い
られるように、バイア１８は、２つの直ぐに隣接するバ
イア１８が反対方向に向き、例えば第１のものは誘電体
材料１４のボード外領域に向き、第２のものは誘電体材
料１４のボード内領域の方向に向く意味で交差指型に構
成される。その結果、各バイア１８の点は、直ぐに隣接
するバイア１８の各々に関して反対方向に向いている。
成されたバイア１８は三角形状に形成され、そのバイア
１８は本発明により、基底側部と、点を画成するよう交
差する２つの横方向側部とを含むと理解されるべきであ
る（当業者は、バイア１８の「点」が物理的及びプロセ
スの制限の結果として相当な半径を有し得ることを認め
るであろう。）。等辺形状のバイア１８が図２に示され
ているが、それらの形状は二等辺又は不等辺の三角形の
形状であり得ることは予測可能である。本発明に従っ
て、このような三角形状のバイア１８を交差指型に構成
することができ、隣接バイア１８がその形成中に併合す
ることが生じることなく、より微細なピッチのバイア１
８及び導体トレース１２を使用可能にする。ここに用い
られるように、バイア１８は、２つの直ぐに隣接するバ
イア１８が反対方向に向き、例えば第１のものは誘電体
材料１４のボード外領域に向き、第２のものは誘電体材
料１４のボード内領域の方向に向く意味で交差指型に構
成される。その結果、各バイア１８の点は、直ぐに隣接
するバイア１８の各々に関して反対方向に向いている。
【００２５】図２から、所定の１対の隣接のバイア１８
間の間隔、即ちそれらの対向する横方向側部に対して垂
直の方向に測定された、バイア１８間の距離は、それら
の対応する導体トレース１２間の間隔とほぼ等しいこと
が分かる。例えば、ファインピッチ導体パターンは、約
０．２５ミリメートル（約０．０１０インチ）のピッチ
上で約０．１２５ミリメートル（約０．００５インチ）
の幅を持つ導体トレース１２を有し得て、その結果約
０．１２５ミリメートルの相互トレース間隔を生じる。
本発明に従って、バイア１８は約０．２０ミリメートル
の基底側部と、約０．２５ミリメートルの高さ（基底か
ら点までの距離）とを有し、隣接バイア１８間の間隔は
約０．１２５ミリメートル、即ち、隣接導体トレース１
２間の間隔とほぼ同じであり得る。
間の間隔、即ちそれらの対向する横方向側部に対して垂
直の方向に測定された、バイア１８間の距離は、それら
の対応する導体トレース１２間の間隔とほぼ等しいこと
が分かる。例えば、ファインピッチ導体パターンは、約
０．２５ミリメートル（約０．０１０インチ）のピッチ
上で約０．１２５ミリメートル（約０．００５インチ）
の幅を持つ導体トレース１２を有し得て、その結果約
０．１２５ミリメートルの相互トレース間隔を生じる。
本発明に従って、バイア１８は約０．２０ミリメートル
の基底側部と、約０．２５ミリメートルの高さ（基底か
ら点までの距離）とを有し、隣接バイア１８間の間隔は
約０．１２５ミリメートル、即ち、隣接導体トレース１
２間の間隔とほぼ同じであり得る。
【００２６】図３に示されるフリップ・チップの適用に
従って、本発明に従って形成されたバイア１８が設けら
れている表面範囲は、フリップ・チップ２２が誘電体層
１４の表面上に十分に支持されるのを保証するため導電
性充填材料２０の十分な容量を収容することができ、エ
ポキシのような適切なアンダーフィル材料（図示せず）
によりフリップ・チップ２２のアンダーフィルを使用可
能にし、並びにフリップ・チップ２２を導体トレース１
２に信頼性良く接着する。上記の例において、バイア１
８は約０．０２５ｍｍ2の表面積を有する。比較する
と、等しい表面積を有する図１に示されるタイプの従来
の形状のバイアは、僅か約０．０７ミリメートルの相互
バイア間隔を有し、即ち本発明に従って形成されたバイ
ア１８についての間隔の大雑把にほんの６０％であろ
う。このような距離では個々のバイアの完全さは低減さ
れ、隣接バイアはそれらの形成中併合し、充填材料の隣
接容量間に電気的短絡を生じさせる可能性が非常に高
い。
従って、本発明に従って形成されたバイア１８が設けら
れている表面範囲は、フリップ・チップ２２が誘電体層
１４の表面上に十分に支持されるのを保証するため導電
性充填材料２０の十分な容量を収容することができ、エ
ポキシのような適切なアンダーフィル材料（図示せず）
によりフリップ・チップ２２のアンダーフィルを使用可
能にし、並びにフリップ・チップ２２を導体トレース１
２に信頼性良く接着する。上記の例において、バイア１
８は約０．０２５ｍｍ2の表面積を有する。比較する
と、等しい表面積を有する図１に示されるタイプの従来
の形状のバイアは、僅か約０．０７ミリメートルの相互
バイア間隔を有し、即ち本発明に従って形成されたバイ
ア１８についての間隔の大雑把にほんの６０％であろ
う。このような距離では個々のバイアの完全さは低減さ
れ、隣接バイアはそれらの形成中併合し、充填材料の隣
接容量間に電気的短絡を生じさせる可能性が非常に高
い。
【００２７】本発明のバイア１８を形成する好適な方法
は拡散パターニング（ＤＰ）技術であり、その拡散パタ
ーニング技術はＤｕＰｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ，
Ｅ．Ｉ．，Ｃｏ．から入手可能であるＱ９５ＩＰのよう
な拡散像形成ペーストを利用する。バイア１８を形成す
るため、このようなペーストが誘電体材料１４上に被着
され、その後にそのペーストは誘電体材料１４の中に横
方向と下向きとの双方に大雑把に等しい速度で拡散し、
誘電体材料を軟化させ、そのためバイア１８がペースト
により軟化された誘電体材料１４のそれらの部分を単純
に除去することにより生成される。上記拡散及び生成の
ステップは、当該技術において既知であり、従って更に
詳細には説明しない。
は拡散パターニング（ＤＰ）技術であり、その拡散パタ
ーニング技術はＤｕＰｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ，
Ｅ．Ｉ．，Ｃｏ．から入手可能であるＱ９５ＩＰのよう
な拡散像形成ペーストを利用する。バイア１８を形成す
るため、このようなペーストが誘電体材料１４上に被着
され、その後にそのペーストは誘電体材料１４の中に横
方向と下向きとの双方に大雑把に等しい速度で拡散し、
誘電体材料を軟化させ、そのためバイア１８がペースト
により軟化された誘電体材料１４のそれらの部分を単純
に除去することにより生成される。上記拡散及び生成の
ステップは、当該技術において既知であり、従って更に
詳細には説明しない。
【００２８】拡散パターニング技術をテープ又は厚膜の
形式における誘電体材料と共に用いることができる。誘
電体テープにおいて、図３に示されるように、バイア１
８は、そのテープが導体トレース１２を含む導体層に貼
られ又はラミネートされる前に生成される。誘電体厚膜
においては、バイア１８は、厚膜が導体層に被着された
後に形成される。当該技術において既知のように、完全
に拡散されたバイア１８を完成するため、即ち、バイア
が誘電体材料１４を完全に通って導体トレース１２まで
延在することを達成するため、最小容量の像形成ペース
トが誘電体材料１４に塗布されねばならない。従来技術
においては、比較的大きな量の像形成ペーストを被着し
て多層回路の誘電体層を完全に通って延在するバイアを
十全に生成する要件は、隣接バイアが単一のままであり
生成後に併合しない同時の要件と相容れなかった。先に
説明したように、本発明により形成されたバイア１８
は、隣接バイア１８が生成過程中併合されるようになる
ことが生じるのを回避するため十分に離間されたままで
ありながら比較的大きな寸法を有するよう生成すること
ができる。図３に示される用途においては、バイア１８
は、フリップ・チップ２２を誘電体材料１４の表面上に
支持する適切な容量の導電性充填材料２０を収容するよ
うな寸法に容易にすることができる。
形式における誘電体材料と共に用いることができる。誘
電体テープにおいて、図３に示されるように、バイア１
８は、そのテープが導体トレース１２を含む導体層に貼
られ又はラミネートされる前に生成される。誘電体厚膜
においては、バイア１８は、厚膜が導体層に被着された
後に形成される。当該技術において既知のように、完全
に拡散されたバイア１８を完成するため、即ち、バイア
が誘電体材料１４を完全に通って導体トレース１２まで
延在することを達成するため、最小容量の像形成ペース
トが誘電体材料１４に塗布されねばならない。従来技術
においては、比較的大きな量の像形成ペーストを被着し
て多層回路の誘電体層を完全に通って延在するバイアを
十全に生成する要件は、隣接バイアが単一のままであり
生成後に併合しない同時の要件と相容れなかった。先に
説明したように、本発明により形成されたバイア１８
は、隣接バイア１８が生成過程中併合されるようになる
ことが生じるのを回避するため十分に離間されたままで
ありながら比較的大きな寸法を有するよう生成すること
ができる。図３に示される用途においては、バイア１８
は、フリップ・チップ２２を誘電体材料１４の表面上に
支持する適切な容量の導電性充填材料２０を収容するよ
うな寸法に容易にすることができる。
【００２９】上記の観点から見て、本発明の三角形状に
されたバイア１８は、バイアの完全さが後続の処理及び
取り扱い中に維持される適切な寸法で生成されるバイア
を誘電体材料に形成するのを容易にすることにより処理
歩留まりが非常に改善されることがわかる。バイア１８
の三角形状は、交差指型に構成されたバイア・パターン
の形状を可能にし、そのバイア・パターンにおいては比
較的大きなバイア１８が、それらの個別の完全さを保ち
ながら近接して一緒に形成される。特に、本発明の交差
指型に構成された三角形バイア１８は、バイア１８と関
連した導体トレース１２間の間隔にほぼ近く、又はそれ
小さい相互バイア間隔を有することができ、しかもなお
バイア１８の表面積が回路基板の周囲表面上にフリップ
・チップを支持するのに適した量の充填材料を収容する
のに十分な寸法にされている当該バイア１８を生じる。
更に、本発明の三角形状にされたバイア１８は、特に、
拡散パターニング技術により誘電体テープに形成される
のに適しており、その拡散パターニング技術は大量生産
技術に非常に適している。
されたバイア１８は、バイアの完全さが後続の処理及び
取り扱い中に維持される適切な寸法で生成されるバイア
を誘電体材料に形成するのを容易にすることにより処理
歩留まりが非常に改善されることがわかる。バイア１８
の三角形状は、交差指型に構成されたバイア・パターン
の形状を可能にし、そのバイア・パターンにおいては比
較的大きなバイア１８が、それらの個別の完全さを保ち
ながら近接して一緒に形成される。特に、本発明の交差
指型に構成された三角形バイア１８は、バイア１８と関
連した導体トレース１２間の間隔にほぼ近く、又はそれ
小さい相互バイア間隔を有することができ、しかもなお
バイア１８の表面積が回路基板の周囲表面上にフリップ
・チップを支持するのに適した量の充填材料を収容する
のに十分な寸法にされている当該バイア１８を生じる。
更に、本発明の三角形状にされたバイア１８は、特に、
拡散パターニング技術により誘電体テープに形成される
のに適しており、その拡散パターニング技術は大量生産
技術に非常に適している。
【００３０】本発明が好適実施形態に関して説明された
が、他の形式が当業者により採用され得るのは明らかで
ある。例えば、導体及びバイア・パターンは、図面に示
されるものと異なっても良く、適切な材料が記したもの
と代替され得る。従って、本発明の範囲は特許請求の範
囲によってのみ制限されるべきである。
が、他の形式が当業者により採用され得るのは明らかで
ある。例えば、導体及びバイア・パターンは、図面に示
されるものと異なっても良く、適切な材料が記したもの
と代替され得る。従って、本発明の範囲は特許請求の範
囲によってのみ制限されるべきである。
【図１】バイアが従来技術に従って作られている誘電体
材料の平面図である。
材料の平面図である。
【図２】バイアが本発明に従って作られている誘電体材
料の平面図である。
料の平面図である。
【図３】フリップ・チップが、本発明に従って形成され
たバイアを通って、下に横たわっている導体トレースに
装着される多層回路の断面図である。
たバイアを通って、下に横たわっている導体トレースに
装着される多層回路の断面図である。
１０ 導体パターン １２ 導体トレース １４ 誘電体材料 １８ バイア ２０ 導電性充填材料 ２２ フリップ・チップ ２４ 端子 ２６ 誘電体層 ２８ 基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０５Ｋ 3/46 Ｈ０５Ｋ 3/46 Ｑ Ｈ０１Ｌ 23/12 Ｑ (72)発明者 ブラッドリー・レイ・クニガ アメリカ合衆国インディアナ州46979，ロ シアヴィル，ウエスト 7658 サウス 250
Claims (20)
- 【請求項１】 バイア・パターンを有する誘電体材料に
おいて、 バイア・パターンの少なくとも２つのバイアが互いに直
ぐに隣接しており、 前記の２つのバイアの各々は、基底側部と、点を形成す
べく交差する２つの横方向側部とにより特徴付けられる
三角形状を有し、 前記の２つのバイアの前記点は、前記の２つのバイアが
交差指型に構成されるように反対方向に向いている、誘
電体材料。 - 【請求項２】 前記バイア・パターンの各バイアは、基
底側部と、点を形成すべく交差する２つの横方向側部と
により特徴付けられる三角形状を有し、 各バイアの前記点は、誘電体材料における全てのバイア
が交差指型に構成されるように、直ぐに隣接する各バイ
アに関して反対方向に向いている、請求項１記載の誘電
体材料。 - 【請求項３】 前記バイア・パターンは、集積回路デバ
イスの周辺端子パターンに対して相補的であり、 前記バイア・パターンは、誘電体材料のボード内周辺領
域とボード外周辺領域とを画成し、 前記の２つのバイアの第１のバイアは前記ボード外周辺
領域に向き、 前記の２つのバイアの第２のバイアは前記ボード内周辺
領域に向いている、請求項１記載の誘電体材料。 - 【請求項４】 前記バイアの各々内に配設された導電性
材料を更に備える請求項１記載の誘電体材料。 - 【請求項５】 前記誘電体材料がテープである請求項１
記載の誘電体材料。 - 【請求項６】 前記誘電体材料が厚膜層である請求項１
記載の誘電体材料。 - 【請求項７】 導体トレースを備える導体パターンと、 前記導体パターンの上に重なる誘電体材料と、 前記の誘電体層を通り前記導体パターンへ延在するバイ
アを備え且つ前記導体パターンに対して相補的であるバ
イア・パターンと、 集積回路デバイスの端子パターンと、を備え、 前記バイア・パターンは、前記誘電体材料のボード内周
辺領域とボード外周辺領域とを画成し、 前記バイアの少なくとも２つは互いに直ぐに隣接してお
り、 前記の２つのバイアの各々は、基底側部と、点を形成す
べく交差する２つの横方向側部とにより特徴付けられる
三角形状を有し、 前記の２つのバイアの第１及び第２のバイアが交差指型
に構成されるように、前記第１のバイアの点は前記ボー
ド外周辺領域に向き、且つ前記第２のバイアの点は前記
ボード内周辺領域に向いている、多層回路。 - 【請求項８】 前記バイアの各々は、基底側部と、点を
形成すべく交差する２つの横方向側部とにより特徴付け
られる三角形状を有し、 各バイアの前記点は、前記誘電体材料内の全てのバイア
が交差指型に構成されるように、直ぐに隣接する各バイ
アに関して反対方向に向いている、請求項７記載の多層
回路。 - 【請求項９】 前記導体トレースの各々に前記バイアを
通って電気的に接触する導電性材料を更に備える請求項
７記載の多層回路。 - 【請求項１０】 前記導体トレースは、前記誘電体材料
の前記ボード外周辺領域に隣接し、 前記導体の各々は、前記バイアのうちの対応するバイア
から周辺に且つ外に向かって延在する請求項７記載の多
層回路。 - 【請求項１１】 前記バイアの各々は少なくとも約０．
０２５ｍｍ2の面積を有し、 前記バイアは約０．１２５ｍｍより大きくなく離間して
いる請求項７記載の多層回路。 - 【請求項１２】 前記導体トレースの各々は約０．１２
５ｍｍの幅を有し、隣接導体トレースは約０．１２５ｍ
ｍより大きくなく離間している請求項１１記載の多層回
路。 - 【請求項１３】 バイア・パターンを誘電体材料に形成
する方法において、 誘電体材料を設けるステップと、 互いに直ぐに隣接している少なくとも２つのバイアを有
するバイア・パターンを画成するようにバイアを前記誘
電体材料に形成し、前記の２つのバイアの各々は基底側
部と、点を形成すべく交差する２つの横方向側部とによ
り特徴付けられる三角形状を有し、前記の２つのバイア
の前記点は前記の２つのバイアが交差指型に構成される
ように反対方向に向けるステップと、を備える方法。 - 【請求項１４】 前記誘電体材料をテープとして形成
し、バイアを前記誘電体材料に形成する前記ステップの
後に前記テープを導体層に付着するステップを更に備え
る請求項１３記載の方法。 - 【請求項１５】 バイアを前記誘電体材料に形成する前
記ステップの前に前記誘電体材料を薄膜として導体層上
に形成するステップを更に備える請求項１３記載の方
法。 - 【請求項１６】 前記バイアは、多層回路の、下に横た
わる導体層の導体トレースを露出させるように前記誘電
体材料を通って延在すべく形成される請求項１３記載の
方法。 - 【請求項１７】 集積回路デバイスの端子パターンに対
して相補的であるよう前記バイア・パターンを形成し、
前記バイア・パターンは前記誘電体材料のボード内周辺
領域とボード外周辺領域とを画成し、前記の２つのバイ
アの第１のバイアの前記点は前記ボード外周辺領域に向
き、前記の２つのバイアの第２のバイアの前記点は前記
ボード内周辺領域に向けるステップを更に備える請求項
１６記載の方法。 - 【請求項１８】 各バイア内の材料は前記導体トレース
のうちの対応する導体トレースと接触するように前記バ
イアを導電性材料で充填するステップを更に備える請求
項１７記載の方法。 - 【請求項１９】 前記端子パターンの端子が前記バイア
と整合するように集積回路デバイスを前記バイア・パタ
ーンと整合するステップを更に備える請求項１８記載の
方法。 - 【請求項２０】 バイアを前記誘電体材料に形成する前
記ステップは、拡散像形成材料を被着し、前記拡散像形
成材料を前記誘電体材料の中に拡散し、次いで前記バイ
アを生成するステップを備える拡散パターニング技術で
ある請求項１３記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US70979496A | 1996-09-09 | 1996-09-09 | |
| US709794 | 1996-09-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098131A true JPH1098131A (ja) | 1998-04-14 |
Family
ID=24851336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9237065A Pending JPH1098131A (ja) | 1996-09-09 | 1997-09-02 | 拡散パターニング技術を用いたファインピッチ・バイア形成 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0828291A3 (ja) |
| JP (1) | JPH1098131A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014073126A1 (ja) * | 2012-11-09 | 2014-05-15 | 日本特殊陶業株式会社 | 配線基板 |
| WO2014083718A1 (ja) * | 2012-11-27 | 2014-06-05 | 日本特殊陶業株式会社 | 配線基板 |
| JP2022033423A (ja) * | 2020-08-17 | 2022-03-02 | イビデン株式会社 | プリント配線板とモータ用コイル基板 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100609364B1 (ko) | 1997-03-25 | 2006-08-08 | 이 아이 듀폰 디 네모아 앤드 캄파니 | 디스플레이 패널용 필드 이미터 캐소드 배면판 구조물, 그제조 방법, 및 그를 포함하는 디스플레이 패널 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750474A (en) * | 1980-09-10 | 1982-03-24 | Toshiba Corp | Manufacture of semiconductor device |
| JPH0846079A (ja) * | 1994-07-28 | 1996-02-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1997
- 1997-08-12 EP EP97202495A patent/EP0828291A3/en not_active Withdrawn
- 1997-09-02 JP JP9237065A patent/JPH1098131A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014073126A1 (ja) * | 2012-11-09 | 2014-05-15 | 日本特殊陶業株式会社 | 配線基板 |
| WO2014083718A1 (ja) * | 2012-11-27 | 2014-06-05 | 日本特殊陶業株式会社 | 配線基板 |
| JP2022033423A (ja) * | 2020-08-17 | 2022-03-02 | イビデン株式会社 | プリント配線板とモータ用コイル基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0828291A3 (en) | 1999-11-17 |
| EP0828291A2 (en) | 1998-03-11 |
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