JPH1098181A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH1098181A JPH1098181A JP24835996A JP24835996A JPH1098181A JP H1098181 A JPH1098181 A JP H1098181A JP 24835996 A JP24835996 A JP 24835996A JP 24835996 A JP24835996 A JP 24835996A JP H1098181 A JPH1098181 A JP H1098181A
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- electron
- electron supply
- inp
- supply layer
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Abstract
(57)【要約】
【課題】 チャネル層における電子濃度を十分高めるこ
とができ、ヘテロ接合ＦＥＴの高性能化をはかる。 【解決手段】 化合物半導体を用いたヘテロ接合ＦＥＴ
において、ＩｎＰ基板１０１上に形成されたノンドープ
のＩｎＧａＡｓチャネル層１０３と、チャネル層１０３
上に形成されたｎ+ 型のＩｎＡｌＡｓ第１電子供給層１
０５と、第１電子供給層１０５上に形成されたｎ+ 型の
ＩｎＰ第２電子供給層１０６と、第２電子供給層１０６
の上に形成されたノンドープのＩｎＡｌＡｓショットキ
ーコンタクト層１０７と、コンタクト層１０７上の一部
に形成されたゲート電極１０９と、ゲート電極１０９の
両側に形成されたソース・ドレインとなるオーミック電
極１１１，１１２とを備えた。
とができ、ヘテロ接合ＦＥＴの高性能化をはかる。 【解決手段】 化合物半導体を用いたヘテロ接合ＦＥＴ
において、ＩｎＰ基板１０１上に形成されたノンドープ
のＩｎＧａＡｓチャネル層１０３と、チャネル層１０３
上に形成されたｎ+ 型のＩｎＡｌＡｓ第１電子供給層１
０５と、第１電子供給層１０５上に形成されたｎ+ 型の
ＩｎＰ第２電子供給層１０６と、第２電子供給層１０６
の上に形成されたノンドープのＩｎＡｌＡｓショットキ
ーコンタクト層１０７と、コンタクト層１０７上の一部
に形成されたゲート電極１０９と、ゲート電極１０９の
両側に形成されたソース・ドレインとなるオーミック電
極１１１，１１２とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体を構
成材料とする電界効果トランジスタに係わり、特にヘテ
ロ接合を利用したヘテロ接合電界効果トランジスタに関
する。
成材料とする電界効果トランジスタに係わり、特にヘテ
ロ接合を利用したヘテロ接合電界効果トランジスタに関
する。
【０００２】
【従来の技術】近年、電子親和力の小さいｎ型半導体か
らなる電子供給層と電子親和力の大きいノンドープの半
導体からなるチャネル層を隣接させた変調ドーピング構
造を使ったヘテロ接合電界効果トランジスタが注目され
ている。このトランジスタは、高い電子濃度と高い電子
移動度が得られ、高速動作が可能となるという特徴を有
する。以下、この変調ドーピング構造を使ったヘテロ接
合電界効果トランジスタをＨＦＥＴと記す。
らなる電子供給層と電子親和力の大きいノンドープの半
導体からなるチャネル層を隣接させた変調ドーピング構
造を使ったヘテロ接合電界効果トランジスタが注目され
ている。このトランジスタは、高い電子濃度と高い電子
移動度が得られ、高速動作が可能となるという特徴を有
する。以下、この変調ドーピング構造を使ったヘテロ接
合電界効果トランジスタをＨＦＥＴと記す。
【０００３】図６に、従来のＨＦＥＴの素子構造断面を
示す。図中の６０１はＩｎＰ基板、６０２はＩｎＰバッ
ファ層、６０３はノンドープのＩｎＧａＡｓチャネル
層、６０４はノンドープのＩｎＡｌＡｓスペーサ層、６
０５はｎ+ 型のＩｎＡｌＡｓ電子供給層、６０７はノン
ドープのＩｎＡｌＡｓショットキーコンタクト層、６０
８はｎ+ 型のＩｎＧａＡｓオーミックコンタクト層、６
０９はゲート電極、６１１，６１２はオーミック電極を
示している。
示す。図中の６０１はＩｎＰ基板、６０２はＩｎＰバッ
ファ層、６０３はノンドープのＩｎＧａＡｓチャネル
層、６０４はノンドープのＩｎＡｌＡｓスペーサ層、６
０５はｎ+ 型のＩｎＡｌＡｓ電子供給層、６０７はノン
ドープのＩｎＡｌＡｓショットキーコンタクト層、６０
８はｎ+ 型のＩｎＧａＡｓオーミックコンタクト層、６
０９はゲート電極、６１１，６１２はオーミック電極を
示している。
【０００４】この種のＨＦＥＴをより高性能化するため
に、主に２つの試みがなされている。第１はチャネル層
の電子移動度を高めること、第２はチャネル層の電子濃
度を高めることである。
に、主に２つの試みがなされている。第１はチャネル層
の電子移動度を高めること、第２はチャネル層の電子濃
度を高めることである。
【０００５】第１の電子移動度を高めるには、チャネル
層の材料自体に電子移動度の高い材料を使うことが有効
である。そのため、ＩｎＰ基板上の材料系を例にとる
と、ＩｎＰに格子整合するＩｎ0.53Ｇａ0.47Ａｓの代わ
りに、Ｉｎ組成の高いＩｎy Ｇａ1-y Ａｓ（ｙ＞０．５
３）がよく使われている。
層の材料自体に電子移動度の高い材料を使うことが有効
である。そのため、ＩｎＰ基板上の材料系を例にとる
と、ＩｎＰに格子整合するＩｎ0.53Ｇａ0.47Ａｓの代わ
りに、Ｉｎ組成の高いＩｎy Ｇａ1-y Ａｓ（ｙ＞０．５
３）がよく使われている。
【０００６】次に、第２の電子濃度を高めるには、電子
供給層とチャネル層の電子親和力の差が大きい材料系を
使い、さらに電子供給層のドーピング濃度を高濃度化す
ることが有効である。ところが、電子供給層を高濃度に
ドーピングしようとした場合、ドーピング濃度の上限が
あり、所望の電子濃度を達成できない場合が多い。電子
親和力の小さい半導体ほど、この上限が低い傾向があ
る。
供給層とチャネル層の電子親和力の差が大きい材料系を
使い、さらに電子供給層のドーピング濃度を高濃度化す
ることが有効である。ところが、電子供給層を高濃度に
ドーピングしようとした場合、ドーピング濃度の上限が
あり、所望の電子濃度を達成できない場合が多い。電子
親和力の小さい半導体ほど、この上限が低い傾向があ
る。
【０００７】また、ＨＦＥＴを構成する材料に固有な問
題も指摘されている。例えば、図６に示したＩｎＰ基板
６０１上のＨＦＥＴでは、熱処理を加えるとドレイン電
流が低下していく。この原因は、ＩｎＡｌＡｓ電子供給
層６０５のＳｉがＦと結合し易く、熱処理中に不活性化
されてチャネルの電子濃度が低下するためであること
が、報告されている（文献：N.Hayafuji et al.,Appl.P
hys.Lett. vol.66(1995)863 ）。
題も指摘されている。例えば、図６に示したＩｎＰ基板
６０１上のＨＦＥＴでは、熱処理を加えるとドレイン電
流が低下していく。この原因は、ＩｎＡｌＡｓ電子供給
層６０５のＳｉがＦと結合し易く、熱処理中に不活性化
されてチャネルの電子濃度が低下するためであること
が、報告されている（文献：N.Hayafuji et al.,Appl.P
hys.Lett. vol.66(1995)863 ）。
【０００８】
【発明が解決しようとする課題】このように従来、ＨＦ
ＥＴの高性能化をはかるためにはチャネル層における電
子濃度を高める必要がある。チャネル層の電子濃度を高
めるためには、電子供給層としてチャネル層よりも電子
親和力の十分小さい半導体材料を用い、さらにドーピン
グ濃度を高濃度化する必要がある。しかし、電子親和力
の小さい半導体材料は一般にドーピング濃度の上限が低
く、高濃度にドーピングすることはできない。このた
め、チャネル層の電子濃度を十分に高めることはでき
ず、ＨＦＥＴの高性能化をはかるにも限度があった。ま
た、熱処理を加えると、電子供給層中のドーピング不純
物であるＳｉがＦと結合し、これによっても電子濃度が
低下する問題があった。
ＥＴの高性能化をはかるためにはチャネル層における電
子濃度を高める必要がある。チャネル層の電子濃度を高
めるためには、電子供給層としてチャネル層よりも電子
親和力の十分小さい半導体材料を用い、さらにドーピン
グ濃度を高濃度化する必要がある。しかし、電子親和力
の小さい半導体材料は一般にドーピング濃度の上限が低
く、高濃度にドーピングすることはできない。このた
め、チャネル層の電子濃度を十分に高めることはでき
ず、ＨＦＥＴの高性能化をはかるにも限度があった。ま
た、熱処理を加えると、電子供給層中のドーピング不純
物であるＳｉがＦと結合し、これによっても電子濃度が
低下する問題があった。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、電子親和力の小さい材
料を用いても電子供給層における不純物濃度を高くする
ことができ、かつ電子供給層中の不純物ＳｉのＦとの結
合を抑制することができ、チャネル層における電子濃度
を高めて素子特性の向上をはかり得る電界効果トランジ
スタを提供することにある。
ので、その目的とするところは、電子親和力の小さい材
料を用いても電子供給層における不純物濃度を高くする
ことができ、かつ電子供給層中の不純物ＳｉのＦとの結
合を抑制することができ、チャネル層における電子濃度
を高めて素子特性の向上をはかり得る電界効果トランジ
スタを提供することにある。
【００１０】
（構成）本発明の骨子は、電子供給層として電子親和力
の小さいｎ型半導体層に加えて高濃度にｎ型ドーピング
できる電子親和力の大きい半導体層を複合して使うこと
により、素子特性を損なうことなくチャネル層に高濃度
の電子を供給することにある。
の小さいｎ型半導体層に加えて高濃度にｎ型ドーピング
できる電子親和力の大きい半導体層を複合して使うこと
により、素子特性を損なうことなくチャネル層に高濃度
の電子を供給することにある。
【００１１】即ち本発明は、化合物半導体のヘテロ接合
を利用したＨＦＥＴにおいて、不純物を導入していない
か或いは十分に低い濃度で導入している第１の半導体層
と、第１の半導体層より電子親和力が小さくかつ少なく
とも一部にｎ型不純物を導入している第２の半導体層
と、第２の半導体層より電子親和力が大きくかつ少なく
とも一部にｎ型不純物を導入している第３の半導体層
と、第３の半導体層より電子親和力の小さい第４の半導
体層とが、上記順に積層された構造を備えていることを
特徴とする。
を利用したＨＦＥＴにおいて、不純物を導入していない
か或いは十分に低い濃度で導入している第１の半導体層
と、第１の半導体層より電子親和力が小さくかつ少なく
とも一部にｎ型不純物を導入している第２の半導体層
と、第２の半導体層より電子親和力が大きくかつ少なく
とも一部にｎ型不純物を導入している第３の半導体層
と、第３の半導体層より電子親和力の小さい第４の半導
体層とが、上記順に積層された構造を備えていることを
特徴とする。
【００１２】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 第３の半導体層の厚さが十分に薄く、隣接する第２
の半導体層と第４の半導体層との間で量子井戸が形成さ
れていること。 (2) 第３の半導体層の厚さが５ｎｍ以下であること。 (3) 第１の半導体層がＩｎＧａＡｓ、第２の半導体層が
ＩｎＡｌＡｓ、第３の半導体層がＩｎＰであること。 (4) 第１の半導体層がＧａＡｓ又はＩｎＧａＡｓ、第２
の半導体層がＡｌＧａＡｓ又はＩｎＧａＰ、第３の半導
体層がＧａＡｓ，ＩｎＧａＡｓ又はＩｎＰ、第４の半導
体層がＡｌＧａＡｓ又はＩｎＧａＰであること。 (5) 第３の半導体層に導入されたｎ型不純物の面濃度
が、第２の半導体層に導入されたｎ型不純物の面濃度と
同じか又は高いこと。 (6) 第２及び第３の半導体層が周期的に２周期以上繰り
返されていること。
は次のものがあげられる。 (1) 第３の半導体層の厚さが十分に薄く、隣接する第２
の半導体層と第４の半導体層との間で量子井戸が形成さ
れていること。 (2) 第３の半導体層の厚さが５ｎｍ以下であること。 (3) 第１の半導体層がＩｎＧａＡｓ、第２の半導体層が
ＩｎＡｌＡｓ、第３の半導体層がＩｎＰであること。 (4) 第１の半導体層がＧａＡｓ又はＩｎＧａＡｓ、第２
の半導体層がＡｌＧａＡｓ又はＩｎＧａＰ、第３の半導
体層がＧａＡｓ，ＩｎＧａＡｓ又はＩｎＰ、第４の半導
体層がＡｌＧａＡｓ又はＩｎＧａＰであること。 (5) 第３の半導体層に導入されたｎ型不純物の面濃度
が、第２の半導体層に導入されたｎ型不純物の面濃度と
同じか又は高いこと。 (6) 第２及び第３の半導体層が周期的に２周期以上繰り
返されていること。
【００１３】また本発明は、化合物半導体のヘテロ接合
を利用したＨＦＥＴにおいて、不純物を導入していない
か或いは十分に低い濃度で導入している半導体層からな
るチャネル層と、このチャネル層上に形成され、該チャ
ネル層より電子親和力が小さくかつ少なくとも一部にｎ
型不純物を導入している２種類以上の積層された半導体
層からなり、前記チャネル層への電子の供給を行う電子
供給層とを具備してなることを特徴とする。
を利用したＨＦＥＴにおいて、不純物を導入していない
か或いは十分に低い濃度で導入している半導体層からな
るチャネル層と、このチャネル層上に形成され、該チャ
ネル層より電子親和力が小さくかつ少なくとも一部にｎ
型不純物を導入している２種類以上の積層された半導体
層からなり、前記チャネル層への電子の供給を行う電子
供給層とを具備してなることを特徴とする。
【００１４】また本発明は、化合物半導体のヘテロ接合
を利用したＨＦＥＴにおいて、不純物が導入されていな
いか或いは十分に低い濃度で導入されたチャネル層（Ｉ
ｎＧａＡｓ又はＧａＡｓ）と、このチャネル層上に形成
され、該チャネル層より電子親和力が小さくかつ少なく
とも一部にｎ型不純物が導入された第１の電子供給層
（ＩｎＡｌＡｓ，ＡｌＧａＡｓ又はＩｎＧａＰ）と、こ
の第１の電子供給層上に形成され、第１の電子供給層よ
り電子親和力が大きくかつ少なくとも一部にｎ型不純物
が導入された第２の電子供給層（ＩｎＰ，ＧａＡｓ又は
ＩｎＧａＡｓ）と、この第２の電子供給層上に形成さ
れ、第２の電子供給層より電子親和力の小さいショット
キーコンタクト層（ＩｎＡｌＡｓ又はＡｌＧａＡｓ）
と、このショットキーコンタクト層上に形成されたゲー
ト電極と、このゲート電極の両側に配置されたソース・
ドレイン電極とを具備してなることを特徴とする。 （作用）化合物半導体材料のドーピング濃度の上限は確
立されたものはないが、多くの理論的検討と実験データ
の集積がなされている。文献（E.Tokumitsu.Jpn.J.App
l.Phys.Vol.29(1990)L698-701）に詳しい報告がなされ
ている。ＩｎＰ基板に格子整合する材料系を例にとる
と、ＩｎＧａＡｓをチャネル層とする場合、電子供給層
に使える材料としてＩｎＡｌＡｓとＩｎＰがある。ｎ型
ドーピングの上限はそれぞれ２×１０19ｃｍ-3、及び８
×１０19ｃｍ-3である。従って、ＩｎＡｌＡｓの代わり
にＩｎＰを使った方が濃度の点では有利である。
を利用したＨＦＥＴにおいて、不純物が導入されていな
いか或いは十分に低い濃度で導入されたチャネル層（Ｉ
ｎＧａＡｓ又はＧａＡｓ）と、このチャネル層上に形成
され、該チャネル層より電子親和力が小さくかつ少なく
とも一部にｎ型不純物が導入された第１の電子供給層
（ＩｎＡｌＡｓ，ＡｌＧａＡｓ又はＩｎＧａＰ）と、こ
の第１の電子供給層上に形成され、第１の電子供給層よ
り電子親和力が大きくかつ少なくとも一部にｎ型不純物
が導入された第２の電子供給層（ＩｎＰ，ＧａＡｓ又は
ＩｎＧａＡｓ）と、この第２の電子供給層上に形成さ
れ、第２の電子供給層より電子親和力の小さいショット
キーコンタクト層（ＩｎＡｌＡｓ又はＡｌＧａＡｓ）
と、このショットキーコンタクト層上に形成されたゲー
ト電極と、このゲート電極の両側に配置されたソース・
ドレイン電極とを具備してなることを特徴とする。 （作用）化合物半導体材料のドーピング濃度の上限は確
立されたものはないが、多くの理論的検討と実験データ
の集積がなされている。文献（E.Tokumitsu.Jpn.J.App
l.Phys.Vol.29(1990)L698-701）に詳しい報告がなされ
ている。ＩｎＰ基板に格子整合する材料系を例にとる
と、ＩｎＧａＡｓをチャネル層とする場合、電子供給層
に使える材料としてＩｎＡｌＡｓとＩｎＰがある。ｎ型
ドーピングの上限はそれぞれ２×１０19ｃｍ-3、及び８
×１０19ｃｍ-3である。従って、ＩｎＡｌＡｓの代わり
にＩｎＰを使った方が濃度の点では有利である。
【００１５】ところが、ＩｎＧａＡｓチャネル層との伝
導体のバンド不連続量はＩｎＰの方が小さいために、チ
ャネルに実際に蓄積できる電子濃度はＩｎＰの方が小さ
くなってしまう。従って、チャネル層とのヘテロ接合形
成により電子親和力小さいＩｎＡｌＡｓを用い、ヘテロ
接合より離れた部分にｎ型ＩｎＰを使うことで高濃度ド
ーピングの特性を生かすことができる。この場合、Ｉｎ
Ｐの厚さが厚いとＩｎＰ層自体に電子の多量の蓄積が生
じてしまう。この蓄積を防ぐために、ＩｎＡｌＡｓ層内
にｎ型ＩｎＰ量子井戸を形成し、電子の基底準位が伝導
帯の下端より十分に高くなるようにしてやればよい。
導体のバンド不連続量はＩｎＰの方が小さいために、チ
ャネルに実際に蓄積できる電子濃度はＩｎＰの方が小さ
くなってしまう。従って、チャネル層とのヘテロ接合形
成により電子親和力小さいＩｎＡｌＡｓを用い、ヘテロ
接合より離れた部分にｎ型ＩｎＰを使うことで高濃度ド
ーピングの特性を生かすことができる。この場合、Ｉｎ
Ｐの厚さが厚いとＩｎＰ層自体に電子の多量の蓄積が生
じてしまう。この蓄積を防ぐために、ＩｎＡｌＡｓ層内
にｎ型ＩｎＰ量子井戸を形成し、電子の基底準位が伝導
帯の下端より十分に高くなるようにしてやればよい。
【００１６】量子井戸の伝導帯の下端と電子の基底準位
のエネルギー差ΔＥ１は、無限大のエネルギー障壁の場
合には次式、 ΔＥ＝（ｈ／２π）2 π2 ／（２ｍ* Ｌ2 ） で表される。ここで、ｍ* は電子の有効質量、Ｌは量子
井戸の厚さである。実際の量子井戸ではポテンシャル障
壁の高さは有限であるため、ΔＥは数値計算により求め
る。パラレル伝導のもととなる量子井戸内への電子の溜
まり込みを少なくするために、量子井戸の厚さは５ｎｍ
以下である必要があり、更には２ｎｍ以下であることが
望ましい。
のエネルギー差ΔＥ１は、無限大のエネルギー障壁の場
合には次式、 ΔＥ＝（ｈ／２π）2 π2 ／（２ｍ* Ｌ2 ） で表される。ここで、ｍ* は電子の有効質量、Ｌは量子
井戸の厚さである。実際の量子井戸ではポテンシャル障
壁の高さは有限であるため、ΔＥは数値計算により求め
る。パラレル伝導のもととなる量子井戸内への電子の溜
まり込みを少なくするために、量子井戸の厚さは５ｎｍ
以下である必要があり、更には２ｎｍ以下であることが
望ましい。
【００１７】ＩｎＡｌＡｓに挟まれた２ｎｍのＩｎＰ量
子井戸について、ポアソン方程式とシュレディンガー方
程式をセルフコンシステントに解いて求めたΔＥは、
０．１８ｅＶ程度になる。ＩｎＡｌＡｓとＩｎＰの伝導
帯のバンド不連続量が０．３ｅＶであるのに対してこの
値は十分に大きなものであり、ＩｎＰ層内への電子の蓄
積を小さくできる。量子井戸を形成する材料の組み合わ
せには、格子整合しない材料を使うこともできる。特
に、井戸層が基板と格子整合しない場合には、転位を発
生せずに、弾性変形に留まるための厚さの上限が存在す
る。
子井戸について、ポアソン方程式とシュレディンガー方
程式をセルフコンシステントに解いて求めたΔＥは、
０．１８ｅＶ程度になる。ＩｎＡｌＡｓとＩｎＰの伝導
帯のバンド不連続量が０．３ｅＶであるのに対してこの
値は十分に大きなものであり、ＩｎＰ層内への電子の蓄
積を小さくできる。量子井戸を形成する材料の組み合わ
せには、格子整合しない材料を使うこともできる。特
に、井戸層が基板と格子整合しない場合には、転位を発
生せずに、弾性変形に留まるための厚さの上限が存在す
る。
【００１８】これまでの説明ではｎ型層を２層の場合を
例に取ったが、層数は２層である必要はない。ＨＦＥＴ
の特性上好ましくないゲート近傍のパラレル伝導が大き
くならない範囲で、例えばＩｎＡｌＡｓ／ＩｎＰ／Ｉｎ
ＡｌＡｓのように３層構造にしたり、ＩｎＰとＩｎＡｌ
Ａｓを周期的に繰り返す構造、例えば各０．５ｎｍの厚
さ３周期、といった構造にすることが有効である。
例に取ったが、層数は２層である必要はない。ＨＦＥＴ
の特性上好ましくないゲート近傍のパラレル伝導が大き
くならない範囲で、例えばＩｎＡｌＡｓ／ＩｎＰ／Ｉｎ
ＡｌＡｓのように３層構造にしたり、ＩｎＰとＩｎＡｌ
Ａｓを周期的に繰り返す構造、例えば各０．５ｎｍの厚
さ３周期、といった構造にすることが有効である。
【００１９】また、ｎ型ドーピングの方法であるが、成
長と同時に厚さ方向に均一なドーピングを行うユニフォ
ームドーピング法と、成長を一次中断してドーピングの
みを行うプレーナドーピング或いはスパイクドーピング
と呼ばれるドーピング法の大きく分けて２種類がある。
これらの場合、ドーピング濃度はユニフォームドーピン
グの場合は各層につき１×１０18ｃｍ-3以上、望ましく
は２×１０18ｃｍ-3以上、またプレーナドーピングの場
合は５×１０11ｃｍ-2以上、望ましくは１×１０12ｃｍ
-2以上がよい。
長と同時に厚さ方向に均一なドーピングを行うユニフォ
ームドーピング法と、成長を一次中断してドーピングの
みを行うプレーナドーピング或いはスパイクドーピング
と呼ばれるドーピング法の大きく分けて２種類がある。
これらの場合、ドーピング濃度はユニフォームドーピン
グの場合は各層につき１×１０18ｃｍ-3以上、望ましく
は２×１０18ｃｍ-3以上、またプレーナドーピングの場
合は５×１０11ｃｍ-2以上、望ましくは１×１０12ｃｍ
-2以上がよい。
【００２０】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるＨＦＥＴの素子構造を示す断面図である。本構造
は例えば、有機金属気相成長法により成長できる。成長
原料には、トリメチルガリウム（ＣＨ3 ）3 Ｇａ，トリ
メチルアルミニウム（ＣＨ3 ）3 Ａｌ，トリメチルイン
ジウム（ＣＨ3 ）3 Ｉｎ，アルシンＡｓＨ3 ，ホスフィ
ンＰＨ3 を用い、ドーパント原料として、ジシランＳｉ
2 Ｈ6 ，テトラエチル錫（（Ｃ2 Ｈ5 ）4 Ｓｎ），フェ
ロセンＣＰ2 Ｆｅを使用する。
形態によって説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるＨＦＥＴの素子構造を示す断面図である。本構造
は例えば、有機金属気相成長法により成長できる。成長
原料には、トリメチルガリウム（ＣＨ3 ）3 Ｇａ，トリ
メチルアルミニウム（ＣＨ3 ）3 Ａｌ，トリメチルイン
ジウム（ＣＨ3 ）3 Ｉｎ，アルシンＡｓＨ3 ，ホスフィ
ンＰＨ3 を用い、ドーパント原料として、ジシランＳｉ
2 Ｈ6 ，テトラエチル錫（（Ｃ2 Ｈ5 ）4 Ｓｎ），フェ
ロセンＣＰ2 Ｆｅを使用する。
【００２１】Ｆｅドープ半絶縁性ＩｎＰ基板１０１上に
ノンドープＩｎＰバッファ層１０２、ノンドープＩｎＧ
ａＡｓチャネル層（第１の半導体層）１０３、ノンドー
プＩｎＡｌＡｓスペーサ層１０４、Ｓｉドープｎ+ 型Ｉ
ｎＡｌＡｓ電子供給層（第２の半導体層）１０５、Ｓｎ
ドープｎ+ 型ＩｎＰ電子供給層（第３の半導体層）１０
６、ノンドープＩｎＡｌＡｓショットキーコンタクト層
（第４の半導体層）１０７、Ｓｉドープｎ+ 型ＩｎＧａ
Ａｓオーミックコンタクト層１０８を成長形成する。さ
らに、コンタクト層１０８を一部除去した部分にＴｉ／
Ｐｔ／Ａｕゲート電極１０９を形成し、その両側のコン
タクト層１０８上にＡｕＧｅＮｉオーミック電極１１
１，１１２を形成する。
ノンドープＩｎＰバッファ層１０２、ノンドープＩｎＧ
ａＡｓチャネル層（第１の半導体層）１０３、ノンドー
プＩｎＡｌＡｓスペーサ層１０４、Ｓｉドープｎ+ 型Ｉ
ｎＡｌＡｓ電子供給層（第２の半導体層）１０５、Ｓｎ
ドープｎ+ 型ＩｎＰ電子供給層（第３の半導体層）１０
６、ノンドープＩｎＡｌＡｓショットキーコンタクト層
（第４の半導体層）１０７、Ｓｉドープｎ+ 型ＩｎＧａ
Ａｓオーミックコンタクト層１０８を成長形成する。さ
らに、コンタクト層１０８を一部除去した部分にＴｉ／
Ｐｔ／Ａｕゲート電極１０９を形成し、その両側のコン
タクト層１０８上にＡｕＧｅＮｉオーミック電極１１
１，１１２を形成する。
【００２２】ＨＦＥＴの製造は、一般的な工程で行う。
まずはじめに、ＨＦＥＴを形成しない部分を基板までエ
ッチングしてＨＦＥＴ間の素子分離を行う。続いて、ソ
ース・ドレイン電極となるＡｕＧｅＮｉを蒸着後、窒素
雰囲気中で熱処理を行い、アロイオーミック電極１１
１，１１２を形成する。その後、ゲート形成口を開口
し、ＩｎＧａＡｓコンタクト層１０８をエッチングによ
って除去する。エッチングをする場合、ＩｎＡｌＡｓコ
ンタクト層１０７の所でエッチングが止まるよう、Ｉｎ
ＧａＡｓのみを選択的にエッチングできるクエン酸とＨ
2 Ｏ2 の混合液を使う。その後、ゲート金属を蒸着し、
リフトオフによりゲート電極１０９を形成する。
まずはじめに、ＨＦＥＴを形成しない部分を基板までエ
ッチングしてＨＦＥＴ間の素子分離を行う。続いて、ソ
ース・ドレイン電極となるＡｕＧｅＮｉを蒸着後、窒素
雰囲気中で熱処理を行い、アロイオーミック電極１１
１，１１２を形成する。その後、ゲート形成口を開口
し、ＩｎＧａＡｓコンタクト層１０８をエッチングによ
って除去する。エッチングをする場合、ＩｎＡｌＡｓコ
ンタクト層１０７の所でエッチングが止まるよう、Ｉｎ
ＧａＡｓのみを選択的にエッチングできるクエン酸とＨ
2 Ｏ2 の混合液を使う。その後、ゲート金属を蒸着し、
リフトオフによりゲート電極１０９を形成する。
【００２３】図２（ａ）は、図１に示したＨＦＥＴ構造
のゲート直下の電子濃度の分布をポアッソン方程式とシ
ュレンディンガー方程式をセルフコンシステントに解い
て計算した結果である。計算に用いた構造はＩｎＰバッ
ファ層１０２上に、ノンドープＩｎＧａＡｓチャネル層
１０３が厚さ２０ｎｍ、ノンドープＩｎＡｌＡｓスペー
サ層１０４が厚さ３ｎｍ、ｎ+ 型ＩｎＡｌＡｓ電子供給
層（第１の電子供給層）１０５が厚さ２ｎｍ，不純物濃
度２×１０19ｃｍ-3、ｎ+ 型ＩｎＰ電子供給層（第２の
電子供給層）１０６が厚さ２ｎｍ，不純物濃度２×１０
19ｃｍ-3、ノンドープＩｎＡｌＡｓショットキーコンタ
クト層１０７が厚さ２０ｎｍである。
のゲート直下の電子濃度の分布をポアッソン方程式とシ
ュレンディンガー方程式をセルフコンシステントに解い
て計算した結果である。計算に用いた構造はＩｎＰバッ
ファ層１０２上に、ノンドープＩｎＧａＡｓチャネル層
１０３が厚さ２０ｎｍ、ノンドープＩｎＡｌＡｓスペー
サ層１０４が厚さ３ｎｍ、ｎ+ 型ＩｎＡｌＡｓ電子供給
層（第１の電子供給層）１０５が厚さ２ｎｍ，不純物濃
度２×１０19ｃｍ-3、ｎ+ 型ＩｎＰ電子供給層（第２の
電子供給層）１０６が厚さ２ｎｍ，不純物濃度２×１０
19ｃｍ-3、ノンドープＩｎＡｌＡｓショットキーコンタ
クト層１０７が厚さ２０ｎｍである。
【００２４】ゲートバイアスが０Ｖの場合、ＩｎＧａＡ
ｓチャネル層１０３には３．２×１０12ｃｍ-2、ＩｎＰ
電子供給層１０６には４×１０11ｃｍ-2、の電子が蓄積
しており、この状態ではパラレル伝導があることを示し
ている。
ｓチャネル層１０３には３．２×１０12ｃｍ-2、ＩｎＰ
電子供給層１０６には４×１０11ｃｍ-2、の電子が蓄積
しており、この状態ではパラレル伝導があることを示し
ている。
【００２５】図２（ｂ）は、ゲートに−０．５Ｖの電圧
を印加した場合の電子濃度の分布を示す。この場合、Ｉ
ｎＧａＡｓチャネル層１０３には２．５×１０12ｃ
ｍ-2、ＩｎＰ電子供給層１０６には２×１０10ｃｍ-2の
電子が蓄積している。ＩｎＰ電子供給層１０６への蓄積
量は、ゲートバイアスが０Ｖの場合と比較して１／２０
に減っており、パラレル伝導は無視できるほど小さくな
っている。
を印加した場合の電子濃度の分布を示す。この場合、Ｉ
ｎＧａＡｓチャネル層１０３には２．５×１０12ｃ
ｍ-2、ＩｎＰ電子供給層１０６には２×１０10ｃｍ-2の
電子が蓄積している。ＩｎＰ電子供給層１０６への蓄積
量は、ゲートバイアスが０Ｖの場合と比較して１／２０
に減っており、パラレル伝導は無視できるほど小さくな
っている。
【００２６】次に、図３ではシートドーパント濃度を一
定にしたまま、ＩｎＰ電子供給層１０６の厚さを薄くし
た場合を計算した。構造はＩｎＰバッファ層１０２上
に、ノンドープＩｎＧａＡｓチャネル層１０３が厚さ２
０ｎｍ、ノンドープＩｎＡｌＡｓスペーサ層１０４が厚
さ３ｎｍ、ｎ+ 型ＩｎＡｌＡｓ電子供給層１０５が厚さ
２ｎｍ，不純物濃度２×１０19ｃｍ-3、ｎ+ 型ＩｎＰ電
子供給層１０６が厚さ１ｎｍ，不純物濃度４×１０19ｃ
ｍ-3、ノンドープＩｎＡｌＡｓショットキーコンタクト
層１０７が厚さ２０ｎｍである。
定にしたまま、ＩｎＰ電子供給層１０６の厚さを薄くし
た場合を計算した。構造はＩｎＰバッファ層１０２上
に、ノンドープＩｎＧａＡｓチャネル層１０３が厚さ２
０ｎｍ、ノンドープＩｎＡｌＡｓスペーサ層１０４が厚
さ３ｎｍ、ｎ+ 型ＩｎＡｌＡｓ電子供給層１０５が厚さ
２ｎｍ，不純物濃度２×１０19ｃｍ-3、ｎ+ 型ＩｎＰ電
子供給層１０６が厚さ１ｎｍ，不純物濃度４×１０19ｃ
ｍ-3、ノンドープＩｎＡｌＡｓショットキーコンタクト
層１０７が厚さ２０ｎｍである。
【００２７】この構造では、ゲートバイアスが０Ｖであ
っても、ＩｎＧａＡｓチャネル層１０３の電子濃度が
３．４×１０12ｃｍ-2であるのに対して、ＩｎＰ電子供
給層１０６の電子濃度は１．５×１０10ｃｍ-2であり、
パラレル伝導が殆ど無視できることを示している。
っても、ＩｎＧａＡｓチャネル層１０３の電子濃度が
３．４×１０12ｃｍ-2であるのに対して、ＩｎＰ電子供
給層１０６の電子濃度は１．５×１０10ｃｍ-2であり、
パラレル伝導が殆ど無視できることを示している。
【００２８】以上、２つの構造について計算結果を示し
たが、ＩｎＰ電子供給層１０６，ＩｎＡｌＡｓ電子供給
層１０５の厚さとドーピング濃度を変えることで、パラ
レル伝導の量、即ち電子供給層１０５，１０６に蓄積し
ている電子濃度、チャネル層１０３の電子濃度を制御で
きる。
たが、ＩｎＰ電子供給層１０６，ＩｎＡｌＡｓ電子供給
層１０５の厚さとドーピング濃度を変えることで、パラ
レル伝導の量、即ち電子供給層１０５，１０６に蓄積し
ている電子濃度、チャネル層１０３の電子濃度を制御で
きる。
【００２９】このように電子供給層を２つの層から構成
する利点を説明する。まず第１は、チャネル層の電子濃
度を高めることができることである。本実施形態では、
ＩｎＰとＩｎＡｌＡｓを電子供給層に用いた。これまで
に報告されているｎ型ドーピング濃度の上限は先にも説
明したように、ＩｎＡｌＡｓが２×１０19ｃｍ-3である
のに対して、ＩｎＰは８×１０19ｃｍ-3である。従っ
て、ＩｎＰを使うことで同じ厚さの電子供給層に対して
より高くドーピングが可能である。
する利点を説明する。まず第１は、チャネル層の電子濃
度を高めることができることである。本実施形態では、
ＩｎＰとＩｎＡｌＡｓを電子供給層に用いた。これまで
に報告されているｎ型ドーピング濃度の上限は先にも説
明したように、ＩｎＡｌＡｓが２×１０19ｃｍ-3である
のに対して、ＩｎＰは８×１０19ｃｍ-3である。従っ
て、ＩｎＰを使うことで同じ厚さの電子供給層に対して
より高くドーピングが可能である。
【００３０】電子供給層を２つ以上の層から構成する第
２の利点は、ゲート直下領域以外のオーミック電極から
ゲートにいたる領域で、表面側のオーミックコンタクト
層が残っている部分で電子供給層の平均的移動度を高く
できることである。図１の実施形態に示した構造では、
電子供給層はＩｎＡｌＡｓとＩｎＰからなる。電子移動
度を１×１０18台のドーピング濃度で比較すると、Ｉｎ
Ｐの方がＩｎＡｌＡｓより約３倍高い。従って、ＨＦＥ
Ｔのソース抵抗やドレイン抵抗を低くすることに有効で
ある。また、特にＩｎＰの場合には衝突電離を引き起こ
すしきい電界値が高いために、２層構造を使うことで耐
圧低下を引き起こすようなことはない。
２の利点は、ゲート直下領域以外のオーミック電極から
ゲートにいたる領域で、表面側のオーミックコンタクト
層が残っている部分で電子供給層の平均的移動度を高く
できることである。図１の実施形態に示した構造では、
電子供給層はＩｎＡｌＡｓとＩｎＰからなる。電子移動
度を１×１０18台のドーピング濃度で比較すると、Ｉｎ
Ｐの方がＩｎＡｌＡｓより約３倍高い。従って、ＨＦＥ
Ｔのソース抵抗やドレイン抵抗を低くすることに有効で
ある。また、特にＩｎＰの場合には衝突電離を引き起こ
すしきい電界値が高いために、２層構造を使うことで耐
圧低下を引き起こすようなことはない。
【００３１】電子供給層を２つの層から構成する第３の
利点は、高濃度にドーピングされたｎ型半導体の熱処理
時のドナーの活性化率の変化を低減できることであり、
特にＩｎＰ基板上でＩｎＡｌＡｓを電子供給層に使うＨ
ＦＥＴにおいて効果が大きい。既に説明したように、図
６に示した従来例では熱処理中にＦがＳｉと結合するこ
とによってドレイン電流の減少が引き起こされる。この
特性劣化は、電子供給層がｎ+ 型ＩｎＡｌＡｓのみから
なっている構造を使う場合には避けることが困難であ
る。
利点は、高濃度にドーピングされたｎ型半導体の熱処理
時のドナーの活性化率の変化を低減できることであり、
特にＩｎＰ基板上でＩｎＡｌＡｓを電子供給層に使うＨ
ＦＥＴにおいて効果が大きい。既に説明したように、図
６に示した従来例では熱処理中にＦがＳｉと結合するこ
とによってドレイン電流の減少が引き起こされる。この
特性劣化は、電子供給層がｎ+ 型ＩｎＡｌＡｓのみから
なっている構造を使う場合には避けることが困難であ
る。
【００３２】これに対し本実施形態では、チャネル層に
蓄積する電子はＩｎＰ電子供給層とＩｎＡｌＡｓ電子供
給層の両方から供給されることに特徴がある。ｎ+ 型Ｉ
ｎＰ電子供給層１０６はＦの影響を受けないため、熱処
理中にドナーであるＳｎの不活性化が起こることはな
い。また、ＩｎＡｌＡｓ層の上にＩｎＰ層があると、Ｆ
の拡散をある程度防止する働きを持つことが報告されて
おり、ＩｎＡｌＡｓ電子供給層１０５のＳｉの不活性化
もＩｎＰ層がない場合に比較して抑制できる。従って、
熱処理時のドレイン電流の低下を抑制することができ
る。
蓄積する電子はＩｎＰ電子供給層とＩｎＡｌＡｓ電子供
給層の両方から供給されることに特徴がある。ｎ+ 型Ｉ
ｎＰ電子供給層１０６はＦの影響を受けないため、熱処
理中にドナーであるＳｎの不活性化が起こることはな
い。また、ＩｎＡｌＡｓ層の上にＩｎＰ層があると、Ｆ
の拡散をある程度防止する働きを持つことが報告されて
おり、ＩｎＡｌＡｓ電子供給層１０５のＳｉの不活性化
もＩｎＰ層がない場合に比較して抑制できる。従って、
熱処理時のドレイン電流の低下を抑制することができ
る。
【００３３】以上の２つの効果から本実施形態の構造は
ｎ+ 型ＩｎＡｌＡｓ層を使ってはいるが、熱処理に対し
て極めて強いことが示される。体積ドーピング濃度とド
ーピング層の厚さの積、即ち面濃度を考える。ＩｎＰ電
子供給層の面濃度とＩｎＡｌＡｓの面濃度を変えても同
じチャネル電子濃度を得ることができる。従って、Ｉｎ
Ｐ層の面濃度をＩｎＡｌＡｓ面濃度よりなるべく高くし
た方がＦの影響を低減できる。
ｎ+ 型ＩｎＡｌＡｓ層を使ってはいるが、熱処理に対し
て極めて強いことが示される。体積ドーピング濃度とド
ーピング層の厚さの積、即ち面濃度を考える。ＩｎＰ電
子供給層の面濃度とＩｎＡｌＡｓの面濃度を変えても同
じチャネル電子濃度を得ることができる。従って、Ｉｎ
Ｐ層の面濃度をＩｎＡｌＡｓ面濃度よりなるべく高くし
た方がＦの影響を低減できる。
【００３４】なお、電子親和力が大きい半導体を電子供
給層に使う場合、ゲートリーク電流が増えることが懸念
される。しかしながら、本実施形態においては電子親和
力が大きい半導体層（ＩｎＰ）の厚さを薄くすることで
量子井戸が形成され、電子の基底準位は伝導体の下端よ
り高くなっている。ＩｎＡｌＡｓに挟まれたＩｎＰ量子
井戸を例にとると、電子の基底準位と伝導体の下端との
エネルギー差ΔＥはＩｎＰの厚さが２ｎｍの場合、０．
１８ｅＶ、１ｎｍの場合は０．２７Ｖである。このΔＥ
は十分に大きく、ゲートリーク電流の増加は殆どない。 （第２の実施形態）図４は、本発明の第２の実施形態に
係わるＨＦＥＴの素子構造を示す断面図である。この実
施形態はＧａＡｓ基板上のＨＦＥＴであり、ＡｌＧａＡ
ｓ電子供給層の一部にＩｎＰ層を第２の電子供給層とし
て使った構造を示す。
給層に使う場合、ゲートリーク電流が増えることが懸念
される。しかしながら、本実施形態においては電子親和
力が大きい半導体層（ＩｎＰ）の厚さを薄くすることで
量子井戸が形成され、電子の基底準位は伝導体の下端よ
り高くなっている。ＩｎＡｌＡｓに挟まれたＩｎＰ量子
井戸を例にとると、電子の基底準位と伝導体の下端との
エネルギー差ΔＥはＩｎＰの厚さが２ｎｍの場合、０．
１８ｅＶ、１ｎｍの場合は０．２７Ｖである。このΔＥ
は十分に大きく、ゲートリーク電流の増加は殆どない。 （第２の実施形態）図４は、本発明の第２の実施形態に
係わるＨＦＥＴの素子構造を示す断面図である。この実
施形態はＧａＡｓ基板上のＨＦＥＴであり、ＡｌＧａＡ
ｓ電子供給層の一部にＩｎＰ層を第２の電子供給層とし
て使った構造を示す。
【００３５】図中の４０１はＧａＡｓ基板、４０２はＧ
ａＡｓバッファ層、４０３はノンドープＩｎＧａＡｓチ
ャネル層、４０４はノンドープＡｌＧａＡｓスペーサ
層、４０５はｎ+ 型ＡｌＧａＡｓ電子供給層、４０６は
ｎ+ 型ＩｎＰ電子供給層、４０７はｎ型ＡｌＧａＡｓシ
ョットキーコンタクト層、４０８はｎ+ 型オーミックコ
ンタクト層、４０９はゲート電極、４１１，４１２はオ
ーミック電極である。
ａＡｓバッファ層、４０３はノンドープＩｎＧａＡｓチ
ャネル層、４０４はノンドープＡｌＧａＡｓスペーサ
層、４０５はｎ+ 型ＡｌＧａＡｓ電子供給層、４０６は
ｎ+ 型ＩｎＰ電子供給層、４０７はｎ型ＡｌＧａＡｓシ
ョットキーコンタクト層、４０８はｎ+ 型オーミックコ
ンタクト層、４０９はゲート電極、４１１，４１２はオ
ーミック電極である。
【００３６】電子供給層４０５として用いるｎ+ 型Ａｌ
x Ｇａ1-x Ａｓは高濃度にドーピングすることは難しく
ｘ＝０．２５で４×１０18ｃｍ-3程度がドーピングの上
限である。これに対し、電子供給層４０６としてＩｎＰ
を使うことでドーピング濃度を８×１０19ｃｍ-3と１桁
以上高くすることができる。なお、ＩｎＰとＧａＡｓで
は格子定数が３．５％違うため、ＩｎＰの厚さは１ｎｍ
以下にしなくてはならない。
x Ｇａ1-x Ａｓは高濃度にドーピングすることは難しく
ｘ＝０．２５で４×１０18ｃｍ-3程度がドーピングの上
限である。これに対し、電子供給層４０６としてＩｎＰ
を使うことでドーピング濃度を８×１０19ｃｍ-3と１桁
以上高くすることができる。なお、ＩｎＰとＧａＡｓで
は格子定数が３．５％違うため、ＩｎＰの厚さは１ｎｍ
以下にしなくてはならない。
【００３７】このような構成であっても、先の第１の実
施形態と同様の効果が得られる。また本実施形態では、
ＡｌＧａＡｓショットキーコンタクト層４０７がｎ型で
あることから、これを電子供給層の一部として用いるこ
ともできる。 （第３の実施形態）図５は、本発明の第３の実施形態に
係わるＨＦＥＴの素子構造を示す断面図である。本実施
形態では、ｎ+ 型ＩｎＡｌＡｓ電子供給層５０５の上
に、基板側から０．５ｎｍのｎ+ 型ＩｎＰ層と０．５ｎ
ｍのｎ+ 型ＩｎＡｌＡｓ層を３周期繰り返した多重構造
の電子供給層５０６を設けた構造となっている。なお、
図中の５０１〜５０５，５０７〜５１２は図１の１０１
〜１０５，１０７〜１１２に対応している。
施形態と同様の効果が得られる。また本実施形態では、
ＡｌＧａＡｓショットキーコンタクト層４０７がｎ型で
あることから、これを電子供給層の一部として用いるこ
ともできる。 （第３の実施形態）図５は、本発明の第３の実施形態に
係わるＨＦＥＴの素子構造を示す断面図である。本実施
形態では、ｎ+ 型ＩｎＡｌＡｓ電子供給層５０５の上
に、基板側から０．５ｎｍのｎ+ 型ＩｎＰ層と０．５ｎ
ｍのｎ+ 型ＩｎＡｌＡｓ層を３周期繰り返した多重構造
の電子供給層５０６を設けた構造となっている。なお、
図中の５０１〜５０５，５０７〜５１２は図１の１０１
〜１０５，１０７〜１１２に対応している。
【００３８】このような構成であっても、先の第１の実
施形態と同様の効果が得られる。また、本実施形態のよ
うな電子供給層の多重構造では、ＩｎＰとＩｎＡｌＡｓ
の選択ウェットエッチングが容易であるので、この特質
を利用してリセスエッチングの深さを変え、異なる電子
供給層厚さのＨＦＥＴを同じウェハから作り込むことが
できる。
施形態と同様の効果が得られる。また、本実施形態のよ
うな電子供給層の多重構造では、ＩｎＰとＩｎＡｌＡｓ
の選択ウェットエッチングが容易であるので、この特質
を利用してリセスエッチングの深さを変え、異なる電子
供給層厚さのＨＦＥＴを同じウェハから作り込むことが
できる。
【００３９】なお、本発明は上述した各実施形態に限定
されるものではない。各層の材料は実施形態で説明して
きた材料系以外の III−Ｖ族化合物半導体を用いること
ができる。例えば、チャネル層はＩｎＧａＡｓに限るも
のではなく、ＧａＡｓを用いてもよい。第１の電子供給
層はＩｎＡｌＡｓ，ＡｌＧａＡｓに限るものではなく、
ＩｎＧａＰを用いてもよい。第２の電子供給層はＩｎ
Ｐ，ＩｎＡｌＡｓ／ＩｎＰ多重構造に限るものではな
く、ＧａＡｓ，ＩｎＧａＡｓを用いてもよい。ショット
キーコンタクト層はＩｎＡｌＡｓ，ＡｌＧａＡｓに限る
ものではなく、ＩｎＧａＰを用いてもよい。さらに、 I
II−Ｖ族化合物半導体に限らず、II−VI族化合物半導体
を用いたＨＦＥＴへの適用が可能である。
されるものではない。各層の材料は実施形態で説明して
きた材料系以外の III−Ｖ族化合物半導体を用いること
ができる。例えば、チャネル層はＩｎＧａＡｓに限るも
のではなく、ＧａＡｓを用いてもよい。第１の電子供給
層はＩｎＡｌＡｓ，ＡｌＧａＡｓに限るものではなく、
ＩｎＧａＰを用いてもよい。第２の電子供給層はＩｎ
Ｐ，ＩｎＡｌＡｓ／ＩｎＰ多重構造に限るものではな
く、ＧａＡｓ，ＩｎＧａＡｓを用いてもよい。ショット
キーコンタクト層はＩｎＡｌＡｓ，ＡｌＧａＡｓに限る
ものではなく、ＩｎＧａＰを用いてもよい。さらに、 I
II−Ｖ族化合物半導体に限らず、II−VI族化合物半導体
を用いたＨＦＥＴへの適用が可能である。
【００４０】また、実施形態ではＨＦＥＴについて述べ
たが、ｎ型半導体層を使うヘテロ接合バイポーラトラン
ジスタや量子効果素子などにおいても高濃度ドーピング
を達成する手段、或いは熱処理による劣化を低減する手
段として適用することができる。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施することができ
る。
たが、ｎ型半導体層を使うヘテロ接合バイポーラトラン
ジスタや量子効果素子などにおいても高濃度ドーピング
を達成する手段、或いは熱処理による劣化を低減する手
段として適用することができる。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施することができ
る。
【００４１】
【発明の効果】以上詳述したように本発明によれば、Ｈ
ＦＥＴの電子供給層を電子親和力の大きいｎ型半導体層
と電子親和力の小さいｎ型半導体層の２層構造にするこ
とにより、チャネル層における電子濃度を高めてＨＦＥ
Ｔの特性を向上させることができる。特に、ｎ型ＩｎＡ
ｌＡｓを電子供給層として使うＨＦＥＴについては、熱
処理時のドレイン電流の低下を抑制することができる。
ＦＥＴの電子供給層を電子親和力の大きいｎ型半導体層
と電子親和力の小さいｎ型半導体層の２層構造にするこ
とにより、チャネル層における電子濃度を高めてＨＦＥ
Ｔの特性を向上させることができる。特に、ｎ型ＩｎＡ
ｌＡｓを電子供給層として使うＨＦＥＴについては、熱
処理時のドレイン電流の低下を抑制することができる。
【図１】第１の実施形態に係わるＨＦＥＴの素子構造を
示す断面図。
示す断面図。
【図２】図１のＨＦＥＴにおけるゲート直下の電子濃度
の分布を示す図。
の分布を示す図。
【図３】図１のＨＦＥＴにおいてＩｎＰ電子供給層の厚
さを薄くした場合のゲート直下の電子濃度の分布を示す
図。
さを薄くした場合のゲート直下の電子濃度の分布を示す
図。
【図４】第２の実施形態に係わるＨＦＥＴの素子構造を
示す断面図。
示す断面図。
【図５】第３の実施形態に係わるＨＦＥＴの素子構造を
示す断面図。
示す断面図。
【図６】従来のＨＦＥＴの素子構造を示す断面図。
１０１，５０１…ＩｎＰ基板 １０２…ＩｎＰバッファ層 １０３，４０３，５０３…ｉ−ＩｎＧａＡｓチャネル層 １０４，５０４…ｉ−ＩｎＡｌＡｓスペーサ層 １０５，５０５…ｎ+ −ＩｎＡｌＡｓ電子供給層 １０６，４０６…ｎ+ −ＩｎＰ電子供給層 １０７，５０７…ｉ−ＩｎＡｌＡｓショットキーコンタ
クト層 １０８，５０８…ｎ+ −ＩｎＧａＡｓオーミックコンタ
クト層 １０９，４０９…ゲート電極 １１１，１１２，４１１，４１２…オーミック電極 ４０１…ＧａＡｓ基板 ４０２…ＧａＡｓバッファ層 ４０４…ｉ−ＧａＡｌＡｓスペーサ層 ４０５…ｎ+ −ＧａＡｌＡｓ電子供給層 ４０７…ｎ−ＧａＡｌＡｓショットキーコンタクト層 ４０８…ｎ+ −ＧａＡｓオーミックコンタクト層 ５０２…ＩｎＰバッファ層 ５０６…ｎ+ −ＩｎＡｌＡｓ／ｎ+ −ＩｎＰ多重構造電
子供給層
クト層 １０８，５０８…ｎ+ −ＩｎＧａＡｓオーミックコンタ
クト層 １０９，４０９…ゲート電極 １１１，１１２，４１１，４１２…オーミック電極 ４０１…ＧａＡｓ基板 ４０２…ＧａＡｓバッファ層 ４０４…ｉ−ＧａＡｌＡｓスペーサ層 ４０５…ｎ+ −ＧａＡｌＡｓ電子供給層 ４０７…ｎ−ＧａＡｌＡｓショットキーコンタクト層 ４０８…ｎ+ −ＧａＡｓオーミックコンタクト層 ５０２…ＩｎＰバッファ層 ５０６…ｎ+ −ＩｎＡｌＡｓ／ｎ+ −ＩｎＰ多重構造電
子供給層
Claims (3)
- 【請求項１】不純物を導入していないか或いは十分に低
い濃度で導入している第１の半導体層と、第１の半導体
層より電子親和力が小さくかつ少なくとも一部にｎ型不
純物を導入している第２の半導体層と、第２の半導体層
より電子親和力が大きくかつ少なくとも一部にｎ型不純
物を導入している第３の半導体層と、第３の半導体層よ
り電子親和力の小さい第４の半導体層とが、上記順に積
層された構造を備えていることを特徴とする電界効果ト
ランジスタ。 - 【請求項２】不純物を導入していないか或いは十分に低
い濃度で導入している半導体層からなるチャネル層と、
このチャネル層上に形成され、該チャネル層より電子親
和力が小さくかつ少なくとも一部にｎ型不純物を導入し
ている２種類以上の積層された半導体層からなり、前記
チャネル層への電子の供給を行う電子供給層とを具備し
てなることを特徴とする電界効果トランジスタ。 - 【請求項３】不純物が導入されていないか或いは十分に
低い濃度で導入されたチャネル層と、このチャネル層上
に形成され、該チャネル層より電子親和力が小さくかつ
少なくとも一部にｎ型不純物が導入された第１の電子供
給層と、この第１の電子供給層上に形成され、第１の電
子供給層より電子親和力が大きくかつ少なくとも一部に
ｎ型不純物が導入された第２の電子供給層と、この第２
の電子供給層上に形成され、第２の電子供給層より電子
親和力の小さいショットキーコンタクト層と、このショ
ットキーコンタクト層上に形成されたゲート電極と、こ
のゲート電極の両側に配置されたソース・ドレイン電極
とを具備してなることを特徴とする電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24835996A JPH1098181A (ja) | 1996-09-19 | 1996-09-19 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24835996A JPH1098181A (ja) | 1996-09-19 | 1996-09-19 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098181A true JPH1098181A (ja) | 1998-04-14 |
Family
ID=17176934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24835996A Pending JPH1098181A (ja) | 1996-09-19 | 1996-09-19 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098181A (ja) |
-
1996
- 1996-09-19 JP JP24835996A patent/JPH1098181A/ja active Pending
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