JPH1098374A - ３入力エクスクルシーブオアゲート - Google Patents
３入力エクスクルシーブオアゲートInfo
- Publication number
- JPH1098374A JPH1098374A JP9181775A JP18177597A JPH1098374A JP H1098374 A JPH1098374 A JP H1098374A JP 9181775 A JP9181775 A JP 9181775A JP 18177597 A JP18177597 A JP 18177597A JP H1098374 A JPH1098374 A JP H1098374A
- Authority
- JP
- Japan
- Prior art keywords
- input
- terminal
- gate
- pmos transistor
- exclusive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000003139 buffering effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 本発明は、チップのサイズを減少させるため
の３入力エクスクルシーブオアゲートに関する。 【解決手段】 本発明の３入力エクスクルシーブオアゲ
ートは、４個のＭＯＳトランジスタから構成され、第１
及び第２の入力信号が同一なレベルを有する場合、所定
の出力信号を発生させる第１レベル比較手段と、４個の
ＭＯＳトランジスタから構成され、第１及び第２の入力
信号が相異したレベルを有する場合、所定の出力信号を
発生させる第２レベル比較手段と、前記第１のレベル比
較手段と第２レベル比較手段の出力端にそれぞれ接続さ
れたＮＭＯＳトランジスタとＰＭＯＳトランジスタとか
ら構成され、さらに、第３の入力信号により第１及び第
２のレベル比較手段の出力を選択して出力するマルチフ
レッキシング手段と、２個のインバーターから構成さ
れ、前記マルチフレッキシング手段の出力信号を定格電
圧化して出力する出力バッファとから構成される。
の３入力エクスクルシーブオアゲートに関する。 【解決手段】 本発明の３入力エクスクルシーブオアゲ
ートは、４個のＭＯＳトランジスタから構成され、第１
及び第２の入力信号が同一なレベルを有する場合、所定
の出力信号を発生させる第１レベル比較手段と、４個の
ＭＯＳトランジスタから構成され、第１及び第２の入力
信号が相異したレベルを有する場合、所定の出力信号を
発生させる第２レベル比較手段と、前記第１のレベル比
較手段と第２レベル比較手段の出力端にそれぞれ接続さ
れたＮＭＯＳトランジスタとＰＭＯＳトランジスタとか
ら構成され、さらに、第３の入力信号により第１及び第
２のレベル比較手段の出力を選択して出力するマルチフ
レッキシング手段と、２個のインバーターから構成さ
れ、前記マルチフレッキシング手段の出力信号を定格電
圧化して出力する出力バッファとから構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に３入力エ
クスクルシーブオアゲート(exclusive or gate)に関
し、特にチップサイズ及び消費電力を減らすことができ
る３入力エクスクルシーブオアゲートの内部回路に関す
る。
クスクルシーブオアゲート(exclusive or gate)に関
し、特にチップサイズ及び消費電力を減らすことができ
る３入力エクスクルシーブオアゲートの内部回路に関す
る。
【０００２】
【従来の技術】一般的に、多段入力エクスクルシーブオ
アゲートは、ハイ状態を有する入力信号数による出力を
有する。すなわち、入力信号端に偶数個のハイ状態の入
力を印加すると、ロー状態の出力が生成され、奇数個の
ハイ状態の入力を印加すると、ハイ状態の出力が生成さ
れる。従来の３入力エクスクルシーブオアゲートの内部
回路を示す図１を参照して説明すると、第１、第２、第
３インバーター（Ｉ１、Ｉ２、Ｉ３）を、それぞれ入力
端（Ａ、Ｂ、Ｃ）に連結する。それぞれの入力端（Ａ、
Ｂ、Ｃ）は、直列に接続した第１、第２、第３ＮＭＯＳ
トランジスタ（Ｎ１、Ｎ２、Ｎ３：以下ＭＯＳと称呼す
る）のゲート電極端と、直列に接続した第８、第９、第
１２ＮＭＯＳトランジスタ（Ｎ８、Ｎ９、Ｎ１２）のゲ
ート電極端に接続する。第１インバーター（Ｉ１）の出
力端は第４及び第７ＮＭＯＳ（Ｎ４、Ｎ７）のゲートに
接続し、第２インバーター（Ｉ２）の出力端は第５及び
第９ＮＭＯＳ（Ｎ５、Ｎ９）のゲートに接続し、第３イ
ンバーター（Ｉ３）の出力端は第６及び第１１ＮＭＯＳ
（Ｎ６、Ｎ１１）のゲートに接続する。
アゲートは、ハイ状態を有する入力信号数による出力を
有する。すなわち、入力信号端に偶数個のハイ状態の入
力を印加すると、ロー状態の出力が生成され、奇数個の
ハイ状態の入力を印加すると、ハイ状態の出力が生成さ
れる。従来の３入力エクスクルシーブオアゲートの内部
回路を示す図１を参照して説明すると、第１、第２、第
３インバーター（Ｉ１、Ｉ２、Ｉ３）を、それぞれ入力
端（Ａ、Ｂ、Ｃ）に連結する。それぞれの入力端（Ａ、
Ｂ、Ｃ）は、直列に接続した第１、第２、第３ＮＭＯＳ
トランジスタ（Ｎ１、Ｎ２、Ｎ３：以下ＭＯＳと称呼す
る）のゲート電極端と、直列に接続した第８、第９、第
１２ＮＭＯＳトランジスタ（Ｎ８、Ｎ９、Ｎ１２）のゲ
ート電極端に接続する。第１インバーター（Ｉ１）の出
力端は第４及び第７ＮＭＯＳ（Ｎ４、Ｎ７）のゲートに
接続し、第２インバーター（Ｉ２）の出力端は第５及び
第９ＮＭＯＳ（Ｎ５、Ｎ９）のゲートに接続し、第３イ
ンバーター（Ｉ３）の出力端は第６及び第１１ＮＭＯＳ
（Ｎ６、Ｎ１１）のゲートに接続する。
【０００３】そして、第１ＮＭＯＳ（Ｎ１）のドレーン
電極端は、第４ＮＭＯＳ（Ｎ４）のドレーン電極端に連
結し、第１及び第４ＮＭＯＳ（Ｎ１、Ｎ４）のドレーン
電極端は、電源電圧Ｖdd（図示していない）に連結す
る。第２ＮＭＯＳ（Ｎ２）のドレーン電極端は第５ＮＭ
ＯＳ（Ｎ５）のドレーン電極端に連結する。第３ＮＭＯ
Ｓ（Ｎ３）のドレーン電極端は、第６ＮＭＯＳ（Ｎ６）
のドレーン電極端に連結する。第４ＮＭＯＳ（Ｎ４）の
ソース電極端は、第８ＮＭＯＳ（Ｎ８）のソース電極端
に接続し、第５ＮＭＯＳ（Ｎ５）は第１０ＮＭＯＳ（Ｎ
１０）のソース電極端に接続する。
電極端は、第４ＮＭＯＳ（Ｎ４）のドレーン電極端に連
結し、第１及び第４ＮＭＯＳ（Ｎ１、Ｎ４）のドレーン
電極端は、電源電圧Ｖdd（図示していない）に連結す
る。第２ＮＭＯＳ（Ｎ２）のドレーン電極端は第５ＮＭ
ＯＳ（Ｎ５）のドレーン電極端に連結する。第３ＮＭＯ
Ｓ（Ｎ３）のドレーン電極端は、第６ＮＭＯＳ（Ｎ６）
のドレーン電極端に連結する。第４ＮＭＯＳ（Ｎ４）の
ソース電極端は、第８ＮＭＯＳ（Ｎ８）のソース電極端
に接続し、第５ＮＭＯＳ（Ｎ５）は第１０ＮＭＯＳ（Ｎ
１０）のソース電極端に接続する。
【０００４】第４ＮＭＯＳ（Ｎ４）と同時にターンオン
する第７ＮＭＯＳ（Ｎ７）において、第７ＮＭＯＳ（Ｎ
７）のソース電極端は、第１ＮＭＯＳ（Ｎ１）のソース
電極端に連結し、第７ＮＭＯＳ（Ｎ７）のドレーン電極
端は、第８トランジスタ（Ｎ８）のドレーン電極端に連
結する。そして、前記第７及び第８ＮＭＯＳ（Ｎ７、Ｎ
８）のドレーン電極端は、接地電圧Ｖｓｓ（図示してい
ない）に連結する。そして、第５ＮＭＯＳ（Ｎ５）と同
時にターンオンする第９ＮＭＯＳ（Ｎ９）において、第
９ＮＭＯＳ（Ｎ９）のソース電極端は、第２ＮＭＯＳ
（Ｎ２）のソース電極端に連結し、第９ＮＭＯＳ（Ｎ
９）のドレーン電極端は、第２ＮＭＯＳ（Ｎ２）と同時
にターンオンして、第１０トランジスタ（Ｎ１０）のド
レーン電極端に連結する。
する第７ＮＭＯＳ（Ｎ７）において、第７ＮＭＯＳ（Ｎ
７）のソース電極端は、第１ＮＭＯＳ（Ｎ１）のソース
電極端に連結し、第７ＮＭＯＳ（Ｎ７）のドレーン電極
端は、第８トランジスタ（Ｎ８）のドレーン電極端に連
結する。そして、前記第７及び第８ＮＭＯＳ（Ｎ７、Ｎ
８）のドレーン電極端は、接地電圧Ｖｓｓ（図示してい
ない）に連結する。そして、第５ＮＭＯＳ（Ｎ５）と同
時にターンオンする第９ＮＭＯＳ（Ｎ９）において、第
９ＮＭＯＳ（Ｎ９）のソース電極端は、第２ＮＭＯＳ
（Ｎ２）のソース電極端に連結し、第９ＮＭＯＳ（Ｎ
９）のドレーン電極端は、第２ＮＭＯＳ（Ｎ２）と同時
にターンオンして、第１０トランジスタ（Ｎ１０）のド
レーン電極端に連結する。
【０００５】また、第６ＮＭＯＳ（Ｎ６）と同時にター
ンオンする第１１ＮＭＯＳ（Ｎ１１）において、第１１
ＮＭＯＳ（Ｎ１１）のソース電極端は、第３ＮＭＯＳ
（Ｎ３）のソース電極端に連結する。第１１ＮＭＯＳ
（Ｎ１１）のドレーン電極端には、第１２トランジスタ
（Ｎ１２）のドレーン電極端が連結され、第１２ＮＭＯ
Ｓ（Ｎ１２）のソース電極端は、第６ＮＭＯＳ（Ｎ６）
のソース電極端に連結する。 第１２ＮＭＯＳ（Ｎ１
２）のソース電極端と第６ＮＭＯＳ（Ｎ６）のソース電
極端を連結して形成したラインに、第１ＰＭＯＳ（Ｐ
１）のゲート電極を連結する。第１１ＮＭＯＳ（Ｎ１
１）のソース電極端と第３ＮＭＯＳ（Ｎ３）のソース電
極端とを連結して形成したラインに、第２ＰＭＯＳ（Ｐ
１２）のゲート電極を接続する。第２ＰＭＯＳ（Ｐ２）
のソース電極端に第１ＰＭＯＳ（Ｐ１）のソース電極端
を連結する。第２ＰＭＯＳ（Ｐ２）のドレーン電極は、
第６及び第１２ＮＭＯＳ（Ｎ６、Ｎ１２）を連結して形
成したラインに接続し、第１及び第２ＰＭＯＳ（Ｐ１、
Ｐ２）のソースは、電源電圧Ｖddに接続する。
ンオンする第１１ＮＭＯＳ（Ｎ１１）において、第１１
ＮＭＯＳ（Ｎ１１）のソース電極端は、第３ＮＭＯＳ
（Ｎ３）のソース電極端に連結する。第１１ＮＭＯＳ
（Ｎ１１）のドレーン電極端には、第１２トランジスタ
（Ｎ１２）のドレーン電極端が連結され、第１２ＮＭＯ
Ｓ（Ｎ１２）のソース電極端は、第６ＮＭＯＳ（Ｎ６）
のソース電極端に連結する。 第１２ＮＭＯＳ（Ｎ１
２）のソース電極端と第６ＮＭＯＳ（Ｎ６）のソース電
極端を連結して形成したラインに、第１ＰＭＯＳ（Ｐ
１）のゲート電極を連結する。第１１ＮＭＯＳ（Ｎ１
１）のソース電極端と第３ＮＭＯＳ（Ｎ３）のソース電
極端とを連結して形成したラインに、第２ＰＭＯＳ（Ｐ
１２）のゲート電極を接続する。第２ＰＭＯＳ（Ｐ２）
のソース電極端に第１ＰＭＯＳ（Ｐ１）のソース電極端
を連結する。第２ＰＭＯＳ（Ｐ２）のドレーン電極は、
第６及び第１２ＮＭＯＳ（Ｎ６、Ｎ１２）を連結して形
成したラインに接続し、第１及び第２ＰＭＯＳ（Ｐ１、
Ｐ２）のソースは、電源電圧Ｖddに接続する。
【０００６】直列に接続した第４インバーター（Ｉ４）
と第５インバーター（Ｉ５）とを、第１ＰＭＯＳ（Ｐ
１）のドレーン電極端に連結することによって、第５イ
ンバーター（Ｉ５）の出力が、即座に３入力エクスクル
シーブオアゲートの出力となる。 ここにおいて、未説
明符号の１は、第１ＮＭＯＳ（Ｎ１）と第２ＮＭＯＳ
（Ｎ２）及び第７ＮＭＯＳ（Ｎ７）とを接続した第１ノ
ードであり、符号２は、第４ＮＭＯＳ（Ｎ４）と第８Ｎ
ＭＯＳ（Ｎ８）及び第１０ＮＭＯＳ（Ｎ１０）とを接続
した第２ノードである。符号３は、第２ＮＭＯＳ（Ｎ
２）と第３ＮＭＯＳ（Ｎ３）及び第９ＮＭＯＳ（Ｎ９）
とを接続した第３ノードであり、符号４は、第５ＮＭＯ
Ｓ（Ｎ５）と第１０ＮＭＯＳ（Ｎ１０）及び第１２ＮＭ
ＯＳ（Ｎ１２）とを接続した第４ノードである。また符
号５は、第６ＮＭＯＳ（Ｎ６）と第１１ＮＭＯＳ（Ｎ１
１）及び第２ＰＭＯＳ（Ｐ１２）とを接続した第５ノー
ドであり、符号６は第３ＮＭＯＳ（Ｎ３）と第１１ＮＭ
ＯＳ（Ｎ１１）及び第１ＰＭＯＳ（Ｐ１）を接続した第
６ノードである。
と第５インバーター（Ｉ５）とを、第１ＰＭＯＳ（Ｐ
１）のドレーン電極端に連結することによって、第５イ
ンバーター（Ｉ５）の出力が、即座に３入力エクスクル
シーブオアゲートの出力となる。 ここにおいて、未説
明符号の１は、第１ＮＭＯＳ（Ｎ１）と第２ＮＭＯＳ
（Ｎ２）及び第７ＮＭＯＳ（Ｎ７）とを接続した第１ノ
ードであり、符号２は、第４ＮＭＯＳ（Ｎ４）と第８Ｎ
ＭＯＳ（Ｎ８）及び第１０ＮＭＯＳ（Ｎ１０）とを接続
した第２ノードである。符号３は、第２ＮＭＯＳ（Ｎ
２）と第３ＮＭＯＳ（Ｎ３）及び第９ＮＭＯＳ（Ｎ９）
とを接続した第３ノードであり、符号４は、第５ＮＭＯ
Ｓ（Ｎ５）と第１０ＮＭＯＳ（Ｎ１０）及び第１２ＮＭ
ＯＳ（Ｎ１２）とを接続した第４ノードである。また符
号５は、第６ＮＭＯＳ（Ｎ６）と第１１ＮＭＯＳ（Ｎ１
１）及び第２ＰＭＯＳ（Ｐ１２）とを接続した第５ノー
ドであり、符号６は第３ＮＭＯＳ（Ｎ３）と第１１ＮＭ
ＯＳ（Ｎ１１）及び第１ＰＭＯＳ（Ｐ１）を接続した第
６ノードである。
【０００７】前記において説明したとおり、構成した従
来の３入力エクスクルシーブオアゲートにおいて、内部
回路の動作を容易に説明するため、第１入力端Ａには
“ハイ”、第２入力段Ｂには“ハイ”、Ｃ入力端に“ロ
ー”を入力したと仮定する。このような条件下で、従来
の回路は下記のとおり動作する。入力端Ａに“ハイ”を
入力すると、第１ＮＭＯＳ（Ｎ１）及び第８ＮＭＯＳ
（Ｎ８）がターンオンすると同時に、第１インバーター
（Ｉ１）の出力が“ロー”レベル信号であるので、第４
ＮＭＯＳ（Ｎ４）及び第７ＮＭＯＳ（Ｎ７）はターンオ
フする。それによって第１ノード１は、電源電圧Ｖddの
“ハイ”レベルとなり、第２ノード２はグラウンド電圧
の“ロー”レベルとなる。
来の３入力エクスクルシーブオアゲートにおいて、内部
回路の動作を容易に説明するため、第１入力端Ａには
“ハイ”、第２入力段Ｂには“ハイ”、Ｃ入力端に“ロ
ー”を入力したと仮定する。このような条件下で、従来
の回路は下記のとおり動作する。入力端Ａに“ハイ”を
入力すると、第１ＮＭＯＳ（Ｎ１）及び第８ＮＭＯＳ
（Ｎ８）がターンオンすると同時に、第１インバーター
（Ｉ１）の出力が“ロー”レベル信号であるので、第４
ＮＭＯＳ（Ｎ４）及び第７ＮＭＯＳ（Ｎ７）はターンオ
フする。それによって第１ノード１は、電源電圧Ｖddの
“ハイ”レベルとなり、第２ノード２はグラウンド電圧
の“ロー”レベルとなる。
【０００８】また入力端Ｂに“ハイ”レベルの信号が印
加されるので、第２ＮＭＯＳ（Ｎ２）と第１０ＮＭＯＳ
（Ｎ１０）はターンオンし、第２インバーターと連結さ
れた第５及び第９ＮＭＯＳ（Ｎ５、Ｎ９）はターンオフ
する。それによってターンオンした第２ＮＭＯＳ（Ｎ
２）を経て、第１ノードの“ハイ”レベルの信号が第３
ノード３に印加され、ターンオンした第１０ＮＭＯＳ
（Ｎ１０）を経て第２ノード２のローレベルの信号が第
４ノード４に印加される。入力端Ｃには“ロー”信号が
印加されるので、第３及び第１２ＮＭＯＳ（Ｎ３、Ｎ１
２）はオフし、第３インバーターの出力端に連結した第
６及び第１１ＮＭＯＳ（Ｎ６、Ｎ１１）がターンオンす
る。その結果、ターンオンした第６ＮＭＯＳ（Ｎ６）を
通して第３ノードの“ハイ”レベルの信号が第５ノード
５に印加される。前記ハイレベルの信号により第１ＰＭ
ＯＳ（Ｐ１）がターンオフし、第４ノードの“ロー”レ
ベル信号が、第１１ＮＭＯＳ（Ｎ１１）を通して第６ノ
ード６に印加される。
加されるので、第２ＮＭＯＳ（Ｎ２）と第１０ＮＭＯＳ
（Ｎ１０）はターンオンし、第２インバーターと連結さ
れた第５及び第９ＮＭＯＳ（Ｎ５、Ｎ９）はターンオフ
する。それによってターンオンした第２ＮＭＯＳ（Ｎ
２）を経て、第１ノードの“ハイ”レベルの信号が第３
ノード３に印加され、ターンオンした第１０ＮＭＯＳ
（Ｎ１０）を経て第２ノード２のローレベルの信号が第
４ノード４に印加される。入力端Ｃには“ロー”信号が
印加されるので、第３及び第１２ＮＭＯＳ（Ｎ３、Ｎ１
２）はオフし、第３インバーターの出力端に連結した第
６及び第１１ＮＭＯＳ（Ｎ６、Ｎ１１）がターンオンす
る。その結果、ターンオンした第６ＮＭＯＳ（Ｎ６）を
通して第３ノードの“ハイ”レベルの信号が第５ノード
５に印加される。前記ハイレベルの信号により第１ＰＭ
ＯＳ（Ｐ１）がターンオフし、第４ノードの“ロー”レ
ベル信号が、第１１ＮＭＯＳ（Ｎ１１）を通して第６ノ
ード６に印加される。
【０００９】最終的に、第６ノード６の“ロー”レベル
の信号は、第４及び第５インバーター（Ｉ４、Ｉ５）を
通してローレベルの出力を発生するようになる。前記の
ように動作する３入力エクスクルシーブオアゲートの内
部回路の真理値を、下記の表１に図示している。（ここ
において、１はハイレベルの信号を示し、０はローレベ
ルの信号を示す。）
の信号は、第４及び第５インバーター（Ｉ４、Ｉ５）を
通してローレベルの出力を発生するようになる。前記の
ように動作する３入力エクスクルシーブオアゲートの内
部回路の真理値を、下記の表１に図示している。（ここ
において、１はハイレベルの信号を示し、０はローレベ
ルの信号を示す。）
【００１０】
【表１】
【００１１】上述したような構成を有する、従来の３入
力エクスクルシーブオアゲートは、１２個のＮＭＯＳ
と、２個のＰＭＯＳ及び５個のインバーターとから構成
される。その結果、従来の３入力エクスクルシーブオア
ゲートでは、多数個のトランジスタを使用することによ
って、チップサイズ及び消費電力が増大するという問題
点を有していた。
力エクスクルシーブオアゲートは、１２個のＮＭＯＳ
と、２個のＰＭＯＳ及び５個のインバーターとから構成
される。その結果、従来の３入力エクスクルシーブオア
ゲートでは、多数個のトランジスタを使用することによ
って、チップサイズ及び消費電力が増大するという問題
点を有していた。
【００１２】
【発明が解決しようとする課題】前記の従来の問題点を
解決するために、本発明の目的は、チップサイズを減少
させると共に消費電力を減少させ得る、３入力エクスク
ルシーブオアゲートの内部回路を提供することである。
解決するために、本発明の目的は、チップサイズを減少
させると共に消費電力を減少させ得る、３入力エクスク
ルシーブオアゲートの内部回路を提供することである。
【００１３】
【課題を解決するための手段】本発明の、３入力エクス
クルシーブオアゲートは、４個のＭＯＳトランジスタか
ら構成し、同一レベルの第１及び第２の入力信号を入力
する時、所定の出力信号を発生させる第１レベル比較手
段と、４個のＭＯＳトランジスタから構成し、相異した
レベルの第１及び第２の入力信号を入力する時、所定の
出力信号を発生させる第２レベル比較手段と、前記第１
のレベル比較手段と第２レベル比較手段の出力端にそれ
ぞれ接続したＮＭＯＳトランジスタとＰＭＯＳトランジ
スタとから構成し、第３の入力信号により第１及び第２
のレベル比較手段の出力を選択して出力するマルチフレ
ッキシング手段と、２個のインバーターから構成し、更
に前記マルチフレッキシング手段の出力信号を定格電圧
化して出力する出力バッファとから構成する。さらに、
３入力エクスクルシーブオアゲートにおいて、第１及び
第２入力信号を入力とする２入力エクスクルシーブノア
ゲートと、第１及び第２入力信号を入力とする２入力エ
クスクルシーブオアゲートと、 前記の２入力エクスク
ルシーブノアゲートの出力端と、前記の２入力エクスク
ルシーブオアゲートとの出力端にそれぞれ接続されたＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとから構成
され、第３の入力信号によって、第１及び第２レベル比
較手段の出力を選択して出力するマルチフレッキシング
手段と、前記マルチフレッキシング手段に直列に接続さ
れた２個のインバーターから構成され、前記マルチフレ
ッキシング手段の出力信号をバッファリングして出力す
る出力バッファを含むことを特徴とする。
クルシーブオアゲートは、４個のＭＯＳトランジスタか
ら構成し、同一レベルの第１及び第２の入力信号を入力
する時、所定の出力信号を発生させる第１レベル比較手
段と、４個のＭＯＳトランジスタから構成し、相異した
レベルの第１及び第２の入力信号を入力する時、所定の
出力信号を発生させる第２レベル比較手段と、前記第１
のレベル比較手段と第２レベル比較手段の出力端にそれ
ぞれ接続したＮＭＯＳトランジスタとＰＭＯＳトランジ
スタとから構成し、第３の入力信号により第１及び第２
のレベル比較手段の出力を選択して出力するマルチフレ
ッキシング手段と、２個のインバーターから構成し、更
に前記マルチフレッキシング手段の出力信号を定格電圧
化して出力する出力バッファとから構成する。さらに、
３入力エクスクルシーブオアゲートにおいて、第１及び
第２入力信号を入力とする２入力エクスクルシーブノア
ゲートと、第１及び第２入力信号を入力とする２入力エ
クスクルシーブオアゲートと、 前記の２入力エクスク
ルシーブノアゲートの出力端と、前記の２入力エクスク
ルシーブオアゲートとの出力端にそれぞれ接続されたＮ
ＭＯＳトランジスタとＰＭＯＳトランジスタとから構成
され、第３の入力信号によって、第１及び第２レベル比
較手段の出力を選択して出力するマルチフレッキシング
手段と、前記マルチフレッキシング手段に直列に接続さ
れた２個のインバーターから構成され、前記マルチフレ
ッキシング手段の出力信号をバッファリングして出力す
る出力バッファを含むことを特徴とする。
【００１４】
【作用】本発明によると、３入力エクスクルシーブオア
ゲートは、１０個のＭＯＳと２個のインバーターのみで
構成するので、従来の３入力エクスクルシーブオアゲー
トよりチップサイズが減少され、電力消耗もまた減少さ
せることができる。
ゲートは、１０個のＭＯＳと２個のインバーターのみで
構成するので、従来の３入力エクスクルシーブオアゲー
トよりチップサイズが減少され、電力消耗もまた減少さ
せることができる。
【００１５】
【発明の実施の形態】図２に示したとおり構成した本発
明の３入力エクスクルシーブオアゲートにおいて、第１
レベル比較手段Ｑ１と第２レベル比較手段Ｑ２との入力
端は、それぞれ第１入力端Ａと第２入力端Ｂに連結さ
れ、前記第１及び第２レベル比較手段の出力端は、それ
ぞれマルチフレッキシング手段Ｔに連結される。第３入
力Ｃは前記マルチフレッキシング手段Ｔの選択信号で入
力され、マルチフレッキシング手段Ｔの出力信号は、出
力バッファＯを通して出力される。
明の３入力エクスクルシーブオアゲートにおいて、第１
レベル比較手段Ｑ１と第２レベル比較手段Ｑ２との入力
端は、それぞれ第１入力端Ａと第２入力端Ｂに連結さ
れ、前記第１及び第２レベル比較手段の出力端は、それ
ぞれマルチフレッキシング手段Ｔに連結される。第３入
力Ｃは前記マルチフレッキシング手段Ｔの選択信号で入
力され、マルチフレッキシング手段Ｔの出力信号は、出
力バッファＯを通して出力される。
【００１６】図２の３入力エクスクルシーブオアゲート
の内部回路を詳細に図示した図３を参照すると、図２の
第１レベル比較手段Ｑ１は、ソース電極端が電源電圧に
接続され、ゲート電極端は第１入力端Ａに連結される第
１ＰＭＯＳ（Ｐ１）と、ソース電極端が前記第１ＰＭＯ
Ｓ（Ｐ１）のドレーン電極端に接続され、ゲート電極端
が第２入力端Ｂに接続される第２ＰＭＯＳ（Ｐ２）と、
ソース電極端が前記第２ＰＭＯＳ（Ｐ２）のドレーン電
極端に接続され、ゲート電極端が第２入力端Ｂに接続さ
れ、ドレーンが第１入力端に接続された第１ＮＭＯＳ
（Ｎ１）と、ソース電極端が前記第２ＰＭＯＳ（Ｐ２）
のドレーン電極端に接続され、ゲート電極端が第１入力
端Ａに接続され、ドレーンが第２入力端に接続された第
２ＮＭＯＳ（Ｎ２）とから構成される。
の内部回路を詳細に図示した図３を参照すると、図２の
第１レベル比較手段Ｑ１は、ソース電極端が電源電圧に
接続され、ゲート電極端は第１入力端Ａに連結される第
１ＰＭＯＳ（Ｐ１）と、ソース電極端が前記第１ＰＭＯ
Ｓ（Ｐ１）のドレーン電極端に接続され、ゲート電極端
が第２入力端Ｂに接続される第２ＰＭＯＳ（Ｐ２）と、
ソース電極端が前記第２ＰＭＯＳ（Ｐ２）のドレーン電
極端に接続され、ゲート電極端が第２入力端Ｂに接続さ
れ、ドレーンが第１入力端に接続された第１ＮＭＯＳ
（Ｎ１）と、ソース電極端が前記第２ＰＭＯＳ（Ｐ２）
のドレーン電極端に接続され、ゲート電極端が第１入力
端Ａに接続され、ドレーンが第２入力端に接続された第
２ＮＭＯＳ（Ｎ２）とから構成される。
【００１７】図２中の第２レベル比較手段Ｑ２は、ソー
ス電極端が第１入力端Ａに接続され、ゲート電極端が第
２入力端Ｂに接続された第３ＰＭＯＳ（Ｐ３）と、ソー
ス電極端が第２入力端Ｂに接続され、ドレーン電極端が
前記第３ＰＭＯＳ（Ｐ３）のドレーン電極端に接続さ
れ、ゲート電極端が前記第１入力端Ａに接続された第４
ＰＭＯＳ（Ｐ４）と、ドレーン電極端が前記第３及び第
４ＰＭＯＳ（Ｐ３、Ｐ４）のドレーン電極端に接続さ
れ、ゲート電極端が第２入力端Ｂに接続された第３ＮＭ
ＯＳ（Ｎ３）と、ドレーン電極端が前記第３ＮＭＯＳ
（Ｎ３）のソース電極端に接続され、ソース電極端が接
地端子に接続され、ゲート電極端が第１入力端Ａに接続
された第４ＮＭＯＳ（Ｎ４）とから構成される。
ス電極端が第１入力端Ａに接続され、ゲート電極端が第
２入力端Ｂに接続された第３ＰＭＯＳ（Ｐ３）と、ソー
ス電極端が第２入力端Ｂに接続され、ドレーン電極端が
前記第３ＰＭＯＳ（Ｐ３）のドレーン電極端に接続さ
れ、ゲート電極端が前記第１入力端Ａに接続された第４
ＰＭＯＳ（Ｐ４）と、ドレーン電極端が前記第３及び第
４ＰＭＯＳ（Ｐ３、Ｐ４）のドレーン電極端に接続さ
れ、ゲート電極端が第２入力端Ｂに接続された第３ＮＭ
ＯＳ（Ｎ３）と、ドレーン電極端が前記第３ＮＭＯＳ
（Ｎ３）のソース電極端に接続され、ソース電極端が接
地端子に接続され、ゲート電極端が第１入力端Ａに接続
された第４ＮＭＯＳ（Ｎ４）とから構成される。
【００１８】１セットのＮＭＯＳ（ＮＴ）とＰＭＯＳ
（ＰＴ）とから構成されたマルチフレッキシング手段Ｔ
において、前記ＭＯＳら（ＮＴ、ＰＴ）のゲート電極端
は、共通で第３入力端Ｃに接続され、出力ノード１３
は、ＮＭＯＳ（ＮＴ）とＰＭＯＳ（ＰＴ）のドレーン
（またはソース）電極端が相互に連結されて形成され
る。そして、マルチフレッキシング手段Ｔ内のＮＭＯＳ
（ＮＴ）のソース（またはドレーン）端は、第１レベル
比較手段Ｑ１の出力端と連結され、ＰＭＯＳ（ＰＴ）の
ソース（またはドレーン）端は、第２レベル比較手段Ｑ
２の出力端に連結される。マルチフレッキシング手段Ｔ
の出力ノード１３上の信号は、２個のインバーター（Ｉ
１、Ｉ２）から構成されたバッファを経た後、本発明の
３入力エクスクルシーブオアゲートの結果値に出力され
る。前記のような構成を有する本発明の３入力エクスク
ルシーブオアゲートの動作に関して説明する。
（ＰＴ）とから構成されたマルチフレッキシング手段Ｔ
において、前記ＭＯＳら（ＮＴ、ＰＴ）のゲート電極端
は、共通で第３入力端Ｃに接続され、出力ノード１３
は、ＮＭＯＳ（ＮＴ）とＰＭＯＳ（ＰＴ）のドレーン
（またはソース）電極端が相互に連結されて形成され
る。そして、マルチフレッキシング手段Ｔ内のＮＭＯＳ
（ＮＴ）のソース（またはドレーン）端は、第１レベル
比較手段Ｑ１の出力端と連結され、ＰＭＯＳ（ＰＴ）の
ソース（またはドレーン）端は、第２レベル比較手段Ｑ
２の出力端に連結される。マルチフレッキシング手段Ｔ
の出力ノード１３上の信号は、２個のインバーター（Ｉ
１、Ｉ２）から構成されたバッファを経た後、本発明の
３入力エクスクルシーブオアゲートの結果値に出力され
る。前記のような構成を有する本発明の３入力エクスク
ルシーブオアゲートの動作に関して説明する。
【００１９】第１入力端Ａと第２入力端Ｂの信号を、第
１レベル比較手段Ｑ１及び第２レベル比較手段Ｑ２にそ
れぞれ入力する。もし、第１入力端Ａと第２入力端Ｂに
印加する信号のレベルが同一であれば、第１レベル比較
手段Ｑ１は、“ハイ”レベルの信号を出力し、第２レベ
ル比較手段Ｑ２は、“ロー”レベルの信号を出力する。
一方、第１入力端Ａと第２入力端Ｂに印加される信号の
レベルが同一でない場合は、第１レベル比較手段Ｑ１は
“ロー”レベルの信号を出力し、第２レベル比較手段Ｑ
２は“ハイ”レベルの信号を出力する。マルチフレッキ
シング手段Ｔにおいて、第３入力端Ｃに印加される信号
が“ハイ”レベルであれば、ＮＭＯＳ（ＮＴ）のみがタ
ーンオンされ、第１レベル比較手段Ｑ１の出力値がＮＭ
ＯＳ（ＮＴ）を通して出力される。また第３入力端Ｃに
印加される信号が“ロー”レベルである場合は、ＰＭＯ
Ｓ（ＰＴ）のみがターンオンし、第２レベル比較手段Ｑ
２の出力値はＰＭＯＳ（ＮＴ）を通して出力される。マ
ルチフレッキシング手段Ｔの出力は、ディレータイム(d
elay time)を減らすための出力バッファ部Ｏを通過した
後、本発明の３入力エクスクルシーブオアゲートの結果
値に出力される。
１レベル比較手段Ｑ１及び第２レベル比較手段Ｑ２にそ
れぞれ入力する。もし、第１入力端Ａと第２入力端Ｂに
印加する信号のレベルが同一であれば、第１レベル比較
手段Ｑ１は、“ハイ”レベルの信号を出力し、第２レベ
ル比較手段Ｑ２は、“ロー”レベルの信号を出力する。
一方、第１入力端Ａと第２入力端Ｂに印加される信号の
レベルが同一でない場合は、第１レベル比較手段Ｑ１は
“ロー”レベルの信号を出力し、第２レベル比較手段Ｑ
２は“ハイ”レベルの信号を出力する。マルチフレッキ
シング手段Ｔにおいて、第３入力端Ｃに印加される信号
が“ハイ”レベルであれば、ＮＭＯＳ（ＮＴ）のみがタ
ーンオンされ、第１レベル比較手段Ｑ１の出力値がＮＭ
ＯＳ（ＮＴ）を通して出力される。また第３入力端Ｃに
印加される信号が“ロー”レベルである場合は、ＰＭＯ
Ｓ（ＰＴ）のみがターンオンし、第２レベル比較手段Ｑ
２の出力値はＰＭＯＳ（ＮＴ）を通して出力される。マ
ルチフレッキシング手段Ｔの出力は、ディレータイム(d
elay time)を減らすための出力バッファ部Ｏを通過した
後、本発明の３入力エクスクルシーブオアゲートの結果
値に出力される。
【００２０】前記の３入力エクスクルシーブオアゲート
において、第１入力端Ａと第２入力端Ｂ及び第３入力端
Ｃに、それぞれ“ハイ”レベルの信号と、“ロー”レベ
ルの信号及び、“ハイ”レベルの信号を入力すると仮定
する。入力した信号により第１レベル比較手段Ｑ１内の
第２ＰＭＯＳ（Ｐ２）と第２ＮＭＯＳ（Ｎ２）とがター
ンオンするので、第１ノード１１に“ロー”レベルの信
号が印加される。また、第２レベル比較手段Ｑ２内の第
３ＰＭＯＳ（Ｐ３）と第４ＮＭＯＳ（Ｎ４）とがターン
オンするので、第２ノード１２に“ハイ”レベルの信号
が印加される。
において、第１入力端Ａと第２入力端Ｂ及び第３入力端
Ｃに、それぞれ“ハイ”レベルの信号と、“ロー”レベ
ルの信号及び、“ハイ”レベルの信号を入力すると仮定
する。入力した信号により第１レベル比較手段Ｑ１内の
第２ＰＭＯＳ（Ｐ２）と第２ＮＭＯＳ（Ｎ２）とがター
ンオンするので、第１ノード１１に“ロー”レベルの信
号が印加される。また、第２レベル比較手段Ｑ２内の第
３ＰＭＯＳ（Ｐ３）と第４ＮＭＯＳ（Ｎ４）とがターン
オンするので、第２ノード１２に“ハイ”レベルの信号
が印加される。
【００２１】第３入力端Ｃに“ハイ”レベルの信号が印
加されるので、マルチフレッキシング手段Ｔ内のＮＭＯ
Ｓ（ＮＴ）のみがターンオンする。従って、第１レベル
比較手段Ｑ１の出力の第１ノード１１の信号が、ＮＭＯ
Ｓ（ＮＴ）を通過しマルチフレッキシング手段Ｔの出力
端の第３ノード１３に印加される。以降、マルチフレッ
キシング手段Ｔの出力信号は、出力バッファＯを通して
出力される。結果的に、“ハイ”レベルの第１入力端Ａ
の信号、“ロー”レベルの第２入力端Ｂの信号、“ハ
イ”レベルの第３入力端Ｃの信号が印加される場合、第
１レベル比較手段Ｑ１の出力は“ロー”レベルとなり、
３入力エクスクルシーブオアゲートの出力は“ロー”レ
ベルとなる。下記の表２は、本発明の３入力エクスクル
シーブオアゲートの内部回路の、各ノード値及び出力値
を示したものである。
加されるので、マルチフレッキシング手段Ｔ内のＮＭＯ
Ｓ（ＮＴ）のみがターンオンする。従って、第１レベル
比較手段Ｑ１の出力の第１ノード１１の信号が、ＮＭＯ
Ｓ（ＮＴ）を通過しマルチフレッキシング手段Ｔの出力
端の第３ノード１３に印加される。以降、マルチフレッ
キシング手段Ｔの出力信号は、出力バッファＯを通して
出力される。結果的に、“ハイ”レベルの第１入力端Ａ
の信号、“ロー”レベルの第２入力端Ｂの信号、“ハ
イ”レベルの第３入力端Ｃの信号が印加される場合、第
１レベル比較手段Ｑ１の出力は“ロー”レベルとなり、
３入力エクスクルシーブオアゲートの出力は“ロー”レ
ベルとなる。下記の表２は、本発明の３入力エクスクル
シーブオアゲートの内部回路の、各ノード値及び出力値
を示したものである。
【００２２】
【表２】
【００２３】
【発明の効果】上述のように、本発明の３入力エクスク
ルシーブオアゲートは、表１に図示した従来の３入力エ
クスクルシーブオアゲートと同一な出力を有する。しか
し、本発明の３入力エクスクルシーブオアゲートは、１
０個のＭＯＳと２個のインバーターのみから構成される
ので、従来の３入力エクスクルシーブオアゲートに比べ
て、チップサイズが減少されると共に、電力消耗もまた
減少されるという効果を奏する。
ルシーブオアゲートは、表１に図示した従来の３入力エ
クスクルシーブオアゲートと同一な出力を有する。しか
し、本発明の３入力エクスクルシーブオアゲートは、１
０個のＭＯＳと２個のインバーターのみから構成される
ので、従来の３入力エクスクルシーブオアゲートに比べ
て、チップサイズが減少されると共に、電力消耗もまた
減少されるという効果を奏する。
【図１】従来の３入力エクスクルシーブオアゲートの回
路図である。
路図である。
【図２】本発明により構成した３入力エクスクルシーブ
オアゲートの論理回路である。
オアゲートの論理回路である。
【図３】図２で示したエクスクルシーブオアゲートの回
路図である。
路図である。
１、１１ 第１ノード ２、１２ 第２ノード ３、１３ 第３ノード ４、１４ 第４ノード ５、１５ 第５ノード ６ 第６ノード １３ 出力ノード Ｎ１〜Ｎ１ ＮＭＯＳトランジスタ Ｏ 出力バッファ Ｐ１〜Ｐ４ ＰＭＯＳトランジスタ Ｑ１ 第１レベル比較手段 Ｑ２ 第２レベル比較手段 Ｔ マルチフレッキシング手段
Claims (9)
- 【請求項１】 ３入力エクスクルシーブオアゲートにお
いて、 第１及び第２の入力信号が同一なレベルを有する場合、
所定の出力信号を発生させる第１レベル比較手段と、 第１及び第２入力信号が相異しているレベルを有する場
合、所定の出力信号を発生する第２レベル比較手段と、 前記第１レベル比較手段と第２レベル比較手段の出力端
にそれぞれ接続され、第３の入力信号に基づいて第１及
び第２のレベル比較手段の出力を選択して出力する、マ
ルチフレッキシング手段とから成ることを特徴とする３
入力エクスクルシーブオアゲート。 - 【請求項２】 前記第１レベル比較手段は、 ソース電極端が電源電圧に接続され、ゲート電極端が３
個の入力端中の第１入力端に連結される第１ＰＭＯＳト
ランジスタと、 ソース電極端が前記第１ＰＭＯＳトランジスタのドレー
ン電極端に接続され、ゲート電極端が３個の入力端中の
第２入力端に接続される第２ＰＭＯＳトランジスタと、 ソース電極端が前記第２ＰＭＯＳトランジスタのドレー
ン電極端に接続され、ゲート電極端が前記第２入力端に
接続され、ドレーンは前記第１入力端に接続された第１
ＮＭＯＳトランジスタと、 ソース電極端が前記第２ＰＭＯＳトランジスタのドレー
ン電極端に接続され、ゲート電極端が前記第１入力端に
接続され、ドレーンは前記第２入力端に接続された第２
ＮＭＯＳトランジスタとから構成されたことを特徴とす
る請求項１記載の３入力エクスクルシーブオアゲート。 - 【請求項３】 前記第２レベル比較手段は、 ソース電極端が前記第１入力端に接続され、ゲート電極
端が前記第２入力端に接続された第３ＰＭＯＳトランジ
スタと、 ソース電極端が前記第２入力端に接続され、ドレーン電
極端が前記第３ＰＭＯＳトランジスタのドレーン電極端
に接続され、ゲート電極端が前記第１入力端に接続され
た第４ＰＭＯＳトランジスタと、 ドレーン電極端が前記第３及び第４ＰＭＯＳトランジス
タのドレーン電極端に接続され、ゲート電極端が前記第
２入力端に接続された第３ＮＭＯＳトランジスタと、 ドレーン電極端が前記第３ＮＭＯＳトランジスタのソー
ス電極端に接続され、ソース電極端が接地端子に接続さ
れ、ゲート電極端が前記第１入力端に接続された第４Ｎ
ＭＯＳトランジスタとから構成されたことを特徴とする
請求項１記載の３入力エクスクルシーブオアゲート。 - 【請求項４】 前記のマルチフレッキシング手段は、 第５ＮＭＯＳトランジスタと第５ＰＭＯＳトランジスタ
とから構成され、 前記第５ＮＭＯＳトランジスタと第５ＰＭＯＳトランジ
スタとのゲート電極端のそれぞれには、第３入力信号が
選択信号として印加され、 前記第５ＮＭＯＳトランジスタのドレーン電極端には、
前記第１レベル比較手段の出力端が連結され、 前記第５ＰＭＯＳトランジスタのソース電極端には、第
２レベル比較手段の出力端が連結され、 前記第５ＮＭＯＳトランジスタのソースと、前記第５Ｐ
ＭＯＳトランジスタのドレーンとが連結されたことを特
徴とする請求項１記載の３入力エクスクルシーブオアゲ
ート。 - 【請求項５】 前記マルチフレッキシング手段に接続さ
れ、前記マルチフレッキシング手段の出力信号をバッフ
ァリングして出力する出力バッファを更に含むことを特
徴とする請求項１記載の３入力エクスクルシーブオアゲ
ート。 - 【請求項６】 前記出力バッファは、２個のインバータ
ーから構成されたことを特徴とする請求項５記載の３入
力エクスクルシーブオアゲート。 - 【請求項７】 ３入力エクスクルシーブオアゲートにお
いて、 第１及び第２入力信号を入力とする２入力エクスクルシ
ーブノアゲートと、第１及び第２入力信号を入力とする
２入力エクスクルシーブオアゲートと、 前記の２入力
エクスクルシーブノアゲートの出力端と、前記の２入力
エクスクルシーブオアゲートとの出力端にそれぞれ接続
されたＮＭＯＳトランジスタとＰＭＯＳトランジスタと
から構成され、第３の入力信号によって、第１及び第２
レベル比較手段の出力を選択して出力するマルチフレッ
キシング手段と、 前記マルチフレッキシング手段に直列に接続された２個
のインバーターから構成され、前記マルチフレッキシン
グ手段の出力信号をバッファリングして出力する出力バ
ッファを含むことを特徴とする３入力エクスクルシーブ
オアゲート。 - 【請求項８】 前記２入力エクスクルシーブノアゲート
は、 ソース電極端が電源電圧に接続され、ゲート電極端が３
個の入力端中の第１入力端に連結される第１ＰＭＯＳト
ランジスタと、 ソース電極端が前記第１ＰＭＯＳトランジスタのドレー
ン電極端に接続され、ゲート電極端が３個の入力端中の
第２入力端に接続される第２ＰＭＯＳトランジスタと、 ソース電極端が前記第２ＰＭＯＳトランジスタのドレー
ン電極端に接続され、ゲート電極端が前記第２入力端に
接続され、ドレーン電極端が前記第１入力端に接続され
た第１ＮＭＯＳトランジスタと、 ソース電極端が前記第２ＰＭＯＳトランジスタのドレー
ン電極端に接続され、ゲート電極端が前記第１入力端に
接続され、ドレーンは前記第２入力端に接続された第２
ＮＭＯＳトランジスタとから構成されたことを特徴とす
る請求項７記載の３入力エクスクルシーブオアゲート。 - 【請求項９】 前記の２入力エクスクルシーブオアゲー
トは、 ソース電極端が前記第１入力端に接続され、ゲート電極
端が前記第２入力端に接続された第３ＰＭＯＳトランジ
スタと、 ソース電極端が前記第２入力端に接続され、ドレーン電
極端が前記第３ＰＭＯＳトランジスタのドレーン電極端
に接続され、ゲート電極端が前記第１入力端に接続され
た第４ＰＭＯＳトランジスタと、 ドレーン電極端が前記第３及び第４ＰＭＯＳトランジス
タのドレーン電極端に接続され、ゲート電極端が前記第
２入力端に接続された第３ＮＭＯＳトランジスタと、 ドレーン電極端が前記第３ＮＭＯＳトランジスタのソー
ス電極端に接続され、ソース電極端は接地端子に接続さ
れ、ゲート電極端が前記第１入力端に接続された第４Ｎ
ＭＯＳトランジスタとから構成されたことを特徴とする
請求項８記載の３入力エクスクルシーブオアゲート。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P24502 | 1996-06-27 | ||
| KR1019960024502A KR980006879A (ko) | 1996-06-27 | 1996-06-27 | 3입력 익스클루시브 오어 게이트 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1098374A true JPH1098374A (ja) | 1998-04-14 |
| JP2867253B2 JP2867253B2 (ja) | 1999-03-08 |
Family
ID=19463893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9181775A Expired - Fee Related JP2867253B2 (ja) | 1996-06-27 | 1997-06-23 | ３入力エクスクルシーブオアゲート |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2867253B2 (ja) |
| KR (1) | KR980006879A (ja) |
| TW (1) | TW340277B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919567B1 (ko) * | 2002-12-27 | 2009-10-01 | 주식회사 하이닉스반도체 | 배타적 오아게이트 회로 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2427036C2 (ru) * | 2009-07-28 | 2011-08-20 | Государственное образовательное учреждение высшего профессионального образования "Новочеркасское высшее военное командное училище связи (военный институт) имени Маршала Советского Союза В.Д. Соколовского" | Дискретно-аналоговое устройство |
-
1996
- 1996-06-27 KR KR1019960024502A patent/KR980006879A/ko not_active Ceased
-
1997
- 1997-06-14 TW TW086108267A patent/TW340277B/zh not_active IP Right Cessation
- 1997-06-23 JP JP9181775A patent/JP2867253B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100919567B1 (ko) * | 2002-12-27 | 2009-10-01 | 주식회사 하이닉스반도체 | 배타적 오아게이트 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980006879A (ko) | 1998-03-30 |
| JP2867253B2 (ja) | 1999-03-08 |
| TW340277B (en) | 1998-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0797210B1 (en) | Output buffer circuit | |
| JPH0338873A (ja) | 集積回路 | |
| US4649296A (en) | Synthetic CMOS static logic gates | |
| JPH0212691A (ja) | 集積回路 | |
| US5498980A (en) | Ternary/binary converter circuit | |
| US6437602B1 (en) | Fully dynamic logic network circuits | |
| US5546035A (en) | Latch circuit having a logical operation function | |
| JP2861910B2 (ja) | 出力回路 | |
| JP2867253B2 (ja) | ３入力エクスクルシーブオアゲート | |
| JPH02228813A (ja) | バイポーラ・ｍｏｓ論理回路および半導体集積回路 | |
| JPH06224730A (ja) | 出力バッファ回路 | |
| JP3178383B2 (ja) | 同期型半導体論理回路 | |
| US5309043A (en) | Compound logic circuit having NAND and NOR gate outputs and two transistors connected within both gate circuits | |
| US5182472A (en) | Logic circuit with bipolar CMOS configuration | |
| JP2551586B2 (ja) | インタフエ−ス回路 | |
| JP2546398B2 (ja) | レベル変換回路 | |
| JPH08107346A (ja) | 同時双方向入出力バッファ | |
| JPH04307809A (ja) | Ｒｓフリップフロップ | |
| JPH05300007A (ja) | ２入力ｏｒ回路 | |
| JPH07131329A (ja) | 出力バッファ | |
| JP3128661B2 (ja) | 高分解能タイミング調整回路 | |
| JP2903885B2 (ja) | Ｃｍｏｓ出力バッファ回路 | |
| KR940000267B1 (ko) | 직렬 비교기 집적회로 | |
| JP3143022B2 (ja) | Ｊ−ｋフリップフロップ回路 | |
| US5446401A (en) | Synchronous dual word decoding using PLA |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071225 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081225 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091225 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |