JPH0212691A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、論理ゲート信号を発生する機能部分（ｆｕｎ
ｃｔｉｏｎ　５ｅｃｔｉｏｎ）、それによってフィード
されたメモリ回路、およびメモリ回路から出力信号を受
信しかつこの出力信号を伝送する、メモリ回路出力に接
続された論理出力回路を具える集積回路に関連し、これ
はメモリ回路の入力と出力が分離され、かつ機能部分か
ら発生されるデータ信号によって決定された論理状態に
直接に論理出力回路とメモリ回路をもたらし、それに引
き続いてこの出力回路がメモリ回路の出力信号によって
この論理状態に保持されるように、論理出力回路がバイ
パスされながらメモリ回路の入力に並列に接続された第
２人力を具えることを特徴としている。

（背景技術） 前文に述べられたタイプの回路は、フラガナン（Ｆｌａ
ｎｎａｇａｎ）等の「非常に低い動作電力と改良された
非同期回路技術を持つ２個のｌ３−ｎｓ　６４ｋ　ＣＭ
Ｏ３ＳＲＡＭ　（Ｔｗｏ　ｌ３−ｎｓ　６４ｋ　ＣＭＯ
３ＳＲＡＭ’ｓ　ｗｉｔｈ　ｖｅｒｙｌｏｗ　ａｃｔｉ
ｖｅ　ｐｏｗｅｒ　ａｎｄ　ｉｍｐｒｏｖｅｄ　ａｓｙ
ｎｃｈｒｏｎｏｕｓｃｉｒｃｕｉｔ　ｔｅｃｈｎｉｑｕ
ｅｓ）　　Ｊ　、アイイーイーイー　ジャーナル　オン
　ソリッドステート　サーキット（ＩＢ８ｔｉ　Ｊｏｕ
ｒｎａｌ　ｏｆ　５ｏｌｉｄＰＳｔａｔｅ　Ｃ１ｒｃｕ
ｉｔｓ）、第５Ｃ−２１巻、第５号、１９８６年１０月
、さらに特定するとその第１１図から既知である。その
メモリ回路はお互いに接続された人力と出力を有するラ
ッチ素子（ＬＡＴＣＨｅｌｅｍｅｎｔ）を具え、かつ論
理出力回路は複数の反転素子と３個の出力トランジスタ
を具えている。

参照された論文では、論理低制御信号（ｌｏｇｉｃ−１
ｏｗ　ｃｏｎｔｒｏｌ　ｓｉｇｎａｌ）ＳＴＡＢＬ巳の
間で各信号ＤＡＴＡとＤＡＴＡを引き継ぐ（ｔａｋｅ　
ｏｖｅｒ）ためにＬＡＴＣＨ素子が使用され、例えば隣
接信号導通ラインからの漏話により生起したか、あるい
は電源電力の妨害により生起した妨害効果を減少するた
めに低い出力インピーダンスを持つこれらの信号を論理
出力回路に印加するようになっている。信号のシーケン
スで新しい各信号ＤＡＴＡとＤＡＴＡが出力バッファに
印加される前に、人力ラインはトランジスタと論理高（
ｌｏｇｉｃ−ｈｉｇｈ）　５ＴＡＢＬＥ制御信号を用い
て論理低レベ／ｌ／　（ｌｏｇｉｃ−１ｏｗ　１ｅｖｅ
ｌ）にラッチされ、従ってＬへＴＣ）ｌ素子は不完全な
信号情報を引き継がず、かつこの記事では記載されてい
ないメモリ部分で時間の関数としてＤＡＴＡとＤＡＴＡ
信号の展開のプロセスの後でこの情報は引き継がれない
であろう。この目的で、５ＴＡＢＬ日およびＣＹＣ−Ｉ
ＥＮＤ（８号の正確な同調が要求される。と言うのは、
さもなければＬＡＴＣＩＩ素子は論理高５ＴＡＢＬＥ制
御信号でスイッチオンされ、その結果として入力ライン
の１つは論理高レベルに引っ張られるからである。その
ような状態は望ましくない電力消費を惹起する。

上記のことが起こらない確かさは５ＴＡＢＬＥとＣＹＣ
巳ＮＯをオーバーラツプさせないこと１こより得られる
が、しかしそれは遅延を生じよう。このように、時間の
関数としての正確な同調が５ＴＡＢＬＢ監視信号とＣＹ
Ｃ−［ＥＮＤ制御信号との間に要求される。新しい読み
取り期間の初めて（一方、ＣＹＣ−ＥＮＤと５ＴＡＢＩ
、εは論理高である）　　ＤＡＴＡとＤＡＴＡ信号の信
号遷移の期間に対して論理低ランチの人力ラインの間の
トランジスタＭ１４．Ｍ１５およびＭ１６のブロッキン
グのために、出力ＤＡＴＡ　ＯＭＩＴは３状態モード（
ｔｒｉ−ｓｔａｔｅ　ｍｏｄ、ｅ）である。約５ボルト
の電源電圧によって、トランジスタＭ１４．　Ｍ１５お
よびＭ１６のブロッキング状態の期間に対してトランジ
スタ・トランジスタ論理（ＴＴＬ）回路（第１電源端子
の負荷抵抗値は第２電源端子のものの約２倍はど大きい
）によって負荷される場合に、論理出力バッファの出力
における電圧は約１．７ボルトの値に達しよう。

このことは連続読み取り期間の間に一定のままであるＤ
ＡＴＡ　とＤＡＴＡ信号により論理出力バッファの出力
における電圧が論理高あるいは論理低にとどまらず、出
力バッファの３状態モードにかかわらず約１．７ボルト
のレベルにセットされることを意味している。これらの
レベル変動はそれらが集積回路の任意の隣接信号ライン
に漏話の源を形成するから望ましくないものである。

（発明の開示） 本発明の目的は機能部分から発生するデータ信号のシー
ケンスの間に出力回路が３状態でなく、かつ機能部分か
ら発生する制御信号あるいは監視信号がクリチカルな超
過時間（ｏｖｅｒ　ｔｉｍｅ）を持たず、かつメモリ回
路と論理出力回路がそれにもかかわらず急速なスイッチ
ング作用を示す集積回路を与えることである。

この目的で、本発明による集積回路は、メモリ回路の入
力と出力が分離され、かつ機能部分から発生されるデー
タ信号によって決定された論理状態に直接に論理出力回
路とメモリ回路をもたらし、それに引き続いてこの出力
回路がメモリ回路の出力信号によってこの論理状態に保
持されるように、論理出力回路がバイパスされながらメ
モリ回路の人力に並列に接続された第２人力を具えるこ
とを特徴としている。メモリ回路の出力がメモリ回路の
入力によって常に決定され、従って制御信号あるいは監
視信号がメモリ回路の動作に要求されないと言うことで
そのような集積回路は有利である。

それ故、論理出力バッファの出力は新しい各データ人力
信号に対して３状態モードにもたらされる必要はない。

３状態出力が論理出力おのおのの新しいデータ信号の伝
達の間で回避されるから、従って出力は常に規定されよ
う。それ故、不必要な充電電流あるいは放電電流は起こ
らず、従って漏話が任意の隣接信号運搬ライン（ａｄｊ
ａｃｅｎｔ　ｓｉｇｎａｌ−ｃｏｎｖｅｙｉｎｇ　１ｉ
ｎｅ）　に起こることは不可能であろう。

さらに、出力に接続された容量性負荷により、不必要な
その充電あるいは放電による時間遅延は回避されよう。

時間の関数としてお互いにクリチカルに決定された制御
信号あるいは監視信号が無いことにより、回路の最大速
度が達成できる。その上、メモリ回路の人力への並列リ
ンクは集積回路の高速スイッチング動作を必然的に伴う
。と言うのは、並列リンクは印加された信号の受は入れ
のための縦続メモリ素子の固有の時間遅延を回避してい
るからである。

本発明による集積回路の一実施例は、メモリ回路の入力
と出力が論理出力回路の部分を形成する対称論理機能を
持つ論理サブ回路を介して論理出力回路の残りの部分に
接続されることを特徴としている。要するに、論理出力
回路は機能部分から発生するデータ信号とメモリ回路の
出力の信号の双方に直接応答し、メモリ回路の出力のこ
の信号はデータ信号に応じてメモリ回路の固有時間遅延
の後で利用可能であろう。

本発明の集積回路の別の実施例は、メモリ回路が少なく
とも１つのフリップフロップ回路を具え、論理サブ回路
はオア機能を実行する少なくとも第１および第２論理ゲ
ートを具え、反転出力（Ｑ）とフリップフロップ回路の
第１人力はおのおの第２論理ゲートの人力とその別の入
力に接続され、かつ非反転出力（Ｑ）とフリップフロッ
プ回路の第２人力がおのおの第１論理ゲートの入力とそ
の別の人力に接続されていることを特徴としている。

フリップフロップ回路の入力信号と出力信号の結合は例
えば論理オアゲートあるいはナンドゲート（反転した人
力信号を受信する）により実行される。

本発明による好ましい一実施例は、メモリ回路が別のフ
リップフロップ回路を具え、その第１人力は論理ゲート
を介してデータ入力端子に結合され、その第２人力は監
視入力端子に接続され、かつ出力は論理サブ回路でオア
機能を有する第３論理ゲートに接続され、同時に第３論
理ゲートの別の入力が別のフリップフロップ回路の第２
人力に接続されていることを特徴としている。別のフリ
ップフロップ回路は出力バッファの出力が３安定である
かあるいは３安定でないかどうかを表示する監視信号を
蓄積するために使用されている。３状態モードへの遷移
は直接決定され、かつ特定論理レベルの監視信号のみに
より決定されている。

しかし、３状態モードから離れることは監視信号の別の
論理レベルの生起においてデータ入力端子の信号から導
かれた信号を用いて実現される。それ故、非常に正確な
超過時間で決定される余分な監視信号は全く必要とされ
ない。

図面に表された実施例を参照して本発明をさらに詳しく
説明する。

（実施例） 第１図は本発明による論理出力バッファを示している。

この出力バッファはＮ個の人力信号Ｄ１からＤＮを受信
し、かつメモリ回路Ｍ１論理サブ回路りおよび論理出力
段○を具えている。メモリ回路Ｍは少なくとも２個の入
力端子と少なくとも２個の出力端子を有している。論理
サブ回路りは少なくとも２個の論理ゲートを有し、その
人力はメモリ回路Ｍの入力端子と出力端子に接続されて
いる。

少なくとも２個の出力トランジスタを具える出力段０は
論理サブ回路りの２個の出力端子に接続されている。

さらに説明すると、それぞれ論理低あるいは論理高であ
る信号はそれぞれ「低」あるいは「高」として参照され
、かつｎ型トランジスタあるいはｐ型トランジスタとし
てｎチャネル電界効果トランジスタあるいはバイポーラ
ｎｐｎ　　トランジスタと、ｐチャネル電界効果トラン
ジスタあるいはバイポーラρｎｐ　　ｌ−ランジスタが
使用されている。

第１図の出力バッファの動作は以下のようになっている
。

メモリ回路Ｍは入力端子においてＮ個の論理信号０１か
らＯＮを受信し、この信号はメモリ回路Ｍに蓄積され、
同様に並列リンクを介して論理サブ回路りに伝達される
。メモリ回路Ｍの出力信号は論理サブ回路りに伝達され
る。メモリ回路Ｍは信号Ｄ１からＯＮの論理レベル（例
えば論理高）を蓄積するために使用され、従って信号Ｄ
１からＯＮの任意の短時間論理活性レベル（ｂｒｉｅｆ
　ｌｏｇｉｃ　ａｃｔｉｖｅ　１ｅｖｅｌ）が保留され
る。メモリ回路Ｍは信号０１からＯＮの論理活性レベル
の引き継ぎと伝達のための固有の時間遅延を具え、従っ
て遅延された後でメモリ回路Ｍの入力端子での論理変化
は出力端子に伝達されよう。論理サブ回路りへの信号Ｄ
１からＯＮの直接並列リンクの結果として、これらの信
号の変化は遅延されることなく論理サブ回路りに伝達さ
れよう。

論理ゲートＰ１からＰＮは信号０１からＯＮならびにメ
モリ回路Ｍの出力信号をサブ回路りの任意の別の論理に
伝達する。サブ回路りの出力信号は最終的に論理出力段
０を制御し、これは負荷が持続される端子に「高」ある
いは「低」あるいは３状態レベルを供給できる。

第２図に示されている本発明による論理出力バッファの
一実施例は第１図のものに対応し、同じ参照記号が同じ
構成要素を示すのに使用されている。メモリ回路Ｍは反
転出力（Ｑ）と非反転出力（Ｑ）を持つセット・リセッ
ト　（ＳＲ）　　フリップフロップ回路を具え、フリッ
プフロップ回路のセット入力とリセット人力はそれぞれ
信号Ｄ１とＤ２を受信する。論理サブ回路りは２個のオ
アゲートＰ１とＰ２を具えている。

第２論理出力バツフアの動作は以下のようになっている
。

信号ＤＩと０２はそれらが「高」である場合に活性信号
である。すなわちＤｌが「高」かつＤ２が「低」である
かあるいはＤｌが「低」かつ０２が「高」である場合で
あり、出力段の出力端子はそれぞれ「高」あるいは「低
」あるいは「高」であり、そして旧と０２が「低」であ
る場合、出力端子におけるレベルは不変のままである。

「高」信号Ｄ１とＤ２の同時生起は回避されるべきであ
り、その理由はそれが何の論理的意味を有さすかつセッ
ト・リセットフリップフロンプ回路の正しい動作に不適
当であるからである。「高」信号Ｄ１が存在すると（こ
の場合、Ｄ２は「低」である）セット・リセットフリッ
プフロツブ回路はセットされる。このセツティングはあ
る遅延時間の後で実行され、従って特定の遅延時間の後
でのみ出力ＱあるいはＱはそれぞれ「高」あるいは「低
」になろう。「高」信号０１がオアゲートＰ１に直接に
印加されるから、それは遅延しない高信号Ｄ１を受信し
、かつその出力は「高」信号を論理サブ回路りの別の各
論理に伝達する。

フリップフロップ回路の上記のセツティング遅延の後、
出力ＱあるいはＱはそれぞれ「高」あるいは「低」とな
り、かつオアゲートＰ１の出力は「高」であり、これは
もはや信号Ｄ１の論理値に依存しない。このことはセッ
ト・リセットフリップフロップ回路が信号０１から「高
」レベルを引き継ぎ、かつ論理サブ回路りがフリップフ
ロップ回路により駆動され続けることを意味する。高信
号口２が存在する場合、セット・リセットフリップフロ
ップ回路はリセットされよう。このリセッティングはま
たある遅延時間が経過した後でのみ実現され、従って反
転出力Ｑ信号あるいは非反転出力Ｑ信号はそれぞれリセ
ット入力（Ｒ）信号にかかわる遅延の後で「高」あるい
は「低」となろう。「高」信号Ｄ２がオアゲー）Ｐ２に
直接印加されると言う事実のために、それは遅延しない
「高」信号Ｄ２を受信し、かつその出力は「高」信号を
論理サブ回路りの追加の各論理に伝達しよう。フリップ
フロップ回路の上記の遅延の後で、出力ＱあるいはＱは
それぞれ「高」あるいは「低」となり、かつオアゲ−）
Ｐ２は同様に信号Ｄ２の論理値にかかわらず高出力信号
を供給し続ける。このことは回路りがフリップフロップ
回路により静止状態に保たれることを意味している。

第３図に示されている本発明による論理出力バッファの
好ましい実施例はまた第１図のものに対応し、従って同
じ参照記号は同じ構成要素の表示に使用されており、メ
モリ回路Ｍは第１および第２セツト・リセットフリップ
フロップ回路ＦＦＩ　。

ＦＦ２をそれぞれ具え、論理サブ回路りは４個のオアゲ
ー）　Ｐｉ、　Ｐ２．　Ｐ６．　ＰＩ　、単一ノアゲー
トＰ３および２個のナンドゲートＰ４とＰ５を含み、出
力段Ｏは２個のＰＭＯ３トランジスタＴ１とＴ２を含み
、そして出力バッファは３個の入力端子を有し、その入
力端子に各入力信号０１．　Ｄ２およびＯＥが存在して
いる。入力信号０１．　Ｄ２およびＯＥが印加されてい
る出力バッファ入力と第２フリップフロップ回路ＦＦ２
のりセラ）　（Ｒ）人力との間にオアゲートＰ８、アン
ドゲートＰ９および反転素子１１が挿入されている。各
入力信号Ｄ１と０２は第１フリップフロップ回路ＦＦＩ
のセット人力とリセット人力（ＳとＲそれぞれに）、お
よびオアゲートＰ１とＰ２の各第１人力と第２人力とに
直接印加されている。第１フリップフロップ回路ＦＦＩ
の非反転出力Ｑと反転出力Ｑはオアゲー）ＰＩとＰ２の
第２人力と第１人力にそれぞれ接続されている。第１お
よび第２出力バツフア入力端子は同様にオアゲー）Ｐ８
の第１および第２入力端子にそれぞれ接続され、その出
力はアントゲ−）Ｐ９の第２入力端子に接続されている
。監視信号叶が印加されている第３出力バツフア入力端
子は反転素子１１の入力端子、第２フリップフロップ回
路ＦＦ２のセット人力くＳ）、ノアゲートＰ３の第１入
力端子、オアゲー）Ｐ６の第２入力端子およびオアゲー
）ＰＩの第２入力端子にこの順序で結合されている。反
転素子１１の出力はアントゲ−）Ｐ９の第１入力端子に
接続され、その出力は第２フリップフロップ回路ＦＦ２
のリセット人力（Ｒ）に結合されている。フリップフロ
ップ回路ＦＦ２の非反転出力ＱはノアゲートＰ３の第２
入力端子に接続され、その出力はノアゲー）Ｐ４とＰ５
の第２入力端子に結合されている。論理動作の観点から
ノアゲー）Ｐ３の機能はオアゲートと反転素子の縦続配
列の機能と同じである。オアゲートＰＩ、Ｐ２の各出力
はナンドゲートＰ４とＰ５の各第１入力端子に接続され
ている。

ナンドゲートＰ４とＰ５の各出力はオアゲートＰ６とＰ
Ｉの各第１入力端子に接続されている。オアゲートＰ６
とＰＩの各出力はトランジスタＴ１とＴ２の各ゲート電
極に結合されている。トランジスタＴ１のソースとドレ
インは第１電源端子ν１と出力端子０［ＪＴにこの順序
で接続され、そしてトランジスタＴ２のソースとドレイ
ンは出力端子０［ＩＴと第２電源端子ｖ２にこの順序で
接続されている。

第３図の出力バッファの動作は以下のようになっている
。

信号Ｄ１とＤ２は第２図の回路動作に関連して既に説明
されてきたように、それらが「高」場合の活性信号であ
る。それが高い場合にこれまた活性信号である第３人力
信号ＯＢは監視機能を実行し、かつ出力バッファが３状
態である（その時ＯＢは「高」かあるいは３状態でない
（その時ＤＨは「低」）かを表示する。回路の動作は「
低」および「高」人力信号ＯＥのおのおのについてさら
に論議されよう。

「低」入力信号ＯＢが存在する場合に、オアゲー）Ｐ６
と２７の第２入力端子は「低」信号を受信する。

「低」信号口２が存在しかつ信号Ｄ１が「低」から「高
」に変化する場合に、ゲートＰ１の第１入力端子は「高
」信号を受信し、オアゲートＰ１の出力は「高」となり
、かつ第１フリップフロップ回路ＦＦＩはセットされよ
う。第１フリップフロップ回路ＦＦＩのセツティング遅
延の後、非反転出力Ｑと反転出力Ｑのおのおのは「高」
と「低」となり、そしてフリップフロップ回路ＦＦＩ　
は入力端子０１と０２の情報を引き継ぐ。それ故、オア
ゲートＰ１とＰ２の各出力はそれぞれ「高」と「低」を
継続する。オアゲー）Ｐ８の出力は反転素子１１の出力
がそうであるように、その第２入力端子の「高」信号の
結果として「高」であり、従ってアントゲ−）Ｐ９の出
力または「高」であろう。それ故、第２フリップフロッ
プ回路ＦＦ２はリセットされ、その結果として、フリッ
プフロップ回路ＦＦ２のりセツティング遅延の後で、出
力Ｑがリセットの前に「高」であった場合に出力ａは「
低」となり、あるいは出力Ｑがリセットの前に既に「低
」であった場合に「低」にとどまる。このことはノアゲ
ートＰ３の出力を「高」にし、従ってナンドゲー）Ｐ４
とＰ５の各出力はそれぞれ「低」と「高」になる。それ
故、オアゲー）Ｐ６とＰ７の出力はそれぞれ「低」と「
高」となり、トランジスタＴ１とＴ２おのおのを導通あ
るいはブロックし、かつ出力端子０ｔｌＴを「高」にす
る。

入力端子の信号Ｄ１が「高」から「低」に変化し、かつ
入力端子の信号Ｄ２が「低」にとどまる場合に、出力端
子ＯＵＴは第１フリップフロップ回路ＰＰＩのメモリ機
能の結果として「高」にとどまるであろう。

信号ＯＢと０１が低いが、しかし信号Ｄ２が「低」から
「高」に変化する場合、オアゲートＰ１の出力は一時的
に「高」にとどまり、モしてオアゲートＰ２の出力は「
高」になろう。フリップフロップ回路ＦＦＩはリセット
され、あるリセッティング遅延の後で各出力ＱとＱを「
低」と「高」にさせ、引き続いてオアゲートＰ１の出力
を「低」にさせ、かつオアゲートＰ２の出力を「高」の
ままにとどめる。

オアゲーｈＰ８と反転素子１１双方の「高」出力の結果
として、アントゲ−）Ｐ９の出力は「高」となり、フリ
ップフロップ回路ＦＦ２　はリセットされるかリセット
にとどまり、出力バッファが可能な３状態モードを出る
ようにする。ノアゲートＰ３の出力は「高」になるか「
高」にとどまり、ナンドゲートＰ４とＰ５の各出力を「
高」と「低」にする。オアゲ−）Ｐ６とＰ７それぞれの
出力は各トランジスタＴ１とＴ２をブロックおよび導通
し、かつ出力端子ＯＵＴを「低」にする。入力端子Ｄ２
の信号が変化すると、出力端子ＯＵＴは第１フリップフ
ロップ回路ＦＦＩのメモリ機能の結果として「低」にと
どまるであろう。

入力端子０巳の信号が「低」から「高」に変化する場合
、フリップフロップ回路ＦＦ２　はセットされよう。オ
アゲートＰ６と２７の第２人力は「高」信号を直接受信
し、出力Ｐ６とＰ７は「高」となり、かつトランジスタ
Ｔ１とＴ２はブロックになる（３状態）。

第２フリップフロップ回路ＦＦ２のセツティング遅延時
間の後、フリップフロップ回路ＦＦ２の出力Ｑは「高」
となり、そしてノアゲートＰ３の出力は「低」となる。

これはナンドゲー）Ｐ４とＰ５の出力を「高」にし、従
ってオアゲー）Ｐ６とＰ７の出力は「高」のままとどま
るであろう。トランジスタＴ１とＴ２はフリップフロッ
プ回路ＦＦ２のメモリ機能の結果としてブロックを続け
よう（３状態）。前に示したように出力バッファの出力
は「高」論理活性信号Ｄ１あるいはＤ２が起こる場合に
３状態から引き継がれて論理高あるいは論理低状態にな
ろう。

第３図に表されたセット・リセットフリップフロップ回
路ＦＦＩ　とＦＦ２のおのおのは例えば２個のフィード
バック反転素子によって構成できる。メモリ回路Ｍがセ
ット・リセットフリップフロップ回路とは異なるメモリ
素子によって実現できることは当業者にとって明らかで
あろう。セット・リセットフリップフロップ回路は論理
出力バッファ回路の構造の変化を要求することなく例え
ばＪにフリップフロップ回路によって置換できる。第２
フリップフロップ回路ＦＦ２　のセット入力とリセット
人力の結合は複雑になることなく交換でき、そこではゲ
ー）Ｐ３は非反転出力Ｑの代わりに反転出力Ｑとの接続
を要求する。出力段０の上記のＰＭＯ３トランジスタは
一例としてのみ役立っていることは明白であろう。基本
的には、出力段は任意の２個のトランジスタ（バイポー
ラとユニポーラ）の縦続配列により形成でき、その場合
に使用されたトランジスタの導電タイプはこのトランジ
スタを導通もしくはブロックにするよう関連されたトラ
ンジスタのゲート電極の所要の駆動と関連して考慮すべ
きものである。

第４図には第３図から論理出力バッファの部分が詳細に
表されており、同じ参照記号が同じ構成要素（すなわち
ゲー）ＰＬ、Ｐ４およびＰ６）を示すのに使用されてい
る。ゲートＰ１は２個のＰＭＯ３トランジスタＴ３とＴ
４と、２個のＮＭＯ３トランジスタＴ５とＴ６をそれぞ
れ具えている。ゲートＰ４はＰＭ［］Ｓ　トランジスタ
Ｔ７とＮＭＯＳトランジスタＴ８を具え、そして最後に
ゲートＰ６はＰＭＯ３トランジスタＴ９を具えている。

第４図に表された回路は４個の入力信号、すなわち信号
ＯＥ　（これは信号００を反転したものでありかつ反転
素子１１の出力から利用可能であり、これについて第３
図を見られたい）、信号ＯＱ　（第１フリップフロップ
回路ＦＦＩの出力Ｑから発生される）、入力信号ＤＩ、
および信号０Ｐ３（ゲートＰ３の出力から発生されてお
り、これについては第３図を見られたい）を受信する。

回路出力信号ＯＰ６はトランジスタＴ１のゲート電極に
印加されている。トランジスタＴ３．　Ｔ７およびＴ９
のソースは相互接続され、かつ第１電源端子Ｖ１に接続
されている。トランジスタＴ４．　Ｔ５．　Ｔ６．　Ｔ
７およびＴ９のドレインは相互接続され、かつ回路の出
力端子に接続され、かつトランジスタＴ５とＴ６のソー
スは相互接続され、かつトランジスタＴ８のドレインに
接続されている。トランジスタＴ８のソースは第２電源
端子ｖ２に接続され、一方、トランジスタＴ３のドレイ
ンはトランジスタＴ４のソースに接続されている。入力
信号ＯＢはトランジスタＴ９のゲートに結合され、一方
、入力信号ＯＱと０１はそれぞれトランジスタＴ３．　
Ｔ５とＴ４．　Ｔ６のゲート電極に印加されている。最
後に、入力信号ＯＰ３はトランジスタＴ８のゲート電極
に印加されている。

第４図の回路動作は以下のようになっている。

トランジスタＴ９が導通する場合、ＯＦ２は「高」であ
り、これはまたトランジスタＴ５．　Ｔ６およびＴ８が
回路出力端子と第２電源端子Ｖ２の間で導通通路を形成
しない場合のケースである。信号ＯＰ６は以下の形態 ＯＦ２　＝ＯＱ＋０１　＋ＯＰａ±ＯＥの２進論理によ
って信号０８．　ＯＱ、　Ｄｉおよび［］Ｐ３によって
構成されている。信号ＯＰ６に対して、この結果はゲー
トＰｉ、　Ｐ４およびＰ６によって遂行された動作に対
応している。図面に示されたように、ゲー）　ＰＬ、　
Ｐ４およびＰ６の実現は７個以上のトランジスタを要求
しない。この数は標準論理ゲートを持つ上に示されたゲ
ート素子を実現するために要求されるものよりかなり小
さい。ちなみに、標準論理ゲートでは、オアゲートを実
現するには６個のトランジスタくノアゲートには４個の
トランジスタとプラスすること反転素子のための２個の
トランジスタ）が使用され、かつノアゲートを実現する
るは４個のトランジスタが使用されている。２１固のオ
アゲートと単一ノアゲートの実現には全体で１６個のト
ランジスタが必要とされよう。

ゲー）　Ｐ２．　Ｐ５およびＰ７は第４図に表されてい
るゲートＰＬ、Ｐ４およびＰ６の実現と同様にして実現
できる。と言うのは、これらのゲートはゲートＰＩＰ４
およびＰ６と同じ論理動作を遂行するからである。

ゲートＰ２．　Ｐ５およびＰ７の上記の実現は７（ｌ！
１以上のトランジスタを要求しない。ゲー）　Ｐｉ、　
Ｐ４．　Ｐ６およびＰ２．　Ｐ５．　Ｐ７はまた３個の
標準論理ゲート素子より少ないスイッチング遅延を有し
ている。

第５図は本発明による論理回路と複数の並列論理出力バ
ッファの一実施例を示している。第５図の実施例は並列
に動作する８個のセット・リセットフリップフロップ回
路ＦＦＩＩからＦＦ１８．１個のセット・リセットフリ
ップフロップ回路ＦＦ２１．８個の並列論理サブ回路Ｌ
ｌｌからＬ１８．１６個の入力端子ををするオアデー）
Ｐ８８　、反転素子１１１、アンドゲートＰ９１および
ノアゲートＰ３１を具えている。

論理サブ回路シ１１からＬ１８はおのおの論理ゲートＰ
Ｉ、　Ｐ２．　Ｐ４．　Ｐ５およびＰ７　（、第３図に
表されたような）を具え、これらは第３図に示されたよ
うに同様に相互接続されている。論理出力段０１１から
０１８はそれぞれ第３図に関して説明されたように論理
出力＆Ｏに等しい。セット・リセットフリップフロップ
回路ＦＦＩＩからＦＦ１８の間それぞれの結合、論理サ
ブ回路シ１１からＬ１８の間それぞれの結合、論理出力
段０１１から０１８それぞれの結合は第３図に示されて
いるものと同じである。入力信号０１１と旧８から０２
１およびＤ２８それぞれはフリップフロップ回路ＦＦＩ
ＩからＦＦ１８に印加され、かつお互いにオアゲートＰ
８８の別の入力に印加されている。オアデ−４Ｐ８８の
出力はアンドゲートＰ９１の第１入力端子に接続され、
一方、監視信号ＯＢは反転素子１１１を介してアントゲ
−）Ｐ９１の第２入力端子に印加されている。監視信号
０εとアンドゲートＰ９１のおのおのはフリップフロッ
プ回路ＦＦ２１の各セット人力とリセット入力に印加さ
れ、同様に監視信号０６とフリップフロップ回路ＦＦ２
１の非反転出力信号Ｑはノアデー）Ｐ３１の第１および
第２入力端子に印加されている。監視信号０８とノアゲ
ートＰ３１の出力信号は第３図を参照して説明されたの
と同様に論理サブ回路Ｌｌｌからシ１８のおのおのに印
加されている。

第５図の論理回路の動作は第３図に表された回路の動作
に実効的に等しいく従ってまた第３図の回路動作の説明
の部分は参照できる。）第５図の論理回路は第３図の説
明で表されたような原理に従って８個の出力に入力デー
タを蓄積しかつ伝達する８個の並列通路を有している。

しかし、第５図の論理回路は単一のフリップフロップ回
路ＦＦ２１と、監視信号面を蓄積しかつ処理する３個の
論理デー）　＋１１．　Ｐ３１およびＰ９１のみを必要
とし、この監視信号と処理された信号は８個の論理サブ
回路ＬＬｌ　Ｌ１２．・・・、Ｌ１８のすべてに同時に
印加される。人力信号Ｄｌｌ　と０１８から０２１およ
び０２８り並列通路を通る人力信号は他の並列通路を通
る人力信号に対して遅延されないことが好ましい）はオ
アゲートＰ８８の入力におのおの印加され、従って前述
の人力信号の少なくとも１つが「高」である場合にすべ
ての出力段の可能な３状態モードはすべての出力段に対
してキャンセルされる。このことは論理サブ回路シ１１
からシ１８が出力段０１１から０１８を制御するために
フリップフロップ回路ＦＦ２１と多数の論理ゲート（１
１ＬＰ３１および凹１）をすべて必要としないが、しか
し単一の監視回路のみを必要とすることを意味しており
、これは所要の構成要素の数を節約する。前述の８個の
並列データ通路の数は単に一例としてのみ役立っており
、そして発明の枠組みを考慮すると、この数は任意であ
ることは当業者にとって明白であろう。

（要　約） 論理回路と論理出力バッファを有する集積回路であって
、この回路は以下のサブ回路、すなわち、メモリ回路と
論理出力回路を具え、ここでどんな３状態も人力におけ
るデータ信号のシーケンスの間に出力に起こらず、ここ
で制御信号による回路の駆動は超過時間に対してクリテ
ィカルではない。

と言うのは、シーケンスからの第１データ信号は３状態
モードをスイッチオフし、もし制御信号が与えられるな
ら３状態モードが再び導入され、かつこの制御信号が存
在しない場合に最後のデータ信号が保留される。

【図面の簡単な説明】

第１図は本発明による論理出力バッファを示し、第２図
は本発明による論理出力バッファの一実施例を示し、 第３図は本発明による論理出力バッファの好ましい一実
施例を示し、 第４図は第３図に示された論理出力バッファの部分を詳
細に示し、 第５図は本発明による論理出力バッファの別の実施例を
示している。 Ｄ１〜ＯＮ・・・論理信号あるいは入力信号Ｄｌｌ〜０
２８・・・入力信号 ＦＦＩ・・・第１セツト・リセットフリップフロップ回
路 ＦＦ２・・・第２セツト・リセットフリップフロップ回
路 ＦＦＩＩ　−ＦＦ１８．　ＦＦ２１　・・・セット・リ
セットフリップフロップ回路 ＋１．Ｉｌｌ・・・反転素子　　　し・・・論理サブ回
路Ｌｌｌ−Ｌ１８・・・論理サブ回路 Ｍ・・・メモリ回路　　　　０・・・論理出力段０１１
〜０１８・・・論理出力段

Claims (1)

1. 【特許請求の範囲】 １、論理データ信号を発生する機能部分、それによって
   フィードされたメモリ回路、およびメモリ回路から出力
   信号を受信しかつこの出力信号を伝送するメモリ回路出
   力に接続された論理出力回路を具える集積回路において
   、メモリ回路の入力と出力が分離され、かつ 機能部分から発生されるデータ信号によっ て決定された論理状態に直接に論理出力回路とメモリ回
   路をもたらし、それに引き続いてこの出力回路がメモリ
   回路の出力信号によってこの論理状態に保持されるよう
   に、論理出力回路がバイパスされながらメモリ回路の入
   力に並列に接続された第２入力を具えること、を特徴と
   する集積回路。 ２、メモリ回路の入力と出力が論理出力回路の部分を形
   成する対称論理機能を持つ論理サブ回路を介して論理出
   力回路の残りの部分に接続されることを特徴とする請求
   項１記載の集積回路。 ３、メモリ回路が少なくとも１つのフリップフロップ回
   路を具え、 論理サブ回路はオア機能を実行する少なく とも第１および第２論理ゲートを具え、 反転出力（Ｑ）とフリップフロップ回路の 第１入力はおのおの第２論理ゲートの入力とその別の入
   力に接続され、かつ 非反転出力（Ｑ）とフリップフロップ回路 の第２入力がおのおの第１論理ゲートの入力とその別の
   入力に接続されていること、 を特徴とする請求項２記載の集積回路。 ４、メモリ回路が別のフリップフロップ回路を具え、そ
   の第１入力は論理ゲートを介してデータ入力端子に結合
   され、その第２入力は監視入力端子に接続され、かつ出
   力は論理サブ回路でオア機能を有する第３論理ゲートに
   接続され、同時に第３論理ゲートの別の入力が別のフリ
   ップフロップ回路の第２入力に接続されていることを特
   徴とする請求項３記載の集積回路。 ５、集積回路が種々の論理出力バッファを具え、かつ 別のフリップフロップ回路が備えられ、そ の第１入力は論理ゲートを介してデータ入力端子に結合
   され、その第２入力は監視入力端子に接続され、かつ出
   力は論理サブ回路で論理オア機能を実行する第３ゲート
   に接続され、同時に第３論理ゲート別の入力は別のフリ
   ップフロップ回路の第２入力に接続されていること、 を特徴とする請求項３記載の集積回路。 ６、上記のフリップフロップ回路がセット・リセットタ
   イプ（ＳＲ）のものであり、かつ 第１および第２入力がそれぞれセット・リ セット（ＳＲ）フリップフロップ回路のそれぞれリセッ
   ト入力あるいはセット入力であること、を特徴とする請
   求項３あるいは４あるいは５記載の集積回路。 ７、すべてのデータ入力端子が論理オア機能を実行する
   第４ゲートを介して別のフリップフロップ回路のリセッ
   ト入力に結合されていることを特徴とする請求項４ある
   いは５あるいは６記載の集積回路。 ８、第１反転素子と第４オアゲートの出力それぞれを介
   して、その出力が別のフリップフロップ回路のリセット
   入力に接続されている第１アンドゲートの第１入力端子
   と第２入力端子にそれぞれ結合されていることを特徴と
   する請求項７記載の集積回路。 ９、第４論理ゲートはその個別ゲート電極が個別データ
   入力端子に接続されている並列配列のｎ型トランジスタ
   を具え、かつ第１アンドゲートはそのゲート電極が第１
   反転素子の出力に接続されている単一のｎ型トランジス
   タを具え、並列配列トランジスタのソースは単一トラン
   ジスタのドレインに結合され、単一トランジスタのソー
   スは第２電源端子に結合され、かつ並列配列トランジス
   タのドレインが別のフリップフロップ回路の出力に結合
   されていることを特徴とする請求項８記載の集積回路。 １０、論理サブ回路が第１および第２ナンドゲート、第
   ５および第６オアゲート、および第２反転素子を含み、
   第３オアゲートの出力は第２反転素子を介して第１およ
   び第２ナンドゲートの第２入力端子に結合され、かつ第
   １および第２オアゲートの各出力は第１および第２ナン
   ドゲートの各第１入力端子に接続され、その出力端子は
   各第５および第６オアゲートの第１入力端子に接続され
   、その第２入力端子は監視人力端子に接続されているこ
   とを特徴とする請求項８あるいは９記載の集積回路。 １１、第１オアゲートが第１および第２ｐ型トランジス
   タと第１および第２ｎ型トランジスタを具え、第１ナン
   ドゲートは第３ｐ型トランジスタおよび第３ｎ型トラン
   ジスタを具え、かつ第５オアゲートは第４ｐ型トランジ
   スタを具え、同様に第１、第３および第４ｐ型トランジ
   スタのソースは相互接続されかつ第１電源端子に接続さ
   れ、第２、第３および第４ｐ型トランジスタならびに第
   １および第２ｎ型トランジスタのドレインは相互接続さ
   れかつ第５オアゲートの出力を構成し、第１および第２
   ｎ型トランジスタのソース電極はお互いに接続されかつ
   第３ｎ型トランジスタのドレインに接続され、そのソー
   スは第２電源端子に接続され、同様に第１ｐ型トランジ
   スタのドレインは第２ｐ型トランジスタのソースに接続
   され、第１フリップフロップ回路の非反転出力は第１ｐ
   型トランジスタの第１ｎ型トランジスタのゲートに接続
   され、第１反転素子の出力は第４ｐ型トランジスタのゲ
   ート電極に接続され、第１データ入力端子は第２ｐ型ト
   ランジスタと第２ｎ型トランジスタのゲート電極に接続
   され、かつ第３オアゲートの出力は第３ｐ型トランジス
   タと第３ｎ型トランジスタのゲート電極に接続されてい
   ることを特徴とする請求項１０記載の集積回路。 １２、ｎ型トランジスタがｎチャネル電界効果トランジ
   スタであるかあるいはバイポーラｎｐｎトランジスタの
   いずれかであり、かつｐ型トランジスタがｐチャネル電
   界効果トランジスタであるかあるいはバイポーラｐｎｐ
   トランジスタのいずれかであるかを特徴とする請求項９
   あるいは１１記載の集積回路。