JPH1098653A - 固体撮像装置 - Google Patents

Abstract

(57)【要約】 【課題】 ２次元アレイ状に配列された光電変換素子を
備えたＸ−Ｙアドレス型の固体撮像装置において、２行
加算混合のインターレース走査を行う際、Ａフィールド
とＢフィールドにおける光電変換素子の蓄積時間を等し
くなるようにした固体撮像装置を提供する。 【解決手段】 光電変換素子６を２次元アレイ状に配列
した光電変換素子群と、光電変換素子群の奇数行にそれ
ぞれ共通に配設された水平選択線７−１，・・・に接続
された第１の垂直走査回路８と、偶数行にそれぞれ共通
に配設された水平選択線７−２，・・・に接続された第
２の垂直走査回路９とを備え、各垂直走査回路をそれぞ
れ垂直シフトレジスタ１，２とフォーカルプレーン型シ
ャッタ回路３，４とで構成し、読み出し動作終了後にフ
ォーカルプレーン型シャッタ動作を各画素行毎に行うこ
とにより、Ａフィールド、Ｂフィールドの蓄積時間を等
しくなるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、２次元アレイ状
に光電変換素子を配列し、該光電変換素子群の周辺部に
光電変換素子からの信号を順次読み出すための垂直及び
水平走査回路を有し、２行加算混合のインターレース走
査を行うＸ−Ｙアドレス型の固体撮像装置に関する。

【０００２】

【従来の技術】従来、２次元アレイ状に配列された光電
変換素子と該光電変換素子群の信号を読み出すための垂
直及び水平走査回路を備え、２行加算混合のインターレ
ース走査を行うようにしたＸ−Ｙアドレス型の固体撮像
装置としては、図13に示すような構成のものが知られて
おり、そして、かかる構成の固体撮像装置における２行
混合のインターレース走査は、図14のタイミングチャー
トに示すように行われる。図13において、101 は２次元
アレイ状に配列された光電変換素子で、該光電変換素子
101 からの信号を順次読み出すための水平走査回路102
及び垂直走査回路103 が設けられており、垂直走査回路
103 の各単位段が水平方向に配列された２個の光電変換
素子に対応するように配設され、垂直走査回路103 の各
単位段の出力は、インターレース走査を行う際に隣り合
う２つの水平選択線を同時に選択するための、スイッチ
104-１，104-２，・・・からなるインターレース回路10
4 を介して、２次元アレイ状に配列された光電変換素子
101 の水平選択線群105-１，105-２，105-３，・・・に
それぞれ接続されている。

【０００３】インターレース回路104 は、インターレー
ス回路104 に入力するフィールドインデックスパルスφ
ＦＤＸにより、隣り合う２つの水平選択線のペアを決定
するような構成となっているため、選択される隣り合う
２つの水平選択線に対しては、同じタイミングで読み出
し動作及びリセット動作が行われるようになっている。
インターレース走査時に選択される水平選択線のペア
は、例えばＡフィールドでは、２次元アレイ状に配列さ
れた光電変換素子に接続された水平選択線群の105-１と
105-２，105-３と105-４，105-５と105-６，・・・のよ
うに、２行ずつ同時に選択されて読み出されて行く。一
方、Ｂフィールドになると、選択される水平選択線のペ
アの組み合わせが変わり、最初の水平選択線105-１のみ
単独で信号が読み出され、次に水平選択線群の105-２と
105-３，105-４と105-５，105-６と105-７のように、順
次２行ずつ同時に選択されて信号が読み出されて行く。

【０００４】

【発明が解決しようとする課題】ところで、このような
インターレース回路を用いてインターレース走査を行う
場合、垂直走査回路の各単位段の出力に直接対応してい
ないある偶数行の水平選択線に着目すると、Ａフィール
ドの読み出し、すなわちフィールドインデックスパルス
φＦＤＸが“Ｌ”のときは、１行前の奇数行の水平選択
線と同じタイミングで読み出されることになる。しかし
ながら、Ｂフィールドの読み出しにおいてフィールドイ
ンデックスパルスφＦＤＸが“Ｈ”になると、１行後の
奇数行の水平選択線と同じタイミングで読み出されるこ
とになる。すなわち、奇数行の光電変換素子に対応する
水平選択線105-１，105-３，105-５，・・・の蓄積動作
時間はＡフィールド、Ｂフィールド共に１Ｖ（１Ｖは１
垂直走査期間に対応）となるが、偶数行の光電変換素子
に対応する水平選択線105-２，105-４，105-６，・・・
の蓄積動作時間は、Ａフィールドの場合は（１Ｖ−１
Ｈ）〈１Ｈは１水平走査期間に対応〉となり、Ｂフィー
ルドの場合は（１Ｖ＋１Ｈ）となる。

【０００５】したがって、インターレース走査において
２行混合読み出しを行った場合には、Ａフィールドでは
蓄積時間が１Ｖの信号と（１Ｖ−１Ｈ）の信号が加算さ
れることになる。またＢフィールドでは蓄積時間が１Ｖ
の信号と（１Ｖ＋１Ｈ）の信号が加算されることにな
り、ＢフィールドではＡフィールドよりも２Ｈ期間分蓄
積時間が長くなる。これは、一様な光量の被写体を撮像
した場合においても、フィールド毎に出力信号が異なる
ことになり、フリッカーの発生原因となる。また、カラ
ーフィルターを搭載した単板カラーカメラの場合には、
同様に色信号がフィールド毎に異なることになる。

【０００６】本発明は、従来の２行加算混合インターレ
ース走査方式の固体撮像装置における上記問題点を解決
するためになされたもので、光電変換素子が２次元アレ
イ状に配列されたＸ−Ｙアドレス型の固体撮像装置にお
いて、２行加算混合のインターレース走査を行う際、Ａ
フィールドにおける蓄積時間とＢフィールドにおける蓄
積時間が共に等しくなるようにした固体撮像装置を提供
することを目的とする。

【０００７】

【課題を解決するための手段】上記問題点を解決するた
め、請求項１記載の発明は、２次元アレイ状に配列され
た複数個の光電変換素子と、該光電変換素子群の周辺部
に該光電変換素子群を水平方向に走査を行うための水平
走査回路と垂直方向に走査を行うための垂直走査回路と
を有し、２行加算混合のインターレース走査を行うＸ−
Ｙアドレス型の固体撮像装置において、前記光電変換素
子群の奇数行にそれぞれ共通に配設された水平選択線に
接続された第１の垂直走査回路と、前記光電変換素子群
の偶数行にそれぞれ共通に配設された水平選択線に接続
された第２の垂直走査回路とを備え、該第１及び第２の
垂直走査回路はシフトレジスタとシャッタ回路とからな
り、該シフトレジスタの入力と該シャッタ回路のシャッ
タ機能によりＡフィールドとＢフィールドにおける光電
変換素子の蓄積時間が等しくなるように構成するもので
ある。

【０００８】また請求項２記載の発明は、請求項１記載
の固体撮像装置において、前記シャッタ回路を、光電変
換素子の読み出し動作終了後各行毎にフォーカルプレー
ン型のシャッタ動作によるリセットを行うように構成す
るものである。また請求項３記載の発明は、請求項１又
は２記載の固体撮像装置において、選択され加算混合さ
れる２つの水平選択線の蓄積動作時間の和が、Ａフィー
ルドとＢフィールドにおいて共に等しくなるように構成
されていることを特徴とするものである。また請求項４
記載の発明は、請求項１又は２記載の固体撮像装置にお
いて、選択され加算混合される２つの水平選択線の蓄積
動作時間が、共に等しくなるように構成されていること
を特徴とするものである。

【０００９】

【発明の実施の形態】次に、実施の形態について説明す
る。図１は第１の実施の形態を示す概念図である。この
実施の形態は、例えばＣＭＤのようなＭＯＳ型の光電変
換素子を画素として有する固体撮像装置に、本発明を適
用したもので、図１において、１は光電変換素子群の左
側に配置された、読み出しパルスをシフトさせるための
第１の垂直シフトレジスタ、２は同様に右側に配置され
た第２の垂直シフトレジスタ、３はシャッタ動作を行う
ために第１の垂直シフトレジスタ１の各段に対応して備
えられたフォーカルプレーン型シャッタ回路、４は同様
に第２の垂直シフトレジスタ２に設けられたフォーカル
プレーン型シャッタ回路、５は水平方向の走査を行うた
めの水平走査回路、６は受光部を構成する光電変換素
子、７−１，７−３，７−５は第１の垂直シフトレジス
タ１に接続されている奇数行の水平選択線、７−２，７
−４，７−６は第２の垂直シフトレジスタ２に接続され
ている偶数行の水平選択線である。第１の垂直走査回路
８は、第１の垂直シフトレジスタ１と付随するフォーカ
ルプレーン型シャッタ回路３とで構成されており、また
第２の垂直走査回路９は第２の垂直シフトレジスタ２と
フォーカルプレーン型シャッタ回路４とで構成されてい
る。

【００１０】第１の垂直走査回路８において読み出しパ
ルスをシフトさせるための第１の垂直シフトレジスタ１
の各単位段10は、例えば図２に示すようなクロックドＣ
ＭＯＳインバータ２段から構成されており、垂直方向に
配列された光電変換素子２個に対応するように、第１の
垂直シフトレジスタ１の単位段が設けられている。第１
の垂直シフトレジスタ１には、読み出しパルスを順次シ
フトさせるための２相駆動クロックφ１，φ２、及びそ
れぞれの反転クロック／φ１，／φ２を入力し、第１の
垂直シフトレジスタ１の初段にスタートパルスφＶＳＴ
１を入力することにより、図３に示すように駆動クロッ
クφ１の立ち下がりに同期して、第１の垂直シフトレジ
スタ１の各単位段の出力端子には、図３においてＳ１−
１，Ｓ１−２，Ｓ１−３，・・・で示すように順次読み
出しパルスがシフトされていくように構成されている。
ここで駆動クロックφ１の１周期分は、１Ｈ期間に対応
する。なお、図２において、Ｓ１−0.5 ，Ｓ１−1.5 ，
・・・は、第１の垂直シフトレジスタ１の各単位段を構
成する２段のクロックドインバータの第１のクロックド
インバータの出力を示している。また、光電変換素子群
６の右側に配置された第２の垂直シフトレジスタ２につ
いても同様な構成となっており、各垂直シフトレジスタ
１，２を駆動するための駆動クロックφ１及びφ２は共
通になっており、同様に初段にスタートパルスφＶＳＴ
２が入力されるようになっている。

【００１１】第１の垂直シフトレジスタ１及び第２の垂
直シフトレジスタ２の各単位段には、それぞれフォーカ
ルプレーン型シャッタ回路３及び４が接続されている
が、このフォーカルプレーン型シャッタ回路３，４の構
成は、例えば図４に示すような回路構成となっている。
図４において、P-chトランジスタ11のソースとP-chトラ
ンジスタ12のソースは共にHigh側の電源電圧Ｖ_DDに接続
され、P-chトランジスタ11のドレインとP-chトランジス
タ13のソースが接続され、P-chトランジスタ12のドレイ
ンとP-chトランジスタ13のドレインが接続されている。
また、N-chトランジスタ15と16のソースは、共通に Low
側の電源電圧Ｖ_SSに接続されている。一方、N-chトラン
ジスタ15のドレインとN-chトランジスタ16のドレイン、
及びN-chトランジスタ14のソースが接続されている。N-
chトランジスタ14のドレインはP-chトランジスタ13，12
のドレインと接続されており、以上の構成素子によりシ
ャッタ回路の単位段17を構成している。

【００１２】そして、シャッタ回路の単位段17を構成す
るP-chトランジスタ11とN-chトランジスタ15のゲート
は、垂直シフトレジスタの対応する各単位段の出力端子
より１段前のクロックドインバータの出力Ｓ１−0.5
（Ｓ２−0.5 ）に接続され、P-chトランジスタ12とN-ch
トランジスタ14のゲートは、垂直シフトレジスタの対応
する各単位段の出力Ｓ１−１（Ｓ２−１）に接続されて
いる。また、P-chトランジスタ13とN-chトランジスタ16
のゲートは対応する単位段の出力より１段後のクロック
ドインバータの出力Ｓ１−1.5 （Ｓ２−1.5 ）に接続さ
れている。なお、フォーカルプレーン型シャッタ回路３
の各単位段17の出力は、P-chトランジスタ12，P-chトラ
ンジスタ13及びN-chトランジスタ14の各ドレインの接続
点より取り出され、各単位段に設けられたインバータ回
路18を介して光電変換素子群の各奇数行の水平選択線７
−１，７−３，７−５に、それぞれ接続されている。

【００１３】なお、第２の垂直走査回路９も第１の垂直
走査回路８と同様に構成されており、第２の垂直走査回
路９の各出力、すなわちシャッタ回路４の各単位段の出
力は、光電変換素子群の各偶数行の水平選択線７−２，
７−４，７−６に、それぞれ接続されている。

【００１４】次に、このように構成されている第１の実
施の形態の動作を、図５に示すタイミングチャートに基
づいて説明する。なお、図５において、第１及び第２の
垂直シフトレジスタ１，２の初段単位段に入力されるス
タートパルスをφＶＳＴ１，φＶＳＴ２で示し、また第
１の垂直シフトレジスタ１の各単位段の出力パルスをＳ
１−１，Ｓ１−２，Ｓ１−３で、第２の垂直シフトレジ
スタ２の各単位段の出力パルスをＳ２−１，Ｓ２−２，
Ｓ２−３で示している。まず、Ａフィールドの読み出し
動作について説明する。時刻ｔ₁₀において、２次元アレ
イ状に配列された光電変換素子群の左側に配置された第
１の垂直シフトレジスタ１の初段単位段に、読み出しス
タートパルスφＶＳＴ１を駆動クロックφ１の２周期分
（クロックφ１の２周期分は２Ｈ期間に対応）入力す
る。読み出しスタートパルスが順次シフトされ、ｔ₁₁〜
ｔ₁₂の期間においては、第１の垂直シフトレジスタ１の
初段単位段の出力Ｓ１−１及び次段単位段の第１のクロ
ックドインバータの出力Ｓ１−1.5 （第１のクロックド
インバータの出力Ｓ１−0.5 ，Ｓ１−1.5 ，・・・は図
示していない）が共に“Ｈ”となる。シャッタ回路３
は、第１の垂直シフトレジスタ１の初段単位段の出力Ｓ
１−１及び次段単位段のクロックドインバータの出力Ｓ
１−1.5 が共に“Ｈ”となると、N-chトランジスタ14及
び16が共に“ＯＮ”となり、シャッタ回路３の初段単位
段の出力に対応する水平選択線７−１は“Ｈ”となる。

【００１５】また、ｔ₁₄〜ｔ₁₅の期間においては、第１
の垂直シフトレジスタ１の初段単位段のクロックドイン
バータの出力Ｓ１−0.5 及び初段単位段の出力Ｓ１−１
が共に“Ｈ”となるため、N-chトランジスタ14及び15が
共に“ＯＮ”となり、シャッタ回路３の初段単位段の出
力に対応する水平選択線７−１は“Ｈ”となる。しか
し、その他の期間においては、N-chトランジスタ14と15
又は16が共に“ＯＮ”することがないため、水平選択線
７−１は“Ｌ”となる。すなわち、シャッタ回路３の初
段単位段の出力は、つまり水平選択線７−１の出力はｔ
₁₁〜ｔ₁₂の期間が“Ｈ”となり、その後ｔ₁₂〜ｔ₁₄の期
間は“Ｌ”，ｔ₁₄〜ｔ₁₅の期間は“Ｈ”となる。したが
って、水平選択線７−１は、シャッタ回路３の出力が
“Ｈ”となるｔ₁₁〜ｔ₁₂の期間において光電変換素子の
信号読み出し動作を行った後、１Ｈ期間経過後のｔ₁₄〜
ｔ₁₅の期間においてリセット動作を行い、信号を電荷を
掃き出すことになる。

【００１６】同様に、第２の垂直シフトレジスタ２にお
いても、ｔ₁₀において読み出しスタートパルスφＶＳＴ
２をクロックφ１の２周期分（２Ｈ期間に対応）入力す
ることにより、水平選択線７−２はｔ₁₁〜ｔ₁₂の期間に
おいて読み出し動作を行った後、１Ｈ期間経過後のｔ₁₄
〜ｔ₁₅の期間において、リセット動作を行うことにな
る。Ａフィールドにおいては、水平選択線７−１及び７
−２はｔ₁₁〜ｔ₁₂の期間に同時に読み出し動作を行い、
１Ｈ期間経過後のｔ₁₄〜ｔ₁₅の期間においてリセット動
作を行い、信号を電荷を掃き出すことになる。以下同様
にして水平選択線７−３と７−４，７−５と７−６のペ
アで順次読み出し動作を行った後、１Ｈ期間経過後にリ
セット動作を行う。このようにＡフィールドにおいて
は、第１及び第２の垂直シフトレジスタ１，２に対して
スタートパルスφＶＳＴ１，φＶＳＴ２を共にクロック
φ１の２周期分を入力することにより、シャッタ回路
３，４の機能により読み出し動作終了後１Ｈ期間に蓄積
された信号電荷を掃き捨てられ、Ｂフィールドの蓄積時
間を１Ｈ分短くするようになる。

【００１７】次に、Ｂフィールドの読み出し動作につい
て説明する。ｔ₂₀において、第１の垂直シフトレジスタ
１に読み出しスタートパルスφＶＳＴ１をクロックφ１
の１周期分（１Ｈ期間に対応）入力する。ｔ₂₁〜ｔ₂₂の
期間においては、第１の垂直シフトレジスタ１の初段単
位段の出力Ｓ１−１及び次段単位段のクロックドインバ
ータの出力Ｓ１−1.5 が共に“Ｈ”となる。シャッタ回
路３において、第１の垂直シフトレジスタ１の初段単位
段の出力Ｓ１−１及び次段単位段のクロックドインバー
タの出力Ｓ１−1.5 が共に“Ｈ”となると、N-chトラン
ジスタ14及び16が共に“ＯＮ”となり、シャッタ回路３
の初段単位段の出力に対応する水平選択線７−１は
“Ｈ”となる。また、ｔ₂₂〜ｔ₂₃の期間においては第１
の垂直シフトレジスタ１の初段単位段のクロックドイン
バータの出力Ｓ１−0.5 と初段単位段の出力Ｓ１−１が
共に“Ｈ”となるため、N-chトランジスタ14及び15が共
に“ＯＮ”となり、シャッタ回路３の初段単位段の出力
に対応する水平選択線７−１は“Ｈ”となる。したがっ
て、第１の垂直シフトレジスタ１に接続されている奇数
行の水平選択線７−１はｔ₂₁〜ｔ₂₂の期間において信号
読み出し動作を行い、その直後のｔ₂₂〜ｔ₂₃の期間にお
いてリセット動作を行い、信号電荷を掃き捨てる。

【００１８】第２の垂直シフトレジスタ２には、スター
トパルスφＶＳＴ２をｔ₂₁において、すなわち第１の垂
直シフトレジスタ１よりもクロックφ１の１周期分遅れ
て入力することにより、Ａフィールドとは異なる水平選
択線のペアの組み合わせによるインターレース走査が可
能となり、且つ奇数行の水平選択線と同様に読み出し動
作終了直後にリセット動作を行う。

【００１９】以上のようなタイミングで第１及び第２の
垂直シフトレジスタ１，２にスタートパルスを入力する
ことにより、水平選択線７−１のみｔ₂₁〜ｔ₂₂の期間に
おいて信号読み出し動作を行い、ｔ₂₂〜ｔ₂₃の期間にお
いてリセット動作を行う。その後、水平選択線７−２と
７−３，７−４と７−５のペアで順次読み出しを行い、
その直後においてリセット動作が行われる。

【００２０】以上のように、光電変換素子群の両側に第
１の垂直走査回路８と第２の垂直走査回路９をそれぞれ
設け、Ａフィールドの読み出し動作においては、第１の
垂直シフトレジスタ１及び第２の垂直シフトレジスタ２
に対して共にスタートパルスφＶＳＴ１，φＶＳＴ２を
クロックφ１の２周期分入力し、Ｂフィールドでは第１
の垂直シフトレジスタ１，２共にスタートパルスφＶＳ
Ｔ１，φＶＳＴ２をクロックφ１の１周期分入力するこ
とにより、Ａフィールドでは、フォーカルプレーン型シ
ャッタ回路３，４の動作により、読み出し動作終了後、
１Ｈ期間経過後にリセット動作が行われ、Ｂフィールド
の蓄積時間は１Ｈ期間短くなる。したがって、２行混合
読み出しのインターレース走査を行った際に、選択され
加算される２つの水平選択線の蓄積時間の和は（２Ｖ−
１Ｈ）と、Ａフィールド・Ｂフィールド共に等しくな
り、フィールド毎の蓄積時間の差をなくすことができ
る。特に電子シャッタ動作を行い蓄積時間を極端に短く
した場合には、その効果はより顕著となる。

【００２１】次に、第２の実施の形態について説明す
る。第２の実施の形態に係る固体撮像装置の基本構成は
図１，図２及び図４に示した第１の実施の形態と同じで
あるが、Ａフィールドの読み出し動作時においては、第
１の垂直シフトレジスタ１にクロックφ１の２周期分の
スタートパルスφＶＳＴ１を入力し、第２の垂直シフト
レジスタ２にはクロックφ１の３周期分のスタートパル
スφＶＳＴ２を入力し、Ｂフィールドでは第１の垂直シ
フトレジスタ１にはクロックφ１の２周期分のスタート
パルスφＶＳＴ１を入力し、第２の垂直シフトレジスタ
２にはクロックφ１の１周期分のスタートパルスφＶＳ
Ｔ２を入力するように構成するものである。

【００２２】次に、このように構成されている第２の実
施の形態の動作を図６に示すタイミングチャートに基づ
いて説明する。まず、Ａフィールドの読み出し動作につ
いて説明する。時刻ｔ₁₀において、第１の垂直シフトレ
ジスタ１の初段単位段に、読み出しスタートパルスφＶ
ＳＴ１をクロックφ１の２周期分入力する。読み出しス
タートパルスは順次シフトされ、ｔ₁₁〜ｔ₁₂の期間にお
いては、第１の垂直シフトレジスタ１の初段単位段の出
力Ｓ１−１及び次段単位段のクロックドインバータの出
力Ｓ１−1.5 が共に“Ｈ”となる。シャッタ回路３は、
第１の垂直シフトレジスタ１の初段単位段の出力Ｓ１−
１及び次段単位段のクロックドインバータの出力Ｓ１−
1.5 が共に“Ｈ”となると、N-chトランジスタ14，16が
共に“ＯＮ”となり、シャッタ回路３の初段単位段の出
力に対応する水平選択線７−１は“Ｈ”となる。また、
ｔ₁₄〜ｔ₁₅の期間においては第１の垂直シフトレジスタ
１の初段単位段のクロックドインバータの出力Ｓ１−0.
5 と初段単位段の出力Ｓ１−１が共に“Ｈ”となるた
め、N-chトランジスタ14，15が“ＯＮ”となり、シャッ
タ回路３の初段単位段の出力に対応する水平選択線７−
１は“Ｈ”となる。しかし、その他の期間においてはシ
ャッタ回路３の初段単位段の出力は“Ｌ”となる。すな
わち、シャッタ回路３の初段単位段の出力に対応する水
平選択線７−１は、ｔ₁₁〜ｔ₁₂の期間が“Ｈ”となり、
その後ｔ₁₂〜ｔ₁₄の期間は“Ｌ”，ｔ₁₄〜ｔ₁₅の期間は
“Ｈ”となる。したがって、水平選択線７−１はｔ₁₁〜
ｔ₁₂の期間において読み出し動作を行い、その後、１Ｈ
期間経過後のｔ₁₄〜ｔ₁₅の期間においてリセット動作を
行い、蓄積した信号電荷を掃き捨てる。

【００２３】一方、第２の垂直シフトレジスタ２は、時
刻ｔ₁₀において、読み出しスタートパルスφＶＳＴ２を
クロックφ１の３周期分入力することにより、水平選択
線７−２に対してｔ₁₁〜ｔ₁₂の期間に読み出し動作を行
わせた後、２Ｈ期間経過後のｔ₁₆〜ｔ₁₇の期間において
リセット動作を行わせるようになっている。以下同様
に、Ａフィールドにおいては、水平選択線７−３と７−
４，７−５と７−６のペアで、順次読み出し動作は同時
に行っていくが、リセット動作は奇数行の水平選択線
（７−１，７−３，７−５）に対しては読み出し動作終
了後１Ｈ期間の経過後に行い、偶数行の水平選択線（７
−２，７−４，７−６）に対しては読み出し動作終了後
２Ｈ期間の経過後にリセット動作を行う。

【００２４】次に、Ｂフィールドの読み出し動作につい
て説明する。時刻ｔ₂₀において、読み出しスタートパル
スφＶＳＴ１を第１の垂直シフトレジスタ１の初段単位
段にクロックφ１の２周期分入力する。ｔ₂₁〜ｔ₂₂の期
間においては、第１の垂直シフトレジスタ１の初段単位
段の出力Ｓ１−１及び次段単位段のクロックドインバー
タの出力Ｓ１−1.5 が共に“Ｈ”となる。シャッタ回路
３は、第１の垂直シフトレジスタ１の初段単位段の出力
Ｓ１−１及び次段単位段のクロックドインバータの出力
Ｓ１−1.5 が共に“Ｈ”となると、N-chトランジスタ1
4，16が“ＯＮ”となり、シャッタ回路３の初段単位段
の出力はインバータ回路18を介して“Ｈ”となる。ま
た、ｔ₂₄〜ｔ₂₅の期間においては、第１の垂直シフトレ
ジスタ１の初段単位段のクロックドインバータの出力Ｓ
１−0.5 と初段単位段の出力Ｓ１−１が共に“Ｈ”とな
るため、シャッタ回路３のN-chトランジスタ14，15が
“ＯＮ”となり、シャッタ回路３の出力はインバータ回
路18を介して“Ｈ”となる。シャッタ回路３の初段単位
段の出力に対応する水平選択線７−１は、ｔ₂₁〜ｔ₂₂及
びｔ₂₄〜ｔ₂₅の期間が“Ｈ”となる。したがって、水平
選択線７−１はｔ₂₁〜ｔ₂₂の期間において信号読み出し
を行い、その後１Ｈ期間の経過後のｔ₂₄〜ｔ₂₅の期間に
おいてリセット動作を行う。

【００２５】一方、第２の垂直シフトレジスタ２にはス
タートパルスφＶＳＴ２を、時刻ｔ₂₁において、クロッ
クφ１の１周期分入力することにより、水平選択線７−
２はｔ₂₃〜ｔ₂₄の期間において読み出し動作が行われ、
その直後ｔ₂₄〜ｔ₂₅の期間においてリセット動作を行
う。以下、同様にＢフィールドにおいては、水平選択線
７−１のみ独立に読みだされ、その後７−２と７−３，
７−４と７−５のペアで順次読み出し動作が行われてい
くが、リセット動作は奇数行の水平選択線（７−１，７
−３，７−５）に対しては読み出し動作が終了してから
１Ｈ期間の経過後に行われ、偶数行の水平選択線（７−
２，７−４，７−６）に対しては読み出し動作終了直後
にリセット動作が行われる。

【００２６】以上のように、第２の実施の形態において
は、光電変換素子群の両側に第１の垂直シフトレジスタ
１と第２の垂直シフトレジスタ２をそれぞれ設け、Ａフ
ィールドの読み出し動作においては、第１の垂直シフト
レジスタ１にスタートパルスφＶＳＴ１をクロックφ１
の２周期分入力し、第２の垂直シフトレジスタ２にはス
タートパルスφＶＳＴ２をクロックφ１の３周期分入力
し、一方、Ｂフィールドでは、第１の垂直シフトレジス
タ１にはスタートパルスφＶＳＴ１をクロックφ１の２
周期分、第２の垂直シフトレジスタ２にはスタートパル
スφＶＳＴ２をクロックφ１の１周期分を入力すること
により、フォーカルプレーン型シャッタ回路の機能によ
って２行混合読み出しのインターレース走査を行った際
に同時に選択される２つの水平選択線毎の蓄積時間（１
Ｖ−１Ｈ）は全く等しくなり、且つフィールド毎の蓄積
時間も等しくなる。

【００２７】第１の実施の形態においては、選択される
２つの水平選択線の蓄積動作時間の和が等しくなるよう
に構成されているが、本実施の形態においては、選択さ
れる水平選択線毎の蓄積動作時間も全く等しくなり、特
にカラーフィルターを搭載した単板カラーカメラにおい
ては、フィルター毎の色信号の蓄積時間は全く等しくな
る。

【００２８】上記第１の実施の形態及び第２の実施の形
態においては、いずれも垂直シフトレジスタとしてクロ
ックドＣＭＯＳ型インバータからなるシフトレジスタを
用いたものを示したが、クロック制御により、順次読み
出しパルスがシフトされていくシフトレジスタであれ
ば、別のタイプでも上記のような走査は可能である。ま
た、フォーカルプレーン型シャッタ回路についても、同
様に図４に示した回路以外の回路でも、同様な機能を持
つフォーカルプレーン型シャッタ回路であれば、上記実
施の形態における動作は可能であることは明白である。

【００２９】次に、第３の実施の形態を図７に基づいて
説明する。この実施の形態は、画素として内部増幅型の
光電変換素子を持ち、最近はＡＰＳ（ Active Pixel Se
nsor）とも呼ばれており、例えばＡＭＩのように読み出
しラインとリセットラインが別々に接続されている固体
撮像装置に、本発明を適用したものである。図７に示す
ように、第１及び第２の実施の形態と同様に光電変換素
子26を２次元アレイ状に配列してなる光電変換素子群の
両側に、第１の垂直走査回路28と第２の垂直走査回路29
が設けられており、各垂直走査回路28，29は、読み出し
パルスを順次シフトさせるクロックドＣＭＯＳ型インバ
ータからなる垂直シフトレジスト１，２と、フォーカル
プレーン型シャッタ回路23，24とで構成されている。シ
ャッタ回路23，24は、例えば図８に示すような構成とな
っている。図８において、P-chトランジスタ31のソース
とP-chトランジスタ32のソースは共にHigh側の電源電圧
Ｖ_DDに接続され、P-chトランジスタ31のドレインとP-ch
トランジスタ33のソースが接続され、P-chトランジスタ
32のドレインとP-chトランジスタ33のドレインが接続さ
れている。また、N-chトランジスタ35と36のソースは共
通に Low側の電源電圧Ｖ_SSに接続されている。一方、N-
chトランジスタ35のドレインとN-chトランジスタ36のド
レイン及びN-chトランジスタ34のソースが接続され、N-
chトランジスタ34のドレインはP-chトランジスタ33，32
のドレインと互いに接続されて、これらの構成部材でシ
ャッタ回路の各単位段37を構成しており、N-chトランジ
スタ34のドレインとP-chトランジスタ33，32のドレイン
の接続点が、各単位段37の出力となっている。

【００３０】そして、P-chトランジスタ31とN-chトラン
ジスタ35のゲートは、対応する垂直シフトレジスタの各
単位段の出力Ｓ１−１より１段前のクロックドインバー
タ出力Ｓ１−0.5 （Ｓ２−0.5 ）に接続され、P-chトラ
ンジスタ32とN-chトランジスタ34のゲートは、垂直シフ
トレジスタの対応する単位段Ｓ１−１（Ｓ２−１）に接
続されている。また、P-chトランジスタ33とN-chトラン
ジスタ36のゲートは対応する垂直シフトレジスタの単位
段の１段後のクロックドインバータ出力Ｓ１−1.5 （Ｓ
２−1.5 ）に接続されている。なお、各シャッタ回路の
各単位段37の出力は、インバータ回路38を介して、トラ
ンスファーゲートを構成するN-chトランジスタ41とP-ch
トランジスタ42のソース、及び同様にトランスファーゲ
ートを構成するN-chトランジスタ43とP-chトランジスタ
44のソースに接続されている。

【００３１】第１の垂直走査回路28のシャッタ回路23の
トランスファーゲートを構成するN-chトランジスタ41と
P-chトランジスタ42のドレインは、奇数行の光電変換素
子群に対応するリセットライン（27−２，27−６，27−
10）に、また、N-chトランジスタ43とP-chトランジスタ
44のドレインは、奇数行の光電変換素子群に対応する読
み出しライン（27−１，27−５，27−９）に接続されて
いる。トランジスタ42，43のゲートは、クロックφ３の
反転クロック／φ３に、トランジスタ41と44のゲート
は、クロックφ３に接続されている。また第２の垂直シ
フトレジスタ22も同様な構成となっており、シャッタ回
路24の出力は、同様にトランスファーゲートを介して偶
数行の光電変換素子に対応するリセットライン（27−
４，27−８，27−12）及び読み出しライン（27−３，27
−７，27−11）に接続されている。すなわち、奇数行の
光電変換素子に対応する水平選択線（読み出しラインと
リセットライン）は第１の垂直走査回路に、偶数行の光
電変換素子に対応する水平選択線（読み出しラインとリ
セットライン）は第２の垂直走査回路に接続されてい
る。

【００３２】次に、このように構成されている第３の実
施の形態の動作を、図９及び図10に示すタイミングチャ
ートを参照しながら説明する。まず、Ａフィールドの読
み出し動作について説明する。時刻ｔ₁₀において、２次
元アレイ状に配列された光電変換素子群の左側に配置さ
れた第１の垂直シフトレジスタ21の初段単位段に、読み
出しスタートパルスφＶＳＴ１をクロックφ１の２周期
分（クロックφ１の２周期分は２Ｈ期間に対応）入力す
る。読み出しスタートパルスが順次シフトされ、ｔ₁₁〜
ｔ₁₂の期間においては、第１の垂直シフトレジスタ21の
初段単位段の出力Ｓ１−１及び次段単位段のクロックド
インバータの出力Ｓ１−1.5 が共に“Ｈ”となる（Ｓ１
−0.5 ，Ｓ１−1.5 ，・・・の出力は図示していな
い）。シャッタ回路23において、第１の垂直シフトレジ
スタ21の初段単位段の出力Ｓ１−１及び次段単位段のク
ロックドインバータの出力Ｓ１−1.5 が共に“Ｈ”とな
ると、N-chトランジスタ34及び36が共に“ＯＮ”とな
り、シャッタ回路23の初段単位段の出力はインバータ回
路38を介して“Ｈ”となる。また、ｔ₁₄〜ｔ₁₅の期間に
おいては、第１の垂直シフトレジスタ21の初段単位段の
クロックドインバータの出力Ｓ１−0.5 と初段単位段の
出力Ｓ１−１が共に“Ｈ”となるため、N-chトランジス
タ34及び35が共に“ＯＮ”となり、シャッタ回路23の初
段単位段の出力はインバータ回路38を介して“Ｈ”とな
る。しかし、その他の期間においては、N-chトランジス
タ34及び35，36が共に“ＯＮ”することがないため、イ
ンバータ回路38を介したシャッタ回路の初段単位段の出
力は“Ｌ”となる。すなわち、シャッタ回路の初段単位
段の出力はｔ₁₁〜ｔ₁₂の期間が“Ｈ”となり、その後ｔ
₁₂〜ｔ₁₄の期間は“Ｌ”，ｔ₁₄〜ｔ₁₅の期間は“Ｈ”と
なる。

【００３３】シャッタ回路の初段単位段の出力に接続さ
れたトランスファーゲートは、クロックφ３が“Ｌ”の
期間においては、トランジスタ43と44が“ＯＮ”となる
ため、トランジスタ43と44に接続された読み出しライン
27−１に対しては、ｔ₁₁〜ｔ₁₂の期間に読み出し動作を
行い、信号を読み出す。その後、ｔ₁₄〜ｔ₁₅の期間はト
ランジスタ41と42が“ＯＮ”となるため、トランジスタ
41と42に接続されたリセットライン27−２が“Ｈ”とな
る。したがって、水平選択線（読み出しライン）27−１
は、ｔ₁₁〜ｔ₁₂の期間において読み出し動作を行い、１
Ｈ期間経過後のｔ₁₄〜ｔ₁₅の期間において、水平選択線
（リセットライン）27−２はリセット動作を行うことに
より、水平選択線27−１と27−２に接続された光電変換
素子は、読み出し動作後１Ｈ期間経過後にリセット動作
が行われる。

【００３４】同様に、第２の垂直シフトレジスタ22にお
いても、時刻ｔ₁₀において、読み出しスタートパルスφ
ＶＳＴ２をクロックφ１の２周期分（２Ｈ期間に対応）
入力することにより、水平選択線（読み出しライン）27
−３に対してはｔ₁₁〜ｔ₁₂の期間において読み出し動作
を行った後、１Ｈ期間経過後のｔ₁₄〜ｔ₁₅の期間におい
て水平選択線（リセットライン）27−４に対してリセッ
ト動作を行い、信号電荷を掃き捨てる。

【００３５】このように、水平選択線27−１及び27−３
に対してはｔ₁₁〜ｔ₁₂の期間に同時に読み出し動作を行
い、水平選択線27−２及び27−４に対しては読み出し動
作終了後１Ｈ期間経過後のｔ₁₄〜ｔ₁₅の期間においてリ
セット動作を行う。以下同様にして、Ａフィールドにお
いては、水平選択線27−５と27−７，27−９と27−11の
ペアで順次読み出し動作を行い、１Ｈ期間経過後に水平
選択線27−６と27−８，27−10と27−12のペアで順次リ
セット動作を行っていく。このようにＡフィールドにお
いては、第１及び第２の垂直シフトレジスタ21，22に対
してスタートパルスφＶＳＴ１，φＶＳＴ２を共にクロ
ックφ１の２周期分を入力することにより、フォーカル
プレーン型シャッタ回路23，24の機能によって読み出し
動作終了後１Ｈ期間に蓄積された信号電荷を掃き捨てる
ことにより、、Ｂフィールドの蓄積時間を１Ｈ分短くす
る。

【００３６】次に、Ｂフィールドの読み出し動作につい
て説明する。時刻ｔ₂₀において、第１の垂直シフトレジ
スタ21に対して読み出しスタートパルスφＶＳＴ１をク
ロックφ１の１周期分（１Ｈ期間に対応）入力する。ｔ
₂₁〜ｔ₂₂の期間においては、第１の垂直シフトレジスタ
21の初段単位段の出力Ｓ１−１及び次段単位段のクロッ
クドインバータの出力Ｓ１−1.5 が共に“Ｈ”となる。
第１の垂直シフトレジスタ21の初段単位段の出力Ｓ１−
１及び次段単位段のクロックドインバータの出力Ｓ１−
1.5 が共に“Ｈ”となと、シャッタ回路23はN-chトラン
ジスタ34及び36が共に“ＯＮ”となり、シャッタ回路23
の初段単位段の出力はインバータ回路38を介して“Ｈ”
となる。また、ｔ₂₂〜ｔ₂₃の期間においては、第１の垂
直シフトレジスタ21の初段単位段のクロックドインバー
タの出力Ｓ１−0.5 と初段単位段の出力Ｓ１−１が共に
“Ｈ”となるため、N-chトランジスタ34及び35が共に
“ＯＮ”となり、シャッタ回路23の初段単位段の出力は
インバータ回路38を介して“Ｈ”となる。トランスファ
ーゲートにおいては、水平有効走査期間すなわち、クロ
ックφ３が“Ｌ”の期間においてはトランジスタ43と44
が“ＯＮ”となるため、ｔ₂₁〜ｔ₂₂の期間に読み出しラ
イン27−１において読み出し動作を行う。その直後、ｔ
₂₂〜ｔ₂₃の期間はシャッタ回路23のトランジスタ41と42
が“ＯＮ”となるため、リセットライン27−２が“Ｈ”
となる。したがって、第１の垂直シフトレジスタ21が接
続されている１行目の光電変換素子に対応する水平選択
線（読み出しライン）27−１はｔ₂₁〜ｔ₂₂の期間におい
て信号読み出し動作を行い、ｔ₂₂〜ｔ₂₃の期間には水平
選択線（リセットライン）27−２においてリセット動作
を行う。

【００３７】第２の垂直シフトレジスタ22にも同様にス
タートパルスφＶＳＴ２を、ｔ₂₁において、すなわち第
１の垂直シフトレジスタ21よりもクロックφ１の１周期
分遅れて入力することにより、Ａフィールドとは異なる
水平選択線のペアの組み合わせによるインターレース走
査が可能となり、また奇数行の水平選択線同様に読み出
し動作終了直後に、リセット動作が行われる。したがっ
て、水平選択線27−１に対応する光電変換素子群のみ、
ｔ₂₁〜ｔ₂₂の期間において読み出し動作が行われ、ｔ₂₂
〜ｔ₂₃においてリセット動作を行う。その後、水平選択
線27−３と27−５，27−７と27−９のペアで順次読み出
し動作が行われ、その直後に水平選択線27−４と27−
６，27−８と27−10のペアで順次リセット動作が行われ
る。

【００３８】このように、第３の実施の形態において
は、光電変換素子群の両側に第１の垂直シフトレジスタ
21と、第２の垂直シフトレジスタ22をそれぞれ設け、Ａ
フィールドの読み出し動作においては、第１の垂直シフ
トレジスタ21及び第２の垂直シフトレジスタ22共に、ス
タートパルスφＶＳＴ１，φＶＳＴ２をクロックφ１の
２周期分入力し、Ｂフィールドでは第１の垂直シフトレ
ジスタ21及び第２の垂直シフトレジスタ22共に、スター
トパルスφＶＳＴ１，φＶＳＴ２をクロックφ１の１周
期分入力することにより、Ａフィールドではフォーカル
プレーン型シャッタ回路の動作により読み出し動作終了
後、１Ｈ期間経過後にリセット動作を行うことによっ
て、Ｂフィールドの蓄積時間は１Ｈ期間短くなる。した
がって、２行混合読み出しのインターレース走査を行っ
た際に、選択される２つの水平選択線の蓄積時間の和は
等しくなり、フィールド毎の蓄積時間の差をなくすこと
ができる。特に電子シャッタ動作により蓄積時間が極端
に短い場合には、この効果は顕著となる。

【００３９】次に、第４の実施の形態について説明す
る。第４の実施の形態に係る固体撮像装置の基本構成
は、図７に示した第３の実施の形態と同じであるが、Ａ
フィールドの読み出し動作時においては、第１の垂直シ
フトレジスタ21にクロックφ１の２周期分のスタートパ
ルスφＶＳＴ１を入力し、第２の垂直シフトレジスタ22
にはクロックφ１の３周期分のスタートパルスφＶＳＴ
２を入力し、一方、Ｂフィールドでは第１の垂直シフト
レジスタ21にクロックφ１の２周期分のスタートパルス
φＶＳＴ１を入力し、第２の垂直シフトレジスタ22には
クロックφ１の１周期分のスタートパルスφＶＳＴ２を
入力するように構成するものである。

【００４０】次に、このように構成されている第４の実
施の形態の動作を、図11及び図12に示すタイミングチャ
ートを参照しながら説明する。まず、Ａフィールドの読
み出し動作について説明する。時刻ｔ₁₀において第１の
垂直シフトレジスタ21の初段単位段に、読み出しスター
トパルスφＶＳＴ１を、クロックφ１の２周期分入力す
る。読み出しスタートパルスが順次シフトされ、ｔ₁₁〜
ｔ₁₂の期間においては、第１の垂直シフトレジスタ21の
初段単位段の出力Ｓ１−１及び次段単位段のクロックド
インバータの出力Ｓ１−1.5 が共に“Ｈ”となる。シャ
ッタ回路23において、第１の垂直シフトレジスタ21の初
段単位段の出力Ｓ１−１及び次段単位段のクロックドイ
ンバータの出力Ｓ１−1.5 が共に“Ｈ”となると、N-ch
トランジスタ34，36が共に“ＯＮ”となり、シャッタ回
路23の初段単位段の出力はインバータ回路38を介して
“Ｈ”となる。また、ｔ₁₄〜ｔ₁₅の期間においては、第
１の垂直シフトレジスタ21の初段単位段のクロックドイ
ンバータの出力Ｓ１−0.5 と初段単位段の出力Ｓ１−１
が共に“Ｈ”となるため、N-chトランジスタ34，35が
“ＯＮ”となり、シャッタ回路23の初段単位段の出力は
インバータ回路28を介して“Ｈ”となる。しかし、その
他の期間においてはシャッタ回路23の初段単位段の出力
は“Ｌ”となる。すなわち、シャッタ回路23の初段単位
段の出力はｔ₁₁〜ｔ₁₂の期間が“Ｈ”となり、その後ｔ
₁₂〜ｔ₁₄の期間は“Ｌ”，ｔ₁₄〜ｔ₁₅の期間は“Ｈ”と
なる。したがって、水平選択線27−１においてはｔ₁₁〜
ｔ₁₂の期間に読み出し動作を行い、１Ｈ期間経過後のｔ
₁₄〜ｔ₁₅の期間において水平選択線27−２はリセット動
作を行うことになる。

【００４１】一方、第２の垂直シフトレジスタ22は、時
刻ｔ₁₀において、読み出しスタートパルスφＶＳＴ２を
クロックφ１の３周期分入力することにより、水平選択
線27−３に対してｔ₁₁〜ｔ₁₂の期間に読み出し動作を行
い、２Ｈ期間経過後のｔ₁₆〜ｔ₁₇の期間において、水平
選択線27−４に対してリセット動作を行う。以下同様
に、Ａフィールドにおいては、水平選択線27−５と27−
７，27−９と27−11のペアで、順次読み出し動作は同時
に行っていくが、リセット動作は奇数行の水平選択線
（27−２，27−６）に対しては、読み出し動作終了後１
Ｈ期間の経過後に行われ、偶数行の水平選択線（27−
４，27−８）に対しては読み出し動作終了後２Ｈ期間経
過後に行われる。

【００４２】次に、Ｂフィールドの読み出し動作につい
て説明する。時刻ｔ₂₀において、読み出しスタートパル
スφＶＳＴ１を第１の垂直シフトレジスタ21の初段単位
段にクロックφ１の２周期分入力する。ｔ₂₁〜ｔ₂₂の期
間においては、第１の垂直シフトレジスタ21の初段単位
段の出力Ｓ１−１及び次段単位段のクロックドインバー
タの出力Ｓ１−1.5 が共に“Ｈ”となる。シャッタ回路
23において、第１の垂直シフトレジスタ21の初段単位段
の出力Ｓ１−１及び次段単位段のクロックドインバータ
の出力Ｓ１−1.5 が共に“Ｈ”となると、N-chトランジ
スタ34，36が“ＯＮ”となり、シャッタ回路23の初段単
位段の出力はインバータ回路38を介して“Ｈ”となる。
また、ｔ₂₄〜ｔ₂₅の期間においては、第１の垂直シフト
レジスタ21の初段単位段のクロックドインバータの出力
Ｓ１−0.5 と初段単位段の出力Ｓ１−１が共に“Ｈ”と
なるため、N-chトランジスタ34，35が“ＯＮ”となり、
シャッタ回路23の初段単位段の出力はインバータ回路38
を介して“Ｈ”となる。したがってシャッタ回路23の初
段単位段の出力はｔ₂₁〜ｔ₂₂及びｔ₂₄〜ｔ₂₅の期間が
“Ｈ”となる。これにより、水平選択線27−１はｔ₂₁〜
ｔ₂₂の期間において信号読み出し動作を行い、１Ｈ期間
の経過後のｔ₂₄〜ｔ₂₅の期間において水平選択線27−２
にリセット動作を行う。

【００４３】一方、第２の垂直シフトレジスタ22にはス
タートパルスφＶＳＴ２を、時刻ｔ₂₁において、クロッ
クφ１の１周期分入力することにより、水平選択線27−
３はｔ₂₃〜ｔ₂₄の期間において読み出し動作を行い、そ
の直後の期間ｔ₂₄〜ｔ₂₅において水平選択線27−４にリ
セット動作を行い、蓄積された信号電荷を掃き出させ
る。以下、同様にＢフィールドにおいては、水平選択線
27−３と27−５，27−７と27−９のペアで順次読み出し
動作を行っていくが、リセット動作は奇数行の光電変換
素子に対応する水平選択線（27−２，27−６）に対して
は読み出し動作終了後１Ｈ期間後に行い、偶数行の光電
変換素子に対応する水平選択線（27−４，27−８）に対
しては読み出し動作終了直後にリセット動作を行い、信
号電荷を掃き出させる。

【００４４】このように、第４の実施の形態において
は、光電変換素子群の両側に第１の垂直シフトレジスタ
と第２の垂直シフトレジスタをそれぞれ設け、Ａフィー
ルドの読み出し動作においては、第１の垂直シフトレジ
スタにスタートパルスφＶＳＴ１をクロックφ１の２周
期分入力し、第２の垂直シフトレジスタにはスタートパ
ルスφＶＳＴ２をクロックφ１の３周期分入力し、一
方、Ｂフィールドでは第１の垂直シフトレジスタにはス
タートパルスφＶＳＴ１をクロックφ１の２周期分、第
２の垂直シフトレジスタにはスタートパルスφＶＳＴ２
をクロックφ１の１周期分をそれぞれ入力することによ
り、フォーカルプレーン型シャッタ回路の機能によって
２行混合読み出しのインターレース走査を行った際に同
時に選択される２つの水平選択線毎の蓄積時間（１Ｖ−
１Ｈ）は全く等しくなり、且つフィールド毎の蓄積時間
も等しくなる。

【００４５】第３の実施の形態においては、選択される
２つの水平選択線の蓄積時間の和が等しくなるように構
成されているが、本実施の形態においては、選択される
水平選択線毎の蓄積時間も全く等しくなり、特にカラー
フィルターを搭載した単板カラーカメラにおいては、フ
ィルター毎の色信号の蓄積時間は全く等しくなる。ま
た、第３及び第４の実施の形態のように読み出しライン
とリセットラインが光電変換素子に対して独立に接続さ
れている場合においても、フィールド毎の蓄積時間を等
しくすることができ、フリッカーの発生を防ぐことがで
きる。

【００４６】上記第３の実施の形態及び第４の実施の形
態においては、いずれも垂直シフトレジスタとしてクロ
ックドＣＭＯＳ型インバータからなるシフトレジスタを
用いたものを示したが、クロック制御により、順次読み
出しパルスがシフトされていくシフトレジスタであれ
ば、別のタイプでも上記のような走査は可能である。ま
た、フォーカルプレーン型シャッタ回路についても、同
様に本実施の形態において採用した回路以外でも、同様
な機能を持つフォーカルプレーン型シャッタ回路であれ
ば、上記実施の形態と同様な動作が可能であることは明
白である。

【００４７】なお、第１〜第４の実施の形態において
は、光電変換素子群の両側に垂直走査回路を設けたもの
を示したが、片側においても奇数行の光電変換素子と偶
数行の光電変換素子にそれぞれ独立に垂直走査回路を設
ける構成であれば、上記各実施の形態と同様な動作が可
能であることも明らかである。

【００４８】

【発明の効果】以上実施の形態に基づいて説明したよう
に、本発明によれば、光電変換素子群の奇数行にそれぞ
れ共通に配設された水平選択線に接続された第１の垂直
走査回路と、偶数行にそれぞれ共通に配設された水平選
択線に接続された第２の垂直走査回路とを、シフトレジ
スタとシャッタ回路とで形成し、シフトレジスタへの入
力とシャッタ回路のシャッタ機能によりＡフィールドと
Ｂフィールドにおける光電変換素子の蓄積時間が等しく
なるように構成しているので、フィールド間の蓄積時間
の差がなくなり、フリッカーの発生しない２行混合読み
出しのインターレース走査が可能になり、特にシャッタ
動作等により蓄積時間が極端に短い場合においては、そ
の効果が顕著となる利点が得られる。

【図面の簡単な説明】

【図１】本発明に係る固体撮像装置の第１の実施の形態
を示す概念図である。

【図２】図１に示した第１の実施の形態におけるシフト
レジスタの構成例を示す回路構成図である。

【図３】図２に示したシフトレジスタの動作を説明する
ためのタイミングチャートである。

【図４】図１に示した第１の実施の形態におけるシャッ
タ回路の構成例を示す回路構成図である。

【図５】図１に示した第１の実施の形態の動作を説明す
るためのタイミングチャートである。

【図６】本発明の第２の実施の形態の動作を説明するた
めのタイミングチャートである。

【図７】本発明の第３の実施の形態を示す概念図であ
る。

【図８】図７に示した第３の実施の形態におけるシャッ
タ回路の構成例を示す回路構成図である。

【図９】図７に示した第３の実施の形態の動作を説明す
るためのタイミングチャートの一部を示す図である。

【図10】図９に示した第３の実施の形態の動作を説明す
るためのタイミングチャートの残りの部分を示す図であ
る。

【図11】本発明の第４の実施の形態の動作を説明するた
めのタイミングチャートの一部を示す図である。

【図12】図11に示した第４の実施の形態の動作を説明す
るためのタイミングチャートの残りの部分を示す図であ
る。

【図13】従来の固体撮像装置の構成例を示す概念図であ
る。

【図14】図13に示した従来例の動作を説明するためのタ
イミングチャートである。

【符号の説明】

１，21 第１の垂直シフトレジスタ ２，22 第２の垂直シフトレジスタ ３，４，23，24 シャッタ回路 ５，25 水平シフトレジスタ ６，26 光電変換素子 ７−１，７−２，・・７−６，27−１，27−２，・・27
−12 水平選択線 ８，28 第１の垂直走査回路 ９，29 第２の垂直走査回路 10 シフトレジスタ単位段 11，12，13，31，32，33 P-chトランジスタ 14，15，16，34，35，36 N-chトランジスタ 17，37 シャッタ回路単位段 18，38 インバータ回路 41，43 N-chトランジスタ 42，44 P-chトランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ２次元アレイ状に配列された複数個の光
   電変換素子と、該光電変換素子群の周辺部に該光電変換
   素子群を水平方向に走査を行うための水平走査回路と垂
   直方向に走査を行うための垂直走査回路とを有し、２行
   加算混合のインターレース走査を行うＸ−Ｙアドレス型
   の固体撮像装置において、前記光電変換素子群の奇数行
   にそれぞれ共通に配設された水平選択線に接続された第
   １の垂直走査回路と、前記光電変換素子群の偶数行にそ
   れぞれ共通に配設された水平選択線に接続された第２の
   垂直走査回路とを備え、該第１及び第２の垂直走査回路
   はシフトレジスタとシャッタ回路とからなり、該シフト
   レジスタの入力と該シャッタ回路のシャッタ機能により
   ＡフィールドとＢフィールドにおける光電変換素子の蓄
   積時間が等しくなるように構成したことを特徴とする固
   体撮像装置。
2. 【請求項２】 前記シャッタ回路は、光電変換素子の読
   み出し動作終了後各行毎にフォーカルプレーン型のシャ
   ッタ動作によるリセットを行うように構成されているこ
   とを特徴とする請求項１記載の固体撮像装置。
3. 【請求項３】 選択され加算混合される２つの水平選択
   線の蓄積動作時間の和が、ＡフィールドとＢフィールド
   において共に等しくなるように構成されていることを特
   徴とする請求項１又は２記載の固体撮像装置。
4. 【請求項４】 選択され加算混合される２つの水平選択
   線の蓄積動作時間が、共に等しくなるように構成されて
   いることを特徴とする請求項１又は２記載の固体撮像装
   置。