JPH109967A - 基準電圧回路およびそれを用いた温度検知回路 - Google Patents
基準電圧回路およびそれを用いた温度検知回路Info
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- JPH109967A JPH109967A JP16192396A JP16192396A JPH109967A JP H109967 A JPH109967 A JP H109967A JP 16192396 A JP16192396 A JP 16192396A JP 16192396 A JP16192396 A JP 16192396A JP H109967 A JPH109967 A JP H109967A
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Abstract
(57)【要約】
【課題】製造バラツキによって生じるリークパスのリー
ク電流のバラツキによる基準電圧出力の変動を抑制した
基準電圧回路を提供する。 【解決手段】演算増幅器６１と、複数の抵抗６２〜６４
と、一つの半導体基板上に形成されたダイオード接続さ
れた複数のトランジスタ６５〜７０と、を備えた基準電
圧回路８２において、上記基準電圧回路の出力電圧端と
接地端の間に接続された２個の抵抗７７と７８の直列回
路における接地端側の抵抗７８の両端に、上記トランジ
スタを形成することによって寄生的に生じるリークパス
と同じ構造のリークパス７９を接続した構造を有する基
準電圧回路。上記の構成により、製造バラツキに起因し
た不純物濃度のバラツキによってリークパスのリーク電
流にバラツキが生じてもダミーリークパスがこの影響を
打ち消し、リーク電流のバラツキによる基準電圧出力の
変動を低減できる。
ク電流のバラツキによる基準電圧出力の変動を抑制した
基準電圧回路を提供する。 【解決手段】演算増幅器６１と、複数の抵抗６２〜６４
と、一つの半導体基板上に形成されたダイオード接続さ
れた複数のトランジスタ６５〜７０と、を備えた基準電
圧回路８２において、上記基準電圧回路の出力電圧端と
接地端の間に接続された２個の抵抗７７と７８の直列回
路における接地端側の抵抗７８の両端に、上記トランジ
スタを形成することによって寄生的に生じるリークパス
と同じ構造のリークパス７９を接続した構造を有する基
準電圧回路。上記の構成により、製造バラツキに起因し
た不純物濃度のバラツキによってリークパスのリーク電
流にバラツキが生じてもダミーリークパスがこの影響を
打ち消し、リーク電流のバラツキによる基準電圧出力の
変動を低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成される基準電圧回路およびそれを用いた温度検知回路
に関し、特に温度依存性の少ない回路の構成技術に関す
る。
成される基準電圧回路およびそれを用いた温度検知回路
に関し、特に温度依存性の少ない回路の構成技術に関す
る。
【０００２】
【従来の技術】基準電圧回路を備え、その温度特性が重
要となる応用例として温度検知回路が挙げられる。以
下、温度検知回路を例に説明を行う。半導体基板上に形
成される従来の基準電圧回路を用いた温度検知回路とし
ては、図６に示すようなものがある。また、図７は図６
の回路各部の電圧の温度依存性を示す図である。以下、
図６と図７に基づいて従来例の回路構成および動作につ
いて説明する。この回路はバンドギャップレファレンス
（以下ＢＧＲとする）基準電圧回路を用いた温度検知回
路である。
要となる応用例として温度検知回路が挙げられる。以
下、温度検知回路を例に説明を行う。半導体基板上に形
成される従来の基準電圧回路を用いた温度検知回路とし
ては、図６に示すようなものがある。また、図７は図６
の回路各部の電圧の温度依存性を示す図である。以下、
図６と図７に基づいて従来例の回路構成および動作につ
いて説明する。この回路はバンドギャップレファレンス
（以下ＢＧＲとする）基準電圧回路を用いた温度検知回
路である。
【０００３】まず回路構成を説明する。基準電圧回路２
１は、オペアンプ（演算増幅器）１と、抵抗２〜４と、
ダイオード接続されたエミッタ面積Ａ1のＮＰＮトラン
ジスタ（以下、トランジスタはＴrと記す）５〜７と、
エミッタ面積Ａ2のＴr８〜１０と、上記Ｔrを構成する
ことによって寄生的に生ずるリークパス１１〜１６とか
ら成るＢＧＲ回路と、そのＢＧＲ出力（基準電圧出力）
を抵抗分割する抵抗１７、１８とによって構成される。
そして１９は基準電圧出力端子、２０は温度センス出力
端子である。なお、上記各Ｔrは同一半導体基板に形成
され、かつ各抵抗は全て同じプロセスで製造されている
ものとする。上記の基準電圧回路２１とコンパレータ
（比較器）２２によって温度検知回路が構成されてい
る。
１は、オペアンプ（演算増幅器）１と、抵抗２〜４と、
ダイオード接続されたエミッタ面積Ａ1のＮＰＮトラン
ジスタ（以下、トランジスタはＴrと記す）５〜７と、
エミッタ面積Ａ2のＴr８〜１０と、上記Ｔrを構成する
ことによって寄生的に生ずるリークパス１１〜１６とか
ら成るＢＧＲ回路と、そのＢＧＲ出力（基準電圧出力）
を抵抗分割する抵抗１７、１８とによって構成される。
そして１９は基準電圧出力端子、２０は温度センス出力
端子である。なお、上記各Ｔrは同一半導体基板に形成
され、かつ各抵抗は全て同じプロセスで製造されている
ものとする。上記の基準電圧回路２１とコンパレータ
（比較器）２２によって温度検知回路が構成されてい
る。
【０００４】次に、図７を用いて動作を説明する。ここ
では取敢えずリークパス１１〜１６の影響は無いものと
して説明する。図７において、縦軸は回路各部の電圧と
し、横軸はこの回路を内蔵している半導体基板の温度と
する。また、ＶbgrはＢＧＲ出力（≒３.６［Ｖ］）であ
り、半導体基板温度に対しての依存性はない。ａＶbgr
はＢＧＲ出力を抵抗分圧した基準電圧出力〔分圧係数ａ
＝Ｒ5／(Ｒ4＋Ｒ5）〕であり、Ｖbgrと同様に半導体基
板温度に対しての依存性はない。Ｖfbは温度センス出力
であり、ダイオード接続されたＴr８〜１０のベースエ
ミッタ間電圧３つ分に相当し、通常は−６［ｍＶ／℃］
程度の温度依存性を持つ。よって抵抗１７、１８の値を
適当に選ぶことにより、或る温度でａＶbgrとＶfbが交
差する点を作り出すことができる。この点を検知温度Ｔ
ｘとし、これをコンパレータ２２で検知すれば半導体基
板の温度がＴｘに達したことを検知することができる。
すなわち、Ｖfb＞ａＶbgrの状態からＶfb＜ａＶbgrに変
化したときコンパレータ２２の出力はＬｏｗレベルから
Ｈｉレベルに変化する。
では取敢えずリークパス１１〜１６の影響は無いものと
して説明する。図７において、縦軸は回路各部の電圧と
し、横軸はこの回路を内蔵している半導体基板の温度と
する。また、ＶbgrはＢＧＲ出力（≒３.６［Ｖ］）であ
り、半導体基板温度に対しての依存性はない。ａＶbgr
はＢＧＲ出力を抵抗分圧した基準電圧出力〔分圧係数ａ
＝Ｒ5／(Ｒ4＋Ｒ5）〕であり、Ｖbgrと同様に半導体基
板温度に対しての依存性はない。Ｖfbは温度センス出力
であり、ダイオード接続されたＴr８〜１０のベースエ
ミッタ間電圧３つ分に相当し、通常は−６［ｍＶ／℃］
程度の温度依存性を持つ。よって抵抗１７、１８の値を
適当に選ぶことにより、或る温度でａＶbgrとＶfbが交
差する点を作り出すことができる。この点を検知温度Ｔ
ｘとし、これをコンパレータ２２で検知すれば半導体基
板の温度がＴｘに達したことを検知することができる。
すなわち、Ｖfb＞ａＶbgrの状態からＶfb＜ａＶbgrに変
化したときコンパレータ２２の出力はＬｏｗレベルから
Ｈｉレベルに変化する。
【０００５】回路各部の電圧を数式で示すと以下のよう
になる。なお、以下の説明すべてにおいてオペアンプ１
とコンパレータ２２は理想状態（すなわち入力バイアス
電流および入力オフセット電圧はゼロの状態）で動作し
ているものとする。
になる。なお、以下の説明すべてにおいてオペアンプ１
とコンパレータ２２は理想状態（すなわち入力バイアス
電流および入力オフセット電圧はゼロの状態）で動作し
ているものとする。
【０００６】（１）ＢＧＲ出力電圧Ｖbgr ダイオード接続されたＴrをシリーズに３段接続した点
の電位Ｖfa、Ｖfbは、下記（数１）式、（数２）式に示
すように表わされる。
の電位Ｖfa、Ｖfbは、下記（数１）式、（数２）式に示
すように表わされる。
【０００７】
【数１】
【０００８】 ただし、ｋ：ボルツマン定数 ｑ：素電荷 Ｔ：温度 Ａ1：Ｔr５〜６のエミッタ面積 Ｉｓｏ：逆飽和電流密度 Ａ2：Ｔr８〜１１のエミッタ面積 また、オペアンプ１のイマジナリーショートにより、抵
抗４（Ｒ3）の両端にかかる電圧ΔＶfは、下記（数３）
式に示すようになる。 ΔＶf＝Ｖfa−Ｖfb …（数３） 上記（数３）式に、上記（数１）式と（数２）式を代入
すると下記（数４）式が得られる。
抗４（Ｒ3）の両端にかかる電圧ΔＶfは、下記（数３）
式に示すようになる。 ΔＶf＝Ｖfa−Ｖfb …（数３） 上記（数３）式に、上記（数１）式と（数２）式を代入
すると下記（数４）式が得られる。
【０００９】
【数４】
【００１０】また、回路に流れる電流はオペアンプのイ
マジナリーショートにより、下記（数５）式、（数６）
式に示すようになる。 Ｉ1・Ｒ1＝Ｉ2・Ｒ2 …（数５） Ｉ1＝Ｉ2（Ｒ2／Ｒ1） …（数６） また、Ｉ2とΔＶfには下記（数７）式に示すごとき関係
がある。 Ｉ2＝ΔＶf／Ｒ3 …（数７） ＢＧＲ回路の出力電圧は、下記（数８）式で示される。 Ｖbgr＝Ｖfa＋Ｉ1・Ｒ1 …（数８） 上記（数８）式に前記（数１）式、（数４）式、（数
６）式、（数７）式を代入すると、下記（数９）式が得
られる。この（数９）式がＢＧＲ出力電圧Ｖbgrを示す
式である。
マジナリーショートにより、下記（数５）式、（数６）
式に示すようになる。 Ｉ1・Ｒ1＝Ｉ2・Ｒ2 …（数５） Ｉ1＝Ｉ2（Ｒ2／Ｒ1） …（数６） また、Ｉ2とΔＶfには下記（数７）式に示すごとき関係
がある。 Ｉ2＝ΔＶf／Ｒ3 …（数７） ＢＧＲ回路の出力電圧は、下記（数８）式で示される。 Ｖbgr＝Ｖfa＋Ｉ1・Ｒ1 …（数８） 上記（数８）式に前記（数１）式、（数４）式、（数
６）式、（数７）式を代入すると、下記（数９）式が得
られる。この（数９）式がＢＧＲ出力電圧Ｖbgrを示す
式である。
【００１１】
【数９】
【００１２】（２）基準電圧出力ａＶbgr 分圧係数ａは、前記のごとくａ＝Ｒ5／(Ｒ4＋Ｒ5）であ
るから、このａをＶbgrに乗算することによって下記
（数１０）式に示すように基準電圧出力ａＶbgrが得ら
れる。
るから、このａをＶbgrに乗算することによって下記
（数１０）式に示すように基準電圧出力ａＶbgrが得ら
れる。
【００１３】
【数１０】
【００１４】（３）温度センス出力Ｖfb 温度センス出力Ｖfbは前記（数２）式で示した通りであ
る。
る。
【００１５】次に、前述した回路を実際に半導体基板上
に構成した場合、構造的にできてしまう寄生デバイス
（リークパス）の影響について考慮しなければならな
い。以下、リークパスの影響について説明する。まず、
リークパス１１〜１６の構造について説明する。図８は
基準電圧回路で用いられているＴrのデバイス構造の一
例を示す図である。図８において、Ｔrは第１のＰ+拡散
領域３０、３１、３２と第１のＮ+拡散領域３３、３４
とＰ−well領域３５と第２のＮ+拡散領域３６とＮ−wel
l領域３７とＮ−埋め込み領域３８とＰ−epi領域３９と
Ｐ−sub領域４０から構成され、第１のＮ+拡散領域３３
がエミッタ領域、Ｐ−well領域３５がベース領域、Ｎ−
well領域３７がコレクタ領域に相当する。なお、Ｐ−su
b領域４０とＰ−epi領域３９はＧＮＤ（接地）に接続さ
れている。このＴrのベースとコレクタを接続すること
によってダイオードとして用いる。
に構成した場合、構造的にできてしまう寄生デバイス
（リークパス）の影響について考慮しなければならな
い。以下、リークパスの影響について説明する。まず、
リークパス１１〜１６の構造について説明する。図８は
基準電圧回路で用いられているＴrのデバイス構造の一
例を示す図である。図８において、Ｔrは第１のＰ+拡散
領域３０、３１、３２と第１のＮ+拡散領域３３、３４
とＰ−well領域３５と第２のＮ+拡散領域３６とＮ−wel
l領域３７とＮ−埋め込み領域３８とＰ−epi領域３９と
Ｐ−sub領域４０から構成され、第１のＮ+拡散領域３３
がエミッタ領域、Ｐ−well領域３５がベース領域、Ｎ−
well領域３７がコレクタ領域に相当する。なお、Ｐ−su
b領域４０とＰ−epi領域３９はＧＮＤ（接地）に接続さ
れている。このＴrのベースとコレクタを接続すること
によってダイオードとして用いる。
【００１６】上記のデバイス構造の場合、コレクタ領域
とＧＮＤである基板領域との間は、逆バイアスすること
によって接合分離されている。この部分がリークパスで
あり、リーク電流が存在する。半導体基板の温度が高く
なってくるとその値は増大し、回路電流Ｉ1、Ｉ2（図６
参照）の規模によっては無視できないものとなってく
る。上記のように図６の回路構成ではリークパス１１〜
１６が生ずる。
とＧＮＤである基板領域との間は、逆バイアスすること
によって接合分離されている。この部分がリークパスで
あり、リーク電流が存在する。半導体基板の温度が高く
なってくるとその値は増大し、回路電流Ｉ1、Ｉ2（図６
参照）の規模によっては無視できないものとなってく
る。上記のように図６の回路構成ではリークパス１１〜
１６が生ずる。
【００１７】なお、図９は、従来例においてＴrおよび
リークパスを形成しているＮ−ｗｅｌｌ領域群の配置の
一例を示す平面図である。図９において、５１〜５３は
Ｔｒ８〜１０に対応し、５４〜５６はＴr５〜７に対応
する。また、４９は基準電圧回路の形成領域、５０は温
度検知回路の形成領域である。
リークパスを形成しているＮ−ｗｅｌｌ領域群の配置の
一例を示す平面図である。図９において、５１〜５３は
Ｔｒ８〜１０に対応し、５４〜５６はＴr５〜７に対応
する。また、４９は基準電圧回路の形成領域、５０は温
度検知回路の形成領域である。
【００１８】次に、リークパス１１〜１６の影響を考慮
した場合の基準電圧回路の動作について説明する。説明
を進めるに当たり、まずリークパスを考慮した場合の各
部の電圧式を示す。
した場合の基準電圧回路の動作について説明する。説明
を進めるに当たり、まずリークパスを考慮した場合の各
部の電圧式を示す。
【００１９】（１）ＢＧＲ出力電圧Ｖbgr（リークパス
の影響がある場合） まず、ダイオード接続されたＴrをシリーズに３段接続
した点の電位Ｖfa、Ｖfbは、下記（数１１）式で示すよ
うになる。
の影響がある場合） まず、ダイオード接続されたＴrをシリーズに３段接続
した点の電位Ｖfa、Ｖfbは、下記（数１１）式で示すよ
うになる。
【００２０】
【数１１】
【００２１】ここで、リークパス間の電圧は、検知温度
領域（例えば１５０〜２００℃）において、リークパス
１３でほぼ０.４［Ｖ］、リークパス１１でほぼ１.２
［Ｖ］になり、リーク電流値としてはほぼ同じである。
よって、（数１１）式でＩx11＝Ｉx12＝Ｉx13＝Ｉxaと
すれば、下記（数１２）式に示すようになる。
領域（例えば１５０〜２００℃）において、リークパス
１３でほぼ０.４［Ｖ］、リークパス１１でほぼ１.２
［Ｖ］になり、リーク電流値としてはほぼ同じである。
よって、（数１１）式でＩx11＝Ｉx12＝Ｉx13＝Ｉxaと
すれば、下記（数１２）式に示すようになる。
【００２２】
【数１２】
【００２３】また、Ｔr形成領域のＮ−well群のリーク
電流密度をＩxとし、Ｔr５〜７のＮ−well面積をＡT1と
すれば、Ｉxa＝ＩxＡT1となる。したがってＶfaは、下
記（数１３）式で示すようになる。
電流密度をＩxとし、Ｔr５〜７のＮ−well面積をＡT1と
すれば、Ｉxa＝ＩxＡT1となる。したがってＶfaは、下
記（数１３）式で示すようになる。
【００２４】
【数１３】
【００２５】なお、（数１３）式において、下線部分が
リークパスの影響分を示す項であり、以下の式において
も同様に示す。
リークパスの影響分を示す項であり、以下の式において
も同様に示す。
【００２６】一方、Ｖfbについて、Ｔr８〜１０のＮ−w
ell面積をＡT2とし、Ｉx21＝Ｉx22＝Ｉx23＝ＩxＡT2と
して、上記と同様に求めれば、下記（数１４）式に示す
ようになる。
ell面積をＡT2とし、Ｉx21＝Ｉx22＝Ｉx23＝ＩxＡT2と
して、上記と同様に求めれば、下記（数１４）式に示す
ようになる。
【００２７】
【数１４】
【００２８】オペアンプのイマジナリーショートによ
り、抵抗４（Ｒ3）の両端にかかる電圧ΔＶfは、前記
（数３）式で示される。そして（数３）式に上記（数１
３）式、（数１４）式を代入すると下記（数１５）式が
得られる。
り、抵抗４（Ｒ3）の両端にかかる電圧ΔＶfは、前記
（数３）式で示される。そして（数３）式に上記（数１
３）式、（数１４）式を代入すると下記（数１５）式が
得られる。
【００２９】
【数１５】
【００３０】上記のごとき（数６）式、（数７）式、
（数８）式、（数１５）式より、リークパスの影響を考
慮したＶbgrは下記（数１６）式のように表される。
（数８）式、（数１５）式より、リークパスの影響を考
慮したＶbgrは下記（数１６）式のように表される。
【００３１】
【数１６】
【００３２】（２）基準電圧回路出力ａＶbgr（リーク
パスの影響がある場合） 基準電圧回路出力ａＶbgrは、前記（数１０）式と同じ
であるが、数式中のＶbgrの内容が上記（数１６）式に
なっている。
パスの影響がある場合） 基準電圧回路出力ａＶbgrは、前記（数１０）式と同じ
であるが、数式中のＶbgrの内容が上記（数１６）式に
なっている。
【００３３】（３）温度センス出力Ｖfb（リークパスの
影響がある場合） 温度センス出力Ｖfbは、前記（数１４）式と同じであ
る。
影響がある場合） 温度センス出力Ｖfbは、前記（数１４）式と同じであ
る。
【００３４】ここで、リークパスなしの式とリークパス
ありの式とを比較すると、リークパスありの式のリーク
パス影響分の項を無視すると、リークパスなしの式と全
く同じ式となる。また、ダイオード接続されたＴrのエ
ミッタ面積パラメータＡ1とＡ2の関係は、ＢＧＲ回路で
はＩ1＝Ｉ2とすれば、必ずＡ1＜Ａ2となる。これはＢＧ
Ｒ回路を動作させるためには（数３）式のΔＶfは正の
値しか有り得ない（図６参照）ためである。したがっ
て、通常チップ面積を最小とするためＴr形成領域のＮ
−well面積パラメータＡT1とＡT2の関係は、ＡT1＜ＡT2
となる。ここでＡT2とＡT1の比をｍとすれば、ｍ＝ＡT2
／ＡT1である。
ありの式とを比較すると、リークパスありの式のリーク
パス影響分の項を無視すると、リークパスなしの式と全
く同じ式となる。また、ダイオード接続されたＴrのエ
ミッタ面積パラメータＡ1とＡ2の関係は、ＢＧＲ回路で
はＩ1＝Ｉ2とすれば、必ずＡ1＜Ａ2となる。これはＢＧ
Ｒ回路を動作させるためには（数３）式のΔＶfは正の
値しか有り得ない（図６参照）ためである。したがっ
て、通常チップ面積を最小とするためＴr形成領域のＮ
−well面積パラメータＡT1とＡT2の関係は、ＡT1＜ＡT2
となる。ここでＡT2とＡT1の比をｍとすれば、ｍ＝ＡT2
／ＡT1である。
【００３５】次に、前記の各数式に基づいて、リーク電
流があった場合には、無い場合と比べて各部の電位がど
うなるかを以下の条件にて概算した結果を示す。 計算条件 Ｔ＝１７５［℃］ Ｉ1＝Ｉ2＝１５［μＡ］ Ｉｘ＝１６０［μＡ／ｍｍ2］ ＡT1＝０.００２５［ｍｍ2］ ＡT2＝０.００７５［ｍｍ2］ Ｒ2／Ｒ3＝１０ Ｒ4／Ｒ5＝２／１ 計算結果 Ｖbgrは１３５［ｍＶ］上がる ａＶbgrは４５［ｍＶ］上がる Ｖfbは２１［ｍＶ］下がる 上記の計算結果より、リーク電流が増えると基準電圧回
路の温度センス出力Ｖfbは下がり、Ｖbgrならびに基準
電圧回路の基準電圧出力ａＶbgrは上がることがわか
る。
流があった場合には、無い場合と比べて各部の電位がど
うなるかを以下の条件にて概算した結果を示す。 計算条件 Ｔ＝１７５［℃］ Ｉ1＝Ｉ2＝１５［μＡ］ Ｉｘ＝１６０［μＡ／ｍｍ2］ ＡT1＝０.００２５［ｍｍ2］ ＡT2＝０.００７５［ｍｍ2］ Ｒ2／Ｒ3＝１０ Ｒ4／Ｒ5＝２／１ 計算結果 Ｖbgrは１３５［ｍＶ］上がる ａＶbgrは４５［ｍＶ］上がる Ｖfbは２１［ｍＶ］下がる 上記の計算結果より、リーク電流が増えると基準電圧回
路の温度センス出力Ｖfbは下がり、Ｖbgrならびに基準
電圧回路の基準電圧出力ａＶbgrは上がることがわか
る。
【００３６】上記の結果に基づいて温度検知回路として
の影響を図１０で説明する。図１０は回路各部の電圧の
温度依存性を示した図であり、縦軸は電圧、横軸はこの
回路を内蔵している半導体基板の温度である。温度が低
い範囲ではリーク電流は極めて小さく影響はほとんどみ
られないが、検知温度が設定されている温度範囲ではリ
ーク電流の影響が出てくる。図１０に上記の計算結果を
あてはめると、リーク電流の増大は温度検知回路として
見た場合、検知温度の降下につながることがわかる。
の影響を図１０で説明する。図１０は回路各部の電圧の
温度依存性を示した図であり、縦軸は電圧、横軸はこの
回路を内蔵している半導体基板の温度である。温度が低
い範囲ではリーク電流は極めて小さく影響はほとんどみ
られないが、検知温度が設定されている温度範囲ではリ
ーク電流の影響が出てくる。図１０に上記の計算結果を
あてはめると、リーク電流の増大は温度検知回路として
見た場合、検知温度の降下につながることがわかる。
【００３７】なお、このリーク電流は製造バラツキによ
ってバラツキを生ずる。この製造バラツキとはリークパ
スを形成している領域の不純物濃度のバラツキである。
従って基準電圧回路の基準電圧出力にはリーク電流のバ
ラツキに起因したバラツキが発生する。同様に温度検知
回路として見た場合、或るリーク電流を想定して検知温
度を設定しても製造バラツキによって実際の検知温度に
はバラツキが発生することになる。
ってバラツキを生ずる。この製造バラツキとはリークパ
スを形成している領域の不純物濃度のバラツキである。
従って基準電圧回路の基準電圧出力にはリーク電流のバ
ラツキに起因したバラツキが発生する。同様に温度検知
回路として見た場合、或るリーク電流を想定して検知温
度を設定しても製造バラツキによって実際の検知温度に
はバラツキが発生することになる。
【００３８】ここで検知温度がバラツキを持つと何故問
題かを以下に説明する。仮にこの検知温度バラツキの上
限がパッケージおよびボンディングワイヤーの限界温度
よりも高い場合には、温度検知回路の検出結果によって
半導体回路の温度が上昇したという出力を出す前にパッ
ケージやボンディングワイヤーに信頼性上の障害が発生
し、ＩＣの機能が失われる可能性がある。また温度検知
回路を内蔵したＩＣでは温度検知回路の出力を用いて、
本体回路の動作を停止もしくは制限することが一般的に
行われる。そのため、仮に検知温度バラツキの下限が本
体回路の動作温度範囲内であったとすると、正常動作す
べき温度にもかかわらず本体回路の動作が停止もしくは
制限されるといった事態が発生する。したがって温度検
知回路の検知温度は、パッケージやボンディングワイヤ
ーの限界温度より低く、かつ本体回路の動作温度範囲よ
り高くなければならない。すなわち検知温度のバラツキ
は極力押さえる必要があることが判る。
題かを以下に説明する。仮にこの検知温度バラツキの上
限がパッケージおよびボンディングワイヤーの限界温度
よりも高い場合には、温度検知回路の検出結果によって
半導体回路の温度が上昇したという出力を出す前にパッ
ケージやボンディングワイヤーに信頼性上の障害が発生
し、ＩＣの機能が失われる可能性がある。また温度検知
回路を内蔵したＩＣでは温度検知回路の出力を用いて、
本体回路の動作を停止もしくは制限することが一般的に
行われる。そのため、仮に検知温度バラツキの下限が本
体回路の動作温度範囲内であったとすると、正常動作す
べき温度にもかかわらず本体回路の動作が停止もしくは
制限されるといった事態が発生する。したがって温度検
知回路の検知温度は、パッケージやボンディングワイヤ
ーの限界温度より低く、かつ本体回路の動作温度範囲よ
り高くなければならない。すなわち検知温度のバラツキ
は極力押さえる必要があることが判る。
【００３９】
【発明が解決しようとする課題】このように従来の基準
電圧回路にあっては、製造バラツキによって生じるリー
クパスのリーク電流のバラツキにより基準電圧出力が変
動し、温度検知回路に用いた場合は検知温度がバラツキ
を持つという問題点があった。
電圧回路にあっては、製造バラツキによって生じるリー
クパスのリーク電流のバラツキにより基準電圧出力が変
動し、温度検知回路に用いた場合は検知温度がバラツキ
を持つという問題点があった。
【００４０】本発明は、上記のごとき問題を解決するた
めになされたものであり、本発明の第１の目的は製造バ
ラツキによって生じるリークパスのリーク電流のバラツ
キによる基準電圧出力の変動を抑制した基準電圧回路を
提供することであり、第２の目的は上記と同じ理由によ
る検知温度のバラツキを抑制した温度検知回路を提供す
ることである。
めになされたものであり、本発明の第１の目的は製造バ
ラツキによって生じるリークパスのリーク電流のバラツ
キによる基準電圧出力の変動を抑制した基準電圧回路を
提供することであり、第２の目的は上記と同じ理由によ
る検知温度のバラツキを抑制した温度検知回路を提供す
ることである。
【００４１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１においては、バン
ドギャップレファレンス型の基準電圧回路において、基
準電源電圧を抵抗分圧して基準電圧として出力する回路
であって、上記基準電圧回路の出力電圧端と接地端の間
に接続された２個の抵抗の直列回路における接地端側の
抵抗の両端に、基準電圧回路のトランジスタを形成する
ことによって寄生的に生じるリークパスと同じ構造のリ
ークパスを接続した構造を設けたものである。上記のよ
うに本発明においては、ＢＧＲ出力を抵抗分圧した点に
ＢＧＲ回路内のリークパスと同じ構造を有するダミーリ
ークパスを接続することにより、リークパスのリーク電
流に製造バラツキによって生じるバラツキがあっても、
ダミーリークパスがこの影響を打ち消すようにしたもの
である。
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、請求項１においては、バン
ドギャップレファレンス型の基準電圧回路において、基
準電源電圧を抵抗分圧して基準電圧として出力する回路
であって、上記基準電圧回路の出力電圧端と接地端の間
に接続された２個の抵抗の直列回路における接地端側の
抵抗の両端に、基準電圧回路のトランジスタを形成する
ことによって寄生的に生じるリークパスと同じ構造のリ
ークパスを接続した構造を設けたものである。上記のよ
うに本発明においては、ＢＧＲ出力を抵抗分圧した点に
ＢＧＲ回路内のリークパスと同じ構造を有するダミーリ
ークパスを接続することにより、リークパスのリーク電
流に製造バラツキによって生じるバラツキがあっても、
ダミーリークパスがこの影響を打ち消すようにしたもの
である。
【００４２】また、請求項２は、請求項１の具体的な構
成例を示すものであり、請求項２に記載のようにダミー
リークパスはリークパスと半導体基板上で近接した位置
に配置する。
成例を示すものであり、請求項２に記載のようにダミー
リークパスはリークパスと半導体基板上で近接した位置
に配置する。
【００４３】また、請求項３は、請求項１、請求項２の
基準電圧回路を用いた温度検知回路の構成を示すもので
ある。上記請求項１〜請求項３の構成は、例えば後記図
１〜図５に示す第１の実施の形態に相当する。
基準電圧回路を用いた温度検知回路の構成を示すもので
ある。上記請求項１〜請求項３の構成は、例えば後記図
１〜図５に示す第１の実施の形態に相当する。
【００４４】また、請求項４は、ヒステリシス回路を備
えた温度検知回路の構成を示すものであり、ヒステリシ
ス回路を構成する２個のＭＯＳトランジスタとして同一
導電型を用い、それらのゲートの間に反転回路を挿入し
た構成を有するものである。上記請求項４の構成は、例
えば後記図１２〜図１４に示す第２の実施の形態に相当
する。
えた温度検知回路の構成を示すものであり、ヒステリシ
ス回路を構成する２個のＭＯＳトランジスタとして同一
導電型を用い、それらのゲートの間に反転回路を挿入し
た構成を有するものである。上記請求項４の構成は、例
えば後記図１２〜図１４に示す第２の実施の形態に相当
する。
【００４５】
【発明の効果】請求項１〜請求項３の発明においては、
基準電圧回路内のＢＧＲ出力を抵抗分圧した点にＢＧＲ
回路内のリークパスと同じ構造を持ち、かつリークパス
の近傍に配置したダミーリークパスを接続した構成とす
ることにより、製造バラツキに起因した不純物濃度のバ
ラツキによってリークパスのリーク電流にバラツキが生
じてもダミーリークパスがこの影響を打ち消し、リーク
電流のバラツキによる基準電圧出力の変動を低減すると
いう効果が得られる。そのため、その基準電圧回路を用
いた温度検知回路においては検知温度の変動を低減する
という効果が得られる。
基準電圧回路内のＢＧＲ出力を抵抗分圧した点にＢＧＲ
回路内のリークパスと同じ構造を持ち、かつリークパス
の近傍に配置したダミーリークパスを接続した構成とす
ることにより、製造バラツキに起因した不純物濃度のバ
ラツキによってリークパスのリーク電流にバラツキが生
じてもダミーリークパスがこの影響を打ち消し、リーク
電流のバラツキによる基準電圧出力の変動を低減すると
いう効果が得られる。そのため、その基準電圧回路を用
いた温度検知回路においては検知温度の変動を低減する
という効果が得られる。
【００４６】また、請求項４の発明においては、ヒステ
リシス回路を構成する２個のＭＯＳトランジスタとし
て、同一導電型で、しかもそのリークパス構造がＢＧＲ
回路内のリークパス構造と同じものを用いるように構成
したことにより、ヒステリシス回路を備えた温度検知回
路においても前記請求項１〜請求項３と同様の構成で製
造ばらつきによる検知温度の変動を有効に低減すること
が出来る、という効果が得られる。
リシス回路を構成する２個のＭＯＳトランジスタとし
て、同一導電型で、しかもそのリークパス構造がＢＧＲ
回路内のリークパス構造と同じものを用いるように構成
したことにより、ヒステリシス回路を備えた温度検知回
路においても前記請求項１〜請求項３と同様の構成で製
造ばらつきによる検知温度の変動を有効に低減すること
が出来る、という効果が得られる。
【００４７】
（第１の実施の形態）図１は、本発明の第１の実施の形
態を示す回路図である。まず回路構成を説明する。前記
図６に示した従来例に比べて、構成上の違いは基準電圧
回路内にダミーリークパス７９を設けた点である。基準
電圧回路８２は、オペアンプ６１と、抵抗６２〜６４
と、ダイオード接続されたエミッタ面積Ａ1のＴr６５〜
６７と、エミッタ面積Ａ2（ｍ＝Ａ2／Ａ1）のＴr６８〜
７０と、Ｔrを構成することによって生ずるリークパス
７１〜７６とから成るＢＧＲ回路と、そのＢＧＲ出力Ｖ
bgr（基準電圧出力）を抵抗分割する抵抗７７、７８と
ダミーリークパス７９によって構成され、基準電圧出力
端子８０と温度センス出力端子８１を持つ。なお、Ｔr
６５〜７０は全て同一半導体基板に形成され、かつ抵抗
は全て同じプロセスで作製されているものとする。
態を示す回路図である。まず回路構成を説明する。前記
図６に示した従来例に比べて、構成上の違いは基準電圧
回路内にダミーリークパス７９を設けた点である。基準
電圧回路８２は、オペアンプ６１と、抵抗６２〜６４
と、ダイオード接続されたエミッタ面積Ａ1のＴr６５〜
６７と、エミッタ面積Ａ2（ｍ＝Ａ2／Ａ1）のＴr６８〜
７０と、Ｔrを構成することによって生ずるリークパス
７１〜７６とから成るＢＧＲ回路と、そのＢＧＲ出力Ｖ
bgr（基準電圧出力）を抵抗分割する抵抗７７、７８と
ダミーリークパス７９によって構成され、基準電圧出力
端子８０と温度センス出力端子８１を持つ。なお、Ｔr
６５〜７０は全て同一半導体基板に形成され、かつ抵抗
は全て同じプロセスで作製されているものとする。
【００４８】上記の基準電圧回路８２とコンパレータ８
３とによって温度検知回路が構成される。コンパレータ
８３の出力は、半導体基板の温度が予め設定した検知温
度に達すると、すなわち、Ｖfb＞ａＶbgrの状態からＶf
b＜ａＶbgrになるとＬｏｗレベルからＨｉレベルに変化
する。なお、コンパレータ８３の＋入力端子と−入力端
子を入れ替えても差し支えない。そのように接続した場
合には、コンパレータ８３の出力は検知温度に達すると
ＨｉレベルからＬｏｗレベルへ変化する。
３とによって温度検知回路が構成される。コンパレータ
８３の出力は、半導体基板の温度が予め設定した検知温
度に達すると、すなわち、Ｖfb＞ａＶbgrの状態からＶf
b＜ａＶbgrになるとＬｏｗレベルからＨｉレベルに変化
する。なお、コンパレータ８３の＋入力端子と−入力端
子を入れ替えても差し支えない。そのように接続した場
合には、コンパレータ８３の出力は検知温度に達すると
ＨｉレベルからＬｏｗレベルへ変化する。
【００４９】次に、図２は、Ｎ−well領域（リークパス
領域）の配置の一例を示す平面図である。各ＴrのＮ−w
ell領域９１〜９６は図２に示すように接近した位置に
配置されており、ダミーリークパスであるＮ−well領域
９７はその近傍に配置されている。なお、破線で示す位
置でもよい。なお、９１〜９３はＴr６８〜７０に相当
し、９４〜９６はＴr６５〜６７に相当する。また、８
９は基準電圧回路の形成領域、９０は温度検知回路の形
成領域である。
領域）の配置の一例を示す平面図である。各ＴrのＮ−w
ell領域９１〜９６は図２に示すように接近した位置に
配置されており、ダミーリークパスであるＮ−well領域
９７はその近傍に配置されている。なお、破線で示す位
置でもよい。なお、９１〜９３はＴr６８〜７０に相当
し、９４〜９６はＴr６５〜６７に相当する。また、８
９は基準電圧回路の形成領域、９０は温度検知回路の形
成領域である。
【００５０】また、図３に示すような配置をとってもよ
い。図３においてはＮ−well領域１００〜１０３がＴr
６８〜７０に相当し、１０４〜１０６がＴr６５〜６７
に相当する。また１０７がダミーリークパスとなるＮ−
well領域を示す。また、９９は基準電圧回路の形成領
域、１００は温度検知回路の形成領域である。
い。図３においてはＮ−well領域１００〜１０３がＴr
６８〜７０に相当し、１０４〜１０６がＴr６５〜６７
に相当する。また１０７がダミーリークパスとなるＮ−
well領域を示す。また、９９は基準電圧回路の形成領
域、１００は温度検知回路の形成領域である。
【００５１】また、図４は、ダミーリークパスのデバイ
ス構造を示す断面図である。構造的には前記図８に示し
たＴrの構成からベース領域とエミッタ領域を除いた形
である。図４において、２００（３０）、２０１（３
２）は第１のＰ+拡散領域、２０２（３４）は第１のＮ+
拡散領域、２０３（３６）は第２のＮ+拡散領域、２０
４（３７）はＮ−well領域、２０５（３８）はＮ−埋め
込み領域、２０６（３９）はＰ−epi領域、２０７（４
０）はＰ−sub領域である。なお、上記括弧内の数字は
前記図８の相当する部分の符号を示す。
ス構造を示す断面図である。構造的には前記図８に示し
たＴrの構成からベース領域とエミッタ領域を除いた形
である。図４において、２００（３０）、２０１（３
２）は第１のＰ+拡散領域、２０２（３４）は第１のＮ+
拡散領域、２０３（３６）は第２のＮ+拡散領域、２０
４（３７）はＮ−well領域、２０５（３８）はＮ−埋め
込み領域、２０６（３９）はＰ−epi領域、２０７（４
０）はＰ−sub領域である。なお、上記括弧内の数字は
前記図８の相当する部分の符号を示す。
【００５２】次に作用を説明する。まず、リークパスの
リーク電流とダミーリークパスのリーク電流との関係に
ついて説明する。リークパスのリーク電流のバラツキは
半導体基板上のリークパス構成領域の不純物濃度のバラ
ツキによって生ずることは前述した。図１１は半導体ウ
ェハ上の不純物濃度の分布の一例を示す図である。図１
１に示すように、不純物濃度の分布はウエハ表面上では
２次元的にゆるやかに分布しており、ウェハ内の分布に
対してリークパスであるＮ−well領域群とその近傍に配
置されたダミーリークパスのＮ−well領域の不純物濃度
はほぼ同じといえる。従ってリーク電流の絶対値自体は
半導体ウェハ面内でバラツキを持ったとしてもリークパ
スであるＮ−well領域のリーク電流値とその近傍に配置
されたダミーリークパスのＮ−well領域のリーク電流値
の相対関係はウェハ内のどこでも同じとなる。
リーク電流とダミーリークパスのリーク電流との関係に
ついて説明する。リークパスのリーク電流のバラツキは
半導体基板上のリークパス構成領域の不純物濃度のバラ
ツキによって生ずることは前述した。図１１は半導体ウ
ェハ上の不純物濃度の分布の一例を示す図である。図１
１に示すように、不純物濃度の分布はウエハ表面上では
２次元的にゆるやかに分布しており、ウェハ内の分布に
対してリークパスであるＮ−well領域群とその近傍に配
置されたダミーリークパスのＮ−well領域の不純物濃度
はほぼ同じといえる。従ってリーク電流の絶対値自体は
半導体ウェハ面内でバラツキを持ったとしてもリークパ
スであるＮ−well領域のリーク電流値とその近傍に配置
されたダミーリークパスのＮ−well領域のリーク電流値
の相対関係はウェハ内のどこでも同じとなる。
【００５３】次に、本実施の形態における動作を説明す
る。図５は本実施の形態における各部の電圧の温度依存
性を表わした特性図である。前記図１０に示した従来例
の特性と同様にマイナスの温度特性を持つＶfbはリーク
が増えると電位は下がる。ここでａＶbgrのノードに注
目してみる。前記従来例で説明したように、このノード
はリークが増えると電位が上がる方向に動く。一方ダミ
ーリークパスは前記リークパスのリーク電流と相対関係
をもったリーク電流が流れ、ａＶbgrのノードの電位を
下げるように作用する。このダミーリークの影響度を適
切に設定すれば、リーク電流の絶対値が変動しても基準
電圧出力の変動を低減できる。したがって温度検知回路
としてみれば、検知温度の変動はダミーリークパスの無
い従来例に比べ低減できることになる。
る。図５は本実施の形態における各部の電圧の温度依存
性を表わした特性図である。前記図１０に示した従来例
の特性と同様にマイナスの温度特性を持つＶfbはリーク
が増えると電位は下がる。ここでａＶbgrのノードに注
目してみる。前記従来例で説明したように、このノード
はリークが増えると電位が上がる方向に動く。一方ダミ
ーリークパスは前記リークパスのリーク電流と相対関係
をもったリーク電流が流れ、ａＶbgrのノードの電位を
下げるように作用する。このダミーリークの影響度を適
切に設定すれば、リーク電流の絶対値が変動しても基準
電圧出力の変動を低減できる。したがって温度検知回路
としてみれば、検知温度の変動はダミーリークパスの無
い従来例に比べ低減できることになる。
【００５４】更に、本実施の形態における効果を数式と
シミュレーション結果に基づいて説明する。まず各部の
電圧の式を以下に示す。 （１）ＢＧＲ出力電圧Ｖbgr 前記従来例と同じ（数１６）式で示される。 （２）温度センス出力Ｖｆｂ 前記従来例と同じ（数１４）式で示される。 （３）基準電圧出力ａＶｂｇｒ Ｔr形成領域のＮ−well群のリーク電流密度をＩxとし、
ダミーリークパスＮ−well面積をＡdとすると、基準電
圧出力ａＶbgrは下記（数１７）式で示される。
シミュレーション結果に基づいて説明する。まず各部の
電圧の式を以下に示す。 （１）ＢＧＲ出力電圧Ｖbgr 前記従来例と同じ（数１６）式で示される。 （２）温度センス出力Ｖｆｂ 前記従来例と同じ（数１４）式で示される。 （３）基準電圧出力ａＶｂｇｒ Ｔr形成領域のＮ−well群のリーク電流密度をＩxとし、
ダミーリークパスＮ−well面積をＡdとすると、基準電
圧出力ａＶbgrは下記（数１７）式で示される。
【００５５】
【数１７】
【００５６】上記の数式から、本実施の形態と従来例と
の違いはａＶbgrである。従来例（数１０）式と上記
（数１７）式とを比較してみると、従来例ではリークが
増えると単にａＶbgrは上昇するが、本実施の形態では
リーク補正分があり、従来例に比べてリークの影響を低
減できることは明らかである。よってリークパスとダミ
ーリークパスの面積を表わすＡT1およびＡT2とＡdとの
比、およびＢＧＲ出力を抵抗分圧するＲ4とＲ5の値を適
切な値とすれば、従来例に比べてリークによる基準電圧
出力の変動を低減できる。したがって、温度検知回路と
して見れば検知温度Ｔxの変動を低減することが可能で
ある。
の違いはａＶbgrである。従来例（数１０）式と上記
（数１７）式とを比較してみると、従来例ではリークが
増えると単にａＶbgrは上昇するが、本実施の形態では
リーク補正分があり、従来例に比べてリークの影響を低
減できることは明らかである。よってリークパスとダミ
ーリークパスの面積を表わすＡT1およびＡT2とＡdとの
比、およびＢＧＲ出力を抵抗分圧するＲ4とＲ5の値を適
切な値とすれば、従来例に比べてリークによる基準電圧
出力の変動を低減できる。したがって、温度検知回路と
して見れば検知温度Ｔxの変動を低減することが可能で
ある。
【００５７】次に、シミュレーション結果の一例を下記
（表１）に示す。なお、表１の結果は、検知温度とし
て、リーク電流が回路電流Ｉ1、Ｉ2に対して無視できな
い程度に大きくなる領域（１５０［℃］以上）であっ
て、かつ一般的な半導体パッケージの限界温度を考慮し
て１７５［℃］に設定し、またリーク電流密度が倍半分
ばらつく（中心値の５０％〜２００％の範囲でばらつ
く）として計算した。
（表１）に示す。なお、表１の結果は、検知温度とし
て、リーク電流が回路電流Ｉ1、Ｉ2に対して無視できな
い程度に大きくなる領域（１５０［℃］以上）であっ
て、かつ一般的な半導体パッケージの限界温度を考慮し
て１７５［℃］に設定し、またリーク電流密度が倍半分
ばらつく（中心値の５０％〜２００％の範囲でばらつ
く）として計算した。
【００５８】
【表１】
【００５９】ただし、シミュレーション条件は下記の通
りである。 Ｔ＝１７５［℃］ Ｒ1＝１５２.５［ｋΩ］、Ｒ2＝１５２.５［ｋΩ］、Ｒ
3＝１７.５［ｋΩ］、Ｒ4＝５５０［ｋΩ］、Ｒ5＝１９
０［ｋΩ］ Ｉx＝１６０［μＡ／ｍｍ2］、ＡT1＝０.００２５［ｍ
ｍ2］、ＡT2＝０.００７５［ｍｍ2］、Ａｄ＝０.００２
５［ｍｍ2］ なお、Ｉxのばらつき範囲は、Ｉx＝１６０［μＡ／ｍｍ
2］をセンター値とし、倍半分すなわち８０〜３２０
［μＡ／ｍｍ2］の範囲でばらつくものとした。
りである。 Ｔ＝１７５［℃］ Ｒ1＝１５２.５［ｋΩ］、Ｒ2＝１５２.５［ｋΩ］、Ｒ
3＝１７.５［ｋΩ］、Ｒ4＝５５０［ｋΩ］、Ｒ5＝１９
０［ｋΩ］ Ｉx＝１６０［μＡ／ｍｍ2］、ＡT1＝０.００２５［ｍ
ｍ2］、ＡT2＝０.００７５［ｍｍ2］、Ａｄ＝０.００２
５［ｍｍ2］ なお、Ｉxのばらつき範囲は、Ｉx＝１６０［μＡ／ｍｍ
2］をセンター値とし、倍半分すなわち８０〜３２０
［μＡ／ｍｍ2］の範囲でばらつくものとした。
【００６０】上記シミュレーション結果から判るよう
に、本実施の形態では従来例に比べて検知温度バラツキ
が大幅に低減している。なお、本実施の形態ではダイオ
ード接続されたＴrの段数を３段として説明してきた
が、他の段数でもパラメータの設定を最適にすれば同様
な効果が得られるのは言うまでもない。
に、本実施の形態では従来例に比べて検知温度バラツキ
が大幅に低減している。なお、本実施の形態ではダイオ
ード接続されたＴrの段数を３段として説明してきた
が、他の段数でもパラメータの設定を最適にすれば同様
な効果が得られるのは言うまでもない。
【００６１】（第２の実施の形態）次に、第２の実施の
形態について説明する。この実施の形態は、温度検知回
路において検知温度付近での温度検知出力を安定にする
ためにヒステリシス回路を付加した例に本発明を適用し
たものである。図１５は、従来の温度検知回路にヒステ
リシス回路をつけた温度検知回路の回路図であり、図１
６は図１５の回路の温度依存性を示す特性図である。以
下、図１５と図１６に基づいて従来例の回路構成および
動作について説明する。
形態について説明する。この実施の形態は、温度検知回
路において検知温度付近での温度検知出力を安定にする
ためにヒステリシス回路を付加した例に本発明を適用し
たものである。図１５は、従来の温度検知回路にヒステ
リシス回路をつけた温度検知回路の回路図であり、図１
６は図１５の回路の温度依存性を示す特性図である。以
下、図１５と図１６に基づいて従来例の回路構成および
動作について説明する。
【００６２】まず回路構成を説明する。ＢＧＲ回路は、
オペアンプ１と、抵抗２〜４（Ｒ1〜Ｒ3）と、ダイオー
ド接続されたエミッタ面積ＡT1のＴr５〜７と、エミッ
タ面積ＡT2のＴr８〜１０と、Ｔrを構成することによっ
て生ずるリークパス１１〜１６から成る。温度検知回路
は、このＢＧＲ回路と、抵抗３０１（Ｒ41）、３０２
（Ｒ42）、１８（Ｒ5）と、Ｐ型ＭＯＳ−Ｔr３０３とＮ
型ＭＯＳ−Ｔr３０４と、コンパレータ２２と、上記Ｍ
ＯＳ−Ｔrを構成することによって生ずるリークパス３
０５〜３０７から構成される。
オペアンプ１と、抵抗２〜４（Ｒ1〜Ｒ3）と、ダイオー
ド接続されたエミッタ面積ＡT1のＴr５〜７と、エミッ
タ面積ＡT2のＴr８〜１０と、Ｔrを構成することによっ
て生ずるリークパス１１〜１６から成る。温度検知回路
は、このＢＧＲ回路と、抵抗３０１（Ｒ41）、３０２
（Ｒ42）、１８（Ｒ5）と、Ｐ型ＭＯＳ−Ｔr３０３とＮ
型ＭＯＳ−Ｔr３０４と、コンパレータ２２と、上記Ｍ
ＯＳ−Ｔrを構成することによって生ずるリークパス３
０５〜３０７から構成される。
【００６３】次に、図１６を用いて動作を説明する。こ
こでは取敢えずリークパス１１〜１６、３０５〜３０７
の影響は無しとして説明する。図１６において、縦軸は
電圧とし、横軸はこの回路を内蔵している半導体基板の
温度とする。回路の出力であるＢＧＲ出力Ｖbgrは、或
る一定の電圧（例えば約３.６［Ｖ］）を出力し、半導
体基板温度に対しての依存性はない。なお、以下の説明
は、全てオペアンプ１とコンパレータ２２は理想状態
（すなわち入力バイアス電流および入力オフセット電圧
はゼロの状態）で動作しているものとする。
こでは取敢えずリークパス１１〜１６、３０５〜３０７
の影響は無しとして説明する。図１６において、縦軸は
電圧とし、横軸はこの回路を内蔵している半導体基板の
温度とする。回路の出力であるＢＧＲ出力Ｖbgrは、或
る一定の電圧（例えば約３.６［Ｖ］）を出力し、半導
体基板温度に対しての依存性はない。なお、以下の説明
は、全てオペアンプ１とコンパレータ２２は理想状態
（すなわち入力バイアス電流および入力オフセット電圧
はゼロの状態）で動作しているものとする。
【００６４】半導体基板温度が低い場合（検知温度Ｔx
に達する前）は、温度検知出力であるコンパレータ２２
の出力にはＨｉが出力され、Ｐ型ＭＯＳ−Ｔr３０３は
オフ、Ｎ型ＭＯＳ−Ｔr３０４はオンとなり、コンパレ
ータ２２の−端子には図１５中のａＶbgr１の電位が入
力される。半導体基板の温度が上昇し、ａＶbgr１の電
位とダイオード３段分のＶfであるＶfbが交差したとこ
ろでコンパレータの出力はＨｉからＬｏｗへ変化し、あ
らかじめ設定された検知温度Ｔxに達したことがわか
る。このときコンパレータ２２の出力をうけてＰ型ＭＯ
Ｓ−Ｔr３０３はオン、Ｎ型ＭＯＳ−Ｔr３０４はオフと
なり、コンパレータ２２の−端子には図１５中のａＶbg
r２の電位が入力される。従って半導体基板の温度が下
降した際にコンパレータ２２の出力が変化する点は復帰
温度Ｔｙの点になり、温度検知出力にヒステリシス特性
がついたことになる。
に達する前）は、温度検知出力であるコンパレータ２２
の出力にはＨｉが出力され、Ｐ型ＭＯＳ−Ｔr３０３は
オフ、Ｎ型ＭＯＳ−Ｔr３０４はオンとなり、コンパレ
ータ２２の−端子には図１５中のａＶbgr１の電位が入
力される。半導体基板の温度が上昇し、ａＶbgr１の電
位とダイオード３段分のＶfであるＶfbが交差したとこ
ろでコンパレータの出力はＨｉからＬｏｗへ変化し、あ
らかじめ設定された検知温度Ｔxに達したことがわか
る。このときコンパレータ２２の出力をうけてＰ型ＭＯ
Ｓ−Ｔr３０３はオン、Ｎ型ＭＯＳ−Ｔr３０４はオフと
なり、コンパレータ２２の−端子には図１５中のａＶbg
r２の電位が入力される。従って半導体基板の温度が下
降した際にコンパレータ２２の出力が変化する点は復帰
温度Ｔｙの点になり、温度検知出力にヒステリシス特性
がついたことになる。
【００６５】本回路を実際に半導体基板上に構成した場
合、前記第１の実施の形態で述べたように構造的にでき
てしまう寄生デバイス（リークパス）の影響について考
慮しなければならない。以下、本回路におけるリークパ
スについて説明する。ＢＧＲ回路内にできるリークパス
１１〜１６の構造は前記第１の実施の形態と同じであ
る。一方、ヒステリシス回路においてリークパスが生じ
るところはＰ型ＭＯＳ−Ｔr３０３とＮ型ＭＯＳ−Ｔr３
０４の部分である。
合、前記第１の実施の形態で述べたように構造的にでき
てしまう寄生デバイス（リークパス）の影響について考
慮しなければならない。以下、本回路におけるリークパ
スについて説明する。ＢＧＲ回路内にできるリークパス
１１〜１６の構造は前記第１の実施の形態と同じであ
る。一方、ヒステリシス回路においてリークパスが生じ
るところはＰ型ＭＯＳ−Ｔr３０３とＮ型ＭＯＳ−Ｔr３
０４の部分である。
【００６６】図１７は本回路のヒステリシス回路部分の
リークパスのデバイス断面構造を示す断面図である。図
１７において、Ｐ型ＭＯＳ−Ｔr３０３は、Ｐ−epi領域
３１９と、Ｐ−sub領域３２０と、第１のＰ+拡散領域３
０９、３１０と、ゲート電極３１７と、第１のＮ+拡散
領域３１２と、第２のＮ+拡散領域３１５と、Ｎ−well
領域３１８と、Ｎ-埋め込み領域３２３とから構成さ
れ、第１のＰ+拡散領域３０９がドレイン、第１のＰ+拡
散領域３１０がソース、Ｎ−well領域３１８が基板領域
に相当する。
リークパスのデバイス断面構造を示す断面図である。図
１７において、Ｐ型ＭＯＳ−Ｔr３０３は、Ｐ−epi領域
３１９と、Ｐ−sub領域３２０と、第１のＰ+拡散領域３
０９、３１０と、ゲート電極３１７と、第１のＮ+拡散
領域３１２と、第２のＮ+拡散領域３１５と、Ｎ−well
領域３１８と、Ｎ-埋め込み領域３２３とから構成さ
れ、第１のＰ+拡散領域３０９がドレイン、第１のＰ+拡
散領域３１０がソース、Ｎ−well領域３１８が基板領域
に相当する。
【００６７】また、Ｎ型ＭＯＳ−Ｔr３０４は、Ｐ−epi
領域３１９と、Ｐ−sub領域３２０と、第１のＮ+拡散領
域３１３、３１４と、ゲート電極３１６とから構成さ
れ、第１のＮ+拡散領域３１４がドレイン、第１のＮ+拡
散領域３１３がソース、Ｐ−epi領域３１９が基板領域
に相当する。なおＰ−sub領域３２０とＰ−epi領域３１
９はＧＮＤに接続されている。
領域３１９と、Ｐ−sub領域３２０と、第１のＮ+拡散領
域３１３、３１４と、ゲート電極３１６とから構成さ
れ、第１のＮ+拡散領域３１４がドレイン、第１のＮ+拡
散領域３１３がソース、Ｐ−epi領域３１９が基板領域
に相当する。なおＰ−sub領域３２０とＰ−epi領域３１
９はＧＮＤに接続されている。
【００６８】このようなデバイス構造の場合、Ｐ型ＭＯ
Ｓ−Ｔr３０３おいてはＮ−well領域３１８（Ｎ-埋め込
み領域３２３も含む）とＧＮＤであるＰ−epi領域３１
９の間は逆バイアスすることによって接合分離されてお
り、Ｎ型ＭＯＳ−Ｔr３０４おいてはドレイン３１３、
ソース３１４とＧＮＤであるＰ−epi領域３１９の間は
同様に逆バイアスすることによって接合分離されてい
る。この部分がリークパスであり、リーク電流が存在す
る。そして半導体基板の温度が高くなってくるとリーク
電流の値は増大し、回路電流Ｉ1、Ｉ2（図１５参照）の
規模によっては無視できないものとなってくる。
Ｓ−Ｔr３０３おいてはＮ−well領域３１８（Ｎ-埋め込
み領域３２３も含む）とＧＮＤであるＰ−epi領域３１
９の間は逆バイアスすることによって接合分離されてお
り、Ｎ型ＭＯＳ−Ｔr３０４おいてはドレイン３１３、
ソース３１４とＧＮＤであるＰ−epi領域３１９の間は
同様に逆バイアスすることによって接合分離されてい
る。この部分がリークパスであり、リーク電流が存在す
る。そして半導体基板の温度が高くなってくるとリーク
電流の値は増大し、回路電流Ｉ1、Ｉ2（図１５参照）の
規模によっては無視できないものとなってくる。
【００６９】上記のように、図１５の回路構成では、Ｂ
ＧＲ回路ではリークパス１１〜１６が生じ、Ｐ型ＭＯＳ
−Ｔr３０３においてはリークパス３０５が生じ、Ｎ型
ＭＯＳ−Ｔr３０４おいてはリークパス３０６、３０７
が生じる。
ＧＲ回路ではリークパス１１〜１６が生じ、Ｐ型ＭＯＳ
−Ｔr３０３においてはリークパス３０５が生じ、Ｎ型
ＭＯＳ−Ｔr３０４おいてはリークパス３０６、３０７
が生じる。
【００７０】図１８は、上記の回路においてリークパス
となるＢＧＲ回路のＴrのＮwell領域並びにヒステリシ
ス回路のＭＯＳ−ＴrのＮ+領域のパターン配置の一例を
示す平面図である。図１８において、３３３は温度検知
回路の形成領域、３２４〜３２６は図１５のＴr８〜１
０に相当し、３２７〜３２９はＴr５〜７に相当し、３
３０はＰ型ＭＯＳ−Ｔr３０３に相当し、３３１と３３
２はＮ型ＭＯＳ−Ｔr３０４に相当する。
となるＢＧＲ回路のＴrのＮwell領域並びにヒステリシ
ス回路のＭＯＳ−ＴrのＮ+領域のパターン配置の一例を
示す平面図である。図１８において、３３３は温度検知
回路の形成領域、３２４〜３２６は図１５のＴr８〜１
０に相当し、３２７〜３２９はＴr５〜７に相当し、３
３０はＰ型ＭＯＳ−Ｔr３０３に相当し、３３１と３３
２はＮ型ＭＯＳ−Ｔr３０４に相当する。
【００７１】上記のように従来の温度検知回路にヒステ
リシス回路を付加した場合、ヒステリシス回路のＭＯＳ
−Ｔrにリークパスができる。ここで注目すべき点はＰ
型ＭＯＳ−Ｔr３０３のリークパスは、前記第１の実施
の形態で述べたダミーリークパスと同じ構造（Ｎ−well
とＰ−subの間）であるのに対し、Ｎ型ＭＯＳ−Ｔr３０
４のリークパスは別の構造（Ｎ+とＰ−subの間）となっ
ている点である。
リシス回路を付加した場合、ヒステリシス回路のＭＯＳ
−Ｔrにリークパスができる。ここで注目すべき点はＰ
型ＭＯＳ−Ｔr３０３のリークパスは、前記第１の実施
の形態で述べたダミーリークパスと同じ構造（Ｎ−well
とＰ−subの間）であるのに対し、Ｎ型ＭＯＳ−Ｔr３０
４のリークパスは別の構造（Ｎ+とＰ−subの間）となっ
ている点である。
【００７２】第１の実施の形態の考え方はＢＧＲ回路の
リークパスと同一構造のダミーリークパスを近傍に配置
することにより、両者に相対関係を持たせ、製造ばらつ
きによってリーク電流値の絶対値がばらついてもダミー
リークパスがこれをキャンセルする回路構成にするとい
うものであった。ところが本回路にこの考え方を当ては
めようとした場合、Ｐ型ＭＯＳ−Ｔr３０３のリークパ
スは上記と同様のダミーリークパスになり得るの対し、
Ｎ型ＭＯＳ−Ｔr３０４のリークパス（Ｎ+とＰ−subの
間）は全く別構造なのでその影響について新たに考慮し
なければならない。つまり第１の実施の形態では１種類
のリークパスについて考慮していたのに対し、本回路で
は２種類のリークパスついて考慮する必要がででくる。
リークパスと同一構造のダミーリークパスを近傍に配置
することにより、両者に相対関係を持たせ、製造ばらつ
きによってリーク電流値の絶対値がばらついてもダミー
リークパスがこれをキャンセルする回路構成にするとい
うものであった。ところが本回路にこの考え方を当ては
めようとした場合、Ｐ型ＭＯＳ−Ｔr３０３のリークパ
スは上記と同様のダミーリークパスになり得るの対し、
Ｎ型ＭＯＳ−Ｔr３０４のリークパス（Ｎ+とＰ−subの
間）は全く別構造なのでその影響について新たに考慮し
なければならない。つまり第１の実施の形態では１種類
のリークパスについて考慮していたのに対し、本回路で
は２種類のリークパスついて考慮する必要がででくる。
【００７３】リークパスが２種類あることにおける問題
点を以下に述べる。ここでＮ−wellとＰ−sub間のリー
クパスをリークパス１とし、Ｎ+とＰ−sub間のリークパ
スをリークパス２とする。半導体基板上の或るポイント
に本回路を構成した場合、仮にリークパス１のリーク電
流値が設計ｔｙｐ値の半分だったとする。このときリー
クパス２のリーク電流値はリークパス１とは全く別構造
なので設計ｔｙｐ値の半分もしくは倍ということも有り
得る。つまりリークパス２の振る舞いをリークパス１と
関連づけることは困難である。すなわち本回路には２種
類のリークパスがあるので、その影響は非常に把握しに
くく、前記第１の実施の形態の考え方を用いた回路設計
は非常に困難になるという問題点があった。第２の実施
の形態は、上記の問題を解決したものである。
点を以下に述べる。ここでＮ−wellとＰ−sub間のリー
クパスをリークパス１とし、Ｎ+とＰ−sub間のリークパ
スをリークパス２とする。半導体基板上の或るポイント
に本回路を構成した場合、仮にリークパス１のリーク電
流値が設計ｔｙｐ値の半分だったとする。このときリー
クパス２のリーク電流値はリークパス１とは全く別構造
なので設計ｔｙｐ値の半分もしくは倍ということも有り
得る。つまりリークパス２の振る舞いをリークパス１と
関連づけることは困難である。すなわち本回路には２種
類のリークパスがあるので、その影響は非常に把握しに
くく、前記第１の実施の形態の考え方を用いた回路設計
は非常に困難になるという問題点があった。第２の実施
の形態は、上記の問題を解決したものである。
【００７４】以下、第２の実施の形態を図面に基づいて
説明する。図１２は、第２の実施の形態を示す回路図で
ある。図１２の回路は、前記図１５の回路において、ヒ
ステリシス回路を構成するＮ型ＭＯＳ−Ｔr３０４の代
わりに、Ｐ型ＭＯＳ−Ｔr３２１を用い、コンパレータ
２２の出力端子とＰ型ＭＯＳ−Ｔr３２１のゲートとの
間にインバータ（反転回路）３２２を設けたものであ
る。その他の部分は図１５と同じであり、図１５と同符
号は同じものを示す。上記のように図１２においては、
ヒステリシス回路用のＭＯＳ−ＴrがＢＧＲ回路のリー
クパス構造と同じリークパス構造になるように、Ｐ型Ｍ
ＯＳ−Ｔrのみを使用している。
説明する。図１２は、第２の実施の形態を示す回路図で
ある。図１２の回路は、前記図１５の回路において、ヒ
ステリシス回路を構成するＮ型ＭＯＳ−Ｔr３０４の代
わりに、Ｐ型ＭＯＳ−Ｔr３２１を用い、コンパレータ
２２の出力端子とＰ型ＭＯＳ−Ｔr３２１のゲートとの
間にインバータ（反転回路）３２２を設けたものであ
る。その他の部分は図１５と同じであり、図１５と同符
号は同じものを示す。上記のように図１２においては、
ヒステリシス回路用のＭＯＳ−ＴrがＢＧＲ回路のリー
クパス構造と同じリークパス構造になるように、Ｐ型Ｍ
ＯＳ−Ｔrのみを使用している。
【００７５】図１３は、ヒステリシス用のＰ型ＭＯＳ−
Ｔr３０３、３２１のデバイス構造を示す断面図であ
る。図１３において、Ｐ型ＭＯＳ−Ｔr３０３は、Ｐ−e
pi領域３５７と、Ｐ−sub領域３５８と、第１のＰ+拡散
領域３４１、３４２と、ゲート電極３５１と、第１のＮ
+拡散領域３４６と、第２のＮ+拡散領域３４８と、Ｎ−
well領域３５３と、Ｎ-埋め込み領域３５５とから構成
され、第１のＰ+拡散領域３４１がソース、第１のＰ+拡
散領域３４２がドレイン、Ｎ−well領域３５３が基板領
域に相当する。同様に、Ｐ型ＭＯＳ−Ｔr３２１は、Ｐ
−epi領域３５７と、Ｐ−sub領域３５８と、第１のＰ+
拡散領域３４３、３４４と、ゲート電極３５２と、第１
のＮ+拡散領域３４７と、第２のＮ+拡散領域３４９と、
Ｎ−well領域３５４と、Ｎ-埋め込み領域３５６とから
構成され、第１のＰ+拡散領域３４３がソース、第１の
Ｐ+拡散領域３４４がドレイン、Ｎ−well領域３５４が
基板領域に相当する。図示のごとく、Ｐ型ＭＯＳ−Ｔr
３０３と３２１は全く同じデバイス構造としている。
Ｔr３０３、３２１のデバイス構造を示す断面図であ
る。図１３において、Ｐ型ＭＯＳ−Ｔr３０３は、Ｐ−e
pi領域３５７と、Ｐ−sub領域３５８と、第１のＰ+拡散
領域３４１、３４２と、ゲート電極３５１と、第１のＮ
+拡散領域３４６と、第２のＮ+拡散領域３４８と、Ｎ−
well領域３５３と、Ｎ-埋め込み領域３５５とから構成
され、第１のＰ+拡散領域３４１がソース、第１のＰ+拡
散領域３４２がドレイン、Ｎ−well領域３５３が基板領
域に相当する。同様に、Ｐ型ＭＯＳ−Ｔr３２１は、Ｐ
−epi領域３５７と、Ｐ−sub領域３５８と、第１のＰ+
拡散領域３４３、３４４と、ゲート電極３５２と、第１
のＮ+拡散領域３４７と、第２のＮ+拡散領域３４９と、
Ｎ−well領域３５４と、Ｎ-埋め込み領域３５６とから
構成され、第１のＰ+拡散領域３４３がソース、第１の
Ｐ+拡散領域３４４がドレイン、Ｎ−well領域３５４が
基板領域に相当する。図示のごとく、Ｐ型ＭＯＳ−Ｔr
３０３と３２１は全く同じデバイス構造としている。
【００７６】また、図１４は、リークパスとなるＢＧＲ
回路内のＮＰＮ−Ｔr形成領域とＰ型ＭＯＳ−Ｔr３０
３、３２１の形成領域のパターン配置の一例を示す平面
図である。図１４において、３６０〜３６２は図１２の
Ｔr８〜１０に相当し、３６３〜３６５はＴr５〜７に相
当し、３６６と３６７はＰ型ＭＯＳ−Ｔr３０３と３２
１に相当する。また、３６８は温度検知回路の形成領域
である。図１４に示すように、各リークパスを近接した
個所に配置すれば、前記第１の実施の形態で説明したよ
うに、各リークパスの間に相対関係が生まれる。
回路内のＮＰＮ−Ｔr形成領域とＰ型ＭＯＳ−Ｔr３０
３、３２１の形成領域のパターン配置の一例を示す平面
図である。図１４において、３６０〜３６２は図１２の
Ｔr８〜１０に相当し、３６３〜３６５はＴr５〜７に相
当し、３６６と３６７はＰ型ＭＯＳ−Ｔr３０３と３２
１に相当する。また、３６８は温度検知回路の形成領域
である。図１４に示すように、各リークパスを近接した
個所に配置すれば、前記第１の実施の形態で説明したよ
うに、各リークパスの間に相対関係が生まれる。
【００７７】次に、動作を説明する。温度が検知温度Ｔ
xに達する前は、コンパレータ２２の温度検知出力はＨ
ｉが出力され、Ｐ型ＭＯＳ−Ｔr３０３はオフとなる。
一方、Ｐ型ＭＯＳ−Ｔr３２１はゲートの前にインバー
タ３２２が入っているのでオンとなる。この状態ではコ
ンパレータ２２の−入力端子には、図１２のａＶbgr１
の電位が入力している。半導体基板の温度が上昇し、検
知温度Ｔxに達するとコンパレータ２２の出力はＨｉか
らＬｏｗへ変化する。これをうけてＰ型ＭＯＳ−Ｔr３
０３はオン、Ｐ型ＭＯＳ−Ｔr３２１はオフとなり、コ
ンパレータ２２の−入力端子には図１２のａＶbgr２の
電位が入力される。これにより半導体基板の温度が下降
した際にコンパレータ２２の出力が変化する点は復帰温
度Ｔｙ（図１６参照）のところになり、温度検知回路の
温度検知出力にヒステリシスがついたことになる。
xに達する前は、コンパレータ２２の温度検知出力はＨ
ｉが出力され、Ｐ型ＭＯＳ−Ｔr３０３はオフとなる。
一方、Ｐ型ＭＯＳ−Ｔr３２１はゲートの前にインバー
タ３２２が入っているのでオンとなる。この状態ではコ
ンパレータ２２の−入力端子には、図１２のａＶbgr１
の電位が入力している。半導体基板の温度が上昇し、検
知温度Ｔxに達するとコンパレータ２２の出力はＨｉか
らＬｏｗへ変化する。これをうけてＰ型ＭＯＳ−Ｔr３
０３はオン、Ｐ型ＭＯＳ−Ｔr３２１はオフとなり、コ
ンパレータ２２の−入力端子には図１２のａＶbgr２の
電位が入力される。これにより半導体基板の温度が下降
した際にコンパレータ２２の出力が変化する点は復帰温
度Ｔｙ（図１６参照）のところになり、温度検知回路の
温度検知出力にヒステリシスがついたことになる。
【００７８】次に作用を説明する。図１２の回路におい
ては、ヒステリシス用のＭＯＳ−ＴrをＰ型ＭＯＳ−Ｔr
のみにしたので、リークパス構造は１種類となり、第１
の実施の形態の考え方を容易に導入できる。したがって
図１５に示した従来例に比べて設計を容易に行うことが
可能となる。
ては、ヒステリシス用のＭＯＳ−ＴrをＰ型ＭＯＳ−Ｔr
のみにしたので、リークパス構造は１種類となり、第１
の実施の形態の考え方を容易に導入できる。したがって
図１５に示した従来例に比べて設計を容易に行うことが
可能となる。
【００７９】なお、この実施の形態においてはＰ型ＭＯ
Ｓ−Ｔr３０３、３２１のしきい値電圧の設定に注意を
払う必要がある。以下、この理由について説明する。
Ｓ−Ｔr３０３、３２１のしきい値電圧の設定に注意を
払う必要がある。以下、この理由について説明する。
【００８０】例えば、検知温度を１７５［℃］程度に設
定した場合（理由は前記第１の実施の形態を参照）、ａ
Ｖbgr１の電位は１.２［Ｖ］程度（図１２に示すように
ダイオード３段づみのＶf場合）になり、Ｐ型ＭＯＳ−
Ｔr３０３のソースおよび基板電位はこれと同じにな
る。したがってＰ型ＭＯＳ−Ｔr３０３をオンさせるた
めには、そのしきい値電圧はこの１.２［Ｖ］より低く
設定する必要がある。またＰ型ＭＯＳ−Ｔr３２１につ
いても同様なことがいえる。
定した場合（理由は前記第１の実施の形態を参照）、ａ
Ｖbgr１の電位は１.２［Ｖ］程度（図１２に示すように
ダイオード３段づみのＶf場合）になり、Ｐ型ＭＯＳ−
Ｔr３０３のソースおよび基板電位はこれと同じにな
る。したがってＰ型ＭＯＳ−Ｔr３０３をオンさせるた
めには、そのしきい値電圧はこの１.２［Ｖ］より低く
設定する必要がある。またＰ型ＭＯＳ−Ｔr３２１につ
いても同様なことがいえる。
【００８１】以上、説明したように、第２の実施の形態
においては、ヒステリシス回路を構成する２個のＭＯＳ
−Ｔrを同一導電型で形成するようにしたことにより、
ヒステリシス回路を有する温度検知回路においても前記
第１の実施の形態と同様の考え方でリークパスの影響を
軽減することが出来る。
においては、ヒステリシス回路を構成する２個のＭＯＳ
−Ｔrを同一導電型で形成するようにしたことにより、
ヒステリシス回路を有する温度検知回路においても前記
第１の実施の形態と同様の考え方でリークパスの影響を
軽減することが出来る。
【図１】本発明の第１の実施の形態の回路図。
【図２】第１の実施の形態におけるＮ−well領域（リー
クパス領域）の配置の一例を示す平面図。
クパス領域）の配置の一例を示す平面図。
【図３】第１の実施の形態におけるＮ−well領域（リー
クパス領域）の配置の他の一例を示す平面図。
クパス領域）の配置の他の一例を示す平面図。
【図４】第１の実施の形態におけるダミーリークパスの
デバイス構造を示す断面図。
デバイス構造を示す断面図。
【図５】第１の実施の形態における温度検知回路の各部
の電圧の温度特性図。
の電圧の温度特性図。
【図６】従来装置の一例の回路図。
【図７】従来装置における温度検知回路の各部の電圧の
温度特性図。
温度特性図。
【図８】従来装置におけるトランジスタとリークパスの
デバイス構造を示す断面図。
デバイス構造を示す断面図。
【図９】従来装置におけるＮ−well領域(リークパス領
域)の配置の一例を示す平面図。
域)の配置の一例を示す平面図。
【図１０】従来装置における回路各部の電圧の温度依存
性を示す図。
性を示す図。
【図１１】半導体ウェハ上の不純物濃度の分布の一例を
示す図。
示す図。
【図１２】本発明の第２の実施の形態の回路図。
【図１３】第２の実施の形態におけるヒステリシス回路
を構成するＰ型ＭＯＳ−Ｔrの構造を示す断面図。
を構成するＰ型ＭＯＳ−Ｔrの構造を示す断面図。
【図１４】第２の実施の形態におけるＮ−well領域（リ
ークパス領域）の配置の一例を示す平面図。
ークパス領域）の配置の一例を示す平面図。
【図１５】ヒステリシス回路を備えた温度検知回路の従
来例の回路図。
来例の回路図。
【図１６】図１５の従来例における回路各部の電圧の温
度特性図。
度特性図。
【図１７】図１５の従来例におけるトランジスタとリー
クパスのデバイス構造を示す断面図。
クパスのデバイス構造を示す断面図。
【図１８】図１５の従来例におけるＮ−well領域（リー
クパス領域）の配置の一例を示す平面図。
クパス領域）の配置の一例を示す平面図。
１…オペアンプ ２〜４…抵抗 ５〜１０…ＮＰＮトランジスタ １１〜１６…リーク
パス １７、１８…抵抗 ２２…コン
パレータ ６１…オペアンプ ６２〜６４…抵抗 ６５〜７０…ＮＰＮトランジスタ ７１〜７６…リー
クパス ７７、７８…抵抗 ７９…ダミ
ーリークパス ８０…基準電圧出力端子 ８１…温度センス
出力端子 ８２…基準電圧回路 ８３…コンパレー
タ ３０１、３０２…抵抗 ３０３…
Ｐ型ＭＯＳ−Ｔr ３０４…Ｎ型ＭＯＳ−Ｔr ３０５〜３０７…リークパ
ス ３２１…Ｐ型ＭＯＳ−Ｔr ３２２…インバー
タ
パス １７、１８…抵抗 ２２…コン
パレータ ６１…オペアンプ ６２〜６４…抵抗 ６５〜７０…ＮＰＮトランジスタ ７１〜７６…リー
クパス ７７、７８…抵抗 ７９…ダミ
ーリークパス ８０…基準電圧出力端子 ８１…温度センス
出力端子 ８２…基準電圧回路 ８３…コンパレー
タ ３０１、３０２…抵抗 ３０３…
Ｐ型ＭＯＳ−Ｔr ３０４…Ｎ型ＭＯＳ−Ｔr ３０５〜３０７…リークパ
ス ３２１…Ｐ型ＭＯＳ−Ｔr ３２２…インバー
タ
Claims (4)
- 【請求項１】一つの半導体基板上に基準電圧源と該基準
電圧源の出力電圧を抵抗によって分圧する分圧回路とを
有し、上記分圧回路で分圧した電圧を基準電圧として出
力する回路であって、 上記基準電圧源を形成することによって寄生的に生じる
接合分離面のリークパスと同じ構造のダミーリークパス
を上記分圧回路の分圧点と接地端との間に接続し、か
つ、上記基準電圧源のリークパスと上記ダミーリークパ
スとを上記半導体基板上で近接して配置したことを特徴
とする基準電圧回路。 - 【請求項２】一つの半導体基板上に、演算増幅器と、第
１〜第５の５個の抵抗と、ｎ個のバイポーラトランジス
タからなる第１の素子と、ｎ個のバイポーラトランジス
タからなり、上記第１の素子のＡ倍のエミッタ接合面積
を有する第２の素子と、を備え、 上記第１の素子および第２の素子の各バイポーラトラン
ジスタは、そのコレクタと上記半導体基板との間が接合
分離によって絶縁され、そのベースとコレクタが結線さ
れてダイオード接続され、一つのバイポーラトランジス
タのエミッタと次段のバイポーラトランジスタのコレク
タとが順次接続されてｎ段直列接続されたものであり、 上記演算増幅器の出力端子に、第１の抵抗と第２の抵抗
と第４の抵抗のそれぞれ一端を接続し、 上記第１の抵抗の他端と上記第１の素子の端部のコレク
タとを上記演算増幅器の非反転入力端子に接続し、 上記第２の抵抗の他端と第３の抵抗の一端とを上記演算
増幅器の反転入力端子に接続し、 上記第３の抵抗の他端に上記第２の素子の端部のコレク
タを接続し、 上記第４の抵抗の他端に第５の抵抗の一端と基準電圧出
力端子とを接続し、 上記第１の素子および第２の素子の端部のエミッタと上
記第５の抵抗の他端とを接地し、 上記第１の素子および第２の素子は、Ｐ型半導体基板上
に形成されたＮ型の第１領域と、該Ｎ型の第１領域内に
形成されたＰ型の第１領域と、該Ｐ型の第１領域内に形
成されたＮ型の第２領域とを有し、上記Ｎ型の第１領域
をコレクタ領域とし、上記Ｐ型の第１領域をベース領域
とし、上記Ｎ型の第２領域をエミッタ領域としたもので
あり、 さらに、上記第１の素子および第２の素子のコレクタと
上記半導体基板との間の接合分離部分と同じ構造を有す
る第３の素子を備え、 上記第３の素子において上記第１の素子および第２の素
子のコレクタ領域に相当する一端を上記基準電圧出力端
子に接続し、他端を接地し、 上記第１の素子と第２の素子と第３の素子のそれぞれの
形成領域を上記半導体基板上で近接して配置し、 上記第１の素子および第２の素子のコレクタと上記半導
体基板との間の接合分離構造のリーク電流の影響を、上
記第３の素子の接合分離構造のリーク電流の影響によっ
て低減するように構成したことを特徴とする基準電圧回
路。 - 【請求項３】請求項２に記載の基準電圧回路において、
比較器を備え、 上記第４の抵抗と上記第５の抵抗との接続点を上記比較
器の一方の入力端子に接続し、 上記第３の抵抗と上記第２の素子との接続点を上記比較
器の他方の入力端子に接続し、 上記比較器の出力の反転によって温度を検知するように
構成した温度検知回路。 - 【請求項４】一つの半導体基板上に、演算増幅器と、第
１〜第６の６個の抵抗と、ｎ個のバイポーラトランジス
タからなる第１の素子と、ｎ個のバイポーラトランジス
タからなり、上記第１の素子のＡ倍のエミッタ接合面積
を有する第２の素子と、を備え、上記半導体基板内で接
合分離によって絶縁された基板領域に形成された第１お
よび第２の２個の同一導電形のＭＯＳトランジスタを備
え、さらに比較器と反転回路とを備え、 上記第１の素子および第２の素子の各バイポーラトラン
ジスタは、そのコレクタと上記半導体基板との間が接合
分離によって絶縁され、そのベースとコレクタが結線さ
れてダイオード接続され、一つのバイポーラトランジス
タのエミッタと次段のバイポーラトランジスタのコレク
タとが順次接続されてｎ段直列接続されたものであり、 上記演算増幅器の出力端子に、第１の抵抗と第２の抵抗
と第４の抵抗のそれぞれ一端を接続し、 上記第１の抵抗の他端と上記第１の素子の端部のコレク
タとを上記演算増幅器の非反転入力端子に接続し、 上記第２の抵抗の他端と第３の抵抗の一端とを上記演算
増幅器の反転入力端子に接続し、 上記第３の抵抗の他端に上記第２の素子の端部のコレク
タを接続し、 上記第４の抵抗の他端に第５の抵抗の一端を接続し、上
記第５の抵抗の他端に第６の抵抗を接続し、 上記第１の素子および第２の素子の端部のエミッタと上
記第６の抵抗の他端とを接地し、 上記第４の抵抗と上記第５の抵抗との接続点に上記第１
のＭＯＳトランジスタのソースと上記第１のＭＯＳトラ
ンジスタの基板領域とを接続し、 上記第５の抵抗と上記第６の抵抗との接続点に上記第２
のＭＯＳトランジスタのソースと上記第２のＭＯＳトラ
ンジスタの基板領域とを接続し、 上記第１と第２のＭＯＳトランジスタのドレインを一つ
にして上記比較器の一方の入力端子に接続し、 上記第３の抵抗と上記第２の素子との接続点を上記比較
器の他方の入力端子に接続し、 上記比較器の出力を上記第１のＭＯＳトランジスタのゲ
ートに接続し、 上記比較器の出力を上記反転回路を介して上記第２のＭ
ＯＳトランジスタのゲートに接続し、 上記第１の素子および第２の素子は、Ｐ型半導体基板上
に形成されたＮ型の第１領域と、該Ｎ型の第１領域内に
形成されたＰ型の第１領域と、該Ｐ型の第１領域内に形
成されたＮ型の第２領域とを有し、上記Ｎ型の第１領域
をコレクタ領域とし、上記Ｐ型の第１領域をベース領域
とし、上記Ｎ型の第２領域をエミッタ領域としたもので
あり、 上記第１および第２のＭＯＳトランジスタは、上記Ｐ型
半導体基板上に形成されたＮ型の第１領域と、上記Ｎ型
の第１領域内に形成されたＰ型の第１領域および第２領
域とを有し、上記Ｎ型の第１領域を基板領域とし、上記
Ｐ型の第１領域をソース領域とし、上記Ｐ型の第２領域
をドレイン領域としたものであり、 上記第１および第２のＭＯＳトランジスタを形成した基
板領域と上記半導体基板との接合分離部分は、上記第１
の素子および上記第２の素子のバイポーラトランジスタ
におけるコレクタと上記半導体基板との間の接合分離部
分と同じ構造であり、 かつ、上記第１の素子と上記第２の素子のそれぞれの形
成領域と、上記第１および第２のＭＯＳトランジスタの
形成領域とを上記半導体基板上で近接した位置に配置
し、 上記比較器の出力の反転によって温度を検知するように
構成した温度検知回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16192396A JPH109967A (ja) | 1996-06-21 | 1996-06-21 | 基準電圧回路およびそれを用いた温度検知回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16192396A JPH109967A (ja) | 1996-06-21 | 1996-06-21 | 基準電圧回路およびそれを用いた温度検知回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH109967A true JPH109967A (ja) | 1998-01-16 |
Family
ID=15744609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16192396A Pending JPH109967A (ja) | 1996-06-21 | 1996-06-21 | 基準電圧回路およびそれを用いた温度検知回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH109967A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1996
- 1996-06-21 JP JP16192396A patent/JPH109967A/ja active Pending
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