JPH11103076A - 半導体加速度センサの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 歩留まり及び生産性を向上させることのでき
る半導体加速度センサの製造方法を提供する。 【解決手段】 単結晶シリコン基板１の一面側所定位置
に、ｐ＋型埋込犠牲層３ａを形成し、ｐ＋型埋込犠牲層
３ａを形成した面側にｎ型のエピタキシャル層４を形成
し、エピタキシャル層４内に、ピエゾ抵抗５及び拡散配
線６を形成する。次に、異方性エッチングを行うことに
よりｐ＋型埋込犠牲層３ａに到達する切り込み部１０を
形成し、拡散配線６と電気的に接続するようにメタル配
線１１及び電極パッドを形成し、単結晶シリコン基板１
の一主表面側に配線保護膜１２を形成する。次に、ｐ＋
型埋込犠牲層３ａに到達するエッチャント導入口を形成
してエッチャントを導入し、ｐ＋型埋込犠牲層３ａをエ
ッチング除去して、フレーム１４，撓み部１５，重り部
１６及び支持部材１７を形成する。そして、エピタキシ
ャル層４の一部をエッチング除去してスリット１３を形
成し、配線保護膜１２及び単結晶シリコン基板１上の保
護膜８をエッチング除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、自動車、航空機、
家電製品等に用いられる半導体加速度センサの製造方法
に関するものである。

【０００２】

【従来の技術】一般に加速度センサとしては、片持ち梁
方式と両持ち梁方式とが提案されている。検出方法とし
ては、機械的な歪みを電気抵抗の変化として検出する方
法と、静電容量の変化による検出方法とがある。例え
ば、特開平6-109755号公報には機械的な歪みを電気抵抗
の変化として検出する両持ち梁方式の加速度センサが開
示され、このような加速度センサの製造方法が特願平8-
100782号に開示されている。

【０００３】図１３は、従来例に係る半導体加速度セン
サの製造工程を示す概略断面図であり、図１４は、上図
に係る半導体加速度センサの上面から見た状態を示す概
略平面図である。先ず、ｎ型の単結晶シリコン基板１上
に熱酸化等によりシリコン酸化膜２を形成し、所定形状
にパタ−ニングされたフォトレジスト（図示せず）をマ
スクとしてシリコン酸化膜２のエッチングを行うことに
より開口部２ａを形成し、プラズマアッシング等により
フォトレジストを除去する。このとき、開口部２ａは単
結晶シリコン基板１の略四角状の中央部１ａを外囲した
箇所に形成されている。

【０００４】続いて、開口部２ａが形成されたシリコン
酸化膜２をマスクとしてボロン（B）等のｐ型不純物を
デポジション及び熱拡散またはイオン注入及びアニール
処理を行うことによりｐ＋型埋込犠牲層３ａを形成し
（図１３（ａ））、シリコン酸化膜２をエッチングによ
り除去する。

【０００５】次に、単結晶シリコン基板１のｐ＋型埋込
犠牲層３ａを形成した面側にｎ型のエピタキシャル層４
を形成し、フォトレジスト（図示せず）をマスクとして
ボロン（B）等のｐ型不純物をデポジション及び熱拡散
またはイオン注入及びアニール処理を行うことによりｐ
＋型埋込犠牲層３ａに到達するｐ＋型不純物層３３を形
成し、フォトレジストを除去する（図１３（ｂ））。こ
こで、エピタキシャル層４は、後に撓み部１５となるた
め、加速度印加時に撓む厚さに形成されている。

【０００６】次に、エピタキシャル層４の撓み部１５に
対応する箇所に、ボロン（B）等のｐ型不純物を拡散し
てピエゾ抵抗５を形成し（図１３（ｃ））、ピエゾ抵抗
５と電気的に接続されるようにエピタキシャル層４内に
ボロン（B）等のｐ型不純物を拡散して拡散配線６を形
成し、単結晶シリコン基板１上及びエピタキシャル層４
上にシリコン酸化膜７を形成する（図１３（ｄ））。

【０００７】次に、シリコン酸化膜７上にCVD法等によ
りシリコン窒化膜等の保護膜８を形成し、所定形状にパ
タ−ニングされたフォトレジスト（図示せず）をマスク
としてシリコン酸化膜７／保護膜８のエッチングを行う
ことにより、後述する重り部１６の外周縁に対応する箇
所に開口部９を形成し、フォトレジストを除去する（図
１３（ｅ））。

【０００８】次に、開口部９が形成されたシリコン酸化膜７
／保護膜８をマスクとして単結晶シリコン基板１を、水
酸化カリウム（KOH）溶液等のアルカリ系のエッチャン
トを用いて異方性エッチングを行うことにより、ｐ＋型
埋込犠牲層３ａに到達する切り込み部１０を形成する
（図１３（ｆ））。

【０００９】次に、拡散配線６上の所望の箇所のシリコ
ン酸化膜７／保護膜８をエッチングにより除去し、拡散
配線６と電気的に接続されるように、スパッタリングま
たは蒸着等によりメタル配線１１及び電極パッド（図示
せず）を形成する（図１３（ｇ））。

【００１０】次に、フッ酸等を含んだ酸性溶液から成る
エッチャントを切り込み部１０に導入し、ｐ＋型埋込犠
牲層３ａ及びｐ＋型不純物層３３を等方性エッチングに
より除去して、両端がエピタキシャル層４のフレーム１
３に支持されて、重り部１６のネック部１６ａが接続さ
れた撓み部１５を形成する。そして、図１４に示すよう
に、撓み部１５の撓みが集中するように撓み部１５を部
分的に分断するスリット１３をRIE(Reactive Ion Etc
hing)等により保護膜８，シリコン酸化膜７及びエピタ
キシャル層４に形成することにより、梁部１５ｂが撓み
部１５に形成されることになる（図１３（ｈ））。

【００１１】最後に、単結晶シリコン基板１上の保護膜
８をエッチング除去した後、重り部１６に対応する箇所
に凹部１８ａを有する下部ストッパ１８を陽極接合等に
より接合する（図１３（ｉ））。

【００１２】この半導体加速度センサは、重り部１６に
加速度が印加されると、重り部１６が加速度の印加方向
と反対方向に変位して撓み部１５が撓み、その撓み部１
５の一面に形成されたピエゾ抵抗５が撓んで、ピエゾ抵
抗５の抵抗値が変化する。この抵抗値の変化を電気信号
に変換して加速度を検出する。

【００１３】

【発明が解決しようとする課題】ところが、上述のよう
な構成の半導体加速度センサの製造方法では、ｐ＋型埋
込犠牲層３ａ及びｐ＋型不純物層３３のエッチング除去
の際に、エッチングに要する時間が長くなりすぎると、
メタル配線１１がエッチャントにより腐食され、断線等
の不良が発生するという問題があった。

【００１４】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、歩留まり及び生産性
を向上させることのできる半導体加速度センサの製造方
法を提供することにある。

【００１５】

【課題を解決するための手段】請求項１記載の発明は、
一主表面及び二主表面を有する半導体基板の一主表面
に、該半導体基板の中央部の少なくとも一部分の外縁か
ら外側方向に延びる犠牲層を形成する工程と、前記半導
体基板の一主表面上に加速度印加時に撓む撓み部に相当
する厚さでエピタキシャル層を形成する工程と、前記エ
ピタキシャル層の所定の箇所に前記撓み部に印加された
加速度を検出する加速度検出部を形成する工程と、該加
速度検出部から信号を取り出すメタル配線及び電極パッ
ドを形成する工程と、加速度印加時に前記撓み部に撓み
を与える重り部の外周縁に対応する部分の前記半導体基
板を異方性エッチングして、前記犠牲層に到達する切り
込み部を形成する工程と、前記犠牲層を等方性エッチン
グにて除去して前記エピタキシャル層から成る撓み部
と、該撓み部に懸架支持された重り部とを形成する半導
体加速度センサの製造方法において、前記犠牲層をエッ
チング除去する前に、前記加速度検出部，メタル配線及
び電極パッド上を覆うように配線保護膜を形成したこと
を特徴とするものである。

【００１６】請求項２記載の発明は、請求項１記載の半
導体加速度センサの製造方法において、前記加速度検出
部として、前記撓み部に対応する箇所に、撓みにより抵
抗値が変化するピエゾ抵抗を形成し、該ピエゾ抵抗の抵
抗値の変化を電気信号に変換することにより加速度を検
出するようにしたことを特徴とするものである。

【００１７】請求項３記載の発明は、請求項１記載の半
導体加速度センサの製造方法において、前記加速度検出
部として、前記撓み部および／または前記重り部の前記
エピタキシャル層形成面側に、略対向配置された電極を
形成し、加速度印加時の前記撓み部およびまたは重り部
の撓みを、該電極により静電容量の変化としてとらえて
加速度を検出するようにしたことを特徴とするものであ
る。

【００１８】請求項４記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体加速度センサの製造方法
において、前記犠牲層として、高濃度不純物層を形成す
るようにしたことを特徴とするものである。

【００１９】請求項５記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体加速度センサの製造方法
において、前記犠牲層として、多孔質シリコン層を形成
するようにしたことを特徴とするものである。

【００２０】請求項６記載の発明は、請求項１乃至請求
項５のいずれかに記載の半導体加速度センサの製造方法
において、前記配線保護膜として、クロム膜を用いたこ
とを特徴とするものである。

【００２１】請求項７記載の発明は、請求項１乃至請求
項５のいずれかに記載の半導体加速度センサの製造方法
において、前記配線保護膜として、フッ素樹脂を用いた
ことを特徴とするものである。

【００２２】請求項８記載の発明は、請求項１乃至請求
項５のいずれかに記載の半導体加速度センサの製造方法
において、前記配線保護膜として、シリコン窒化膜を用
いたことを特徴とするものである。

【００２３】請求項９記載の発明は、請求項８記載の半
導体加速度センサの製造方法において、前記シリコン窒
化膜を、プラズマCVD法を用いて、300℃以下の低温で形
成するようにしたことを特徴とするものである。

【００２４】請求項１０記載の発明は、請求項１若しく
は請求項２または請求項４乃至請求項９のいずれかに記
載の半導体加速度センサの製造方法において、前記犠牲
層をエッチング除去する前に、前記電極パッド上の配線
保護膜のみを所望の厚さだけパターンエッチングして薄
くしておき、前記犠牲層をエッチング除去した後に、前
記配線保護膜を全面エッチングして前記電極パッドのみ
を露出させるようにしたことを特徴とするものである。

【００２５】請求項１１記載の発明は、請求項１乃至請
求項１０のいずれかに記載の半導体加速度センサの製造
方法において、前記切り込み部形成のエッチングを、前
記犠牲層に達する前に止めて前記犠牲層の下に僅かに半
導体基板を残し、前記配線保護膜及びエピタキシャル層
に前記犠牲層に達するエッチャント導入口を形成し、該
エッチャント導入口からエッチャントを導入して前記犠
牲層をエッチング除去した後に、前記犠牲層の下に僅か
に残った前記半導体基板をエッチングにより除去するよ
うにしたことを特徴とするものである。

【００２６】請求項１２記載の発明は、請求項１１記載
の半導体加速度センサの製造方法において、前記犠牲層
の下に残った前記半導体基板を、アルカリ系のエッチャ
ントを用いた異方性エッチングにより除去するようにし
たことを特徴とするものである。

【００２７】請求項１３記載の発明は、請求項１１記載
の半導体加速度センサの製造方法において、前記犠牲層
の下に残った前記半導体基板を、RIEにより除去するよ
うにしたことを特徴とするものである。

【００２８】請求項１４記載の発明は、請求項１乃至請
求項１３のいずれかに記載の半導体加速度センサの製造
方法において、前記重り部の底面をエッチングにより除
去して厚みを薄くするようにしたことを特徴とするもの
である。

【００２９】請求項１５記載の発明は、請求項１２乃至
請求項１４のいずれかに記載の半導体加速度センサの製
造方法において、前記エッチングの際に、同時に前記重
り部の底面をエッチングにより除去して厚みを薄くする
ようにしたことを特徴とするものである。

【００３０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づき説明する。

【００３１】＝実施の形態１＝ 図１は、本発明の一実施の形態に係る半導体加速度セン
サの製造工程を示す概略断面図である。なお、本実施の
形態に用いる単結晶シリコン基板１の不純物濃度として
は、1×10¹⁷cm^-3以下のものが望ましい。

【００３２】先ず、厚み400〜600μmのｎ型の半導体基
板である単結晶シリコン基板１の一主表面上に熱酸化等
によりシリコン酸化膜２を形成し、所定形状にパタ−ニ
ングされたレジスト（図示せず）をマスクとしてシリコ
ン酸化膜２のエッチングを行うことにより開口部２ａを
形成し、プラズマアッシング等によりレジストを除去す
る。このとき、開口部２ａは単結晶シリコン基板１の略
四角状の中央部１ａを外囲した箇所に形成されている。
なお、中央部１ａの形状は、特に限定されず、例えば円
形，楕円形，矩形（長方形，正方形）であって良い。

【００３３】続いて、開口部２ａが形成されたシリコン
酸化膜２をマスクとしてボロン（B）等のｐ型不純物の
デポジション及び熱拡散またはイオン注入及びアニール
処理を行うことにより高濃度不純物層であるｐ＋型埋込
犠牲層３ａを形成し（図１（ａ））、シリコン酸化膜２
をエッチングにより除去する。

【００３４】なお、本実施形態においては、シリコン酸
化膜２をマスクとしてｐ型不純物のデポジション及び熱
拡散またはイオン注入及びアニール処理を行うようにし
たが、これに限定されるものではなく、例えば、シリコ
ン窒化膜をマスクとしてデポジション及び熱拡散または
イオン注入及びアニール処理を行うようにしても良い。

【００３５】また、本実施形態においては、ｐ＋型埋込
犠牲層３ａを単結晶シリコン基板１に形成するようにし
たが、リン（P）等のｎ型不純物をデポジション及び熱
拡散またはイオン注入及びアニール処理を行うことによ
りｎ＋型埋込犠牲層を形成するようにしても良い。

【００３６】また、ｐ＋型埋込犠牲層３ａは、中央部１
ａの外縁の全体から延びてその部分を完全に包囲するよ
うになっていても、あるいは外縁の一部分から延びても
良い。全体から延びる場合は、ｐ＋型埋込犠牲層３ａは
環状形態であって良く、例えば中央部１ａが円形であ
り、ｐ＋型埋込犠牲層３ａがそれと同心の円により形成
される同心円と中心部１ａとの間の環状部分であった
り、中央部１ａが内側正方形であり、ｐ＋型埋込犠牲層
３ａがそれと同心かつ向きが同じ外側正方形により形成
され、内側正方形と外側正方形との間の環状部分であっ
て良い。また、ｐ＋型埋込犠牲層３ａは、円形の中央部
１ａと外側正方形との間の部分またはその逆の組み合わ
せにより形成される部分であっても良く、更に、正方形
の代わりに長方形を、円形の変わりに楕円形を用いても
良い。

【００３７】また、ｐ＋型埋込犠牲層３ａが、中心部１
ａの外縁の一部分から延びる場合、ｐ＋型埋込犠牲層３
ａは、中央部１ａの周囲で等しい角度（例えば９０゜）
の間隔で離れた実質的に長尺の層であって良く、９０゜
の場合、ｐ＋型埋込犠牲層３ａは中央部１ａにおいて相
互に対向する４本のビーム形態（即ち、中央部１ａで十
字に交差する形態）となる。換言すれば、ｐ＋型埋込犠
牲層３ａは中央部１ａから放射状に延びて良く、その数
は限定されない。

【００３８】次に、単結晶シリコン基板１の一主表面上
に加速度印加時に撓む撓み部１５に相当する厚さでｎ型
のエピタキシャル層４を形成し、エピタキシャル層４の
後述する撓み部５ｂに対応する箇所に、ボロン（B）等
のｐ型不純物のデポジション及び熱拡散またはイオン注
入及びアニール処理を行うことにより、撓み部１５の撓
みによる抵抗変化を電気信号に変換するピエゾ抵抗５を
形成し（図１（ｂ））、ピエゾ抵抗５と電気的に接続す
るように、ピエゾ抵抗５よりも高濃度のｐ型不純物のデ
ポジション及び熱拡散またはイオン注入及びアニール処
理を行って拡散配線６を形成し、単結晶シリコン基板１
の二主表面及びエピタキシャル層４上にシリコン酸化膜
７を形成する（図１（ｃ））。

【００３９】次に、シリコン酸化膜７上にCVD法等によ
りシリコン窒化膜等の保護膜８を形成し、単結晶シリコ
ン基板１の二主表面のシリコン酸化膜７／保護膜８の一
部を反応性イオンエッチング（RIE：Reactive Ion Et
ching）等によりエッチング除去して、後述する重り部

【００４０】の外周縁に対応する箇所に開口部９を形成
する（図１（ｄ））。

【００４１】次に、開口部９が形成されたシリコン酸化
膜７／保護膜８をマスクとして単結晶シリコン基板１
を、水酸化カリウム（KOH）溶液等のアルカリ系のエッ
チャントを用いて異方性エッチングを行うことにより、
ｐ＋型埋込犠牲層３ａに到達する切り込み部１０を形成
する（図１（ｅ））。

【００４２】次に、拡散配線６上の所望の箇所のシリコ
ン酸化膜７／保護膜８をエッチングにより除去し、拡散
配線６と電気的に接続するように、スパッタリングまた
は蒸着等によりアルミニウム（Al）等から成るメタル配
線１１及び電極パッド（図示せず）を形成し、単結晶シ
リコン基板１のメタル配線１１を形成した面側にクロム
膜，シリコン窒化膜，フッ素樹脂等の配線保護膜１２を
形成する（図１（ｆ））。

【００４３】なお、シリコン窒化膜を配線保護膜１２と
する場合には、メタル配線１１として一般的によく用い
られるAlが500℃以上でアロイスパイク等の問題を発生
させる恐れがあるため、プラズマCVD法等により低温成
長させるのが望ましい。

【００４４】また、フッ素樹脂を配線保護膜１２とする
場合は、スピン塗布する事ができるため、プロセスの簡
略化を図ることができる。

【００４５】次に、配線保護膜１２，保護膜８，シリコ
ン酸化膜７及びエピタキシャル層４の一部を、RIE，異
方性エッチングまたは等方性エッチングによりエッチン
グ除去して、ｐ＋型埋込犠牲層３ａに到達するエッチャ
ント導入口（図示せず）を形成する。

【００４６】次に、エッチャント導入口よりフッ酸等を
含んだ酸性溶液から成るエッチャント（50％フッ酸水溶
液：69％硝酸水溶液：酢酸＝1：1〜3：8の体積基準）を
導入し、ｐ＋型埋込犠牲層３ａを等方性エッチングによ
り除去して切り込み溝３を形成する。

【００４７】次に、エピタキシャル層４の所望の箇所を
エッチング除去してスリット１３を形成することによ
り、上面側及び下面側を有する枠状のフレーム１４と、
中央部１５ａ及び梁部１５ｂを有し、梁部１５ｂはフレ
ーム１４の内周側面の少なくとも一部分と中央部１５ａ
との間で延在し、梁部１５ｂと中央部１５ａとが一体に
つながっている撓み部１５と、中央部１５ａにネック部
１６ａを介して懸架支持された重り部１６と、フレーム
１４の下面側を支持し、重り部１６の外周縁を切り込み
部１０を介して包囲する支持部材１７とを形成する（図
１（ｇ））。

【００４８】最後に、配線保護膜１２及び単結晶シリコ
ン基板１の二主表面のシリコン酸化膜７／保護膜８をエ
ッチングにより除去し、重り部１６に対応する箇所に凹
部１８ａを有して成る下部ストッパ１８を陽極接合等に
より単結晶シリコン基板１の二主表面に接合する（図１
（ｈ））。

【００４９】従って、本実施形態においては、メタル配
線１１及び電極パッド（メタル配線の一部）上に配線保
護膜１２を形成した後、ｐ＋型埋込犠牲層３ａをエッチ
ング除去するようにしたので、ｐ＋型埋込犠牲層３ａの
エッチング除去に用いるエッチャントによりメタル配線
１１及び電極パッドが腐食または断線するのを防止する
ことができ、信頼性も含めたチップ歩留りが向上する。

【００５０】＝実施の形態２＝ 図２は、本発明の他の実施の形態に係る半導体加速度セ
ンサの製造工程を示す概略断面図である。本実施形態に
係る半導体加速度センサの図２（ｃ）までの製造工程
は、実施形態１として図１に示す（ｃ）までの製造工程
と同様であるので、ここでは説明を省略して、図２
（ｄ）の製造工程から説明する。

【００５１】拡散配線６上の所望の箇所のシリコン酸化
膜７をエッチングにより除去し、スパッタリング又は蒸
着等により拡散配線６と電気的に接続するようにAl等か
ら成るメタル配線１１及び電極パッド（図示せず）を形
成する（図２（ｄ））。

【００５２】次に、シリコン酸化膜７上にCVD法等によ
り配線保護膜であるシリコン窒化膜１９を形成し、単結
晶シリコン基板１の二主表面のシリコン酸化膜７／シリ
コン窒化膜１９の一部をRIE等によりエッチング除去し
て、重り部１６の外周縁に対応する箇所に開口部２０を
形成する（図２（ｅ））。ここで、シリコン窒化膜１９
は、メタル配線１１及び電極パッド（図示せず）を覆う
ように形成されている。また、シリコン窒化膜１９は、
実施形態１と同様の理由により、プラズマCVD法等によ
り低温成長させるのが望ましい。

【００５３】次に、開口部２０が形成されたシリコン酸
化膜７／シリコン窒化膜１９をマスクとして、水酸化カ
リウム（KOH）溶液等のアルカリ系のエッチャントを用
いて単結晶シリコン基板１の異方性エッチングを行うこ
とにより、ｐ＋型埋込犠牲層３ａに到達する切り込み部
１０を形成する（図２（ｆ））。

【００５４】次に、単結晶シリコン基板１の一主表面上
のシリコン酸化膜７／シリコン窒化膜１９及びエピタキ
シャル層４の一部を、RIE，異方性エッチングまたは等
方性エッチングによりエッチング除去して、ｐ＋型埋込
犠牲層３ａに到達するエッチャント導入口（図示せず）
を形成し、エッチャント導入口よりフッ酸等を含んだ酸
性溶液から成るエッチャント（50％フッ酸水溶液：69％
硝酸水溶液：酢酸＝1：1〜3：8の体積基準）を導入し、
ｐ＋型埋込犠牲層３ａを等方性エッチングにより除去し
て切り込み溝３を形成する。

【００５５】次に、エピタキシャル層４の所望の箇所を
エッチング除去してスリット１３を形成することによ
り、上面側及び下面側を有する枠状のフレーム１４と、
中央部１５ａ及び梁部１５ｂを有し、梁部１５ｂはフレ
ーム１４の内周側面の少なくとも一部分と中央部１５ａ
との間で延在し、梁部１５ｂと中央部１５ａとが一体に
つながっている撓み部１５と、中央部１５ａにネック部
１６ａを介して懸架支持された重り部１６と、フレーム
１４の下面側を支持し、重り部１６の外周縁を切り込み
部１０を介して包囲する支持部材１７とを形成する（図
２（ｇ））。

【００５６】最後に、シリコン窒化膜１９及び単結晶シ
リコン基板１の二主表面上のシリコン酸化膜７をエッチ
ングにより除去し、重り部１６に対応する箇所に凹部１
８ａを有して成る下部ストッパ１８を陽極接合等により
単結晶シリコン基板１の二主表面に接合する（図２
（ｈ））。

【００５７】従って、本実施形態においては、メタル配
線１１及び電極パッド（図示せず）上にシリコン窒化膜
１９を形成した後、ｐ＋型埋込犠牲層３ａをエッチング
除去するようにしたので、このエッチング除去のための
エッチャントによりメタル配線１１及び電極パッドが腐
食または断線するのを防止することができ、信頼性も含
めたチップ歩留りが向上する。

【００５８】なお、本実施形態においては、シリコン窒
化膜１９を全面除去するようにしたが、これに限定され
る必要はなく、図３に示すように、電極パッド（図示せ
ず）上の部分のシリコン窒化膜１９のみをパターンエッ
チングして薄くしておき、ｐ＋型埋込犠牲層３ａのエッ
チング除去後に、シリコン窒化膜１９を全面エッチング
して電極パッドのみを露出させるようにしても良く、こ
れにより電極パッド以外の箇所がシリコン窒化膜１９で
覆われることになり、センサ素子の耐湿性を向上させる
ことができる。ここで、電極パッド上のシリコン窒化膜
１９のみをパターンエッチングにより薄くしておいたの
は、ｐ＋型埋込犠牲層３ａのエッチング除去後は、基板
表面に凹凸ができ、また、基板の強度が低下するため、
パターン加工（フォトリソグラフィ工程）が困難となる
ためであり、予め電極パッド上のシリコン窒化膜１９の
みをパターンエッチングにより薄くしておくことによ
り、ｐ＋型埋込犠牲層３ａのエッチング除去後に、パタ
ーン加工をしなくても全面エッチングにより電極パッド
のみを露出させることができるからである。

【００５９】＝実施の形態３＝ 図４は、本発明の他の実施の形態に係る半導体加速度セ
ンサの製造工程を示す概略断面図である。本実施形態に
係る半導体加速度センサの図４（ｄ）までの製造工程
は、実施形態１として図１に示す（ｄ）までの製造工程
と同様であるので、ここでは説明を省略して、図４
（ｅ）の製造工程から説明する。

【００６０】開口部９が形成されたシリコン酸化膜７／
保護膜８をマスクとして、水酸化カリウム（KOH）溶液
等のアルカリ系のエッチャントを用いて単結晶シリコン
基板１の異方性エッチングを行うことにより、切り込み
部１０を形成する。この時、ｐ＋型埋込犠牲層３ａに達
する前にエッチングを止め、ｐ＋型埋込犠牲層３ａの下
に単結晶シリコン基板１が数十μｍ残るようにする（図
４（ｅ））。

【００６１】次に、拡散配線６上の所望の箇所のシリコ
ン酸化膜７／保護膜８をエッチングにより除去し、拡散
配線６と電気的に接続するように、スパッタリングまた
は蒸着等によりAl等から成るメタル配線１１及び電極パ
ッド（図示せず）を形成し、単結晶シリコン基板１の一
主表面側にクロム膜，シリコン窒化膜，フッ素樹脂等の
配線保護膜１２を形成する（図４（ｆ））。

【００６２】次に、単結晶シリコン基板１の一主表面上
のシリコン酸化膜７／シリコン窒化膜１９及びエピタキ
シャル層４の一部を、RIE，異方性エッチングまたは等
方性エッチングによりエッチング除去して、ｐ＋型埋込
犠牲層３ａに到達するエッチャント導入口（図示せず）
を形成し、エッチャント導入口よりフッ酸等を含んだ酸
性溶液から成るエッチャント（50％フッ酸水溶液：69％
硝酸水溶液：酢酸＝1：1〜3：8の体積基準）を導入し、
ｐ＋型埋込犠牲層３ａを等方性エッチングにより除去し
て切り込み溝３を形成する。

【００６３】次に、図４（ｅ）においてｐ＋型埋込犠牲
層３ａの下に残された単結晶シリコン基板１を異方性エ
ッチング，RIE等によりエッチング除去し、エピタキシ
ャル層４の所望の箇所をエッチング除去してスリット１
３を形成することにより、上面側及び下面側を有する枠
状のフレーム１４と、中央部１５ａ及び梁部１５ｂを有
し、梁部１５ｂはフレーム１４の内周側面の少なくとも
一部分と中央部１５ａとの間で延在し、梁部１５ｂと中
央部１５ａとが一体につながっている撓み部１５と、中
央部１５ａにネック部１６ａを介して懸架支持された重
り部１６と、フレーム１４の下面側を支持し、重り部１
６の外周縁を切り込み部１０を介して包囲する支持部材
１７とを形成する（図４（ｇ））。

【００６４】ここで、ｐ＋型埋込犠牲層３ａの下に残っ
た単結晶シリコン基板１のエッチング後の形状は、エッ
チングの方法により異なり、アルカリ系のエッチャント
を用いた異方性エッチングによれば図５（ａ）の実線で
示す形状となり、RIEによれば図５（ａ）の波線で示す
形状となる。なお、図５（ａ）は重り部１６を形成する
際のマスクをエッチングの方法によらず同一のものを用
いた場合であるが、ｐ＋型埋込犠牲層３ａ除去後の空洞
部底面に形成される貫通孔のサイズが同一となるように
重り部１６を形成する際のマスクサイズを調整すると、
図５（ｂ）に示すように、RIEによる方が重りサイズを
大きくとることができる。このことは、重りサイズを固
定とした時に、異方性エッチングを用いた場合よりもＲ
ＩＥを用いた方がチップサイズを小さくすることができ
ることを示している。

【００６５】最後に、配線保護膜１２及び単結晶シリコ
ン基板１の二主表面上のシリコン酸化膜７／保護膜８を
エッチングにより除去し、重り部１６に対応する箇所に
凹部１８ａを有して成る下部ストッパ１８を陽極接合等
により単結晶シリコン基板１の二主表面に接合する（図
４（ｈ））。

【００６６】従って、本実施形態においては、メタル配
線１１及び電極パッド（図示せず）上に配線保護膜１２
を形成した後、ｐ＋型埋込犠牲層３ａをエッチング除去
するようにしたので、このエッチング除去のためのエッ
チャントによりメタル配線１１及び電極パッドが腐食ま
たは断線するのを防止することができ、信頼性も含めた
チップ歩留りが向上する。

【００６７】また、ｐ＋型埋込犠牲層３ａのエッチング
除去後においても重り部１６と支持部材１７とが分離さ
れないため、この工程での基板破壊がなくなり、基板の
歩留まりを大きく向上させることができる。

【００６８】なお、図２，図３に示す場合においても、
ｐ＋型埋込犠牲層３ａに達する前にエッチングを止め、
ｐ＋型埋込犠牲層３ａをエッチング除去した後に、ｐ＋
型埋込犠牲層３ａの下に残った単結晶シリコン基板１を
エッチング除去するようにすれば、ｐ＋型埋込犠牲層３
ａのエッチング除去の際の基板破壊がなくなり、基板の
歩留まりを大きく向上させることができる。

【００６９】＝実施の形態４＝ 図６は、本発明の他の実施の形態に係る半導体加速度セ
ンサの製造工程を示す概略断面図である。本実施形態に
係る半導体加速度センサの図６（ｆ）までの製造工程
は、実施形態３として示す図４に示す（ｆ）までの製造
工程と同様であるので、ここでは説明を省略して、図６
（ｇ）の製造工程から説明する。

【００７０】重り部１６の底面と成る箇所のシリコン酸
化膜７／保護膜８をエッチング除去した後、シリコン酸
化膜７／保護膜８をマスクとしてアルカリ系のエッチャ
ントを用いた異方性エッチングまたはRIEにより、ｐ＋
型埋込犠牲層３ａの下に残った単結晶シリコン基板１及
び重り部１６の底面と成る箇所をエッチング除去し、エ
ピタキシャル層４の所望の箇所をエッチング除去してス
リット１３を形成することにより、上面側及び下面側を
有する枠状のフレーム１４と、中央部１５ａ及び梁部１
５ｂを有し、梁部１５ｂはフレーム１４の内周側面の少
なくとも一部分と中央部１５ａとの間で延在し、梁部１
５ｂと中央部１５ａとが一体につながっている撓み部１
５と、中央部１５ａにネック部１６ａを介して懸架支持
された重り部１６と、フレーム１４の下面側を支持し、
重り部１６の外周縁を切り込み部１０を介して包囲する
支持部材１７とを形成する（図６（ｇ））。

【００７１】最後に、配線保護膜１２及び単結晶シリコ
ン基板１の二主表面上のシリコン酸化膜７／保護膜８を
エッチングにより除去し、フラットな形状の下部ストッ
パ２１を陽極接合等により単結晶シリコン基板１の二主
表面に接合する（図６（ｈ））。

【００７２】従って、本実施形態においては、メタル配
線１１及び電極パッド（図示せず）上に配線保護膜１２
を形成した後、ｐ＋型埋込犠牲層３ａをエッチング除去
するようにしたので、このエッチング除去のためのエッ
チャントによりメタル配線１１及び電極パッドが腐食ま
たは断線するのを防止することができ、信頼性も含めた
チップ歩留りが向上する。

【００７３】また、ｐ＋型埋込犠牲層３ａのエッチング
除去後においても重り部１６と支持部材１７とが分離さ
れないため、この工程での基板破壊がなくなり、基板の
歩留まりを大きく向上させることができる。

【００７４】また、重り部１６の底面をエッチング除去
するようにしたので、単結晶シリコン基板１に接合する
下部ストッパ２１としてフラットな形状のものを用いる
ことができ、凹部を形成する必要がなくなって、ストッ
パの加工費が不要となり、チップの製造コストを削減す
ることができる。

【００７５】なお、上述の全ての実施形態においても、
重り部１６の底面をエッチング除去することにより重り
部１６の厚さを薄くするようにすれば、フラットな形状
の下部ストッパ２１を用いることができる。

【００７６】＝実施の形態５＝ 図７は、本実施の形態に係る半導体加速度センサの上面
から見た状態を示す概略平面図であり、図８は、本実施
の形態に係る半導体加速度センサの図７のＡ−Ａ’での
製造工程を示す概略断面図であり、図９は、本実施の形
態に係る半導体加速度センサの図７のＢ−Ｂ’での製造
工程を示す概略断面図であり、図１０は、本実施の形態
に係る半導体加速度センサの図７のＣ−Ｃ’での製造工
程を示す概略断面図である。

【００７７】先ず、単結晶シリコン基板１の一主表面上
に熱酸化等によりシリコン酸化膜２を形成し、シリコン
酸化膜２のエッチングを行うことにより、単結晶シリコ
ン基板１の略四角状の中央部１ａの外縁から外側方向に
延在し、等しい角度（９０゜）の間隔で離れた実質的に
長尺の開口部２ａを形成する。なお、開口部２ａを前記
中央部を外囲する箇所に形成するようにしても良い。

【００７８】続いて、開口部２ａが形成されたシリコン
酸化膜２をマスクとして、ボロン（B）等のｐ型不純物
をデポジション及び熱拡散またはイオン注入及びアニー
ル処理を行うことによりｐ＋型埋込犠牲層３ａを形成し
（図８（ａ），図９（ａ），図１０（ａ））、シリコン
酸化膜２をエッチング除去する。

【００７９】なお、本実施形態においては、ｐ＋型埋込
犠牲層３ａを単結晶シリコン基板１に形成するようにし
たが、リン（P）等のｎ型不純物をデポジション及び熱
拡散またはイオン注入及びアニール処理を行うことによ
りｎ＋型埋込犠牲層を形成するようにしても良い。

【００８０】また、ｐ＋型埋込犠牲層３ａは、中央部１
ａの外縁の全体から延びてその部分を完全に包囲するよ
うになっていても、あるいは外縁の一部分から延びても
良い。全体から延びる場合は、ｐ＋型埋込犠牲層３ａは
環状形態であって良く、例えば中央部１ａが円形であ
り、ｐ＋型埋込犠牲層３ａがそれと同心の円により形成
される同心円と中心部１ａとの間の環状部分であった
り、中央部１ａが内側正方形であり、ｐ＋型埋込犠牲層
３ａがそれと同心かつ向きが同じ外側正方形により形成
され、内側正方形と外側正方形との間の環状部分であっ
て良い。また、ｐ＋型埋込犠牲層３ａは、円形の中央部
１ａと外側正方形との間の部分またはその逆の組み合わ
せにより形成される部分であっても良く、更に、正方形
の代わりに長方形を、円形の変わりに楕円形を用いても
良い。

【００８１】また、ｐ＋型埋込犠牲層３ａが、中心部１
ａの外縁の一部分から延びる場合、ｐ＋型埋込犠牲層３
ａは、中央部１ａの周囲で等しい角度（例えば９０゜）
の間隔で離れた実質的に長尺の層であって良く、９０゜
の場合、ｐ＋型埋込犠牲層３ａは中央部１ａにおいて相
互に対向する４本のビーム形態（即ち、中央部で十字に
交差する形態）となる。換言すれば、ｐ＋型埋込犠牲層
３ａは中央部１ａから放射状に延びて良く、その数は限
定されない。

【００８２】次に、単結晶シリコン基板１の一主表面上
に、加速度印加時に撓む撓み部１５に相当する厚さでｎ
型のエピタキシャル層４を形成し、両面に減圧CVD法，
パイロジェニック酸化等によりシリコン酸化膜７を形成
し、減圧CVD法等によりシリコン酸化膜７上にシリコン
窒化膜等の保護膜８を形成し、単結晶シリコン基板１の
二主表面の、重り部３の外周縁に対応する箇所のシリコ
ン酸化膜７／保護膜８をエッチング除去することによ
り、開口部９を形成する（図８（ｂ），図９（ｂ），図
１０（ｂ））。

【００８３】なお、本実施形態においては、シリコン酸
化膜７／保護膜８を形成するようにしたが、これに限定
される必要はなく、シリコン酸化膜７または保護膜８の
み形成しても良い。但し、シリコン酸化膜７／保護膜８
を形成することにより、各膜の内部応力を圧縮，引っ張
り（または逆）として梁部１５ｂの反りを低減すること
が可能となる。

【００８４】次に、開口部９が形成されたシリコン酸化
膜７／保護膜８をマスクとして、水酸化カリウム（KO
H）溶液等のアルカリ系のエッチャントを用いてｐ＋型
埋込犠牲層３ａに到達するまで単結晶シリコン基板１の
異方性エッチングを行うことにより切り込み部１０を形
成する（図８（ｃ），図９（ｃ））。次に、単結晶シリ
コン基板１の一主表面側の保護膜８上に可動電極２２，
メタル配線２３，上部ストッパ接合電極２４及び電極パ
ッド２５を金（Au）やAl等で形成する（図８（ｄ），図
９（ｄ），図１０（ｃ））。この時、下地層との密着性
を高めるためクロム（Cr）膜等を介して可動電極２２，
メタル配線２３，上部ストッパ接合電極２４及び電極パ
ッド２５を形成しても良い。また、可動電極２２，メタ
ル配線２３，上部ストッパ接合電極２４及び電極パッド
２５のパターニング方法として、蒸着またはスパッタリ
ング等を行うことによりメタル層を形成し、フォトリソ
グラフィ技術及びエッチング技術を用いて所定形状にパ
ターニングする方法や、予め可動電極２２，メタル配線
２３，上部ストッパ接合電極２４及び電極パッド２５形
成個所以外にレジスト等を形成した後、蒸着またはスパ
ッタリング等を行うことによりメタル層を形成し、レジ
スト等を除去する方法、所謂リフトオフ法等がある。

【００８５】次に、単結晶シリコン基板１の一主表面側
にクロム膜，シリコン窒化膜，フッ素樹脂等の配線保護
膜１２を形成する。なお、シリコン窒化膜を配線保護膜
１２とする場合には、可動電極２２，メタル配線２３，
上部ストッパ接合電極２４及び電極パッド２５として一
般的によく用いられるAlが500℃以上でアロイスパイク
等の問題を発生させる恐れがあるため、プラズマCVD法
等により低温成長させるのが望ましい。

【００８６】また、フッ素樹脂を配線保護膜１２とする
場合は、スピン塗布する事ができるため、プロセスの簡
略化を図ることができる。

【００８７】次に、配線保護膜１２，シリコン酸化膜７
／保護膜８及びエピタキシャル層４の一部を、RIE，異
方性エッチングまたは等方性エッチングによりエッチン
グ除去して、ｐ＋型埋込犠牲層３ａに到達するエッチャ
ント導入口（図示せず）を形成する。

【００８８】次に、エッチャント導入口よりフッ酸等を
含んだ酸性溶液から成るエッチャント（50％フッ酸水溶
液：69％硝酸水溶液：酢酸＝1：1〜3：8の体積基準）を
導入し、ｐ＋型埋込犠牲層３ａを等方性エッチングによ
り除去して切り込み溝３を形成する。

【００８９】次に、開口部１2ａが形成された配線保護
膜１２をマスクとして、エピタキシャル層４の所望の箇
所をエッチング除去してスリット１３を形成することに
より、上面側及び下面側を有する枠状のフレーム１４
と、中央部１５ａ及び梁部１５ｂを有し、梁部１５ｂは
フレーム１４の内周側面の少なくとも一部分と中央部１
５ａとの間で延在し、梁部１５ｂと中央部１５ａとが一
体につながっている撓み部１５と、中央部１５ａにネッ
ク部１６ａを介して懸架支持された重り部１６と、フレ
ーム１４の下面側を支持し、重り部１６の外周縁を切り
込み部１０を介して包囲する支持部材１７とを形成する
（図８（ｅ），図９（ｅ），図１０（ｄ））。

【００９０】最後に、配線保護膜１２及び単結晶シリコ
ン基板１の二主表面のシリコン酸化膜７／保護膜８をエ
ッチングにより除去し（図８（ｆ），図９（ｆ），図１
０（ｅ））、重り部１６に対応する箇所に凹部１８ａを
有して成る下部ストッパ１８を陽極接合等により単結晶
シリコン基板１の二主表面に接合するとともに、重り部
１６に対応する箇所に凹部２６ａを有し、可動電極２２
に対向するように形成された固定電極２７を有する上部
ストッパ２６を上部ストッパ接合電極２４に陽極接合等
により接合する（図８（ｇ），図９（ｇ），図１０
（ｆ））。ここで、上部ストッパ２６には、固定電極２
７及び電極パッド２５とコンタクトをとるためのコンタ
クトホール２８が形成されている。

【００９１】従って、本実施形態においては、可動電極
２２，メタル配線２３，上部ストッパ接合電極２４及び
電極パッド２５上に配線保護膜１２を形成した後、ｐ＋
型埋込犠牲層３ａをエッチング除去するようにしたの
で、このエッチング除去のためのエッチャントにより可
動電極２２，メタル配線２３，上部ストッパ接合電極２
４及び電極パッド２５が腐食または断線するのを防止す
ることができ、信頼性も含めたチップ歩留りが向上す
る。

【００９２】また、本実施の形態においては、対向する
電極（可動電極２２及び固定電極２７）間の静電容量の
変化を電気信号に変換して加速度を検出するようにした
ので、ピエゾ抵抗５や拡散配線６やコンタクトホール形
成の為のプロセスが不要となり、プロセスの簡略化を図
ることができる。

【００９３】また、ピエゾ抵抗５では、感度が温度によ
り変化するが、本実施の形態においては、感度が温度に
より変化せず、感度温度特性が良好となるとともに、感
度設定が電極間ギャップで調整が可能となる。

【００９４】なお、本実施の形態において、図４に示す
ように、切り込み部１０を形成する際に、ｐ＋型埋込犠
牲層３ａの下部に単結晶シリコン基板１を残すようにす
れば、ｐ＋型埋込犠牲層３ａのエッチング除去後におい
ても重り部１６と支持部材１７とが分離されないため、
この工程での基板破壊がなくなり、基板の歩留まりを大
きく向上させることができる。

【００９５】また、本実施の形態において、図６に示す
ように、重り部１６の底面をエッチングにより除去して
重り部１６の厚みを薄くするようにすれば、下部ストッ
パとしてフラットな形状のものを用いることができ、凹
部を形成する必要がなくなって、ストッパの加工費が不
要となり、チップの製造コストを削減することができ
る。

【００９６】なお、上述の全ての実施の形態において、
犠牲層としてｐ＋型埋込犠牲層３ａの場合について説明
したが、これに限定されるものではなく、犠牲層として
多孔質シリコン層を形成するようにすれば、単結晶シリ
コン基板１やエピタキシャル層４と比較して約150倍以
上の選択性が得られ、精度良く撓み部１５を形成するこ
とができる。

【００９７】ここで、多孔質シリコン層の形成方法とし
ては、例えば図１１に示すように、電解槽２９内に、電
極３０ａ，３０ｂが対向して配置され、電極３０ａ，３
０ｂは、外部直流電源（図示せず）に接続されている。
そして、電解槽２９内にはフッ酸（ＨＦ）溶液等の強酸
を含んだ電解溶液３１が満たされ、電極３０ａ，３０ｂ
間には基板固定治具３２により、一主表面に所定形状に
パターニングされたシリコン酸化膜２が形成された単結
晶シリコン基板１が配置されている。そして、電極３０
ａ，３０ｂに電圧を印加して電極３０ａを陰極、電極３
０ｂを陽極にすることで、電解溶液３１においてフッ素
イオンが発生し、フッ素イオンがｐ＋型埋込犠牲層３ａ
を溶解して多孔質シリコン層が形成される。また、単結
晶シリコン基板１を直接、陽極化成法を用いて多孔質化
するようにしても良い。

【００９８】また、上述の全ての実施の形態において
は、エッチャント導入口からのみエッチャントを導入す
る場合について説明したが、これに限定されるものでは
なく、切り込み部１０または切り込み部１０とエッチャ
ント導入口の両方からエッチャントを導入するようにし
ても良い。

【００９９】また、上述の全ての実施の形態において
は、スリット１３を形成した後に下部ストッパを接合す
るようにしたが、下部ストッパを接合した後にスリット
１３を形成するようにしても良い。

【０１００】また、上述の全ての実施の形態において
は、梁部１５ｂに隣接する箇所及びフレーム１４の内側
側面のスリット１３を同時に形成するようにしたが、こ
れに限定されるものでははなく、フレーム１４の内側側
面のスリット１３を形成した後に、梁部１５ｂに隣接す
る箇所のスリット１３を形成（またはその逆）するよう
にしてもよい。但し、フレーム１４の内側側面のスリッ
ト１３を形成した後に、梁部１５ｂに隣接する箇所のス
リット１３を形成するようにすれば、切り込み溝３がRI
E等によりエッチングされることがない。

【０１０１】また、上述の全ての実施の形態において
は、ｐ＋型埋込犠牲層３ａをエッチング除去した後に、
スリット１３を形成するようにしたが、これに限定され
るものではなく、スリット１３を形成した後にｐ＋型埋
込犠牲層３ａをエッチング除去するようにしても良い。

【０１０２】また、エピタキシャル層４のスリット１３
形成箇所に、ｐ型あるいはｎ型不純物のデポジション及
び熱拡散またはイオン注入及びアニール処理により、予
めｐ＋型埋込犠牲層３ａに連接する高濃度連接層を形成
するようにすれば、さらに精度良くスリット１３を形成
することができる。

【０１０３】ここで、梁部１５ｂと撓み部１５の中央部
１５ａとの境界及び梁部１５ｂとフレーム１４との境界
は、応力の集中を避けるためにエッジが曲線（アール）
形状となるスリット１３を形成することが望ましい。

【０１０４】また、実施の形態５においては、梁部１５
ｂに隣接する箇所及びフレーム１４の内側側面の内、梁
部１５ｂ形成箇所を除いた箇所にスリット１３を形成す
るようにしたが、これに限定されるものではなく、例え
ば、図１２に示すように、撓み部１５とフレーム１４と
の間のエピタキシャル層４をエッチング除去してスリッ
トを形成するようにしても良い。この場合、可動電極２
２は、重り部１６の上面側（エピタキシャル層４形成面
側）に形成されることになる。但し、エピタキシャル層
４を、重り部１６の一部とすることにより、重り部１６
の体積を大きくすることができ、感度をさらに増すこと
ができる。このことは、ピエゾ抵抗５を形成した実施の
形態１乃至４の場合にも適用できる。

【０１０５】また、上述の全ての実施の形態において
は、４本の梁部１５ｂを形成する場合について説明した
が、これに限定されるものではなく、８本梁，１２本梁
等何本の梁部を形成しても良い。

【０１０６】また、上述の全ての実施の形態において、
メタル配線を、重り部１６の重心を通り、センサに垂直
な中心線に対して回転対称に配置するようにすれば、４
本の梁部１５ｂ上に均等にメタル配線が形成されること
になり、熱歪みが均等に加わり、オフセットの生じにく
い構造とすることができる。

【０１０７】

【発明の効果】請求項１記載の発明は、一主表面及び二
主表面を有する半導体基板の一主表面に、該半導体基板
の中央部の少なくとも一部分の外縁から外側方向に延び
る犠牲層を形成する工程と、前記半導体基板の一主表面
上に加速度印加時に撓む撓み部に相当する厚さでエピタ
キシャル層を形成する工程と、前記エピタキシャル層の
所定の箇所に前記撓み部に印加された加速度を検出する
加速度検出部を形成する工程と、該加速度検出部から信
号を取り出すメタル配線及び電極パッドを形成する工程
と、加速度印加時に前記撓み部に撓みを与える重り部の
外周縁に対応する部分の前記半導体基板を異方性エッチ
ングして、前記犠牲層に到達する切り込み部を形成する
工程と、前記犠牲層を等方性エッチングにて除去して前
記エピタキシャル層から成る撓み部と、該撓み部に懸架
支持された重り部とを形成する半導体加速度センサの製
造方法において、前記犠牲層をエッチング除去する前
に、前記加速度検出部，メタル配線及び電極パッド上を
覆うように配線保護膜を形成したので、犠牲層のエッチ
ング除去のためのエッチャントにより加速度検出部，メ
タル配線及び電極パッドが腐食または断線するのを防止
することができ、歩留まり及び生産性を向上させること
のできる半導体加速度センサの製造方法を提供すること
ができた。

【０１０８】請求項２記載の発明は、請求項１記載の半
導体加速度センサの製造方法において、前記加速度検出
部として、前記撓み部に対応する箇所に、撓みにより抵
抗値が変化するピエゾ抵抗を形成し、該ピエゾ抵抗の抵
抗値の変化を電気信号に変換することにより加速度を検
出するようにしたので、請求項１記載の発明と同様の効
果が得られる。

【０１０９】請求項３記載の発明は、請求項１記載の半
導体加速度センサの製造方法において、前記加速度検出
部として、前記撓み部および／または前記重り部の前記
エピタキシャル層形成面側に、略対向配置された電極を
形成し、加速度印加時の前記撓み部およびまたは重り部
の撓みを、該電極により静電容量の変化としてとらえて
加速度を検出するようにしたので、請求項１記載の発明
の効果に加えて、ピエゾ抵抗を形成する場合と比較して
プロセスを簡略化することができ、また、感度温度特性
が良好となるとともに、感度設定が電極間のギャップで
調整することができる。

【０１１０】請求項４記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体加速度センサの製造方法
において、前記犠牲層として、高濃度不純物層を形成す
るようにしたので、請求項１乃至請求項３のいずれかに
記載の発明の効果に加えて、選択性が向上する。

【０１１１】請求項５記載の発明は、請求項１乃至請求
項３のいずれかに記載の半導体加速度センサの製造方法
において、前記犠牲層として、多孔質シリコン層を形成
するようにしたので、請求項１乃至請求項３のいずれか
に記載の発明の効果に加えて、さらに選択性が向上す
る。

【０１１２】請求項６記載の発明は、請求項１乃至請求
項５のいずれかに記載の半導体加速度センサの製造方法
において、前記配線保護膜として、クロム膜を用いたの
で、請求項１乃至請求項５のいずれかに記載の発明の効
果に加えて、犠牲層のエッチング除去中にクロム膜がエ
ッチングにより消失することがなく、犠牲層のエッチン
グ除去のためのエッチャントにより加速度検出部，メタ
ル配線及び電極パッドが腐食または断線するのを防止す
ることができる。

【０１１３】請求項７記載の発明は、請求項１乃至請求
項５のいずれかに記載の半導体加速度センサの製造方法
において、前記配線保護膜として、フッ素樹脂を用いた
ので、請求項１乃至請求項５のいずれかに記載の発明の
効果に加えて、スピン塗布により配線保護膜を形成する
ことができ、プロセスの簡略化を図ることができる。

【０１１４】請求項８記載の発明は、請求項１乃至請求
項５のいずれかに記載の半導体加速度センサの製造方法
において、前記配線保護膜として、シリコン窒化膜を用
いたので、請求項１乃至請求項５のいずれかに記載の発
明の効果に加えて、犠牲層のエッチング除去中にシリコ
ン窒化膜がエッチングにより消失することがなく、犠牲
層のエッチング除去のためのエッチャントにより加速度
検出部，メタル配線及び電極パッドが腐食または断線す
るのを防止することができ、また、犠牲層のエッチング
除去後に電極パッド上のシリコン窒化膜のみをエッチン
グにより除去するようにすれば、センサ素子の耐湿性を
向上させることができる。

【０１１５】請求項９記載の発明は、請求項８記載の半
導体加速度センサの製造方法において、前記シリコン窒
化膜を、プラズマCVD法を用いて、300℃以下の低温で形
成するようにしたので、請求項８記載の発明の効果に加
えて、メタル配線として一般的に良く用いられるアルミ
ニウムを用いることができる。

【０１１６】請求項１０記載の発明は、請求項１若しく
は請求項２または請求項４乃至請求項９のいずれかに記
載の半導体加速度センサの製造方法において、前記犠牲
層をエッチング除去する前に、前記電極パッド上の配線
保護膜のみを所望の厚さだけパターンエッチングして薄
くしておき、前記犠牲層をエッチング除去した後に、前
記配線保護膜を全面エッチングして前記電極パッドのみ
を露出させるようにしたので、請求項１若しくは請求項
２または請求項４乃至請求項９のいずれかに記載の発明
の効果に加えて、犠牲層のエッチング除去後は、基板表
面に凹凸ができ、また、基板の強度が低下するため、パ
ターン加工（フォトリソグラフィ工程）が困難となり、
予め電極パッド上の配線保護膜のみをパターンエッチン
グにより薄くしておくことにより、犠牲層のエッチング
除去後に、パターン加工をしなくても全面エッチングに
より電極パッドのみを露出させることができる。

【０１１７】請求項１１記載の発明は、請求項１乃至請
求項１０のいずれかに記載の半導体加速度センサの製造
方法において、前記切り込み部形成のエッチングを、前
記犠牲層に達する前に止めて前記犠牲層の下に僅かに半
導体基板を残し、前記配線保護膜及びエピタキシャル層
に前記犠牲層に達するエッチャント導入口を形成し、該
エッチャント導入口からエッチャントを導入して前記犠
牲層をエッチング除去した後に、前記犠牲層の下に僅か
に残った前記半導体基板をエッチングにより除去するよ
うにしたので、請求項１乃至請求項１０のいずれかに記
載の発明の効果に加えて、犠牲層のエッチング除去の際
に基板が破壊されるのを防止することができる。

【０１１８】請求項１２記載の発明は、請求項１１記載
の半導体加速度センサの製造方法において、前記犠牲層
の下に残った前記半導体基板を、アルカリ系のエッチャ
ントを用いた異方性エッチングにより除去するようにし
たので、請求項１１記載の発明の効果に加えて、容易に
かつ比較的短時間でエッチング除去することができる。

【０１１９】請求項１３記載の発明は、請求項１１記載
の半導体加速度センサの製造方法において、前記犠牲層
の下に残った前記半導体基板を、RIEにより除去するよ
うにしたので、請求項１１記載の発明の効果に加えて、
液体に浸漬することなく犠牲層の下に残った半導体基板
をエッチング除去することができ、エッチャントからの
引き上げ時の液の粘性及び表面張力に起因する基板の破
壊の恐れがなくなり、また、RIEは垂直にエッチングが
進むため、重り部のサイズを同一とした場合にチップサ
イズを小さくすることができる。

【０１２０】請求項１４記載の発明は、請求項１乃至請
求項１３のいずれかに記載の半導体加速度センサの製造
方法において、前記重り部の底面をエッチングにより除
去して厚みを薄くするようにしたので、請求項１乃至請
求項１３のいずれかに記載の発明の効果に加えて、フラ
ットな形状のストッパや基板等を半導体基板のエピタキ
シャル層形成面と異なる面側に接合することができ、ス
トッパや基板等の重り部に対応する箇所に凹部を形成す
る必要がなくなり、製造コストを削減することができ
る。

【０１２１】請求項１５記載の発明は、請求項１２乃至
請求項１４のいずれかに記載の半導体加速度センサの製
造方法において、前記エッチングの際に、同時に前記重
り部の底面をエッチングにより除去して厚みを薄くする
ようにしたので、請求項１２乃至請求項１４のいずれか
に記載の発明の効果に加えて、工程数を増やすことなく
重り部の底面をエッチングすることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る半導体加速度セン
サの製造工程を示す概略断面図である。

【図２】本発明の他の実施の形態に係る半導体加速度セ
ンサの製造工程を示す概略断面図である。

【図３】本発明の他の実施の形態に係る半導体加速度セ
ンサの製造工程を示す概略断面図である。

【図４】本発明の他の実施の形態に係る半導体加速度セ
ンサの製造工程を示す概略断面図である。

【図５】本実施形態に係るｐ＋型埋込犠牲層の下に残さ
れた単結晶シリコン基板をエッチング除去した際の切り
込み部の形状を示す概略断面図であり、（ａ）は同一マ
スクを用いた場合を示し、（ｂ）はマスクサイズを調節
した場合を示す。

【図６】本発明の他の実施の形態に係る半導体加速度セ
ンサの製造工程を示す概略断面図である。

【図７】本実施の形態に係る半導体加速度センサの上面
から見た状態を示す概略平面図である。

【図８】本実施の形態に係る半導体加速度センサの図７
のＡ−Ａ’での製造工程を示す概略断面図である。

【図９】本実施の形態に係る半導体加速度センサの図７
のＢ−Ｂ’での製造工程を示す概略断面図である。

【図１０】本実施の形態に係る半導体加速度センサの図
７のＣ−Ｃ’での製造工程を示す概略断面図である。

【図１１】本発明の他の実施の形態に係る多孔質シリコ
ン層の形成装置を示す概略断面図である。

【図１２】本発明の他の実施の形態に係る半導体加速度
センサの一部破断した状態を示す概略斜視図である。

【図１３】従来例に係る半導体加速度センサの製造工程
を示す概略断面図である。

【図１４】上図に係る半導体加速度センサの上面から見
た状態を示す概略平面図である。

【符号の説明】

１ 単結晶シリコン基板 １ａ 中央部 ２ シリコン酸化膜 ２ａ 開口部 ３ 切り込み溝 ３ａ ｐ＋型埋込犠牲層 ４ エピタキシャル層 ５ ピエゾ抵抗 ６ 拡散配線 ７ シリコン酸化膜 ８ 保護膜 ９ 開口部 １０ 切り込み部 １１ メタル配線 １２ 配線保護膜 １３ スリット １４ フレーム １５ 撓み部 １５ａ 中央部 １５ｂ 梁部 １６ 重り部 １６ａ ネック部 １７ 支持部材 １８ 下部ストッパ １８ａ 凹部 １９ シリコン窒化膜 ２０ 開口部 ２１ 下部ストッパ ２２ 可動電極 ２３ メタル配線 ２４ 上部ストッパ接合電極 ２５ 電極パッド ２６ 上部ストッパ ２６ａ 凹部 ２７ 固定電極 ２８ コンタクトホール ２９ 電解槽 ３０ａ，３０ｂ 電極 ３１ 電解溶液 ３２ 基板固定治具 ３３ ｐ＋型不純物層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石田 拓郎 大阪府門真市大字門真1048番地松下電工株 式会社内

Claims (15)

【特許請求の範囲】
1. 【請求項１】 一主表面及び二主表面を有する半導体基
   板の一主表面に、該半導体基板の中央部の少なくとも一
   部分の外縁から外側方向に延びる犠牲層を形成する工程
   と、前記半導体基板の一主表面上に加速度印加時に撓む
   撓み部に相当する厚さでエピタキシャル層を形成する工
   程と、前記エピタキシャル層の所定の箇所に前記撓み部
   に印加された加速度を検出する加速度検出部を形成する
   工程と、該加速度検出部から信号を取り出すメタル配線
   及び電極パッドを形成する工程と、加速度印加時に前記
   撓み部に撓みを与える重り部の外周縁に対応する部分の
   前記半導体基板を異方性エッチングして、前記犠牲層に
   到達する切り込み部を形成する工程と、前記犠牲層を等
   方性エッチングにて除去して前記エピタキシャル層から
   成る撓み部と、該撓み部に懸架支持された重り部とを形
   成する半導体加速度センサの製造方法において、前記犠
   牲層をエッチング除去する前に、前記加速度検出部，メ
   タル配線及び電極パッド上を覆うように配線保護膜を形
   成したことを特徴とする半導体加速度センサの製造方
   法。
2. 【請求項２】 前記加速度検出部として、前記撓み部に
   対応する箇所に、撓みにより抵抗値が変化するピエゾ抵
   抗を形成し、該ピエゾ抵抗の抵抗値の変化を電気信号に
   変換することにより加速度を検出するようにしたことを
   特徴とする請求項１記載の半導体加速度センサの製造方
   法。
3. 【請求項３】 前記加速度検出部として、前記撓み部お
   よび／または前記重り部の前記エピタキシャル層形成面
   側に、略対向配置された電極を形成し、加速度印加時の
   前記撓み部およびまたは重り部の撓みを、該電極により
   静電容量の変化としてとらえて加速度を検出するように
   したことを特徴とする請求項１記載の半導体加速度セン
   サの製造方法。
4. 【請求項４】 前記犠牲層として、高濃度不純物層を形
   成するようにしたことを特徴とする請求項１乃至請求項
   ３のいずれかに記載の半導体加速度センサの製造方法。
5. 【請求項５】 前記犠牲層として、多孔質シリコン層を
   形成するようにしたことを特徴とする請求項１乃至請求
   項３のいずれかに記載の半導体加速度センサの製造方
   法。
6. 【請求項６】 前記配線保護膜として、クロム膜を用い
   たことを特徴とする請求項１乃至請求項５のいずれかに
   記載の半導体加速度センサの製造方法。
7. 【請求項７】 前記配線保護膜として、フッ素樹脂を用
   いたことを特徴とする請求項１乃至請求項５のいずれか
   に記載の半導体加速度センサの製造方法。
8. 【請求項８】 前記配線保護膜として、シリコン窒化膜
   を用いたことを特徴とする請求項１乃至請求項５のいず
   れかに記載の半導体加速度センサの製造方法。
9. 【請求項９】 前記シリコン窒化膜を、プラズマCVD法
   を用いて、300℃以下の低温で形成するようにしたこと
   を特徴とする請求項８記載の半導体加速度センサの製造
   方法。
10. 【請求項１０】 前記犠牲層をエッチング除去する前
    に、前記電極パッド上の配線保護膜のみを所望の厚さだ
    けパターンエッチングして薄くしておき、前記犠牲層を
    エッチング除去した後に、前記配線保護膜を全面エッチ
    ングして前記電極パッドのみを露出させるようにしたこ
    とを特徴とする請求項１若しくは請求項２または請求項
    ４乃至請求項９のいずれかに記載の半導体加速度センサ
    の製造方法。
11. 【請求項１１】 前記切り込み部形成のエッチングを、
    前記犠牲層に達する前に止めて前記犠牲層の下に僅かに
    半導体基板を残し、前記配線保護膜及びエピタキシャル
    層に前記犠牲層に達するエッチャント導入口を形成し、
    該エッチャント導入口からエッチャントを導入して前記
    犠牲層をエッチング除去した後に、前記犠牲層の下に僅
    かに残った前記半導体基板をエッチングにより除去する
    ようにしたことを特徴とする請求項１乃至請求項１０の
    いずれかに記載の半導体加速度センサの製造方法。
12. 【請求項１２】 前記犠牲層の下に残った前記半導体基
    板を、アルカリ系のエッチャントを用いた異方性エッチ
    ングにより除去するようにしたことを特徴とする請求項
    １１記載の半導体加速度センサの製造方法。
13. 【請求項１３】 前記犠牲層の下に残った前記半導体基
    板を、RIEにより除去するようにしたことを特徴とする
    請求項１１記載の半導体加速度センサの製造方法。
14. 【請求項１４】 前記重り部の底面をエッチングにより
    除去して厚みを薄くするようにしたことを特徴とする請
    求項１乃至請求項１３のいずれかに記載の半導体加速度
    センサの製造方法。
15. 【請求項１５】 前記エッチングの際に、同時に前記重
    り部の底面をエッチングにより除去して厚みを薄くする
    ようにしたことを特徴とする請求項１２乃至請求項１４
    のいずれかに記載の半導体加速度センサの製造方法。