JPH11110986A - 電気的に消去及びプログラムできるメモリセルを備えている半導体メモリ装置 - Google Patents
電気的に消去及びプログラムできるメモリセルを備えている半導体メモリ装置Info
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Abstract
(57)【要約】
【課題】 両方向性ラッチ構造のページバッファを有す
るナンドフラッシュメモリ装置を提供すること。 【解決手段】 本装置は、少なくとも１つのストリング
と、ストリングに接続されたビットラインと、ビットラ
インに対応するデータラインと、データラインを通して
外部データを入力されてデータに対応するメモリセルの
プログラムが完了される時までデータを維持する第１ラ
ッチ手段と、プログラム動作による選択されたメモリセ
ルの状態を検証するための検証動作の結果に該当するデ
ータをデータラインにラッチさせるための第２ラッチ手
段とを含む。ストリングは直列接続された複数のメモリ
セルを含み、メモリセル各々は浮遊ゲートと制御ゲート
を有して浮遊ゲートに電荷を蓄積したり、蓄積された電
荷を放出することによって、電気的に消去及びプログラ
ムできるトランジスターを備えている。
るナンドフラッシュメモリ装置を提供すること。 【解決手段】 本装置は、少なくとも１つのストリング
と、ストリングに接続されたビットラインと、ビットラ
インに対応するデータラインと、データラインを通して
外部データを入力されてデータに対応するメモリセルの
プログラムが完了される時までデータを維持する第１ラ
ッチ手段と、プログラム動作による選択されたメモリセ
ルの状態を検証するための検証動作の結果に該当するデ
ータをデータラインにラッチさせるための第２ラッチ手
段とを含む。ストリングは直列接続された複数のメモリ
セルを含み、メモリセル各々は浮遊ゲートと制御ゲート
を有して浮遊ゲートに電荷を蓄積したり、蓄積された電
荷を放出することによって、電気的に消去及びプログラ
ムできるトランジスターを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関するものであり、より詳しくは、電気的に消去及び
プログラムできるＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ
ｅｒａｓａｂｌｅｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ
ｏｎｌｙ ｍｅｍｏｒｙ：ＥＥＰＲＯＭ）セルを備え
ているナンドフラッシュメモリ装置に関するものであ
る。
に関するものであり、より詳しくは、電気的に消去及び
プログラムできるＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ
ｅｒａｓａｂｌｅｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ
ｏｎｌｙ ｍｅｍｏｒｙ：ＥＥＰＲＯＭ）セルを備え
ているナンドフラッシュメモリ装置に関するものであ
る。
【０００２】
【従来の技術】最近データを電気的に記入しながらも消
去できるだけではなく、リフレッシュ機能の要らない半
導体メモリ素子に対する需要が増加している。そして、
大容量のデータが置換及び貯蔵できる大容量メモリ素子
開発のため、メモリセルの高集積化技術開発が進行され
ている。このような目的を達成するため、多数のセルが
直列に連結されて１つのストリングを構成し、２つのス
トリングが１つのコンタクト（ｃｏｎｔａｃｔ）を共有
するナンドフラッシュメモリ装置（ＮＡＮＤ ｔｙｐｅ
ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）が提案さ
れた。
去できるだけではなく、リフレッシュ機能の要らない半
導体メモリ素子に対する需要が増加している。そして、
大容量のデータが置換及び貯蔵できる大容量メモリ素子
開発のため、メモリセルの高集積化技術開発が進行され
ている。このような目的を達成するため、多数のセルが
直列に連結されて１つのストリングを構成し、２つのス
トリングが１つのコンタクト（ｃｏｎｔａｃｔ）を共有
するナンドフラッシュメモリ装置（ＮＡＮＤ ｔｙｐｅ
ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）が提案さ
れた。
【０００３】図１は、従来技術によるナンドフラッシュ
メモリ装置のアレー及びページバッファに対する回路を
示す回路図である。
メモリ装置のアレー及びページバッファに対する回路を
示す回路図である。
【０００４】図１を参照すると、ナンドフラッシュメモ
リ装置は、セルアレー（ｃｅｌｌａｒｒａｙ）１０、行
デコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）２０、ページバッ
ファグループ（ｐａｇｅ ｂｕｆｆｅｒ ｇｒｏｕｐ）
３０、そして列パスゲート回路（Ｙ−ｐａｓｓｇａｔｅ
ｃｉｒｃｕｉｔ）４０を含む。セルアレー１０は、列
方向に伸張する複数のストリング（ｓｔｒｉｎｇｓ）１
２で構成される。各ストリング１２は、ストリング選択
ライン（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎｌｉｎｅ：
ＳＳＬ）に制御されるストリング選択トランジスター
（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓ
ｔｏｒ）ＳＳＴｍ（ｍ＝０，１，２，…，ｉ）、グラウ
ンド選択ライン（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ
ｌｉｎｅ）ＧＳＴに制御されるグラウンド選択トランジ
スター（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ ｔｒａｎ
ｓｉｓｔｏｒ）ＧＳＴｍ、そしてトランジスターＳＳＴ
ｉ、ＧＳＴｉとの間に直列に接続され、対応するワード
ラインＷＬｎ（ｎ＝０，１，２，…，ｊ）（ｊ＝０〜１
５）に各々制御されるメモリセルＭＣｊで構成される。
グラウンド選択トランジスターＧＳＴｍのソースは、共
通ソースライン（ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎ
ｅ：ＣＳＬ）に共通に接続され、ストリング選択トラン
ジスターＳＳＴｍのドレーンは対応するビットラインＢ
Ｌｍに各々接続される。
リ装置は、セルアレー（ｃｅｌｌａｒｒａｙ）１０、行
デコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）２０、ページバッ
ファグループ（ｐａｇｅ ｂｕｆｆｅｒ ｇｒｏｕｐ）
３０、そして列パスゲート回路（Ｙ−ｐａｓｓｇａｔｅ
ｃｉｒｃｕｉｔ）４０を含む。セルアレー１０は、列
方向に伸張する複数のストリング（ｓｔｒｉｎｇｓ）１
２で構成される。各ストリング１２は、ストリング選択
ライン（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎｌｉｎｅ：
ＳＳＬ）に制御されるストリング選択トランジスター
（ｓｔｒｉｎｇ ｓｅｌｅｃｔｉｏｎ ｔｒａｎｓｉｓ
ｔｏｒ）ＳＳＴｍ（ｍ＝０，１，２，…，ｉ）、グラウ
ンド選択ライン（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ
ｌｉｎｅ）ＧＳＴに制御されるグラウンド選択トランジ
スター（ｇｒｏｕｎｄ ｓｅｌｅｃｔｉｏｎ ｔｒａｎ
ｓｉｓｔｏｒ）ＧＳＴｍ、そしてトランジスターＳＳＴ
ｉ、ＧＳＴｉとの間に直列に接続され、対応するワード
ラインＷＬｎ（ｎ＝０，１，２，…，ｊ）（ｊ＝０〜１
５）に各々制御されるメモリセルＭＣｊで構成される。
グラウンド選択トランジスターＧＳＴｍのソースは、共
通ソースライン（ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎ
ｅ：ＣＳＬ）に共通に接続され、ストリング選択トラン
ジスターＳＳＴｍのドレーンは対応するビットラインＢ
Ｌｍに各々接続される。
【０００５】行デコーダ２０は、選択ラインＳＳＬ及び
ＧＳＬとワードラインＷＬ０〜ＷＬ１５に接続され、ワ
ードラインＷＬｊのうち、１つを選択して活性化させ
る。ページバッファグループ３０は、ビットラインＢＬ
ｉに各々対応するページバッファ３０−ｍで構成され
る。各ページバッファ３０−ｍは、読出動作時、選択さ
れたセルのデータを判読して列パスゲート回路４０を通
して外部に出力し、記入動作時、列パスゲート回路４０
を通して外部から印加されたデータを貯蔵してプログラ
ムを行うようになる。
ＧＳＬとワードラインＷＬ０〜ＷＬ１５に接続され、ワ
ードラインＷＬｊのうち、１つを選択して活性化させ
る。ページバッファグループ３０は、ビットラインＢＬ
ｉに各々対応するページバッファ３０−ｍで構成され
る。各ページバッファ３０−ｍは、読出動作時、選択さ
れたセルのデータを判読して列パスゲート回路４０を通
して外部に出力し、記入動作時、列パスゲート回路４０
を通して外部から印加されたデータを貯蔵してプログラ
ムを行うようになる。
【０００６】便宜上、１つのビットラインＢＬ０に対応
する１つのページバッファ３０−０に対する回路が以下
説明されるが、残りのビットラインＢＬ１〜ＢＬｉに対
応するページバッファ３０−ｌ〜３０−ｉもなお同一の
回路で構成される。
する１つのページバッファ３０−０に対する回路が以下
説明されるが、残りのビットラインＢＬ１〜ＢＬｉに対
応するページバッファ３０−ｌ〜３０−ｉもなお同一の
回路で構成される。
【０００７】ページバッファ３０−０は、１つのＰＭＯ
ＳトランジスターＭ２、６つのＮＭＯＳトランジスター
Ｍ１、Ｍ３〜Ｍ７、相互ラッチされた２つのインバータ
ＩＶ１及びＩＶ２で構成されたラッチ部５０、そして３
ステートインバータＩＶ３を含む。ＮＭＯＳトランジス
ターＭ１は、ビットラインＢＬ０の遷移レベルを制御し
たりビットラインＢＬ０に高電圧が印加される時、高電
圧が対応するページバッファ３０−０で印加されること
を防止するためのものとして、ＮＭＯＳトランジスター
Ｍ１のソースは、ビットラインＢＬ０に接続され、その
もののドレーンは、ノードＮ１に連結され、そのものの
ゲートは、信号ＢＬＳＨＦによって制御される。そし
て、トランジスターＭ１のドレーン、即ちノードＮ１に
ドレーンが接続されたＰＭＯＳトランジスターＭ２は、
電源電圧Ｖｃｃが印加されるソース及び信号ＣＵＩＭＩ
Ｒが印加されるゲートを有する。トランジスターＭ２
は、信号ＣＵＲＭＩＲの電圧レベルによってビットライ
ンＢＬ０に一定電流を供給するためのものである。
ＳトランジスターＭ２、６つのＮＭＯＳトランジスター
Ｍ１、Ｍ３〜Ｍ７、相互ラッチされた２つのインバータ
ＩＶ１及びＩＶ２で構成されたラッチ部５０、そして３
ステートインバータＩＶ３を含む。ＮＭＯＳトランジス
ターＭ１は、ビットラインＢＬ０の遷移レベルを制御し
たりビットラインＢＬ０に高電圧が印加される時、高電
圧が対応するページバッファ３０−０で印加されること
を防止するためのものとして、ＮＭＯＳトランジスター
Ｍ１のソースは、ビットラインＢＬ０に接続され、その
もののドレーンは、ノードＮ１に連結され、そのものの
ゲートは、信号ＢＬＳＨＦによって制御される。そし
て、トランジスターＭ１のドレーン、即ちノードＮ１に
ドレーンが接続されたＰＭＯＳトランジスターＭ２は、
電源電圧Ｖｃｃが印加されるソース及び信号ＣＵＩＭＩ
Ｒが印加されるゲートを有する。トランジスターＭ２
は、信号ＣＵＲＭＩＲの電圧レベルによってビットライ
ンＢＬ０に一定電流を供給するためのものである。
【０００８】ノードＮ１とグラウンド電位Ｖｓｓとの間
にチャンネルが形成されるＮＭＯＳトランジスターＭ３
は、そのもののソースが接地され、信号ＤＣＢに制御さ
れることによってビットラインＢＬ０を放電させたり、
ページバッファ３０−０の状態をグラウンド電位に設定
する。信号ＳＢＬに制御されるＮＭＯＳトランジスター
Ｍ４は、ラッチ部５０の１つのノードＮ２とノードＮ１
との間に電流通路が形成される。付け加えて、トランジ
スターＭ４のドレーンは、信号Ｏｓａｃ及びｎＯｓａｃ
（ここで、ｎＯｓａｃはＯｓａｃの反転信号）に制御さ
れる３ステートインバータ（ｔｒｉ−ｓｔａｔｅ ｉｎ
ｖｅｒｔｅｒ）を通して入出力ゲート回路４０に接続さ
れる。そしてプログラムされるデータは、信号ＳＰＢに
制御されるＮＭＯＳトランジスターＭ７を通してラッチ
部５０の１つのノードＮ２に伝達される。ラッチ部５０
の他ノードＮ３は、ノードＮ１にゲートが接続されたＮ
ＭＯＳトランジスターＭ５と信号０ｌａｔｃｈに制御さ
れるＮＭＯＳトランジスターＭ６のチャンネルを通して
接地させる。トランジスターＭ５及びＭ６は、ビットラ
インＢＬ０が遷移された結果によってラッチ部５０のデ
ータを反転させるためのものである。
にチャンネルが形成されるＮＭＯＳトランジスターＭ３
は、そのもののソースが接地され、信号ＤＣＢに制御さ
れることによってビットラインＢＬ０を放電させたり、
ページバッファ３０−０の状態をグラウンド電位に設定
する。信号ＳＢＬに制御されるＮＭＯＳトランジスター
Ｍ４は、ラッチ部５０の１つのノードＮ２とノードＮ１
との間に電流通路が形成される。付け加えて、トランジ
スターＭ４のドレーンは、信号Ｏｓａｃ及びｎＯｓａｃ
（ここで、ｎＯｓａｃはＯｓａｃの反転信号）に制御さ
れる３ステートインバータ（ｔｒｉ−ｓｔａｔｅ ｉｎ
ｖｅｒｔｅｒ）を通して入出力ゲート回路４０に接続さ
れる。そしてプログラムされるデータは、信号ＳＰＢに
制御されるＮＭＯＳトランジスターＭ７を通してラッチ
部５０の１つのノードＮ２に伝達される。ラッチ部５０
の他ノードＮ３は、ノードＮ１にゲートが接続されたＮ
ＭＯＳトランジスターＭ５と信号０ｌａｔｃｈに制御さ
れるＮＭＯＳトランジスターＭ６のチャンネルを通して
接地させる。トランジスターＭ５及びＭ６は、ビットラ
インＢＬ０が遷移された結果によってラッチ部５０のデ
ータを反転させるためのものである。
【０００９】図２は、一般的なナンドフラッシュメモリ
装置のプログラム動作のための流れ図である。図２を参
照すると、ナンドセルのためのプログラム動作は、デー
タローディング段階Ｓ１０、プログラム動作遂行段階Ｓ
２０、検証段階Ｓ３０、そして判別段階Ｓ４０を含む。
図２の流れ図に基づいて一般的なフラッシュメモリのプ
ログラム及び検証動作が以下説明される。
装置のプログラム動作のための流れ図である。図２を参
照すると、ナンドセルのためのプログラム動作は、デー
タローディング段階Ｓ１０、プログラム動作遂行段階Ｓ
２０、検証段階Ｓ３０、そして判別段階Ｓ４０を含む。
図２の流れ図に基づいて一般的なフラッシュメモリのプ
ログラム及び検証動作が以下説明される。
【００１０】まず、プログラムに進入する以前にプログ
ラムしようとするデータは、データローディング段階Ｓ
１０でページバッファ（例えば、３０−０）のラッチ部
５０にローディングされる。従ってプログラムしようと
するメモリセルに対応するページバッファ３０−０のラ
ッチ部５０は、グラウンド電位（ｇｒｏｕｎｄ ｐｏｔ
ｅｎｔｉａｌ）０Ｖで設定され、反面プログラムが禁止
されたセルに対応するページバッファ（例えば３０−
１）のラッチ部５０は、電源電圧Ｖｃｃで設定される。
段階Ｓ１０によってページバッファのラッチ部５０が設
定されると、よく知られたように、選択されたワードラ
インでプログラム電圧（ｐｒｏｇｒａｍｖｏｌｔａｇ
ｅ）Ｖｐｇｍを印加し、非選択されたワードラインに
は、パス電圧（ｐａｓｓ ｖｏｌｔａｇｅ）Ｖｐａｓｓ
を印加する。その結果、グラウンド電位に対応するデー
タで設定されたラッチ部５０に関連されたメモリセル
は、Ｆ−Ｎトンネルリングによってフローティングゲー
トに電子が注入され、メモリセルのスレショルド電圧
（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）Ｖｔｈが高ま
る。即ち選択されたメモリセルは、プログラムされる。
ラムしようとするデータは、データローディング段階Ｓ
１０でページバッファ（例えば、３０−０）のラッチ部
５０にローディングされる。従ってプログラムしようと
するメモリセルに対応するページバッファ３０−０のラ
ッチ部５０は、グラウンド電位（ｇｒｏｕｎｄ ｐｏｔ
ｅｎｔｉａｌ）０Ｖで設定され、反面プログラムが禁止
されたセルに対応するページバッファ（例えば３０−
１）のラッチ部５０は、電源電圧Ｖｃｃで設定される。
段階Ｓ１０によってページバッファのラッチ部５０が設
定されると、よく知られたように、選択されたワードラ
インでプログラム電圧（ｐｒｏｇｒａｍｖｏｌｔａｇ
ｅ）Ｖｐｇｍを印加し、非選択されたワードラインに
は、パス電圧（ｐａｓｓ ｖｏｌｔａｇｅ）Ｖｐａｓｓ
を印加する。その結果、グラウンド電位に対応するデー
タで設定されたラッチ部５０に関連されたメモリセル
は、Ｆ−Ｎトンネルリングによってフローティングゲー
トに電子が注入され、メモリセルのスレショルド電圧
（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）Ｖｔｈが高ま
る。即ち選択されたメモリセルは、プログラムされる。
【００１１】反面、電源電圧Ｖｃｃに対応するデータが
設定されたラッチ部５０に関連されたメモリセルは、ト
ンネルリングが発生される条件が形成されないため、非
選択されたメモリセルのスレショルド電圧Ｖｔｈは、変
わらない。このような一連の過程は、段階Ｓ２０で行わ
れる。続いて、プログラム段階Ｓ２０で選択されたメモ
リセルが要求されるスレショルド電圧Ｖｔｈでプログラ
ムされたか否かを判断するためのプログラム検証段階Ｓ
３０が行われる。段階Ｓ３０を行うことによって要求さ
れるレベルでプログラムが行われたメモリセルに対応す
るラッチ部５０は、グラウンド電位Ｖｓｓから電源電圧
Ｖｃｃに変わる。
設定されたラッチ部５０に関連されたメモリセルは、ト
ンネルリングが発生される条件が形成されないため、非
選択されたメモリセルのスレショルド電圧Ｖｔｈは、変
わらない。このような一連の過程は、段階Ｓ２０で行わ
れる。続いて、プログラム段階Ｓ２０で選択されたメモ
リセルが要求されるスレショルド電圧Ｖｔｈでプログラ
ムされたか否かを判断するためのプログラム検証段階Ｓ
３０が行われる。段階Ｓ３０を行うことによって要求さ
れるレベルでプログラムが行われたメモリセルに対応す
るラッチ部５０は、グラウンド電位Ｖｓｓから電源電圧
Ｖｃｃに変わる。
【００１２】従って、プログラム終了、又は次のプログ
ラムループを行うかの可否は、ラッチ部５０にラッチさ
れた状態によって判別される。即ちページバッファ３０
−ｉの各ラッチ部５０にラッチされたデータに対応する
レベルが全部電源電圧Ｖｃｃのレベルであると、プログ
ラムが終了される。これと反対に、ラッチ部５０のう
ち、少なくとも１つにグラウンド電位に対応するデータ
が存在する場合、それに対応するメモリセルが充分にプ
ログラムされる時までプログラムループを反復的に進行
する。
ラムループを行うかの可否は、ラッチ部５０にラッチさ
れた状態によって判別される。即ちページバッファ３０
−ｉの各ラッチ部５０にラッチされたデータに対応する
レベルが全部電源電圧Ｖｃｃのレベルであると、プログ
ラムが終了される。これと反対に、ラッチ部５０のう
ち、少なくとも１つにグラウンド電位に対応するデータ
が存在する場合、それに対応するメモリセルが充分にプ
ログラムされる時までプログラムループを反復的に進行
する。
【００１３】図３は、従来技術によるプログラム検証動
作時、図３のページバッファを制御するための信号のタ
イミング図であり、図４は、従来のプログラム検証動作
によるセルトランジスターのスレショルド電圧分布を示
す図面である。なお、図４において、縦軸はセルの数を
表し、横軸はセルのスレショルド電圧を表す。
作時、図３のページバッファを制御するための信号のタ
イミング図であり、図４は、従来のプログラム検証動作
によるセルトランジスターのスレショルド電圧分布を示
す図面である。なお、図４において、縦軸はセルの数を
表し、横軸はセルのスレショルド電圧を表す。
【００１４】従来技術によるプログラム検証動作が以下
参照図面、図１乃至図４に基づいて説明される。まず、
ワードラインＷＬ１が選択され、ビットラインＢＬ０及
びＢＬ１に各々対応するページバッファ３０−０及び３
０−１の各ラッチ部５０にプログラムされるデータであ
る論理的に０がローディングされ、ビットラインＢＬ０
及びワードラインＷＬ１に関連されたメモリセルＭＣ１
がプログラム動作段階Ｓ２０を通して、そのもののスレ
ショルド電圧Ｖｔｈが約０．７でプログラムされ、そし
てビットラインＢＬ１及びワードラインＷＬ１に関連さ
れたメモリセルＭＣ１のスレショルド電圧Ｖｔｈは、
０．３Ｖでプログラムされたと仮定する。このような仮
定下で、プログラム検証段階Ｓ３０が行われると、図３
に図示されたように、ストリング選択ラインＳＳＬ、グ
ラウンド選択ラインＧＳＬ、そして非選択されたワード
ラインＷＬ０、ＷＬ２〜ＷＬ１５は、電源電圧Ｖｃｃ
に、又はそれより高いレベル電圧に遷移され、選択され
たワードラインＷＬ１及び共通ソースラインＣＳＬは、
０Ｖで維持される。
参照図面、図１乃至図４に基づいて説明される。まず、
ワードラインＷＬ１が選択され、ビットラインＢＬ０及
びＢＬ１に各々対応するページバッファ３０−０及び３
０−１の各ラッチ部５０にプログラムされるデータであ
る論理的に０がローディングされ、ビットラインＢＬ０
及びワードラインＷＬ１に関連されたメモリセルＭＣ１
がプログラム動作段階Ｓ２０を通して、そのもののスレ
ショルド電圧Ｖｔｈが約０．７でプログラムされ、そし
てビットラインＢＬ１及びワードラインＷＬ１に関連さ
れたメモリセルＭＣ１のスレショルド電圧Ｖｔｈは、
０．３Ｖでプログラムされたと仮定する。このような仮
定下で、プログラム検証段階Ｓ３０が行われると、図３
に図示されたように、ストリング選択ラインＳＳＬ、グ
ラウンド選択ラインＧＳＬ、そして非選択されたワード
ラインＷＬ０、ＷＬ２〜ＷＬ１５は、電源電圧Ｖｃｃ
に、又はそれより高いレベル電圧に遷移され、選択され
たワードラインＷＬ１及び共通ソースラインＣＳＬは、
０Ｖで維持される。
【００１５】続いて、信号ＢＬＳＨＦの電圧レベルは所
定の電圧（例えば、２．２Ｖ）に、信号ＳＢＬ及びＤＣ
Ｂの電圧レベルは０Ｖに、そして信号ＣＵＲＭＩＲの電
圧レベルは電源電圧Ｖｃｃから所定の電圧１８Ｖに遷移
される。上のバイアス条件によって、ビットラインＢＬ
０は、約１Ｖのスレショルド電圧Ｖｔｈを有するＮＭＯ
ＳトランジスターＭ１によって約１．５Ｖのレベルでチ
ャージ−アップされるが、ビットラインＢＬ１は、セル
がプログラムされなかったため、即ちセルがオフ状態に
存在しないため、０Ｖで放電される。従ってページバッ
ファ３０−０のノードＮ１とページバッファ３０−１の
ノードＮ１’は、各々電源電圧Ｖｃｃとグラウンド電位
Ｖｓｓのレベルに遷移される。
定の電圧（例えば、２．２Ｖ）に、信号ＳＢＬ及びＤＣ
Ｂの電圧レベルは０Ｖに、そして信号ＣＵＲＭＩＲの電
圧レベルは電源電圧Ｖｃｃから所定の電圧１８Ｖに遷移
される。上のバイアス条件によって、ビットラインＢＬ
０は、約１Ｖのスレショルド電圧Ｖｔｈを有するＮＭＯ
ＳトランジスターＭ１によって約１．５Ｖのレベルでチ
ャージ−アップされるが、ビットラインＢＬ１は、セル
がプログラムされなかったため、即ちセルがオフ状態に
存在しないため、０Ｖで放電される。従ってページバッ
ファ３０−０のノードＮ１とページバッファ３０−１の
ノードＮ１’は、各々電源電圧Ｖｃｃとグラウンド電位
Ｖｓｓのレベルに遷移される。
【００１６】次に、トランジスターＭ６及びＭ１４のゲ
ートで印加される信号０ｌａｔｃｈが０Ｖから電源電圧
Ｖｃｃに遷移されると、ビットラインＢＬ０に対応する
ページバッファ３０−０内のラッチ部５０の出力ｓｅｔ
１は、トランジスターＭ５及びＭ６を通してグラウンド
電位Ｖｓｓから電源電圧Ｖｃｃに変わるようになる。反
面、グラウンド電位ＶｓｓのノードＮ１’にゲートが接
続されたトランジスターＭ１３がターン−オフされてい
るため、ビットラインＢＬ１に対応するページバッファ
３０−１内のラッチ部５０の出力ｓｅｔ２は、続いて、
グラウンド電位Ｖｓｓで維持される。それ故に次のプロ
グラムサイクルでページバッファ３０−０に対応するビ
ットラインＢＬ０のレベルがプログラム禁止条件の形成
される電源電圧Ｖｃｃのレベルで維持されるため、ビッ
トラインＢＬ０に対応する選択されたメモリセルＭＣ１
は、以後続いてプログラムループでそのもののスレショ
ルド電圧Ｖｔｈが増加しないで、１Ｖのレベルで維持さ
れる。これと反対に、ビットラインＢＬ１に対応するメ
モリセルＭＣ１は、そのもののスレショルド電圧Ｖｔｈ
が０．７Ｖ以上になる時まで反復的なプログラムループ
によってプログラムされる。このように、ビット−バイ
−ビット（ｂｉｔ−ｂｙ−ｂｉｔ）で検証段階Ｓ３０を
行うことによってメモリセルがオーバプログラム（ｏｖ
ｅｒ−ｐｒｏｇｒａｍ）されることが防止できる。
ートで印加される信号０ｌａｔｃｈが０Ｖから電源電圧
Ｖｃｃに遷移されると、ビットラインＢＬ０に対応する
ページバッファ３０−０内のラッチ部５０の出力ｓｅｔ
１は、トランジスターＭ５及びＭ６を通してグラウンド
電位Ｖｓｓから電源電圧Ｖｃｃに変わるようになる。反
面、グラウンド電位ＶｓｓのノードＮ１’にゲートが接
続されたトランジスターＭ１３がターン−オフされてい
るため、ビットラインＢＬ１に対応するページバッファ
３０−１内のラッチ部５０の出力ｓｅｔ２は、続いて、
グラウンド電位Ｖｓｓで維持される。それ故に次のプロ
グラムサイクルでページバッファ３０−０に対応するビ
ットラインＢＬ０のレベルがプログラム禁止条件の形成
される電源電圧Ｖｃｃのレベルで維持されるため、ビッ
トラインＢＬ０に対応する選択されたメモリセルＭＣ１
は、以後続いてプログラムループでそのもののスレショ
ルド電圧Ｖｔｈが増加しないで、１Ｖのレベルで維持さ
れる。これと反対に、ビットラインＢＬ１に対応するメ
モリセルＭＣ１は、そのもののスレショルド電圧Ｖｔｈ
が０．７Ｖ以上になる時まで反復的なプログラムループ
によってプログラムされる。このように、ビット−バイ
−ビット（ｂｉｔ−ｂｙ−ｂｉｔ）で検証段階Ｓ３０を
行うことによってメモリセルがオーバプログラム（ｏｖ
ｅｒ−ｐｒｏｇｒａｍ）されることが防止できる。
【００１７】しかし、ナンドフラッシュメモリ装置は、
１つのワードラインに共通に連結されたメモリセルを同
時にプログラムするため、最初のプログラムサイクルで
選択されたメモリセルに対するプログラムが殆ど完了さ
れない。従って、プログラム検証動作の間に選択された
メモリセルを通して流れる電流［以下、セル電流（ｃｅ
ｌｌｃｕｒｒｅｎｔ）と称する］が増加して共通ソース
ラインＣＳＬのレベルが高まるようになる。以下、上述
のようのＣＳＬレベルが増加することをＣＳＬノイズ
（ｎｏｉｓｅ）と称する。ＣＳＬノイズは、プログラム
検証段階Ｓ３０で実際メモリセルのスレショルド電圧Ｖ
ｔｈが低いにも関わらず、そのもののスレショルド電圧
Ｖｔｈを高いものとして判断させるため、不充分にプロ
グラムされたメモリセルは、プログラム検証段階Ｓ３０
でプログラムが完了されたもので判別される。
１つのワードラインに共通に連結されたメモリセルを同
時にプログラムするため、最初のプログラムサイクルで
選択されたメモリセルに対するプログラムが殆ど完了さ
れない。従って、プログラム検証動作の間に選択された
メモリセルを通して流れる電流［以下、セル電流（ｃｅ
ｌｌｃｕｒｒｅｎｔ）と称する］が増加して共通ソース
ラインＣＳＬのレベルが高まるようになる。以下、上述
のようのＣＳＬレベルが増加することをＣＳＬノイズ
（ｎｏｉｓｅ）と称する。ＣＳＬノイズは、プログラム
検証段階Ｓ３０で実際メモリセルのスレショルド電圧Ｖ
ｔｈが低いにも関わらず、そのもののスレショルド電圧
Ｖｔｈを高いものとして判断させるため、不充分にプロ
グラムされたメモリセルは、プログラム検証段階Ｓ３０
でプログラムが完了されたもので判別される。
【００１８】例えば、上述のように、セル電流（ｃｅｌ
ｌ ｃｕｒｒｅｎｔ）によってＣＳＬレベルが約０．７
Ｖ増加したと仮定すると、メモリセル（例えば、ＭＣ
０）が約０．３Ｖのスレショルド電圧Ｖｔｈでプログラ
ムされた場合、ＣＳＬレベルの増加のためメモリセルの
スレショルド電圧がまるで０．７Ｖであるかのように、
検証段階Ｓ３０で判断される。このため、ビットライン
ＢＬ１に対応するメモリセルＭ０に関連されたラッチ部
の出力がグラウンド電位Ｖｓｓから電源電圧Ｖｃｃに変
わるようになる。結局、プログラムが完了された場合、
約０．３Ｖのスレショルド電圧Ｖｔｈを有するメモリセ
ルＭＣ０は、充分にプログラムされない（ｕｎｄｅｒ−
ｐｒｏｇｒａｍ）状態に存在するため、読出動作時、オ
ン−セル（ｏｎ−ｃｅｌｌ）で判断されて、デバイス失
敗（ｄｅｖｉｃｅ ｆａｉｌ）を誘発するようになる。
ｌ ｃｕｒｒｅｎｔ）によってＣＳＬレベルが約０．７
Ｖ増加したと仮定すると、メモリセル（例えば、ＭＣ
０）が約０．３Ｖのスレショルド電圧Ｖｔｈでプログラ
ムされた場合、ＣＳＬレベルの増加のためメモリセルの
スレショルド電圧がまるで０．７Ｖであるかのように、
検証段階Ｓ３０で判断される。このため、ビットライン
ＢＬ１に対応するメモリセルＭ０に関連されたラッチ部
の出力がグラウンド電位Ｖｓｓから電源電圧Ｖｃｃに変
わるようになる。結局、プログラムが完了された場合、
約０．３Ｖのスレショルド電圧Ｖｔｈを有するメモリセ
ルＭＣ０は、充分にプログラムされない（ｕｎｄｅｒ−
ｐｒｏｇｒａｍ）状態に存在するため、読出動作時、オ
ン−セル（ｏｎ−ｃｅｌｌ）で判断されて、デバイス失
敗（ｄｅｖｉｃｅ ｆａｉｌ）を誘発するようになる。
【００１９】図４に図示されたように、ビットラインＢ
Ｌ１に対応するメモリセルＭＣ２１のスレショルド電圧
Ｖｔｈがオフ−セル（ｏｆｆ ｃｅｌｌ）の判断基準に
なるスレショルド電圧Ｖｔｈ＝０．７Ｖより低い領域で
分布されることが分かる。このような現象は、図１に図
示されたように、従来ページバッファ３０−ｉ内部の各
ラッチ部５０の出力ｓｅｔ１が１回電源電圧Ｖｃｃに遷
移されると、信号ＤＣＢに制御されるＮＭＯＳトランジ
スターＭ３を通してグラウンド電位に遷移される以前に
対応するビットライン上のレベルに関係なしに続いて電
源電圧Ｖｃｃで維持される単向性（ｕｎｉｄｉｒｅｃｔ
ｉｏｎａｌ）ラッチ構造を有するページバッファ３０−
ｉであるためのものである。
Ｌ１に対応するメモリセルＭＣ２１のスレショルド電圧
Ｖｔｈがオフ−セル（ｏｆｆ ｃｅｌｌ）の判断基準に
なるスレショルド電圧Ｖｔｈ＝０．７Ｖより低い領域で
分布されることが分かる。このような現象は、図１に図
示されたように、従来ページバッファ３０−ｉ内部の各
ラッチ部５０の出力ｓｅｔ１が１回電源電圧Ｖｃｃに遷
移されると、信号ＤＣＢに制御されるＮＭＯＳトランジ
スターＭ３を通してグラウンド電位に遷移される以前に
対応するビットライン上のレベルに関係なしに続いて電
源電圧Ｖｃｃで維持される単向性（ｕｎｉｄｉｒｅｃｔ
ｉｏｎａｌ）ラッチ構造を有するページバッファ３０−
ｉであるためのものである。
【００２０】
【発明が解決しようとする課題】従って、本発明の目的
は、両方向性（ｂｉｄｉｒｅｃｔｉｏｎａｌ）ラッチ構
造のページバッファを有するナンドフラッシュメモリ装
置を提供することである。
は、両方向性（ｂｉｄｉｒｅｃｔｉｏｎａｌ）ラッチ構
造のページバッファを有するナンドフラッシュメモリ装
置を提供することである。
【００２１】本発明の他の目的は、アンダープログラム
（ｕｎｄｅｒ−ｐｒｏｇｒａｍ）を防止するナンドフラ
ッシュメモリ装置を提供することである。
（ｕｎｄｅｒ−ｐｒｏｇｒａｍ）を防止するナンドフラ
ッシュメモリ装置を提供することである。
【００２２】本発明の他の目的は、プログラム動作時要
求されるレベルより低くも高くもないようにメモリセル
のスレショルド電圧が自動的に調整されるナンドフラッ
シュメモリ装置を提供することである。
求されるレベルより低くも高くもないようにメモリセル
のスレショルド電圧が自動的に調整されるナンドフラッ
シュメモリ装置を提供することである。
【００２３】
【課題を解決するための手段】上述のような目的を達成
するための本発明の１つの特徴によると、電気的に消去
及びプログラムできるフラッシュメモリ装置において、
少なくとも１つのストリングと、ストリングは直列接続
された複数のメモリセルを含み、メモリセル各々は、浮
遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）と制御ゲート
（ｃｏｎｔｒｏｌ ｇａｔｅ）を有して浮遊ゲートに電
荷を蓄積したり、蓄積された電荷を放出することによっ
て、電気的に消去及びプログラムできるトランジスター
を備えており、ストリングに接続されたビットライン
と、ビットラインに対応するデータラインと、データラ
インを通して外部データを入力されてデータに対応する
メモリセルのプログラムが完了される時までデータを維
持する第１ラッチ手段と、プログラム動作による選択さ
れたメモリセルの状態を検証するための検証動作の結果
に該当するデータをデータラインにラッチさせるための
第２ラッチ手段を含み、第２ラッチ手段はプログラム検
証動作の結果によって、ビットラインに対応するデータ
ラインがプログラム禁止状態で設定された後、続いてプ
ログラム動作でビットラインがプログラム禁止状態に該
当するプログラム状態で再設定される時、第１ラッチ手
段によってラッチされたデータの状態を入力されて選択
されたメモリセルが充分にプログラムされる時まで、デ
ータラインのレベルをプログラム状態に対応するレベル
でラッチさせることを特徴とする。
するための本発明の１つの特徴によると、電気的に消去
及びプログラムできるフラッシュメモリ装置において、
少なくとも１つのストリングと、ストリングは直列接続
された複数のメモリセルを含み、メモリセル各々は、浮
遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）と制御ゲート
（ｃｏｎｔｒｏｌ ｇａｔｅ）を有して浮遊ゲートに電
荷を蓄積したり、蓄積された電荷を放出することによっ
て、電気的に消去及びプログラムできるトランジスター
を備えており、ストリングに接続されたビットライン
と、ビットラインに対応するデータラインと、データラ
インを通して外部データを入力されてデータに対応する
メモリセルのプログラムが完了される時までデータを維
持する第１ラッチ手段と、プログラム動作による選択さ
れたメモリセルの状態を検証するための検証動作の結果
に該当するデータをデータラインにラッチさせるための
第２ラッチ手段を含み、第２ラッチ手段はプログラム検
証動作の結果によって、ビットラインに対応するデータ
ラインがプログラム禁止状態で設定された後、続いてプ
ログラム動作でビットラインがプログラム禁止状態に該
当するプログラム状態で再設定される時、第１ラッチ手
段によってラッチされたデータの状態を入力されて選択
されたメモリセルが充分にプログラムされる時まで、デ
ータラインのレベルをプログラム状態に対応するレベル
でラッチさせることを特徴とする。
【００２４】この望ましい実施形態において、メモリセ
ルアレーは、ナンド構造からなるメモリセルを含むこと
を特徴とする。
ルアレーは、ナンド構造からなるメモリセルを含むこと
を特徴とする。
【００２５】この望ましい実施形態において、プログラ
ム禁止状態に該当する電圧レベルは、電源電圧のレベル
であることを特徴とする。
ム禁止状態に該当する電圧レベルは、電源電圧のレベル
であることを特徴とする。
【００２６】この望ましい実施形態において、プログラ
ム状態に該当する電圧レベルは、グラウンド電位のレベ
ルであることを特徴とする。
ム状態に該当する電圧レベルは、グラウンド電位のレベ
ルであることを特徴とする。
【００２７】この望ましい実施形態において、第１ラッ
チ手段は、第１制御信号ＳＰＢに応じてオン／オフされ
る第１スイッチと、第１スイッチを通して伝達されたデ
ータをラッチする第３ラッチ手段と、第３ラッチ手段を
初期化させるための第２制御信号ＰＢｓｅｔに応じてラ
ッチ手段をグラウンド電位に連結させる第２スイッチを
含むことを特徴とする。
チ手段は、第１制御信号ＳＰＢに応じてオン／オフされ
る第１スイッチと、第１スイッチを通して伝達されたデ
ータをラッチする第３ラッチ手段と、第３ラッチ手段を
初期化させるための第２制御信号ＰＢｓｅｔに応じてラ
ッチ手段をグラウンド電位に連結させる第２スイッチを
含むことを特徴とする。
【００２８】この望ましい実施形態において、第１及び
第２スイッチは、ＭＯＳトランジスターで構成されるこ
とを特徴とする。
第２スイッチは、ＭＯＳトランジスターで構成されるこ
とを特徴とする。
【００２９】この望ましい実施形態において、第２ラッ
チ手段は、データラインのレベルと第１ラッチ手段のデ
ータのレベルを入力されて第３制御信号ＣＴＬ１に応じ
てデータラインのレベルが反転された信号を出力する第
１反転手段と、１対の第４制御信号Ｏｓａｃ、ｎＯｓａ
ｃ（ここで、ｎＯｓａｃはＯｓａｃの反転信号）に応じ
て、第１反転手段の反転信号の位相を反転させてデータ
ラインで出力する第２反転手段を含むことを特徴とす
る。
チ手段は、データラインのレベルと第１ラッチ手段のデ
ータのレベルを入力されて第３制御信号ＣＴＬ１に応じ
てデータラインのレベルが反転された信号を出力する第
１反転手段と、１対の第４制御信号Ｏｓａｃ、ｎＯｓａ
ｃ（ここで、ｎＯｓａｃはＯｓａｃの反転信号）に応じ
て、第１反転手段の反転信号の位相を反転させてデータ
ラインで出力する第２反転手段を含むことを特徴とす
る。
【００３０】この望ましい実施形態において、第３制御
信号は、１対の第４制御信号が少なくとも活性化される
以前に活性化されることを特徴とする。
信号は、１対の第４制御信号が少なくとも活性化される
以前に活性化されることを特徴とする。
【００３１】この望ましい実施形態において、第２反転
手段は、電源電圧のための第１端子と、グラウンド電位
のための第２端子と、データラインに接続されたゲート
と第１端子に接続されたソースを有する第１ＰＭＯＳト
ランジスターと、第１ＰＭＯＳトランジスターのドレー
ンに接続されたソースと、第１ラッチ手段に接続された
ゲートを有する第２ＰＭＯＳトランジスターと、第３制
御信号ＣＴＬ１が印加されるゲートと、第２ＰＭＯＳト
ランジスターのドレーンに接続されたドレーンを有する
第１ＮＭＯＳトランジスターと、データラインに接続さ
れたゲートと第１ＮＭＯＳトランジスターのソースに接
続されたドレーン及び、第２端子に接続されたソースを
有する第２ＮＭＯＳトランジスター及び第１ラッチ手段
に接続されたソースを有する第３ＮＭＯＳトランジスタ
ーを含むことを特徴とする。
手段は、電源電圧のための第１端子と、グラウンド電位
のための第２端子と、データラインに接続されたゲート
と第１端子に接続されたソースを有する第１ＰＭＯＳト
ランジスターと、第１ＰＭＯＳトランジスターのドレー
ンに接続されたソースと、第１ラッチ手段に接続された
ゲートを有する第２ＰＭＯＳトランジスターと、第３制
御信号ＣＴＬ１が印加されるゲートと、第２ＰＭＯＳト
ランジスターのドレーンに接続されたドレーンを有する
第１ＮＭＯＳトランジスターと、データラインに接続さ
れたゲートと第１ＮＭＯＳトランジスターのソースに接
続されたドレーン及び、第２端子に接続されたソースを
有する第２ＮＭＯＳトランジスター及び第１ラッチ手段
に接続されたソースを有する第３ＮＭＯＳトランジスタ
ーを含むことを特徴とする。
【００３２】この望ましい実施形態において、第２反転
手段は、第２ＰＭＯＳトランジスターのドレーンに接続
された入力端子と、１対の第４制御信号が各々印加され
る制御端子及び、データラインに接続された出力端子を
有するインバータを含むことを特徴とする。
手段は、第２ＰＭＯＳトランジスターのドレーンに接続
された入力端子と、１対の第４制御信号が各々印加され
る制御端子及び、データラインに接続された出力端子を
有するインバータを含むことを特徴とする。
【００３３】本発明の他の特徴によると、プログラム動
作とプログラム動作の結果を検証する検証動作を反復的
に行うためのプログラムアルゴリズムを有するフラッシ
ュメモリ装置において、ワードライン、ビットライン、
そして複数のストリングを含んだメモリセルアレーと、
各ストリングはワードラインに各々対応する複数のメモ
リセルを備えており、メモリセル各々は浮遊ゲート（ｆ
ｌｏａｔｉｎｇ ｇａｔｅ）と制御ゲート（ｃｏｎｔｒ
ｏｌ ｇａｔｅ）を有して浮遊ゲートに電荷を蓄積した
り、蓄積された電荷を放出することによって、電気的に
消去及びプログラムできるトランジスターを含み、ビッ
トラインに各々対応するデータラインと、外部からデー
タを入力されて記入されるデータに対応するメモリセル
のプログラムが完了される時までデータを貯蔵する第１
貯蔵手段及び検証動作の結果に対応する選択されたメモ
リセルに関連されたビットラインの第１レベルと第１貯
蔵手段に貯蔵されたデータに対応する第２レベルが一致
しない場合、データラインをプログラム禁止状態のレベ
ルで維持させ、第１レベルと第２レベルが一致する場
合、データラインのレベルを第２レベルで維持させる第
２貯蔵手段を含み、第２貯蔵手段は検証動作の間にビッ
トラインがプログラム禁止状態のレベルで維持された
後、続いてプログラム動作の間にビットライン上のレベ
ルが可変される時、変化されたビットライン上のレベル
と第２レベルが一致される場合、ビットライン上のレベ
ルが第２レベルで維持されることを特徴とする。
作とプログラム動作の結果を検証する検証動作を反復的
に行うためのプログラムアルゴリズムを有するフラッシ
ュメモリ装置において、ワードライン、ビットライン、
そして複数のストリングを含んだメモリセルアレーと、
各ストリングはワードラインに各々対応する複数のメモ
リセルを備えており、メモリセル各々は浮遊ゲート（ｆ
ｌｏａｔｉｎｇ ｇａｔｅ）と制御ゲート（ｃｏｎｔｒ
ｏｌ ｇａｔｅ）を有して浮遊ゲートに電荷を蓄積した
り、蓄積された電荷を放出することによって、電気的に
消去及びプログラムできるトランジスターを含み、ビッ
トラインに各々対応するデータラインと、外部からデー
タを入力されて記入されるデータに対応するメモリセル
のプログラムが完了される時までデータを貯蔵する第１
貯蔵手段及び検証動作の結果に対応する選択されたメモ
リセルに関連されたビットラインの第１レベルと第１貯
蔵手段に貯蔵されたデータに対応する第２レベルが一致
しない場合、データラインをプログラム禁止状態のレベ
ルで維持させ、第１レベルと第２レベルが一致する場
合、データラインのレベルを第２レベルで維持させる第
２貯蔵手段を含み、第２貯蔵手段は検証動作の間にビッ
トラインがプログラム禁止状態のレベルで維持された
後、続いてプログラム動作の間にビットライン上のレベ
ルが可変される時、変化されたビットライン上のレベル
と第２レベルが一致される場合、ビットライン上のレベ
ルが第２レベルで維持されることを特徴とする。
【００３４】この望ましい実施形態において、プログラ
ム禁止状態のレベルは、グラウンド電位に該当するレベ
ルであることを特徴とする。
ム禁止状態のレベルは、グラウンド電位に該当するレベ
ルであることを特徴とする。
【００３５】この望ましい実施形態において、第２レベ
ルは、電源電圧のレベルであることを特徴とする。
ルは、電源電圧のレベルであることを特徴とする。
【００３６】このような装置によって、両方向性構造か
らなる第１及び第２ラッチを通してＣＳＬノイズのため
のアンダープログラムされたセルが続いてプログラム動
作で再プログラムされるようにできる。
らなる第１及び第２ラッチを通してＣＳＬノイズのため
のアンダープログラムされたセルが続いてプログラム動
作で再プログラムされるようにできる。
【００３７】
【発明の実施の形態】以下、本発明の実施形態による参
照図面、図５乃至図８に基づいて詳細に説明する。
照図面、図５乃至図８に基づいて詳細に説明する。
【００３８】図５を参照すると、本発明の新規のナンド
プラッシュメモリ装置は、外部から印加される記入デー
タを入力されてプログラム動作が完了される時までデー
タを貯蔵するための第１ラッチ部１１０とメモリセルの
状態（即ち、オンセル、又はオフセル）を判読してその
結果を貯蔵し、貯蔵された結果に対応するデータＶｃｃ
又は０Ｖをデータラインに伝達する第２ラッチ部１２０
を有する両方向性ラッチ構造のページバッファ１００を
提供する。
プラッシュメモリ装置は、外部から印加される記入デー
タを入力されてプログラム動作が完了される時までデー
タを貯蔵するための第１ラッチ部１１０とメモリセルの
状態（即ち、オンセル、又はオフセル）を判読してその
結果を貯蔵し、貯蔵された結果に対応するデータＶｃｃ
又は０Ｖをデータラインに伝達する第２ラッチ部１２０
を有する両方向性ラッチ構造のページバッファ１００を
提供する。
【００３９】このような構成を有するページバッファ１
００によって、プログラム検証動作時、セル電流のため
のＣＳＬノイズによって、ＣＳＬレベルが増加して不充
分にプログラムされたセルがオフセルで判読されても、
以後反復されるプログラムサイクルで不充分にプログラ
ムされたメモリセルが要求されるスレショルド電圧レベ
ルで安定にプログラムされる。即ち、プログラム動作時
プログラムされるメモリセルのスレショルド電圧を要求
されるスレショルド電圧レベルより低くても、高くても
ないように第１及び第２ラッチ部１１０及び１２０を通
して自動的に調整させることによって、不充分にプログ
ラムされたセルのためのデバイスエラーとメモリセルの
オーバプログラム（ｏｖｅｒ−ｐｒｏｇｒａｍ）及びア
ンダープログラム（ｕｎｄｅｒ−ｐｒｏｇｒａｍ）が防
止できる。
００によって、プログラム検証動作時、セル電流のため
のＣＳＬノイズによって、ＣＳＬレベルが増加して不充
分にプログラムされたセルがオフセルで判読されても、
以後反復されるプログラムサイクルで不充分にプログラ
ムされたメモリセルが要求されるスレショルド電圧レベ
ルで安定にプログラムされる。即ち、プログラム動作時
プログラムされるメモリセルのスレショルド電圧を要求
されるスレショルド電圧レベルより低くても、高くても
ないように第１及び第２ラッチ部１１０及び１２０を通
して自動的に調整させることによって、不充分にプログ
ラムされたセルのためのデバイスエラーとメモリセルの
オーバプログラム（ｏｖｅｒ−ｐｒｏｇｒａｍ）及びア
ンダープログラム（ｕｎｄｅｒ−ｐｒｏｇｒａｍ）が防
止できる。
【００４０】図５は、本発明の望ましい実施形態による
フラッシュメモリ装置のアレー及びページバッファ回路
を示す回路図である。
フラッシュメモリ装置のアレー及びページバッファ回路
を示す回路図である。
【００４１】図５を参照すると、本発明によるナンドフ
ラッシュメモリ装置は、メモリセルアレー１０、行デコ
ーダ２０、ページバッファグループ３０、そして列パス
ゲート回路４０を含む。アレー１０、行デコーダ２０、
そして列パスゲート回路４０は、図１のそのものと同一
の回路構成を有するため、そのものに対する説明はここ
で省略される。そして、図１の構成要素と同一の機能を
有する図５の構成要素に対して同一の参照番号を併記す
る。
ラッシュメモリ装置は、メモリセルアレー１０、行デコ
ーダ２０、ページバッファグループ３０、そして列パス
ゲート回路４０を含む。アレー１０、行デコーダ２０、
そして列パスゲート回路４０は、図１のそのものと同一
の回路構成を有するため、そのものに対する説明はここ
で省略される。そして、図１の構成要素と同一の機能を
有する図５の構成要素に対して同一の参照番号を併記す
る。
【００４２】ページバッファグループ３０は、アレー１
０のビットラインＢＬｉに各々対応するページバッファ
１００で構成され、各ページ１００は、２つのＮＭＯＳ
トランジスターＭ１７及びＭ２７と１つのＰＭＯＳトラ
ンジスターＭ１８と第１及び第２ラッチ部１１０及び１
２０を含む。ＰＭＯＳトランジスターＭ１８とＮＭＯＳ
トランジスターＭ１７及びＭ２７は、図１のＭＯＳトラ
ンジスターＭ１、Ｍ２、そしてＭ３と同一の機能と接続
関係を有する。従って、トランジスターＭ１７、Ｍ１
８、そしてＭ２７に対する説明はここで省略される。
０のビットラインＢＬｉに各々対応するページバッファ
１００で構成され、各ページ１００は、２つのＮＭＯＳ
トランジスターＭ１７及びＭ２７と１つのＰＭＯＳトラ
ンジスターＭ１８と第１及び第２ラッチ部１１０及び１
２０を含む。ＰＭＯＳトランジスターＭ１８とＮＭＯＳ
トランジスターＭ１７及びＭ２７は、図１のＭＯＳトラ
ンジスターＭ１、Ｍ２、そしてＭ３と同一の機能と接続
関係を有する。従って、トランジスターＭ１７、Ｍ１
８、そしてＭ２７に対する説明はここで省略される。
【００４３】第１ラッチ部１１０は、列パスゲート回路
４０を通して外部から印加されるデータを入力されてプ
ログラム動作が完了される時までデータを貯蔵する。第
１ラッチ部１１０は、２つのＮＭＯＳトランジスターＭ
２４及びＭ２５と２つのインバータＩＶ８及びＩＶ９か
らなるラッチ回路１１２を含む。トランジスターＭ２４
は、信号ＳＰＢに応じてプログラム動作時、列パスゲー
ト回路４０を通してプログラムされるデータをラッチ回
路１１２に伝達するためのものとして、ＮＭＯＳトラン
ジスターＭ２４のチャンネルは、列パスゲート回路４０
とラッチ回路１１２の１つのノードＮ５の間に形成され
る。信号ＰＢｓｅｔに制御されるＮＭＯＳトランジスタ
ーＭ２５のチャンネルは、ラッチ回路１１２の他ノード
Ｎ６と接地との間に形成される。そしてトランジスター
Ｍ２５は、信号ＰＢｓｅｔに応じてラッチ回路１１２の
１つのノードＮ５を電源電圧Ｖｃｃでチャージさせるた
めのものである。そしてインバータＩＶ８の入力段とイ
ンバータＩＶ９の出力段は、ＮＭＯＳトランジスターＭ
２５のドレーン、ノードＮ６に共通接続され、インバー
タＩＶ８の出力段とインバータＩＶ９の入力段は、トラ
ンジスターＭ２４のソース、即ちノードＮ５に共通接続
される。
４０を通して外部から印加されるデータを入力されてプ
ログラム動作が完了される時までデータを貯蔵する。第
１ラッチ部１１０は、２つのＮＭＯＳトランジスターＭ
２４及びＭ２５と２つのインバータＩＶ８及びＩＶ９か
らなるラッチ回路１１２を含む。トランジスターＭ２４
は、信号ＳＰＢに応じてプログラム動作時、列パスゲー
ト回路４０を通してプログラムされるデータをラッチ回
路１１２に伝達するためのものとして、ＮＭＯＳトラン
ジスターＭ２４のチャンネルは、列パスゲート回路４０
とラッチ回路１１２の１つのノードＮ５の間に形成され
る。信号ＰＢｓｅｔに制御されるＮＭＯＳトランジスタ
ーＭ２５のチャンネルは、ラッチ回路１１２の他ノード
Ｎ６と接地との間に形成される。そしてトランジスター
Ｍ２５は、信号ＰＢｓｅｔに応じてラッチ回路１１２の
１つのノードＮ５を電源電圧Ｖｃｃでチャージさせるた
めのものである。そしてインバータＩＶ８の入力段とイ
ンバータＩＶ９の出力段は、ＮＭＯＳトランジスターＭ
２５のドレーン、ノードＮ６に共通接続され、インバー
タＩＶ８の出力段とインバータＩＶ９の入力段は、トラ
ンジスターＭ２４のソース、即ちノードＮ５に共通接続
される。
【００４４】第２ラッチ部１２０は、反転部１２２及び
３ステートインバータＩＶ７で構成されている。反転部
１２２は、２つのＰＭＯＳトランジスターＭ１９及びＭ
２０と３つのＮＭＯＳトランジスターＭ２１、Ｍ２２及
び、Ｍ２３で構成されている。ＰＭＯＳトランジスター
Ｍ１９のゲートは、信号ＢＬＳＨＦに制御されるトラン
ジスターＭ１７を通して対応するビットラインＢＬｉに
接続され、電源電圧Ｖｃｃが印加されるソースを有す
る。ラッチ回路１１２の１つのノードＮ５に接続された
ゲートを有するＰＭＯＳトランジスターＭ２２のソース
は、トランジスターＭ１９のドレーンに接続され、その
もののドレーンは、信号Ｏｓａｃ及びｎＯｓａｃに制御
される３ステートインバータＩＶ７を通してトランジス
ターＭ１７のドレーン、即ちＮＭＯＳトランジスターＭ
１７を通してビットラインＢＬｉに連結されたノードＮ
４に接続される。信号ＣＴＬ１に制御されるトランジス
ターＭ２１のドレーンは、３ステートインバータＩＶ７
の入力段とノードＮ５に接続されたＰＭＯＳトランジス
ターＭ２０のドレーンが共通接続されたノードＮ７に連
結される。そしてトランジスターＭ１７を通して対応す
るビットラインＢＬｉにゲートが接続されたトランジス
ターＭ２２とラッチ回路１１２の１つのノードＮ５にゲ
ートが接続されたトランジスターＭ２３のチャンネル
は、トランジスターＭ２１のドレーンと接地との間に並
列に形成される。
３ステートインバータＩＶ７で構成されている。反転部
１２２は、２つのＰＭＯＳトランジスターＭ１９及びＭ
２０と３つのＮＭＯＳトランジスターＭ２１、Ｍ２２及
び、Ｍ２３で構成されている。ＰＭＯＳトランジスター
Ｍ１９のゲートは、信号ＢＬＳＨＦに制御されるトラン
ジスターＭ１７を通して対応するビットラインＢＬｉに
接続され、電源電圧Ｖｃｃが印加されるソースを有す
る。ラッチ回路１１２の１つのノードＮ５に接続された
ゲートを有するＰＭＯＳトランジスターＭ２２のソース
は、トランジスターＭ１９のドレーンに接続され、その
もののドレーンは、信号Ｏｓａｃ及びｎＯｓａｃに制御
される３ステートインバータＩＶ７を通してトランジス
ターＭ１７のドレーン、即ちＮＭＯＳトランジスターＭ
１７を通してビットラインＢＬｉに連結されたノードＮ
４に接続される。信号ＣＴＬ１に制御されるトランジス
ターＭ２１のドレーンは、３ステートインバータＩＶ７
の入力段とノードＮ５に接続されたＰＭＯＳトランジス
ターＭ２０のドレーンが共通接続されたノードＮ７に連
結される。そしてトランジスターＭ１７を通して対応す
るビットラインＢＬｉにゲートが接続されたトランジス
ターＭ２２とラッチ回路１１２の１つのノードＮ５にゲ
ートが接続されたトランジスターＭ２３のチャンネル
は、トランジスターＭ２１のドレーンと接地との間に並
列に形成される。
【００４５】図２のローディング段階Ｓ１０で第２ラッ
チ部１１０にデータ‘０’がラッチされた場合、プログ
ラム動作段階Ｓ２０で第１ラッチ部１１０に対応するメ
モリセル（例えば、ＭＣ０）は、プログラムされる。こ
の時、セル電流のため、ＣＳＬレベルが０．７Ｖ程度上
昇され、メモリセルＭＣ０が不充分にプログラムされて
そのもののスレショルド電圧Ｖｔｈが約０．３Ｖの条件
下で、メモリセルＭＣ０は、検証及び判別段階Ｓ３０及
びＳ４０を通してプログラムされた状態（即ちオフセ
ル）で判別される。この場合、セルＭＣ０に対応するビ
ットラインＢＬ０のレベルは、約１．５Ｖでチャージ−
アップされ、その結果ノードＮ４のレベルが電源電圧Ｖ
ｃｃになる。その結果、第２ラッチ部１２０のトランジ
スターＭ２２がターン−オンされ、第１ラッチ部１１０
に貯蔵されたデータ‘０’によってＰＭＯＳトランジス
ターＭ２０がターン−オンされる。以後、信号ＣＴＬ１
が電源電圧Ｖｃｃで印加されることによって、ノードＮ
４は、トランジスターＭ２１及びＭ２２とインバータＩ
７を通して電源電圧Ｖｃｃで維持される。
チ部１１０にデータ‘０’がラッチされた場合、プログ
ラム動作段階Ｓ２０で第１ラッチ部１１０に対応するメ
モリセル（例えば、ＭＣ０）は、プログラムされる。こ
の時、セル電流のため、ＣＳＬレベルが０．７Ｖ程度上
昇され、メモリセルＭＣ０が不充分にプログラムされて
そのもののスレショルド電圧Ｖｔｈが約０．３Ｖの条件
下で、メモリセルＭＣ０は、検証及び判別段階Ｓ３０及
びＳ４０を通してプログラムされた状態（即ちオフセ
ル）で判別される。この場合、セルＭＣ０に対応するビ
ットラインＢＬ０のレベルは、約１．５Ｖでチャージ−
アップされ、その結果ノードＮ４のレベルが電源電圧Ｖ
ｃｃになる。その結果、第２ラッチ部１２０のトランジ
スターＭ２２がターン−オンされ、第１ラッチ部１１０
に貯蔵されたデータ‘０’によってＰＭＯＳトランジス
ターＭ２０がターン−オンされる。以後、信号ＣＴＬ１
が電源電圧Ｖｃｃで印加されることによって、ノードＮ
４は、トランジスターＭ２１及びＭ２２とインバータＩ
７を通して電源電圧Ｖｃｃで維持される。
【００４６】以後、続いてプログラムサイクルでプログ
ラムセルが増加することによってＣＳＬノイズは減少さ
れるため、メモリセルＭＣ０は、オフ−セルからオン−
セルに判別され、そしてビットラインＢＬ０は、グラウ
ンド電位Ｖｓｓに放電される。従ってノードＮ４の電圧
は、電源電圧Ｖｃｃからグラウンド電位に遷移され、第
１ラッチ部１１０に貯蔵されたデータ‘０’とノードＮ
４の電圧に応じて第２ラッチ部１２０は、ノードＮ４を
グラウンド電位にラッチさせるようになる。というわけ
で、続いてプログラムサイクルで不充分にプログラムさ
れたメモリセルＭＣ０は要求されるスレショルド電圧Ｖ
ｔｈ＝約１Ｖを有するように充分にプログラムされる。
ラムセルが増加することによってＣＳＬノイズは減少さ
れるため、メモリセルＭＣ０は、オフ−セルからオン−
セルに判別され、そしてビットラインＢＬ０は、グラウ
ンド電位Ｖｓｓに放電される。従ってノードＮ４の電圧
は、電源電圧Ｖｃｃからグラウンド電位に遷移され、第
１ラッチ部１１０に貯蔵されたデータ‘０’とノードＮ
４の電圧に応じて第２ラッチ部１２０は、ノードＮ４を
グラウンド電位にラッチさせるようになる。というわけ
で、続いてプログラムサイクルで不充分にプログラムさ
れたメモリセルＭＣ０は要求されるスレショルド電圧Ｖ
ｔｈ＝約１Ｖを有するように充分にプログラムされる。
【００４７】このように、第１ラッチ部１１０は、外部
から印加されたデータをプログラム動作が完了される時
まで貯蔵し、第２ラッチ部１２０は、選択されたメモリ
セルのデータを判別して貯蔵するように具現された。従
ってプログラム動作のうち、セル電流のため、ＣＳＬレ
ベルが高まることによって選択されたメモリセルのう
ち、アンダープログラムされたセルが存在しても、ＣＳ
Ｌレベルが再び低める時、アンダープログラムされたセ
ルを第１ラッチ部１１０に貯蔵されたデータによって動
作される第２ラッチ部１２０によって再プログラムする
ことによって、アンダープログラムされたセルのスレシ
ョルド電圧を要求されるレベルでプログラムするように
なる。また、メモリセルがオーバプログラムされること
が防止できる。
から印加されたデータをプログラム動作が完了される時
まで貯蔵し、第２ラッチ部１２０は、選択されたメモリ
セルのデータを判別して貯蔵するように具現された。従
ってプログラム動作のうち、セル電流のため、ＣＳＬレ
ベルが高まることによって選択されたメモリセルのう
ち、アンダープログラムされたセルが存在しても、ＣＳ
Ｌレベルが再び低める時、アンダープログラムされたセ
ルを第１ラッチ部１１０に貯蔵されたデータによって動
作される第２ラッチ部１２０によって再プログラムする
ことによって、アンダープログラムされたセルのスレシ
ョルド電圧を要求されるレベルでプログラムするように
なる。また、メモリセルがオーバプログラムされること
が防止できる。
【００４８】図６は、本発明の望ましい実施形態による
プログラム検証動作時、図６のページバッファを制御す
るためのタイミング図である。図７は、本発明の望まし
い実施形態によるプログラム検証動作のラッチ部の状態
を比較するための図面である。そして図８は、本発明の
プログラム検証動作によるセルトランジスターのスレシ
ョルド電圧分布を示す図面である。なお、図８におい
て、縦軸はセルの数を表し、横軸はセルのスレショルド
電圧を表す。本発明によるプログラム検証動作は、参照
図面、図５乃至図８に基づいて以下詳細に説明される。
プログラム検証動作時、図６のページバッファを制御す
るためのタイミング図である。図７は、本発明の望まし
い実施形態によるプログラム検証動作のラッチ部の状態
を比較するための図面である。そして図８は、本発明の
プログラム検証動作によるセルトランジスターのスレシ
ョルド電圧分布を示す図面である。なお、図８におい
て、縦軸はセルの数を表し、横軸はセルのスレショルド
電圧を表す。本発明によるプログラム検証動作は、参照
図面、図５乃至図８に基づいて以下詳細に説明される。
【００４９】図７を参照すると、プログラム動作を行う
以前に選択されたメモリセルに貯蔵されるデータが段階
Ｓ１００で選択されたメモリセルに対応するページバッ
ファ１００の第１ラッチ部１１０にローディングされ
る。次に段階Ｓ１００’は、段階Ｓ１００でローディン
グされたデータが貯蔵されたページバッファ１００のデ
ータ状態、即ち論理的に‘１’、又は論理的に‘０’を
示している。従ってデータが論理的に‘０’であるペー
ジバッファに対応するメモリセルはプログラムされる
が、データが論理的に‘１’であるページバッファに対
応するメモリセルは、プログラム区間のうち、プログラ
ム禁止状態（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ ｓｔａ
ｔｅ）、即ちメモリセルに対応するビットラインを電源
電圧Ｖｃｃのレベルで維持することによって、メモリセ
ルはプログラムされない。
以前に選択されたメモリセルに貯蔵されるデータが段階
Ｓ１００で選択されたメモリセルに対応するページバッ
ファ１００の第１ラッチ部１１０にローディングされ
る。次に段階Ｓ１００’は、段階Ｓ１００でローディン
グされたデータが貯蔵されたページバッファ１００のデ
ータ状態、即ち論理的に‘１’、又は論理的に‘０’を
示している。従ってデータが論理的に‘０’であるペー
ジバッファに対応するメモリセルはプログラムされる
が、データが論理的に‘１’であるページバッファに対
応するメモリセルは、プログラム区間のうち、プログラ
ム禁止状態（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ ｓｔａ
ｔｅ）、即ちメモリセルに対応するビットラインを電源
電圧Ｖｃｃのレベルで維持することによって、メモリセ
ルはプログラムされない。
【００５０】プログラム段階Ｓ１１０で段階Ｓ１００’
のデータ状態によって選択されたメモリセルに対するプ
ログラム動作が行われる。プログラム動作は、上述のよ
うな方法で行われるため以下省略される。続いて、段階
Ｓ１１０が行われた後、検証段階Ｓ１２０が行われるこ
とによって、段階Ｓ１２０’のようなページバッファの
状態になったと仮定する。この時、プログラム動作によ
って要求されるスレショルド電圧Ｖｔｈで充分にプログ
ラムされたセル（ＳＰ：ｓｕｆｆｉｃｉｅｎｔｐｒｏｇ
ｒａｍ）と、まだ不充分にプログラムされたセル（Ｉ
Ｐ：ｉｎｓｕｆｆｉｃｉｅｎｔ ｐｒｏｇｒａｍ）とし
て、ＣＳＬノイズのためプログラムされたもので判断さ
れたメモリセルに対応する各ページバッファは、論理的
に‘０’から‘１’に状態が変更され、まだプログラム
されていないメモリセルは、段階Ｓ１００でローディン
グされた状態（論理的に‘０’）で維持され、段階Ｓ１
００で論理的に‘１’である状態のページバッファは、
そのまま以前の状態で維持される。
のデータ状態によって選択されたメモリセルに対するプ
ログラム動作が行われる。プログラム動作は、上述のよ
うな方法で行われるため以下省略される。続いて、段階
Ｓ１１０が行われた後、検証段階Ｓ１２０が行われるこ
とによって、段階Ｓ１２０’のようなページバッファの
状態になったと仮定する。この時、プログラム動作によ
って要求されるスレショルド電圧Ｖｔｈで充分にプログ
ラムされたセル（ＳＰ：ｓｕｆｆｉｃｉｅｎｔｐｒｏｇ
ｒａｍ）と、まだ不充分にプログラムされたセル（Ｉ
Ｐ：ｉｎｓｕｆｆｉｃｉｅｎｔ ｐｒｏｇｒａｍ）とし
て、ＣＳＬノイズのためプログラムされたもので判断さ
れたメモリセルに対応する各ページバッファは、論理的
に‘０’から‘１’に状態が変更され、まだプログラム
されていないメモリセルは、段階Ｓ１００でローディン
グされた状態（論理的に‘０’）で維持され、段階Ｓ１
００で論理的に‘１’である状態のページバッファは、
そのまま以前の状態で維持される。
【００５１】検証段階Ｓ１２０の動作は、以下図６を参
照して説明される。まずプログラムされていない多くの
セルを通して流れる電流、即ちセル電流によってＣＳＬ
レベルが０．７Ｖ程度上昇され、不充分にプログラムさ
れたメモリセルＩＰのスレショルド電圧Ｖｔｈが０．３
Ｖと仮定する。段階Ｓ１２０が行われるための信号のレ
ベルは、図６に図示されたようである。即ちストリング
選択ラインＳＳＬ、グラウンド選択ラインＧＳＬ、そし
て非選択されたワードライン（例えば、ＷＬ０、ＷＬ２
〜ＷＬ１５）は、電源電圧Ｖｃｃ又はそれより高い電圧
で印加され、選択されたワードライン（例えばＷＬ１）
は０Ｖで印加される。これと同時に信号ＢＬＳＨＦの電
圧レベルは所定電圧（例えば２．２Ｖ）に、信号ＣＴＬ
１、ＳＰＢ、そしてＤＣＢの電圧レベルは０Ｖに、そし
て信号ＣＵＲＭＩＲの電圧レベルは、電源電圧Ｖｃｃか
ら所定の電圧に印加される。というわけで、ＣＳＬレベ
ルの上昇のため選択されたメモリセルＭＣ１がオフセル
であることで判断されるため、選択されたメモリセル
（例えば、ＭＣ１）に関連されたビットラインＢＬ０、
ページバッファ１００のＮＭＯＳトランジスターＭ１８
及びＭ１７を通して約１．５Ｖでチャージ−アップさ
れ、その結果ノードＮ４は、電源電圧Ｖｃｃのレベルで
チャージされる。上述のような検証動作のための感知動
作（ｓｅｎｓｉｎｇ ｏｐｅｒａｔｉｏｎ）が完了され
ると、信号ＣＴＬ１と信号Ｏｓａｃ及びｎＯｓａｃは、
順次的に０Ｖから電源電圧Ｖｃｃに、又は電源電圧Ｖｃ
ｃから０Ｖに活性化される。即ち信号ＣＴＬ１が活性化
された後、信号Ｏｓａｃ及びｎＯｓａｃが活性化される
ようにすべきである。従って第１ラッチ部１１０に接続
されたＰＭＯＳトランジスターＭ２０とノードＮ４に接
続されたＮＭＯＳトランジスターＭ２２と信号ＣＴＬ１
に制御されるＮＭＯＳトランジスターＭ２１がターン−
オンされ、信号Ｏｓａｃ及びｎＯｓａｃに制御される３
ステートインバータＩＶ７を通してノードＮ４は、電源
電圧Ｖｃｃのレベルでラッチされる。従って不充分にプ
ログラムされたメモリセルＩＰは、続いてプログラムサ
イクルでプログラム禁止条件が形成されてそれ以上プロ
グラムされない。
照して説明される。まずプログラムされていない多くの
セルを通して流れる電流、即ちセル電流によってＣＳＬ
レベルが０．７Ｖ程度上昇され、不充分にプログラムさ
れたメモリセルＩＰのスレショルド電圧Ｖｔｈが０．３
Ｖと仮定する。段階Ｓ１２０が行われるための信号のレ
ベルは、図６に図示されたようである。即ちストリング
選択ラインＳＳＬ、グラウンド選択ラインＧＳＬ、そし
て非選択されたワードライン（例えば、ＷＬ０、ＷＬ２
〜ＷＬ１５）は、電源電圧Ｖｃｃ又はそれより高い電圧
で印加され、選択されたワードライン（例えばＷＬ１）
は０Ｖで印加される。これと同時に信号ＢＬＳＨＦの電
圧レベルは所定電圧（例えば２．２Ｖ）に、信号ＣＴＬ
１、ＳＰＢ、そしてＤＣＢの電圧レベルは０Ｖに、そし
て信号ＣＵＲＭＩＲの電圧レベルは、電源電圧Ｖｃｃか
ら所定の電圧に印加される。というわけで、ＣＳＬレベ
ルの上昇のため選択されたメモリセルＭＣ１がオフセル
であることで判断されるため、選択されたメモリセル
（例えば、ＭＣ１）に関連されたビットラインＢＬ０、
ページバッファ１００のＮＭＯＳトランジスターＭ１８
及びＭ１７を通して約１．５Ｖでチャージ−アップさ
れ、その結果ノードＮ４は、電源電圧Ｖｃｃのレベルで
チャージされる。上述のような検証動作のための感知動
作（ｓｅｎｓｉｎｇ ｏｐｅｒａｔｉｏｎ）が完了され
ると、信号ＣＴＬ１と信号Ｏｓａｃ及びｎＯｓａｃは、
順次的に０Ｖから電源電圧Ｖｃｃに、又は電源電圧Ｖｃ
ｃから０Ｖに活性化される。即ち信号ＣＴＬ１が活性化
された後、信号Ｏｓａｃ及びｎＯｓａｃが活性化される
ようにすべきである。従って第１ラッチ部１１０に接続
されたＰＭＯＳトランジスターＭ２０とノードＮ４に接
続されたＮＭＯＳトランジスターＭ２２と信号ＣＴＬ１
に制御されるＮＭＯＳトランジスターＭ２１がターン−
オンされ、信号Ｏｓａｃ及びｎＯｓａｃに制御される３
ステートインバータＩＶ７を通してノードＮ４は、電源
電圧Ｖｃｃのレベルでラッチされる。従って不充分にプ
ログラムされたメモリセルＩＰは、続いてプログラムサ
イクルでプログラム禁止条件が形成されてそれ以上プロ
グラムされない。
【００５２】以後、二番目のプログラムサイクルのプロ
グラム段階Ｓ１４０が行われることによってプログラム
されたメモリセルが増加し、その結果ＣＳＬノイズが減
少される。従って二番目のプログラムサイクルの検証段
階Ｓ１５０で不充分にプログラムされたメモリセルＩＰ
は、再びオフ−セルからオン−セルに判定される。即ち
メモリセルＩＰに対応するビットラインＢＬ０上の電圧
は、メモリセルＩＰを通してグラウンド電位で放電され
る。そしてノードＮ４もなおグラウンド電位で放電され
ることによって第２ラッチ部１２０を通してノードＮ４
は、電源電圧Ｖｃｃからグラウンド電位でラッチされ
る。段階Ｓ１５０の結果によるページバッファの状態が
段階Ｓ１５０’と同じである。続いて、３番目のプログ
ラム及び検証サイクルを行うようになると、図７に図示
されたように、全てのメモリセルの各スレショルド電
圧、即ちデータが要求されるレベル（例えば、１Ｖ）に
対応する状態、即ち論理的に‘１’にプログラムされ
る。結果的に、図８に図示されたように、プログラムさ
れたメモリセルは、シャープなスレショルド電圧分布を
有するようになる。
グラム段階Ｓ１４０が行われることによってプログラム
されたメモリセルが増加し、その結果ＣＳＬノイズが減
少される。従って二番目のプログラムサイクルの検証段
階Ｓ１５０で不充分にプログラムされたメモリセルＩＰ
は、再びオフ−セルからオン−セルに判定される。即ち
メモリセルＩＰに対応するビットラインＢＬ０上の電圧
は、メモリセルＩＰを通してグラウンド電位で放電され
る。そしてノードＮ４もなおグラウンド電位で放電され
ることによって第２ラッチ部１２０を通してノードＮ４
は、電源電圧Ｖｃｃからグラウンド電位でラッチされ
る。段階Ｓ１５０の結果によるページバッファの状態が
段階Ｓ１５０’と同じである。続いて、３番目のプログ
ラム及び検証サイクルを行うようになると、図７に図示
されたように、全てのメモリセルの各スレショルド電
圧、即ちデータが要求されるレベル（例えば、１Ｖ）に
対応する状態、即ち論理的に‘１’にプログラムされ
る。結果的に、図８に図示されたように、プログラムさ
れたメモリセルは、シャープなスレショルド電圧分布を
有するようになる。
【００５３】
【発明の効果】上述のように、外部データを貯蔵する第
１ラッチ回路と選択されたセルの状態を判別したデータ
を貯蔵し、貯蔵されたデータをデータラインで出力する
第２ラッチ回路を有する両方向性ラッチ構造のページバ
ッファによってオーバープログラム、アンダープログラ
ム、そしてデバイス失敗等が防止でき、安定されたプロ
グラム動作を行うことができるようになった。
１ラッチ回路と選択されたセルの状態を判別したデータ
を貯蔵し、貯蔵されたデータをデータラインで出力する
第２ラッチ回路を有する両方向性ラッチ構造のページバ
ッファによってオーバープログラム、アンダープログラ
ム、そしてデバイス失敗等が防止でき、安定されたプロ
グラム動作を行うことができるようになった。
【図１】 従来技術によるナンドフラッシュメモリ装置
のアレー及びページバッファの回路を示す回路図であ
る。
のアレー及びページバッファの回路を示す回路図であ
る。
【図２】 一般的なナンドフラッシュメモリ装置のプロ
グラム動作のための流れ図である。
グラム動作のための流れ図である。
【図３】 従来技術によるプログラム検証動作時、図１
のページバッファを制御するための信号のタイミング図
である。
のページバッファを制御するための信号のタイミング図
である。
【図４】 従来のプログラム検証動作によるセルトラン
ジスターのスレショルド電圧分布を示す図面である。
ジスターのスレショルド電圧分布を示す図面である。
【図５】 本発明の望ましい実施形態によるナンドフラ
ッシュメモリ装置のアレー及びページバッファの回路を
示す回路図である。
ッシュメモリ装置のアレー及びページバッファの回路を
示す回路図である。
【図６】 本発明の望ましい実施形態によるプログラム
検証動作時、図５のページバッファを制御するための信
号のタイミング図である。
検証動作時、図５のページバッファを制御するための信
号のタイミング図である。
【図７】 本発明の望ましい実施形態による毎プログラ
ムサイクルでプログラム検証動作の結果を比較するため
の図面である。
ムサイクルでプログラム検証動作の結果を比較するため
の図面である。
【図８】 本発明のプログラム検証動作によるセルトラ
ンジスターのスレショルド電圧分布を示す図面である。
ンジスターのスレショルド電圧分布を示す図面である。
１０：メモリセルアレー ２０：行デコーダ ３０：ページバッファグループ ４０：列パスゲート回路 １１０：第１ラッチ回路 １２０：第２ラッチ回路
Claims (13)
- 【請求項１】 電気的に消去及びプログラムできるフラ
ッシュメモリ装置において、 少なくとも１つのストリングと、 前記ストリングは、直列接続された複数のメモリセルを
含み、前記メモリセル各々は、浮遊ゲート（ｆｌｏａｔ
ｉｎｇ ｇａｔｅ）と制御ゲート（ｃｏｎｔｒｏｌ ｇ
ａｔｅ）を有して前記浮遊ゲートに電荷を蓄積したり、
前記蓄積された電荷を放出することによって、電気的に
消去及びプログラムできるトランジスターを備えてお
り、 前記ストリングに接続されたビットラインと、 前記ビットラインに対応するデータラインと、 前記データラインを通して外部データを入力されて前記
データに対応するメモリセルのプログラムが完了される
時まで前記データを維持する第１ラッチ手段と、 プログラム動作による前記選択されたメモリセルの状態
を検証するための検証動作の結果に該当するデータを、
前記データラインにラッチさせるための第２ラッチ手段
を含み、 前記第２ラッチ手段は、前記プログラム検証動作の結果
によって、前記ビットラインに対応するデータラインが
プログラム禁止状態で設定された後、続いてプログラム
動作で前記ビットラインが前記プログラム禁止状態に該
当するプログラム状態で再設定される時、前記第１ラッ
チ手段によってラッチされた前記データの状態を入力さ
れて前記選択されたメモリセルが充分にプログラムされ
る時まで、前記データラインのレベルを前記プログラム
状態に対応するレベルでラッチさせることを特徴とする
フラッシュメモリ装置。 - 【請求項２】 前記メモリセルアレーは、ナンド構造か
らなる前記メモリセルを含むことを特徴とする請求項１
に記載のフラッシュメモリ装置。 - 【請求項３】 前記プログラム禁止状態に該当する電圧
レベルは、電源電圧のレベルであることを特徴とする請
求項１に記載のフラッシュメモリ装置。 - 【請求項４】 前記プログラム状態に該当する電圧レベ
ルは、グラウンド電位のレベルであることを特徴とする
請求項１に記載のフラッシュメモリ装置。 - 【請求項５】 前記第１ラッチ手段は、 第１制御信号ＳＰＢに応じてオン／オフされる第１スイ
ッチと、 前記第１スイッチを通して伝達された前記データをラッ
チする第３ラッチ手段と、 前記第３ラッチ手段を初期化させるための第２制御信号
ＰＢｓｅｔに応じて前記ラッチ手段を前記グラウンド電
位に連結させる第２スイッチを含むことを特徴とする請
求項１に記載のフラッシュメモリ装置。 - 【請求項６】 前記第１及び第２スイッチは、ＭＯＳト
ランジスターで構成されることを特徴とする請求項５に
記載のフラッシュメモリ装置。 - 【請求項７】 前記第２ラッチ手段は、 前記データラインのレベルと前記第１ラッチ手段のデー
タのレベルを入力され、第３制御信号ＣＴＬ１に応じて
前記データラインのレベルが反転された信号を出力する
第１反転手段と、 １対の第４制御信号Ｏｓａｃ、ｎＯｓａｃ（ここで、ｎ
ＯｓａｃはＯｓａｃの反転信号）に応じて、前記第１反
転手段の前記反転信号の位相を反転させて前記データラ
インで出力する第２反転手段を含むことを特徴とする請
求項１に記載のフラッシュメモリ装置。 - 【請求項８】 前記第３制御信号は、前記１対の第４制
御信号が少なくとも活性化される以前に活性化されるこ
とを特徴とする請求項７に記載のフラッシュメモリ装
置。 - 【請求項９】 前記第１反転手段は、 前記電源電圧のための第１端子と、 前記グラウンド電位のための第２端子と、 前記データラインに接続されたゲートと前記第１端子に
接続されたソースを有する第１ＰＭＯＳトランジスター
と、 前記第１ＰＭＯＳトランジスターのドレーンに接続され
たソースと、前記第１ラッチ手段に接続されたゲートを
有する第２ＰＭＯＳトランジスターと、 前記第３制御信号ＣＴＬ１が印加されるゲートと、前記
第２ＰＭＯＳトランジスターのドレーンに接続されたド
レーンを有する第１ＮＭＯＳトランジスターと、 前記データラインに接続されたゲートと、前記第１ＮＭ
ＯＳトランジスターのソースに接続されたドレーン及
び、前記第２端子に接続されたソースを有する第２ＮＭ
ＯＳトランジスター及び、前記第１ラッチ手段に接続さ
れたゲートと、前記第１ＮＭＯＳトランジスターのソー
スに接続されたドレーン及び前記第２端子に接続された
ソースを有する第３ＮＭＯＳトランジスターを含むこと
を特徴とする請求項７に記載のフラッシュメモリ装置。 - 【請求項１０】 前記第２反転手段は、 前記第２ＰＭＯＳトランジスターのドレーンに接続され
た入力端子と、前記１対の第４制御信号が各々印加され
る制御端子及び、前記データラインに接続された出力端
子を有するインバータを含むことを特徴とする請求項７
に記載のフラッシュメモリ装置。 - 【請求項１１】 プログラム動作と前記プログラム動作
の結果を検証する検証動作を反復的に行うためのプログ
ラムアルゴリズムを有するフラッシュメモリ装置におい
て、 ワードライン、ビットライン、そして複数のストリング
を含むメモリセルアレーと、 前記各ストリングは、前記ワードラインに各々対応する
複数のメモリセルを備えており、前記メモリセル各々
は、浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）と制御
ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を有し、前記浮遊
ゲートに電荷を蓄積したり、前記蓄積された電荷を放出
することによって、電気的に消去及びプログラムできる
トランジスターを含み、 前記ビットラインに各々対応するデータラインと、 外部からデータを入力されて前記記入されるデータに対
応するメモリセルのプログラムが完了される時まで、前
記データを貯蔵する第１貯蔵手段及び、 検証動作の結果に対応する前記選択されたメモリセルに
関連されたビットラインの第１レベルと前記第１貯蔵手
段に貯蔵されたデータに対応する第２レベルが一致しな
い場合、前記データラインをプログラム禁止状態のレベ
ルで維持させ、前記第１レベルと前記２レベルが一致し
ない場合、データラインのレべルを前記第２レベルで維
持させる第２貯蔵手段を含み、 前記第２貯蔵手段は、前記検証動作の間に前記ビットラ
インがプログラム禁止状態のレベルで維持された後、続
いてプログラム動作の間に前記ビットライン上のレベル
が可変される時、前記変化されたビットライン上のレベ
ルと、前記第２レベルが一致される場合、前記ビットラ
イン上のレベルを前記第２レベルで維持させることを特
徴とするフラッシュメモリ装置。 - 【請求項１２】 前記プログラム禁止状態のレベルは、
グラウンド電位に該当するレベルであることを特徴とす
る請求項１１に記載のフラッシュメモリ装置。 - 【請求項１３】 前記第２レベルは、電源電圧のレベル
であることを特徴とする請求項１１に記載のフラッシュ
メモリ装置。
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