JPH11111650A

JPH11111650A - 半導体装置の製造方法、半導体装置およびその製造方法に用いる治具

Info

Publication number: JPH11111650A
Application number: JP10192592A
Authority: JP
Inventors: Yuji Wada; 雄二和田; Takayuki Maehara; 孝行前原; Eiji Wada; 英二和田; Akihiko Ariga; 昭彦有賀; Hitoshi Nakano; 仁中野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-08-04
Filing date: 1998-07-08
Publication date: 1999-04-23

Abstract

(57)【要約】【課題】半導体装置の製造工程における半導体チップ
の搬送時の取り扱いを容易にし、半導体装置の製造工程
を簡略化する。【解決手段】複数個の半導体チップ２が形成された半
導体ウエハから半導体チップ２を切り出す場合に、個々
ばらばらに切り出すのではなく２個以上の半導体チップ
２を一体として有するチップブロックＣＢを一単位とし
て切り出し、これを１個のキャリアに収容した状態で搬
送し検査する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法、半導体装置およびその製造方法に用いる治具技術
に関し、特に、２個以上の半導体チップを１つのパッケ
ージに収容して構成されるマルチチップモジュール（Mu
ltichip Module：以下、ＭＣＭと略す）およびその製造
方法に適用して有効な技術に関するものである。

【０００２】

【従来の技術】ＭＣＭの生産上における主要な課題に半
導体チップの良否選別がある。ＭＣＭの場合、不良の半
導体チップのリペアが困難であり、歩留りが悪いとＭＣ
Ｍ全体が不良になってしまうからである。すなわち、完
全に良品であることが検査によって判定された半導体チ
ップを使用することが、ＭＣＭの歩留りを向上させるこ
とにつながるからである。

【０００３】このため、そのＭＣＭの製造工程において
は、半導体ウエハから個々の半導体チップを切り出した
後、半導体チップの実装工程に先立って、個々の半導体
チップをそれぞれ別々にキャリアに収容し、良否を選別
のための検査が行われている場合がある。これにより、
ＭＣＭの再加工量を減らし、製造コストの低減を図って
いる。

【０００４】なお、ＭＣＭの製造において、半導体チッ
プの良否選別のための検査に先立って半導体チップを収
容するキャリアについては、例えば特開平６−２４４２
５３号公報に記載がある。

【０００５】

【発明が解決しようとする課題】ところが、半導体ウエ
ハから個々切り出した半導体チップを個々検査する上記
した技術においては、以下の課題があることを本発明者
は見出した。

【０００６】すなわち、半導体ウエハから個々の半導体
チップを切り出した後の半導体チップの良否選別工程に
おいては、個々の半導体チップを個々別々にキャリアに
収容し、搬送し、検査等することになるので、その良否
選別処理が手間と時間がかかる面倒な処理となるという
問題がある。

【０００７】また、半導体装置の良否選別処理に手間と
時間がかかる上、高価なキャリアが半導体チップと同数
必要となるため、半導体装置の製造コストが高くなると
いう問題がある。

【０００８】また、ＭＣＭに限定される訳ではないが、
近年の半導体ウエハの大径化に伴い、次のような課題が
生じている。第１に半導体ウエハの取り扱いが困難であ
る。第２に半導体ウエハの搬送中に半導体ウエハが割れ
や欠け等が生じ易い。第３に大径の半導体ウエハに対応
すべく、後工程における設備や装置等においても新規
で、かつ、専用の設備や装置等が必要となる。

【０００９】本発明の目的は、半導体装置の製造工程に
おける半導体チップの搬送時の取り扱いを容易にし、半
導体装置の製造工程を簡略化することのできる技術を提
供することにある。

【００１０】また、本発明の他の目的は、半導体装置の
製造時間を短縮することのできる技術を提供することに
ある。

【００１１】本発明の他の目的は、半導体装置のコスト
を低減することのできる技術を提供することにある。

【００１２】また、本発明の他の目的は、大径の半導体
ウエハの取り扱いを容易にすることのできる技術を提供
することにある。

【００１３】また、本発明の他の目的は、大径の半導体
ウエハの搬送中における割れや欠損等の不良の発生を抑
制することのできる技術を提供することにある。

【００１４】さらに、本発明の他の目的は、後工程にお
ける設備や装置等の大幅な変更を伴うことなく、大径の
半導体ウエハを取り扱うことのできる技術を提供するこ
とにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】本発明の半導体装置の製造方法は、複数個
の半導体チップが形成された半導体ウエハから半導体チ
ップを切り出す場合に２個以上の半導体チップを一体と
して有するチップブロックを一単位として切り出す工程
と、前記チップブロックを１個の治具に収容した状態で
搬送する工程とを有するものである。

【００１８】また、本発明の半導体装置の製造方法は、
複数個の半導体チップが形成された半導体ウエハから半
導体チップを切り出す場合に２個以上の半導体チップを
一体として有するチップブロックを一単位として切り出
す工程と、前記チップブロック毎に、そのチップブロッ
ク内の２個以上の半導体チップを同時に検査する工程
と、前記チップブロックを実装基板上にそのまま実装す
る工程と、前記実装基板上に実装されたチップブロック
をパッケージングする工程とを有するものである。

【００１９】また、本発明の半導体装置の製造方法は、
半導体ウエハを、２個以上の半導体チップを有する複数
のサブウエハに分割して搬送する工程を有するものであ
る。

【００２０】また、本発明の半導体装置は、２個以上の
半導体チップを一体として有するチップブロックをパッ
ケージに封止してなるものである。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２２】（実施の形態１）図１は本発明の一実施の
形態である半導体装置の製造工程を示すフロー図、図２
は図１の前工程後の半導体ウエハの平面図、図３は図１
の第１ダイシング工程後のチップブロックの平面図、図
４は図１の半導体装置の製造工程で用いるキャリアの斜
視図、図５は図４のキャリアの断面図、図６は図１の半
導体装置の製造工程の検査工程で用いるソケットの斜視
図、図７〜図１１は図１の半導体装置の製造工程を説明
するための説明図、図１２は図１の第２ダイシング工程
後のチップブロックを説明するための説明図、図１３〜
図１５は実施の形態の半導体装置の製造工程を説明する
ための説明図である。

【００２３】本実施の形態１においては、本発明を、例
えばＤＲＡＭ（Dynamic Random Access Memory）モジュ
ール（半導体装置）の製造方法に適用した場合について
図１の工程に沿って図２〜図１５によって説明する。

【００２４】まず、図２に示すように、半導体ウエハ１
の主面上に複数個の半導体チップ２を形成する（前工程
１００）。

【００２５】すなわち、この段階では、鏡面研磨ウエハ
の状態から出発し、成膜工程、フォトリソグラフィ工
程、エッチング工程、不純物導入工程等のような所定の
半導体製造工程を適宜繰り返し経て、その主面上にＤＲ
ＡＭ素子を形成し、その上に配線を形成し、さらにその
上に表面保護膜を形成するまでの工程が既に終了してい
る。

【００２６】この半導体ウエハ１は、例えばｐ形のシリ
コン（Ｓｉ）単結晶からなる。半導体チップ２は、例え
ば平面長方形状に形成されており、半導体ウエハ１の主
面上に図２の上下左右の方向に規則的に並んで配置され
ている。各半導体チップ２の回路形成面には、例えば１
６ＭビットＤＲＡＭが形成されている。

【００２７】なお、互いに隣接する半導体チップ２の間
には、個々の半導体チップ２を半導体ウエハ１から切り
出す際にダイシング刃が当てられ切断される切断領域が
設けられている。また、半導体チップ２の平面形状は長
方形状に限定されるものではなく正方形でも良い。

【００２８】続いて、半導体ウエハ１から半導体チップ
２を切り出す（第１ダイシング工程１０１）。

【００２９】本実施の形態１においては、半導体チップ
２を個々ばらばらに切り出すのではなく、複数個の半導
体チップ２を一体として有するチップブロックの単位で
切り出す。図３にそのチップブロックＣＢの一例を示
す。

【００３０】特に限定されるものではないが、１個のチ
ップブロックＣＢは、例えば４個の半導体チップ２を有
している。４個の半導体チップ２は、例えばその長手方
向に沿って直線上に並んで配置されている。なお、チッ
プブロックＣＢ内の各半導体チップ２は電気的に互いに
独立した状態となっている。

【００３１】１個のチップブロックＣＢを４個の半導体
チップ２で構成した理由は、本実施の形態１の場合、１
個の半導体チップ２に１６ＭビットＤＲＡＭが構成され
ているので、半導体チップ２が４個あれば６４Ｍビット
ＤＲＡＭを構成することができるからである。したがっ
て、この段階のチップブロックＣＢを構成する半導体チ
ップ２の数は４個に限定されるものではなく種々変更可
能である。

【００３２】各半導体チップ２の回路形成面において、
その幅方向の両側辺近傍には、複数個のボンディングパ
ッド３BP1 が半導体チップ２の長手方向に沿って規則的
に並んで配置されている。なお、このボンディングパッ
ド３BP1 は、半導体チップ２の長手方向の両側辺近傍に
は配置されていない。

【００３３】このボンディングパッド３BP1 は、半導体
チップ２に形成されたＤＲＡＭの電極を半導体チップ２
の外部に引き出すための電極であり、例えばアルミニウ
ム（Ａｌ）またはＡｌ合金からなる。

【００３４】その後、半導体チップ２に対して、例えば
バーンインテスト等のような検査を行う（検査工程１０
２）。

【００３５】この検査工程に移行する場合に、本実施の
形態１においては、まず、チップブロックＣＢを図４お
よび図５に示すようなキャリア（治具）４に収容した状
態で検査装置に搬送する。すなわち、本実施の形態１に
おいては、複数個の半導体チップを１個のチップブロッ
クＣＢとしてまとめて搬送することができる。

【００３６】このため、ＤＲＡＭモジュールの製造工程
における半導体チップ２の取り扱いが容易となり、半導
体チップ２の搬送を容易にすることが可能となってい
る。したがって、ＤＲＡＭモジュールの製造工程の簡略
化が可能となっている。また、ＤＲＡＭモジュールの製
造時間を短縮することが可能となっている。さらに、Ｄ
ＲＡＭモジュールの製造工程で用いる高価なキャリア４
の個数を大幅に減らすことができるので、ＤＲＡＭモジ
ュールの価格を下げることが可能となっている。

【００３７】キャリア４は、キャリアベース部４ａと、
キャリア蓋部４ｂとを有している。キャリアベース部４
ａのチップブロック収容部４ａ1 には、チップブロック
ＣＢ（図５参照）がその回路形成面をキャリアベース部
４ａ側に向けた状態で収められるようになっている。

【００３８】キャリアベース部４ａの下面中央には、開
口部４ａ2 が形成されており、そのチップブロック収容
領域４ａ1 に収められたチップブロックＣＢ（図５参
照）における各半導体チップ２のボンディングパッド３
BP1 がその開口部４ａ2 から露出される構造になってい
る。

【００３９】キャリア蓋部４ｂは、キャリアベース部４
ａに開閉可能な状態で取り付けられている。キャリア蓋
部４ｂの内壁面とチップブロックＣＢ（図５参照）との
間には加圧部４ｃが設置されている。

【００４０】この加圧部４ｃは、例えばコイルばねから
なり、チップブロックＣＢをキャリアベース部４ａ側に
押し付けるようになっている。ただし、加圧部４ｃはコ
イルばねに限定されるものではなく種々変更可能であ
り、例えば板ばねでも良い。

【００４１】加圧部４ｃとチップブロックＣＢの裏面と
の間には、押さえ板４ｄが設置されている。この押さえ
板４ｄは、加圧部４ｃによってチップブロックＣＢの裏
面に加わる圧力をその裏面内において均一にするととも
に、加圧部４ｃの押圧力によるチップブロックＣＢの裏
面の損傷を防止するための板である。

【００４２】このようなキャリア４に収められたチップ
ブロックＣＢ（図５参照）は、検査装置に運ばれてその
キャリア４に収容されたまま検査装置におけるテストボ
ード上のソケットに収められる。図６にソケット５の一
例を示す。

【００４３】ソケット５は、ソケットベース部５ａと、
ソケット蓋部５ｂとを有している。ソケットベース部５
ａの底面中央には、コンタクト部５ｃが設けられてい
る。

【００４４】このコンタクト部５ｃの上面においてその
幅方向の側辺近傍には、所定の導体材料からなる複数個
の接触端子５ｃ1 がその長手方向に沿って、図３等に示
したチップブロックＣＢのボンディングパッド３BP1 に
対応するように規則的に並んで配置されている。そし
て、この接触端子５ｃ1 は、テストボードを通じて検査
装置と電気的に接続されている。

【００４５】上述のチップブロックＣＢを有するキャリ
ア４は、その開口部４ａ2 がソケットベース部５ａ側に
向くようにした状態で収められる。その状態で、ソケッ
ト蓋部５ｂを閉めると、ソケット５のコンタクト部５ｃ
上面の接触端子５ｃ1 と、キャリア４の開口部４ａ2 か
ら露出するチップブロックＣＢ上のボンディングパッド
３BP1 とが互いにしっかりと接触するようになる。これ
により、チップブロックＣＢの各半導体チップ２と検査
装置とが電気的に接続されるようになっている。

【００４６】このようにソケット５にキャリア４を収容
した後、キャリア４内のチップブロックＣＢにおける各
半導体チップ２（図３参照）に対して同時に検査を行
う。ここでは、例えばバーンインテストを行う。すなわ
ち、例えば高温条件下において半導体チップ２に通電し
将来不良に到る可能性のある半導体チップ２のスクリー
ニングを行い、ＫＧＤ（Known Good Die）を得る。

【００４７】この検査の結果、チップブロックＣＢの全
ての半導体チップ２に不良が生じなかった場合、すなわ
ち、そのチップブロックＣＢ全体が良品であると認定さ
れた場合、本実施の形態１においては実装工程に移行す
る（工程１０３ｂ）。

【００４８】まず、ソケット５（図６参照）からキャリ
ア４を取り出し、キャリア４を実装装置に搬送する。そ
して、キャリア４から良品のチップブロックＣＢを取り
出し、図７および図８に示すモジュール基板（実装基
板）６上にその回路形成面を上に向けた状態で実装す
る。

【００４９】なお、図７および図８にはモジュール基板
６がリードフレーム７上に搭載されている状態が示され
ている。また、図７には図面を見易くするためチップブ
ロックは示されていない。また、図８の（ａ),（ｂ）は
それぞれ図７のVIIIA −VIIIA 線、VIIIB −VIIIB 線に
対応する断面部分を示している。

【００５０】モジュール基板６は、例えば平面長方形上
のＳｉ単結晶上に薄膜技術により配線層が設けられて構
成されている。ただし、モジュール基板６は、Ｓｉを基
台とするものに限定されるものではなく種々変更可能で
あり、例えば積層構造を有するプリント配線基板を用い
ても良いし、セラミックに厚膜技術により配線層を設け
た多層配線基板を用いても良いし、また、セラミック基
板や金属板上に薄膜技術により配線層を設けた多層配線
基板を用いても良い。

【００５１】モジュール基板６の主面上中央には、チッ
プ実装領域６ａが配置されている。本実施の形態１にお
いては、チップ実装領域６ａがチップブロックＣＢを実
装可能なようにモジュール基板６の長手方向に沿って延
在して形成されている。なお、チップ実装領域６ａの表
面には、例えば金（Ａｕ）メッキが施されている。

【００５２】モジュール基板６の主面においてチップ実
装領域６ａの両側には、そのチップ実装領域６ａの長手
方向に沿って複数個のボンディングパッド６BP1 が規則
的に並んで配置されている。このボンディングパッド６
BP1 は、半導体チップ２のボンディングパッド３BP1
（図３等参照）とモジュール基板６の配線とを電気的に
接続するためのワイヤが接続される電極である。

【００５３】また、モジュール基板６の幅方向の両側辺
近傍には、複数個のボンディングパッド６BP2 がその長
手方向に沿って規則的に配置されている。このボンディ
ングパッド６BP2 は、リードフレーム７のリード７ａと
モジュール基板６の配線とを電気的に接続するためのワ
イヤが接続される電極であり、モジュール基板６の配線
を通じて上記したボンディングパッド６BP1 と電気的に
接続されている。

【００５４】なお、図７において破線で囲まれた領域Ａ
は、例えばコンデンサ等のような他の電子部品を実装す
る領域を示している。

【００５５】リードフレーム７は、例えば４２アロイ等
からなり、その基板搭載部７ａ上にモジュール基板６が
搭載されている。また、その基板搭載部７ａの両長辺の
近傍には、その基板搭載部７ａを取り囲むように、複数
個のリード（外部端子）７ｂがその長辺に沿って規則的
に並んで配置されている。

【００５６】続いて、モジュール基板６上に良品のチッ
プブロックＣＢを実装した後、図９および図１０に示す
ように、チップブロックＣＢの各半導体チップ２におけ
るボンディングパッド３BP1 と、モジュール基板６のボ
ンディングパッド６BP1 とをボンディングワイヤ８ａに
よって電気的に接続するとともに、モジュール基板６の
他方のボンディングパッド６BP2 とリード７ｂとをボン
ディングワイヤ８ｂによって電気的に接続する。これに
より、半導体チップ２とリード７ｂとを電気的に接続す
る。

【００５７】なお、このボンディングワイヤ８ａ, ８ｂ
は、例えばＡｕ等からなる。また、図１０の（ａ),
（ｂ）は、それぞれ図９のXA−XA線、XB−XB線の断面図
を示している。

【００５８】その後、実装されたチップブロックＣＢ
を、図１１（ａ),（ｂ）に示すように、例えばエポキシ
樹脂等からなるパッケージ９によって封止した後（工程
１０４）、リードフレーム７からリード７ｂを切断し、
さらにリード７ｂにおいてパッケージ９から突出する部
分を、例えばガルウィング状に成形してＤＲＡＭモジュ
ールの製造を終了する。なお、図１１（ａ),（ｂ）の断
面は、それぞれ図１０（ａ),（ｂ）の断面に対応してい
る。

【００５９】本実施の形態１においては、例えば４個の
半導体チップ２を一体として有するチップブロックＣＢ
をパッケージ９に封止することでＤＲＡＭモジュールを
構成したことにより、個々の半導体チップ２を別々に実
装し封止した場合に比べて、そのＤＲＡＭモジュールの
小形化を推進することが可能となっている。このため、
ＤＲＡＭモジュールを有する電子装置の小形化を推進す
ることが可能となってる。

【００６０】また、隣接する半導体チップ２間の配線長
を短くすることができるので、個々の半導体チップ２の
高速性能をＤＲＡＭモジュール全体でも損なわずに引き
出すことができるので、そのＤＲＡＭモジュール全体の
動作速度の高速化を推進することが可能となっている。

【００６１】さらに、隣接する半導体チップ２間の配線
長を短くすることができるので、ノイズ等の影響を低減
させることが可能となる。また、伝熱経路を短くするこ
とができるので、ＤＲＡＭモジュール動作時の熱に起因
する素子特性の劣化を抑制することが可能となってい
る。

【００６２】ところで、上述の説明では、検査工程１０
２の後、４個の半導体チップ２を有するチップブロック
ＣＢをそのままパッケージングする場合について説明し
た。

【００６３】しかし、場合によってはチップブロックＣ
Ｂをさらに分割した方が良い場合もある。例えばモジュ
ール基板に実装する場合の実装上の都合や検査によって
チップブロックＣＢの所定の半導体チップ２が不良とな
った場合等である。

【００６４】この場合は、図１の検査工程１０２の次に
第２ダイシング工程１０３ａに移行する。

【００６５】図１２の（ａ）は第２ダイシング工程１０
２ａ前のチップブロックＣＢの平面図であり、同図の
（ｂ）は同図（ａ）のチップブロックＣＢを２個の良品
のチップブロックＣＢ1 に分割した場合の一例を示して
いる。この場合、チップブロックＣＢ1 は、２個の良品
の半導体チップ２を一体として有している。

【００６６】また、図１２（ｃ）は同図（ａ）のチップ
ブロックＣＢを１個の良品のチップブロックＣＢ1 と不
良の半導体チップ２とに分割した場合の一例を示してい
る。この場合、チップブロックＣＢ1 は、例えば３個の
良品の半導体チップ２を一体として有している。

【００６７】このような第２ダイシング工程の後、上記
したのと同様に、図１３（ａ),（ｂ）に示すように、良
品のチップブロックＣＢ1 をその主面を上に向けた状態
でモジュール基板６上に実装する（実装工程１０３
ｂ）。

【００６８】この図１３（ａ),（ｂ）には、２個の良品
の半導体チップ２を一体として有する良品のチップブロ
ックＣＢ1 がモジュール基板６上に２個実装される場合
が示されている。

【００６９】この２個の良品のチップブロックＣＢ1
は、同一のチップブロックＣＢ（図３等参照）から得ら
れたものであっても良いし、互いに異なる１個のチップ
ブロックＣＢから得られたものでも良い。なお、図１３
（ａ),（ｂ）はそれぞれ図８（ａ),（ｂ）に対応してい
る。

【００７０】続いて、モジュール基板６上に良品のチッ
プブロックＣＢ1 を実装した後、図１４に示すように、
各チップブロックＣＢ1 の各半導体チップ２におけるボ
ンディングパッド３BP1 と、モジュール基板６のボンデ
ィングパッド６BP1 とをボンディングワイヤ８ａによっ
て電気的に接続するとともに、モジュール基板６の他方
のボンディングパッド６BP2 とリード７ｂとをボンディ
ングワイヤ８ｂによって電気的に接続する。これによ
り、半導体チップ２とリード７ｂとを電気的に接続す
る。

【００７１】ここで、本実施の形態１においては、半導
体チップ２のボンディングパッド３BP1 と、モジュール
基板６のボンディングパッド６BP1 とをボンディングワ
イヤ８ａで接続する構造となっている。

【００７２】このため、半導体チップ２のボンディング
パッド３BP1 の位置とそれに対応するモジュール基板６
のボンディングパッド６BP1 との位置が、２個のチップ
ブロックＣＢ1 を実装する実装方式に変更されたことで
若干ずれたとしても、その位置ずれをワイヤ長の変更等
によって柔軟に対応することができる。したがって、２
個のチップブロックＣＢ1 を実装する方式に変更された
からといってモジュール基板６を新たに作り直す必要も
ない。

【００７３】その後、実装されたチップブロックＣＢ1
を、図１５（ａ),（ｂ）に示すように、例えばエポキシ
樹脂等からなるパッケージ９によって封止した後（工程
１０４）、リードフレーム７からリード７ｂを切断し、
さらにリード７ｂにおいてパッケージ９から突出する部
分を、例えばガルウィング状に成形してＤＲＡＭモジュ
ールの製造を終了する。なお、図１５（ａ),（ｂ）の断
面は、それぞれ図１４のXVA −XVA 線、XVB −XVB 線の
断面図である。

【００７４】このように、本実施の形態１によれば、以
下の効果を得ることが可能となる。

【００７５】(1).４個の半導体チップ２を一体として有
するチップブロックＣＢを半導体ウエハ１から切り出し
た後、そのチップブロックＣＢを１個のキャリア４に収
容して搬送することにより、複数個の半導体チップ２
を、各々ばらばらに搬送するのではなく、１個のチップ
ブロックＣＢとして搬送することが可能となる。

【００７６】(2).上記(1) により、ＤＲＡＭモジュール
の製造工程における半導体チップ２の取り扱いが容易と
なり、ＤＲＡＭモジュールの製造工程時における半導体
チップ２の搬送を容易にすることが可能となる。

【００７７】(3).ＤＲＡＭモジュールの製造工程におけ
る半導体チップ２の取り扱いが容易となり、ＤＲＡＭモ
ジュールの製造工程を大幅に簡略化することが可能とな
る。

【００７８】(4).上記(1) により、ＤＲＡＭモジュール
の製造時間を大幅に短縮することが可能となる。

【００７９】(5).４個の半導体チップ２を一体として有
するチップブロックＣＢを半導体ウエハ１から切り出し
た後、そのチップブロックＣＢを１個のキャリア４に収
容して搬送することにより、ＤＲＡＭモジュールの製造
工程で用いる高価なキャリア４の個数を大幅に減らすこ
とができるので、ＤＲＡＭモジュールの価格を下げるこ
とが可能となる。

【００８０】(6).４個の半導体チップ２を一体として有
するチップブロックＣＢを半導体ウエハ１から切り出し
た後、そのチップブロックＣＢを１個のキャリア４に収
容した状態で搬送し、さらにそのチップブロック毎に、
そのチップブロックＣＢ内の４個の半導体チップ２を同
時に検査した際に、仮にチップブロックＣＢの全ての半
導体チップ２が良品であると判定された場合あるいはチ
ップブロックＣＢの複数個の半導体チップ２が良品であ
ると判定された場合には、その後の製造工程においてそ
のチップブロックＣＢ, ＣＢ1 を１つの良品のチップブ
ロックＣＢ, ＣＢ1 として取り扱うことが可能となる。
すなわち、複数個の良品の半導体チップ２を１つの良品
のチップブロックＣＢ, ＣＢ1 としてまとめて取り扱う
ことができるので、良品の半導体チップ２の取り扱いが
容易となり、その価格を下げることが可能となる。

【００８１】(7).上記(6) において、ＤＲＡＭモジュー
ルの製造時に、その良品チップブロックＣＢ, ＣＢ1 を
用いることにより、そのモジュールの製造工程を容易に
することができるとともに、その製造時間を大幅に短縮
することが可能となる。

【００８２】(8).４個の半導体チップ２を一体として有
するチップブロックＣＢを半導体ウエハ１から切り出し
た後、そのチップブロックＣＢ毎に、そのチップブロッ
クＣＢ内の各半導体チップ２を同時に検査し、さらにそ
のチップブロックＣＢを実装基板上にそのまま実装し、
その実装されたチップブロックＣＢをパッケージングす
ることにより、ＤＲＡＭモジュールを製造する場合に、
１個の良品のチップブロックＣＢをモジュール基板６上
に載せて熱処理を行えば良く、その取り扱いが容易とな
るので、個々の半導体チップ２を別々にモジュール基板
６上に実装して熱処理をする場合に比べて、そのＤＲＡ
Ｍモジュールの製造工程を容易にすることができ、その
製造工程を簡略化することが可能となる。

【００８３】(9).上記(8) により、ＤＲＡＭモジュール
製品の価格を下げることが可能となる。

【００８４】(10). 上記(8) により、ＤＲＡＭモジュー
ルの製造時間を大幅に短縮することが可能となる。

【００８５】(11). ４個の半導体チップ２を一体として
有するチップブロックＣＢをパッケージ９に封止してな
ることにより、個々の半導体チップ２を別々に実装し封
止する場合に比べて、そのＤＲＡＭモジュールの小形化
を推進することが可能となる。

【００８６】(12). 上記(11)により、ＤＲＡＭモジュー
ルを有する電子装置の小形化を推進することが可能とな
る。

【００８７】(13). 上記(11)により、隣接する半導体チ
ップ２間の配線長を短くすることができるので、個々の
半導体チップ２の高速性能をＤＲＡＭモジュール全体で
も損なわずに引き出すことができるので、そのＤＲＡＭ
モジュール全体の動作速度の高速化を推進することが可
能となる。

【００８８】(14). 上記(11)により、隣接する半導体チ
ップ２間の配線長を短くすることができるので、ノイズ
等の影響を低減させることが可能となる。また、伝熱経
路を短くすることができるので、ＤＲＡＭモジュール動
作時の熱に起因する素子特性の劣化を抑制することが可
能となる。したがって、ＤＲＡＭモジュールの動作信頼
性を向上させることが可能となる。

【００８９】（実施の形態２）図１６は本発明の他の実
施の形態である半導体装置の製造工程における第２ダイ
シング工程を説明するための説明図、図１７は半導体装
置の要部平面図、図１８（ａ）は図１７のXVIIIA−XVII
IA線の断面図、図１８（ｂ）は図１７のXVIIIB-XVIIIB
線の断面図である。

【００９０】前記した実施の形態１においては、図１の
第２ダイシング工程に際して、１個のチップブロックを
さらに１または２個のチップブロックに分割した場合に
ついて説明したが、本実施の形態２においては、図１の
第２ダイシング工程１０３ａに際して、図１６に示すよ
うに、１個の良品のチップブロックＣＢの４個の半導体
チップ２を全部ばらばらに分割する。

【００９１】半導体チップ２をモジュール基板６に実装
する方法は前記実施の形態１と同じなので説明を省略す
る。この場合のＤＲＡＭモジュールの平面図を図１７に
示す。なお、図１７には図面を見易くするためパッケー
ジは図示していない。また、図１７のXVIIIA−XVIIIA線
の断面図およびXVIIIB−XVIIIB線の断面図をそれぞれ図
１８（ａ),（ｂ）に示す。

【００９２】モジュール基板６上には、４個の良品の半
導体チップ２が離間した状態で実装されている。この半
導体チップ２は同一のチップブロックＣＢから切り出し
たものでも良いし、異なるチップブロックＣＢから切り
出したものでも良い。

【００９３】本実施の形態２においても、半導体チップ
２のボンディングパッド３BP1 と、モジュール基板６の
ボンディングパッド６BP1 とをボンディングワイヤ８ａ
で接続する構造となっている。

【００９４】したがって、半導体チップ２のボンディン
グパッド３BP1 の位置とそれに対応するモジュール基板
６のボンディングパッド６BP1 との位置が、個々の半導
体チップ２を実装する方式に変更されたことにより若干
ずれたとしても、その位置ずれをワイヤ長の変更等によ
って柔軟に対応することができるので、４個の良品の半
導体チップ２を離間させた状態で実装する方式に変更さ
れたからといってモジュール基板６を新たに作り直す必
要もない。

【００９５】このような本実施の形態２においては、前
記実施の形態１で得られた効果と同様の効果を得ること
が可能となっている。

【００９６】（実施の形態３）図１９は本発明の他の実
施の形態である半導体装置の要部平面図、図２０（ａ）
は図１９のXXA −XXA 線の断面図であり、図２０（ｂ）
は図１９のXXB −XXB線の断面図である。

【００９７】本実施の形態３のＤＲＡＭモジュールは、
図１９および図２０に示すように、良品のチップブロッ
クＣＢの各半導体チップ２とモジュール基板６のボンデ
ィングパッドとをバンプ電極１０を介して接合すること
により、半導体チップ２とリード７ｂとを電気的に接続
する構造となっている。

【００９８】なお、リード７ｂとモジュール基板６のボ
ンディングパッド６BP2 とはボンディングワイヤ８ｂに
よって電気的に接続されている。ただし、リード７ｂと
モジュール基板６のボンディングパッド６BP2 との接合
構造は、これに限定されるものではなく、それらをバン
プ電極によって接合する構造としても良い。

【００９９】本実施の形態３においては、前記実施の形
態１で得られた効果の他に、次の効果を得ることが可能
となる。

【０１００】(1).良品のチップブロックＣＢの各半導体
チップ２とモジュール基板６のボンディングパッドとを
バンプ電極１０を介して接合することにより、モジュー
ル基板６において半導体チップ２のボンディングパッド
と接合されるボンディングパッドをチップ実装領域内に
配置することができるので、モジュール基板６を小形に
することが可能となる。

【０１０１】（実施の形態４）図２１は本発明の他の実
施の形態である半導体装置の要部平面図、図２２（ａ）
は図２１のXXIIA −XXIIA 線の断面図であり、図２２
（ｂ）は図２１のXXIIB−XXIIB 線の断面図である。

【０１０２】本実施の形態４においては、前記実施の形
態１で説明した良品のチップブロックＣＢ1 （図１２等
参照）を、図２１および図２２に示すように、気密封止
した場合について説明する。なお、図２１においては図
面を見易くするためキャップを図示していない。

【０１０３】パッケージベース１１ａは、例えばセラミ
ックからなり、その中央にはモジュール基板６が搭載さ
れている。モジュール基板６の構成は前記実施の形態１
と同じである。ただし、ここでは、複数のボンディング
パッド６BP2 がモジュール基板６の四辺の近傍に外周に
沿って並んで配置されている。

【０１０４】このモジュール基板６の主面上には、２組
のチップブロックＣＢ1 がその幅方向に並んで配置され
ている。各チップブロックＣＢ1 の各半導体チップ２の
ボンディングパッド３BP1 は、ボンディングワイヤ８ａ
を通じてモジュール基板６のボンディングパッド６BP1
と電気的に接続されている。

【０１０５】また、モジュール基板６のボンディングパ
ッド６BP2 は、パッケージベース１１ａにおいてモジュ
ール基板６の外周を取り囲むように配置された引き出し
端子１１ｂとボンディングワイヤ８ｂを通じて電気的に
接続されている。

【０１０６】この引き出し端子１１ｂは、パッケージベ
ース１１ａ内に形成された内部配線を通じてパッケージ
ベース１１ａの裏面外周に規則的に並んで配置された複
数のリードピン１１ｃと電気的に接続されている。

【０１０７】パッケージベース１１ａの主面上には、モ
ジュール基板６の外周を取り囲む枠体１１ｄが接合され
ている。そして、この枠体１１ｄ上にはキャップ１１ｅ
が接合されている。これにより、チップブロックＣＢ1
が気密封止されている。なお、枠体１１ｄおよびキャッ
プ１１ｅはいずれも、例えばセラミックからなる。

【０１０８】このような本実施の形態４においても、前
記実施の形態１と同様な効果を得ることが可能となって
いる。

【０１０９】（実施の形態５）図２３および図２４は本
発明の他の実施の形態である半導体装置の製造工程を示
すフロー図、図２５は分割工程前の半導体ウエハの平面
図、図２６は分割工程後のサブウエハの平面図、図２７
および図２８は分割工程後のサブウエハであってそれに
記されたマークを説明するためのサブウエハの平面図、
図２９および図３０は分割工程後のサブウエハであって
それに記されたマークの他の一例を説明するためのサブ
ウエハの要部拡大平面図、図３１は分割工程前の半導体
ウエハの平面図、図３２は分割工程後のサブウエハの平
面図、図３３はサブウエハ搬送用の治具の平面図、図３
４は図３３のＡ−Ａ線の断面図、図３５〜図３８はサブ
ウエハ搬送用の治具の変形例を説明するための平面図、
図３９は分割工程前の半導体ウエハの平面図、図４０は
分割工程後のサブウエハの平面図、図４１は図４０のサ
ブウエハを搬送する治具の平面図、図４２は図４１のＡ
−Ａ線の断面図、図４３は分割工程前の半導体ウエハの
平面図、図４４は分割工程後のサブウエハの平面図、図
４５はサブウエハ搬送用の治具の平面図、図４６は図４
５のＡ−Ａ線の断面図である。

【０１１０】本実施の形態５の半導体装置の製造方法
は、半導体ウエハを複数のサブウエハ（チップブロック
と等価）に分割して搬送する工程を有するものである。
すなわち、本実施の形態５では、図２３に示すように、
前工程２０１、プローブ検査工程２０２、サブウエハカ
ット工程２０３、第１搬送工程２０４、ダイシング工程
２０５、第２搬送工程２０６および組立工程２０７を順
に経て半導体装置を製造する。

【０１１１】前工程２０１は、前記実施の形態１〜４と
同じなので説明を省略する。プローブ検査工程２０２
は、前工程２０１により半導体ウエハに形成された複数
個の半導体チップの各々にプローブを当てて各半導体チ
ップの電気的試験を行う工程である。サブウエハカット
工程２０３は、半導体ウエハを複数個のサブウエハに分
割する工程である。このサブウエハには、複数個の半導
体チップが形成されている。すなわち、サブウエハは、
前記実施の形態１〜４のチップブロックに相当するもの
で、複数個の半導体チップを一体として有している。

【０１１２】第１搬送工程２０４は、半導体ウエハをサ
ブウエハに分割した状態で搬送する工程である。すなわ
ち、本実施の形態５においては、半導体ウエハの直径
が、例えば８インチ程度の大径のものであったとして
も、その半導体ウエハを分割し小さくした状態で搬送す
ることができる。これにより、その半導体ウエハの搬送
工程における取り扱いを容易にすることができる。ま
た、その半導体ウエハの搬送工程における割れや欠損等
のような不良の発生を抑制できる。さらに、後工程にお
ける設備や装置等の大幅な変更を伴うことなく、大径の
半導体ウエハを取り扱うことができる。

【０１１３】ダイシング工程２０５は、前記実施の形態
１〜４の第２ダイシング工程に該当する。ここでは、サ
ブウエハを、複数個の半導体チップに分割しても良い
し、１個または複数個の半導体チップと、複数個の半導
体チップを有する１個または複数個のチップブロックと
に分割しても良いし、複数個の半導体チップを有する複
数個のチップブロックに分割しても良い。

【０１１４】このダイシング工程２０５に先立ってサブ
ウエハ裏面研磨工程を導入しても良い。通常、半導体チ
ップの厚さは、半導体ウエハの段階で、その裏面を研磨
することで設定している。このため、１つの半導体ウエ
ハからは同じ厚さの半導体チップしか得られないので、
製品種や製造上の理由から厚さの異なる半導体チップが
要求されたとしても、それに対応することはできない。
本実施の形態５では、サブウエハの段階で裏面研磨を行
う。この際に、サブウエハ毎に裏面研磨量を要求された
半導体チップの厚さに応じて変える。これにより、１枚
の半導体ウエハから厚さの異なる半導体チップまたはチ
ップブロックを得ることが可能となる。

【０１１５】また、第２搬送工程２０６は、ダイシング
工程を経てサブウエハから分割された半導体チップまた
はチップブロックを搬送する工程である。この場合、複
数個の半導体チップを１つの搬送治具内に収めて搬送す
る。また、チップブロックについては、個々搬送しても
良いし、複数のチップブロックを１つの搬送治具内に収
めて搬送しても良い。

【０１１６】組立工程２０７は、半導体チップまたはチ
ップブロックを、実装基板に実装した後、封止する工程
であり、これらの工程については、前記実施の形態１〜
４で説明したので説明を省略する。

【０１１７】また、図２４に示すように、サブウエハカ
ット工程２０２ａとプローブ検査工程２０３ａとの工程
順を図２３の場合とは逆としても良い。それ以外の工程
は、図２３と同じである。また、サブウエハカット工程
２０２ａおよびプローブ検査工程２０３ａの内容は図２
３で説明したのと同じである。ただし、このプローブ検
査工程２０３ａにおいては、サブウエハ毎にプローブ検
査を行う。これにより、半導体ウエハ自体は大径であっ
たとしても、プローブ検査ではその半導体ウエハよりも
小さなサブウエハを取り扱うので、プローブ検査が容易
である。プローブ検査時における半導体ウエハの割れや
欠損等を防止できる。プローブ検査設備や装置等に大幅
な変更を伴うことなく、プローブ検査が可能となる。複
数個のサブウエハを同工程時に、かつ、個々のサブウエ
ハ内の複数個の半導体チップを同工程時に検査すること
で、検査時間を短縮することが可能となる。

【０１１８】次に、本実施の形態５の半導体ウエハの分
割の具体例等について説明する。図２５および図２６は
その一例を示している。図２５の格子状の破線は分割線
を示している。図２６は、サブカット工程２０３, ２０
３ａ後のサブウエハ（チップブロックに相当）ＳＷを示
している。サブウエハＳＷは、複数個の半導体チップ２
を有している。図２６には半導体ウエハ１が９個のサブ
ウエハに分割された状態が示されているが、これに限定
されるものではない。

【０１１９】また、各サブウエハＳＷには、そのサブウ
エハの情報を示すマークが付されている。このマークに
は、ロット番号、ロット内のシリアル番号、製品の種
類、半導体ウエハ中におけるサブウエハの位置等の情報
が記されている。このようなマークを付すことにより、
不良の追跡調査がし易い等の効果が得られる。そのマー
クの一例を図２７〜図３０に示す。図２７は、サブウエ
ハＳＷの外周に切り欠きによるマークＭ1 を付した例で
ある。このマークＭ1 は、例えばサブウエハカット工程
２０３, ２０３ａの際に付されたものである。図２８
は、サブウエハＳＷの外周近傍にバーコード表示による
マークＭ2 を付した例である。マークＭ2 は、前工程後
にレーザにより形成しても良いし、前工程中の所定のパ
ターンを形成する場合のフォトリソグラフィ工程時に形
成しても良い。図２９は、半導体ウエハの切断領域にバ
ーコード表示によるマークＭ3 を付した例である。図３
０はサブウエハをチップブロックＣＢに切断することを
想定した場合であって、サブウエハＳＷ用のマークＭ4
と、チップブロックＣＢ用のマークＭ5 とを付した例で
ある。サブウエハＳＷ用のマークＭ4 は、チップブロッ
クＣＢの領域外の切断領域に設けられている。また、チ
ップブロックＣＢ用のマークＭ5 は、チップブロックＣ
Ｂの領域内の切断領域に設けられている。いずれのマー
クＭ4,Ｍ5 もバーコード表示によるものである。ただ
し、チップブロックＣＢ用のマークＭ5 を、サブウエハ
ＳＷ用のマークＭ4 としても良い。

【０１２０】また、図３１および図３２は、半導体ウエ
ハ分割の他の一例を示している。図３１の破線は分割線
を示しており、図３２はサブウエハカット工程２０３,
２０３ａ後のサブウエハＳＷを示している。ここでは、
半導体ウエハ１を、２枚の平面円弧状のサブウエハＳＷ
と、１枚の平面矩形状のサブウエハＳＷとの３枚のサブ
ウエハＳＷに分割している。このようなサブウエハＳＷ
の搬送に用いる治具の一例を図３３および図３４に示
す。なお、図３４は図３３のＡ−Ａ線の断面図である。

【０１２１】搬送治具１２は、例えばフッ素系の樹脂か
らなり、その平面形状は、例えば長方形状に形成されて
いる。搬送治具１２のサブウエハ収容面には、その面に
対して垂直に突出するようにピン１２ａが固定されてい
る。このピン１２ａは、例えばフッ素系の樹脂からな
り、サブウエハＳＷをサブウエハ収容面の所定の位置に
位置決めし、かつ、搬送中に動かないように保持する機
能を有している。ピン１２ａの高さは、搬送治具１２を
その厚さ方向に積み重ねた場合に、上側の搬送治具１２
の底面が接触しないように若干低くなっている。この搬
送治具１２を多段にする場合において、搬送治具１２同
士の全体的な形状や大きさは同一にしてある。これによ
り、搬送設備の共通化が可能となる。この場合におい
て、形状の異なるサブウエハＳＷを保持するには、ピン
１２ａの平面配置の仕方を変えることで対応している。
この搬送治具１２の所定の位置にはマークが付されてお
り、その搬送治具１２に収められたサブウエハＳＷの製
造管理が可能となっている、なお、この図３３には円弧
状のサブウエハＳＷの収容状態が示されている。

【０１２２】上述の搬送治具１２ではピン１２ａを固定
としたが、着脱自在としても良い。この場合、図３５に
示すように、搬送治具１２のサブウエハ収容面に複数個
のピン挿入孔１２ｄを設けておく。図面を見易くするた
めピン挿入孔１２ｄにハッチングを付す。そして、サブ
ウエハＳＷの平面形状に応じてピン１２ａの平面配置の
仕方を変える。例えば図３６は平面円弧状のサブウエハ
ＳＷを収容した場合を示している。また、例えば図３７
には、図３２の中央における平面矩形状のサブウエハＳ
Ｗを収容した場合を示している。さらに、例えば図３８
には、図２６における複数個のサブウエハＳＷを収容し
た場合を示している。このような構造とすることによ
り、１つの搬送治具１２で複数種類の平面形状のサブウ
エハＳＷに対応できる。すなわち、サブウエハＳＷの平
面形状毎に搬送治具１２を製造する必要はない。したが
って、搬送治具１２の製造上の容易性を向上させること
ができ、また、大量生産が可能である。

【０１２３】次に、図３９および図４０は、半導体ウエ
ハ分割の他の一例を示す図であり、図３９の破線は分割
線を示し、図４０はサブウエハカット工程２０３, ２０
３ａ後のサブウエハＳＷおよび半導体チップ２を示して
いる。ここでは、サブウエハカット工程２０３, ２０３
ａにおいて、半導体ウエハ１を、複数個のサブウエハＳ
Ｗと、複数個の半導体チップ２とに分割している。ここ
でのサブウエハＳＷは、前記実施の形態１〜４等で説明
したチップブロックＣＢと全く同じとして良いので詳細
な説明は省略する。このようなサブウエハＳＷの搬送に
用いる治具の一例を図４１および図４２に示す。なお、
図４２は図４１のＡ−Ａ線の断面図である。

【０１２４】搬送治具１２の構成材料や平面形状は、上
述の記載と同じなので説明を省略する。ここでは、搬送
治具１２のサブウエハ収容面がサブウエハＳＷ毎に区分
けされている。そして、サブウエハＳＷの搬送中に割れ
や損傷が生じないようにサブウエハＳＷを点接触で保持
する構造になっている。この場合も搬送治具１２をその
厚さ方向に多段に積み重ねることが可能な構造となって
いる。

【０１２５】さらに、図４３および図４４は、半導体ウ
エハ分割の他の一例を示す図であり、図４３の破線は分
割線を示し、図４４はサブウエハカット工程２０３, ２
０３ａ後のサブウエハＳＷを示している。ここでは、複
数個のサブウエハＳＷが全てが同一の平面形状（例えば
正方形状）に形成されている。なお、ここでのサブウエ
ハＳＷは、平面正方形状に限定されるものではなく種々
変更可能である。また、複数のサブウエハＳＷのうち、
四隅に配置されているサブウエハＳＷの角部は、半導体
ウエハ１の外周を残し丸みを帯びていても良い。

【０１２６】このようなサブウエハＳＷの搬送に用いる
治具の一例を図４５および図４６に示す。なお、図４６
は図４５のＡ−Ａ線の断面図である。搬送治具１２の構
成材料、平面形状および構造は、図４１および図４２で
説明したのほぼ同様である。異なるのは、各サブウエハ
ＳＷの各収容領域における底面に微細な突起１２ｅが設
けられ、サブウエハＳＷが突起１２ｅ上に点接触で保持
されていることである。ここでは、分割された複数個の
サブウエハＳＷの平面形状を同一かまたは略同一とした
ことにより、サブウエハＳＷの平面形状に応じて複数種
の搬送治具１２を用意する必要が無く、１種類の搬送治
具１２を用意すれば良い。なお、上述の例（図３３〜図
３８、図４１、図４２、図４５および図４６）では、搬
送治具１２の平面形状を全て四角形状にした場合につい
て説明したが、これに限定されるものではなく丸形状に
しても良い。

【０１２７】このような本実施の形態５によれば、前記
実施の形態１〜４で得られた効果の他に、以下の効果を
得ることが可能となる。

【０１２８】(1).大径の半導体ウエハ１を分割し、小さ
くして搬送することができるので、その半導体ウエハ１
の搬送工程における取り扱いを容易にすることが可能と
なる。このため、半導体ウエハ１の大径化に対応するこ
とが可能となる。したがって、半導体ウエハ１の大径化
を推進することが可能となる。

【０１２９】(2).大径の半導体ウエハ１を分割し、小さ
くして搬送することができるので、大径の半導体ウエハ
１の搬送中における割れや欠損等の不良の発生を抑制す
ることが可能となる。このため、半導体装置の歩留まり
および信頼性を向上させることができ、半導体装置のコ
ストを低減することが可能となる。

【０１３０】(3).大径の半導体ウエハ１を分割し、小さ
くして搬送することができるので、搬送設備や後工程に
おける設備（例えばダイシング装置）等の大幅な変更を
伴うことなく、大径の半導体ウエハ１を取り扱うことが
可能となる。このため、半導体ウエハ１の大径化に伴
い、新たな設備等や専用の設備等を導入しないでも小さ
な設計変更等で対応できるので、半導体装置のコストを
低減することが可能となる。

【０１３１】(4).大径の半導体ウエハ１を分割して小さ
くした後、プローブ検査を行うことにより、プローブ検
査装置等の大幅な変更を伴うことなく、大径の半導体ウ
エハ１を取り扱うことが可能となる。このため、半導体
ウエハ１の大径化に伴い、新たなプローブ検査装置等を
導入しないでも小さな設計変更等で対応できるので、半
導体装置のコストを低減することが可能となる。

【０１３２】(5).サブウエハＳＷ毎に裏面研磨をするこ
とにより、サブウエハＳＷ毎に厚さを変えることができ
るので、１枚の半導体ウエハ１から厚さの異なる半導体
チップ２を得ることが可能となる。したがって、半導体
チップ２の厚さを変える必要がある場合でも、それに対
応することが可能となる。

【０１３３】（実施の形態６）図４７は本発明の他の実
施の形態である半導体装置の製造方法に用いる半導体ウ
エハの平面図である。

【０１３４】本実施の形態６は、図４７に示すように、
半導体ウエハ１ａ自体に、複数個のサブウエハに分割す
ることを見込んだ構造が予め設けられている場合の一例
を説明するものである。すなわち、互いに隣接するサブ
ウエハ同士の切断領域が、サブウエハ内の半導体チップ
間の切断領域よりも幅広に形成され、サブウエハに分割
し易い構造となっている。分割の仕方は、前記実施の形
態５の説明で用いた図２５および図２６で示したものと
同じなので説明を省略する。

【０１３５】このような本実施の形態６においては、前
記実施の形態１〜５で得られた効果の他に、半導体ウエ
ハ１ａにサブウエハに分割することを見込んだ構造を予
め設けることにより、サブウエハカット工程２０３, ２
０３ａにおける分割処理を容易にすることが可能とな
る。

【０１３６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【０１３７】例えば前記実施の形態１〜３においては、
リード形状がガルウィング状に成形されたパッケージを
用いた場合について説明したが、これに限定されるもの
ではなく、例えばアウターリードがＪ字状に成形された
パッケージを用いても良い。

【０１３８】また、前記実施の形態２においては、個々
ばらばらにした半導体チップを用いてモジュールを構成
した場合について説明したが、これに限定されるもので
はなく、ばらばらにされた１個の半導体チップを１個の
パッケージに収める通常の半導体装置の製造に適用して
も良い。

【０１３９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍモジュール技術に適用した場合について説明したが、
それに限定されるものではなく、例えばＳＲＡＭ（Stat
ic Random Access Memory)等のような他のメモリモジュ
ールやマイクロプロセッサ等のような他の半導体装置等
に適用できる。

【０１４０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１４１】(1).本発明の半導体装置の製造方法によれ
ば、２個以上の半導体チップを一体として有するチップ
ブロックを半導体ウエハから切り出した後、そのチップ
ブロックを１個の治具に収容して搬送することにより、
２個以上の複数個の半導体チップを各々ばらばらに搬送
するのではなく１個のチップブロックとして搬送するこ
とができるので、搬送時における半導体チップの取り扱
いが容易となり、半導体装置の製造工程時における半導
体チップの搬送を容易にすることが可能となる。

【０１４２】(2).本発明の半導体装置の製造方法によれ
ば、２個以上の半導体チップを一体として有するチップ
ブロックを半導体ウエハから切り出した後、そのチップ
ブロックを１個の治具に収容して搬送することにより、
２個以上の複数個の半導体チップを各々ばらばらに搬送
するのではなく１個のチップブロックとして搬送するこ
とができるので、搬送時における半導体チップの取り扱
いが容易となり、半導体装置の製造工程を大幅に簡略化
することが可能となる。

【０１４３】(3).本発明の半導体装置の製造方法によれ
ば、２個以上の半導体チップを一体として有するチップ
ブロックを半導体ウエハから切り出した後、そのチップ
ブロックを１個の治具に収容して搬送することにより、
２個以上の半導体チップをばらばらに搬送するのではな
く１個のチップブロックとして１度に搬送することがで
きるので、半導体装置の製造時間を大幅に短縮すること
が可能となる。

【０１４４】(4).本発明の半導体装置の製造方法によれ
ば、２個以上の半導体チップを一体として有するチップ
ブロックを半導体ウエハから切り出した後、そのチップ
ブロックを１個の治具に収容して搬送することにより、
半導体装置の製造工程で用いる高価な治具の個数を大幅
に減らすことができるので、半導体装置の価格を下げる
ことが可能となる。

【０１４５】(5).本発明の半導体装置の製造方法によれ
ば、２個以上の半導体チップを一体として有するチップ
ブロックを半導体ウエハから切り出した後、そのチップ
ブロックを１個の治具に収容した状態で搬送し、さらに
そのチップブロック毎に、そのチップブロック内の２個
以上の半導体チップを同時に検査することにより、仮に
チップブロックの全ての半導体チップが良品であると判
定された場合あるいはチップブロックの複数個の半導体
チップが良品であると判定された場合には、その後の製
造工程においてそのチップブロックを１つの良品チップ
ブロックとして取り扱うことが可能となる。すなわち、
良品の半導体チップを１つの良品チップブロックとして
まとめて取り扱うことができるので、良品の半導体チッ
プの取り扱いが容易となり、その価格を下げることが可
能となる。

【０１４６】(6).上記(5) において、複数の半導体チッ
プにより１つの半導体装置を構成するモジュール製品の
製造時に、その良品チップブロックを用いることによ
り、そのモジュール製品の製造工程を容易にすることが
できるとともに、その製造時間を大幅に短縮することが
可能となる。

【０１４７】(7).本発明の半導体装置の製造方法によれ
ば、２個以上の半導体チップを一体として有するチップ
ブロックを半導体ウエハから切り出した後、そのチップ
ブロック毎に、そのチップブロック内の２個以上の半導
体チップを同時に検査し、さらにそのチップブロックを
実装基板上にそのまま実装し、その実装されたチップブ
ロックをパッケージングする工程を有することにより、
複数の半導体チップで１つの半導体装置を構成するモジ
ュール製品を製造する場合に、１個のチップブロックを
実装基板上に載せて熱処理を行えば良く、その取り扱い
が容易となるので、個々の半導体チップを別々に実装し
て熱処理をする場合に比べて、その半導体装置の製造工
程を容易にすることができ、その製造工程を簡略化する
ことが可能となる。

【０１４８】(8).上記(7) により、複数の半導体チップ
で１つの半導体装置を構成するモジュール製品の価格を
下げることが可能となる。

【０１４９】(9).本発明の半導体装置の製造方法によれ
ば、２個以上の半導体チップを一体として有するチップ
ブロックを半導体ウエハから切り出した後、そのチップ
ブロック毎に、そのチップブロック内の２個以上の半導
体チップを同時に検査し、さらにそのチップブロックを
実装基板上にそのまま実装し、その実装されたチップブ
ロックをパッケージングする工程を有することにより、
複数の半導体チップで１つの半導体装置を構成するモジ
ュール製品を製造する場合に、１個のチップブロックを
実装基板上に載せて熱処理を行えば良く、その取り扱い
が容易となるので、個々の半導体チップを別々に実装し
て熱処理をする場合に比べて、その半導体装置の製造時
間を大幅に短縮することが可能となる。

【０１５０】(10). 本発明の半導体装置の製造方法によ
れば、大径の半導体ウエハを分割し、小さくして搬送す
ることができるので、その半導体ウエハの搬送工程にお
ける取り扱いを容易にすることが可能となる。このた
め、半導体ウエハの大径化に対応することが可能とな
る。したがって、半導体ウエハの大径化を推進すること
が可能となる。

【０１５１】(11). 本発明の半導体装置の製造方法によ
れば、大径の半導体ウエハを分割し、小さくして搬送す
ることができるので、大径の半導体ウエハの搬送中にお
ける割れや欠損等の不良の発生を抑制することが可能と
なる。このため、半導体装置の歩留まりおよび信頼性を
向上させることができ、半導体装置のコストを低減する
ことが可能となる。

【０１５２】(12). 本発明の半導体装置の製造方法によ
れば、大径の半導体ウエハを分割し、小さくして搬送す
ることができるので、後工程における設備等の大幅な変
更を伴うことなく、大径の半導体ウエハを取り扱うこと
が可能となる。このため、半導体ウエハの大径化に伴
い、新たな設備等や専用の設備等を導入しないでも小さ
な設計変更等で対応できるので、半導体装置のコストを
低減することが可能となる。

【０１５３】(13). 本発明の半導体装置によれば、２個
以上の半導体チップを一体として有するチップブロック
をパッケージに封止してなることにより、個々の半導体
チップを別々に実装し封止する場合に比べて、その半導
体装置の小形化を推進することが可能となる。

【０１５４】(14). 上記(13)により、複数個の半導体チ
ップで１つの半導体装置を構成するモジュール製品を有
する電子装置の小形化を推進することが可能となる。

【０１５５】(15). 上記(13)により、隣接する半導体チ
ップ間の配線長を短くすることができるので、個々の半
導体チップの高速性能を半導体装置全体でも損なわずに
引き出すことができるので、その半導体装置全体の動作
速度の高速化を推進することが可能となる。

【０１５６】(16). 上記(13)により、隣接する半導体チ
ップ間の配線長を短くすることができるので、ノイズ等
の影響を低減させることが可能となる。また、伝熱経路
を短くすることができるので、半導体装置動作時の熱に
起因する素子特性の劣化を抑制することが可能となる。
したがって、その半導体装置の動作信頼性を向上させる
ことが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の製造
工程を示すフロー図である。

【図２】図１の前工程後の半導体ウエハの平面図であ
る。

【図３】図１の第１ダイシング工程後のチップブロック
の平面図である。

【図４】図１の半導体装置の製造方法で用いるキャリア
の斜視図である。

【図５】図４のキャリアのV −V 線の断面図である。

【図６】図１の半導体装置の製造工程である検査工程で
用いるソケットの斜視図である。

【図７】図１の半導体装置の製造工程で用いる実装基板
およびこれを搭載するリードフレームの平面図である。

【図８】（ａ）および（ｂ）は図７の実装基板上にチッ
プブロックを実装する工程中における半導体装置の要部
断面図である。

【図９】図１の半導体装置の製造工程の図８に続く製造
工程における半導体装置の要部平面図である。

【図１０】（ａ）は図９のXA−XA線の断面図であり、
（ｂ）は図９のXB−XB線の断面図である。

【図１１】（ａ）および（ｂ）は図１の半導体装置の製
造工程の図９に続く製造工程における半導体装置の要部
断面図である。

【図１２】（ａ），（ｂ），（ｃ）はそれぞれ図１の第
２ダイシング工程後のチップブロックを説明するための
説明図である。

【図１３】（ａ）および（ｂ）は図１２の工程で得られ
たチップブロックを図７の実装基板上に実装する工程中
における半導体装置の要部断面図である。

【図１４】図１の半導体装置の製造工程の図１３に続く
製造工程における半導体装置の要部平面図である。

【図１５】（ａ）および（ｂ）は図１の半導体装置の製
造工程の図１４に続く製造工程における半導体装置の要
部断面図である。

【図１６】本発明の他の実施の形態である半導体装置の
製造工程における第２ダイシング工程を説明するための
説明図である。

【図１７】本発明の他の実施の形態である半導体装置の
要部平面図である。

【図１８】（ａ）は図１７のXVIIIA−XVIIIA線の断面図
であり、（ｂ）は図１７のXVIIIB−XVIIIB線の断面図で
ある。

【図１９】本発明の他の実施の形態である半導体装置の
要部平面図である。

【図２０】（ａ）は図１９のXXA −XXA 線の断面図であ
り、（ｂ）は図１９のXXB −XXB線の断面図である。

【図２１】本発明の他の実施の形態である半導体装置の
要部平面図である。

【図２２】（ａ）は図２１のXXIIA −XXIIA 線の断面図
であり、（ｂ）は図２１のXXIIB−XXIIB 線の断面図で
ある。

【図２３】本発明の他の実施の形態である半導体装置の
製造工程を示すフロー図である。

【図２４】本発明の他の実施の形態である半導体装置の
製造工程を示すフロー図である。

【図２５】分割工程前の半導体ウエハの平面図である。

【図２６】分割工程後のサブウエハの平面図である。

【図２７】分割工程後のサブウエハであってそれに記さ
れたマークを説明するためのサブウエハの平面図であ
る。

【図２８】分割工程後のサブウエハであってそれに記さ
れたマークの他の一例を説明するためのサブウエハの平
面図である。

【図２９】分割工程後のサブウエハであってそれに記さ
れたマークの他の一例を説明するためのサブウエハの要
部拡大平面図である。

【図３０】分割工程後のサブウエハであってそれに記さ
れたマークの他の一例を説明するためのサブウエハの要
部拡大平面図である。

【図３１】分割工程前の半導体ウエハの平面図である。

【図３２】分割工程後のサブウエハの平面図である。

【図３３】サブウエハ搬送用の治具の平面図である。

【図３４】図３３のＡ−Ａ線の断面図である。

【図３５】サブウエハ搬送用の治具の変形例を説明する
ための平面図である。

【図３６】サブウエハ搬送用の治具の変形例であって図
２６の一のサブウエハを収容した場合を説明するための
平面図である。

【図３７】サブウエハ搬送用の治具の変形例であって図
２６の他のサブウエハを収容した場合を説明するための
平面図である。

【図３８】サブウエハ搬送用の治具の変形例であって他
のサブウエハを収容した場合を説明するための平面図で
ある。

【図３９】分割工程前の半導体ウエハの平面図である。

【図４０】分割工程後のサブウエハの平面図である。

【図４１】図４０のサブウエハを搬送する治具の平面図
である。

【図４２】図４１のＡ−Ａ線の断面図である。

【図４３】分割工程前の半導体ウエハの平面図である。

【図４４】分割工程後のサブウエハの平面図である。

【図４５】サブウエハ搬送用の治具の平面図である。

【図４６】図４５のＡ−Ａ線の断面図である。

【図４７】本発明の他の実施の形態である半導体装置の
製造方法に用いる半導体ウエハの平面図である。

【符号の説明】

１, １ａ半導体ウエハ２半導体チップ３BP1 ボンディングパッド４キャリア（治具）４ａキャリアベース部４ａ1 チップブロック収容部４ａ2 開口部４ｂキャリア蓋部４ｃ加圧部４ｄ押さえ板５ソケット５ａソケットベース部５ｂソケット蓋部５ｃコンタクト部５ｃ1 接触端子６モジュール基板（実装基板）６ａチップ実装領域６BP1 ボンディングパッド６BP2 ボンディングパッド７リードフレーム７ａ基板搭載部７ｂリード（外部端子）８ａ, ８ｂボンディングワイヤ９パッケージ１０バンプ電極１１ａパッケージベース１１ｂ引き出し端子１１ｃリードピン１１ｄ枠体１１ｅキャップ１２搬送治具１２ａピン１２ｂ窪み部１２ｃ突部１２ｄピン挿入孔１２ｅ突部ＣＢチップブロックＣＢ1 チップブロックＳＷサブウエハ

───────────────────────────────────────────────────── フロントページの続き (72)発明者有賀昭彦東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者中野仁東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】複数個の半導体チップが形成された半導
体ウエハから半導体チップを切り出す場合に２個以上の
半導体チップを一体として有するチップブロックを一単
位として切り出す工程を有することを特徴とする半導体
装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記チップブロックを半導体ウエハから切り出
した後、前記チップブロックを１個の治具に収容した状
態で搬送する工程を有することを特徴とする半導体装置
の製造方法。
【請求項３】請求項１または２記載の半導体装置の製
造方法において、前記チップブロックを前記半導体ウエ
ハから切り出した後、前記チップブロック毎に、そのチ
ップブロック内の２個以上の半導体チップを同時に検査
する工程を有することを特徴とする半導体装置の製造方
法。
【請求項４】請求項３記載の半導体装置の製造方法に
おいて、前記チップブロック内の２個以上の半導体チッ
プを同時に検査した後、前記チップブロックを個々の半
導体チップに分割する工程を有することを特徴とする半
導体装置の製造方法。
【請求項５】複数個の半導体チップが形成された半導
体ウエハから半導体チップを切り出す場合に２個以上の
半導体チップを一体として有するチップブロックを一単
位として切り出す工程と、前記チップブロック毎に、そ
のチップブロック内の２個以上の半導体チップを同時に
検査する工程と、前記チップブロックを実装基板上にそ
のまま実装する工程と、前記実装基板上に実装されたチ
ップブロックをパッケージングする工程とを有すること
を特徴とする半導体装置の製造方法。
【請求項６】複数個の半導体チップが形成された半導
体ウエハから半導体チップを切り出す場合に２個以上の
半導体チップを一体として有するチップブロックを一単
位として切り出す工程と、前記チップブロック毎に、そ
のチップブロック内の２個以上の半導体チップを同時に
検査する工程と、前記チップブロックの検査の結果、不
良が見出された半導体チップを切断除去する工程と、前
記不良半導体チップ除去工程後のチップブロックを実装
基板上にそのまま実装する工程と、前記実装基板上に実
装されたチップブロックをパッケージングする工程とを
有することを特徴とする半導体装置の製造方法。
【請求項７】請求項１、５または６記載の半導体装置
の製造方法において、（ａ）前記半導体ウエハから切り
出したチップブロックを１個の治具に収容する工程と、
（ｂ）前記チップブロックを収めた治具を検査装置に搬
送する工程と、（ｃ）前記チップブロックを収めた治具
をそのまま検査用ソケットに装着する工程と、（ｄ）前
記治具内のチップブロックにおける２個以上の半導体チ
ップの電気的特性を同時に検査する工程と、（ｅ）前記
検査工程後のチップブロックを前記検査用ソケットから
治具ごと取り外し、そのまま続く工程に搬送する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】半導体ウエハを、２個以上の半導体チッ
プを有する複数のサブウエハに分割して搬送する工程を
有することを特徴とする半導体装置の製造方法。
【請求項９】半導体ウエハを、２個以上の半導体チッ
プを有する複数のサブウエハに分割する工程と、前記複
数のサブウエハの各々を搬送する工程と、前記複数のサ
ブウエハの各々を後工程に投入する工程とを有すること
を特徴とする半導体装置の製造方法。
【請求項１０】半導体ウエハを、２個以上の半導体チ
ップを有する複数のサブウエハに分割する工程と、前記
複数のサブウエハの分割工程の前または後に、前記複数
のサブウエハの各々にマークを形成する工程と、前記複
数のサブウエハの各々を搬送する工程と、前記複数のサ
ブウエハの各々を後工程に投入する工程とを有すること
を特徴とする半導体装置の製造方法。
【請求項１１】半導体ウエハを、２個以上の半導体チ
ップを有する複数のサブウエハに分割して搬送する工程
を有し、前記複数のサブウエハの各々の平面形状を同じ
かまたはほぼ同じとすることを特徴とする半導体装置の
製造方法。
【請求項１２】半導体ウエハに複数の半導体チップを
形成する工程と、前記半導体ウエハにおける複数の半導
体チップを検査する工程と、前記半導体ウエハを、２個
以上の半導体チップを有する複数のサブウエハに分割す
る工程と、前記複数のサブウエハの各々を搬送する工程
とを有することを特徴とする半導体装置の製造方法。
【請求項１３】半導体ウエハに複数の半導体チップを
形成する工程と、前記半導体ウエハにおける複数の半導
体チップを検査する工程と、前記半導体ウエハを、２個
以上の半導体チップを有する複数のサブウエハに分割す
る工程と、前記複数のサブウエハの各々を搬送する工程
と、前記複数のサブウエハの各々を後工程に投入する工
程とを有することを特徴とする半導体装置の製造方法。
【請求項１４】半導体ウエハに複数の半導体チップを
形成する工程と、前記半導体ウエハにおける複数の半導
体チップを検査する工程と、前記半導体ウエハを、２個
以上の半導体チップを有する複数のサブウエハに分割す
る工程と、前記複数のサブウエハの分割工程の前または
後に、前記複数のサブウエハの各々にマークを形成する
工程と、前記複数のサブウエハの各々を搬送する工程
と、前記複数のサブウエハの各々を後工程に投入する工
程とを有することを特徴とする半導体装置の製造方法。
【請求項１５】半導体ウエハに複数の半導体チップを
形成する工程と、前記半導体ウエハを、２個以上の半導
体チップを有する複数のサブウエハに分割する工程と、
前記複数のサブウエハに分割した後、そのサブウエハお
ける各々の半導体チップを検査する工程と、前記複数の
サブウエハの各々を搬送する工程とを有することを特徴
とする半導体装置の製造方法。
【請求項１６】半導体ウエハに複数の半導体チップを
形成する工程と、前記半導体ウエハを、２個以上の半導
体チップを有する複数のサブウエハに分割する工程と、
前記複数のサブウエハの各々にマークを形成する工程
と、前記複数のサブウエハに分割した後、そのサブウエ
ハにおける各々の半導体チップを検査する工程と、前記
複数のサブウエハの各々を搬送する工程とを有すること
を特徴とする半導体装置の製造方法。
【請求項１７】半導体ウエハに複数の半導体チップを
形成する工程と、前記半導体ウエハを、２個以上の半導
体チップを有する複数のサブウエハに分割する工程と、
前記複数のサブウエハに分割した後、そのサブウエハお
ける各々の半導体チップを検査する工程と、前記複数の
サブウエハの各々を搬送する工程と、前記複数のサブウ
エハの各々を後工程に投入する工程とを有することを特
徴とする半導体装置の製造方法。
【請求項１８】複数のサブウエハに分割することを見
込んだ構造を有する半導体ウエハを製造する工程と、前
記半導体ウエハを複数のサブウエハに分割して搬送する
工程とを有することを特徴とする半導体装置の製造方
法。
【請求項１９】２個以上の半導体チップを一体として
有するチップブロックと、前記チップブロックを剥きだ
しのまま実装し、かつ、所定の回路を構成するための配
線が形成された実装基板と、前記実装基板上に実装され
たチップブロックを封止するパッケージと、前記実装基
板上に構成される所定の回路の電極を前記パッケージの
外部に引き出す外部端子とを有することを特徴とする半
導体装置。
【請求項２０】請求項１〜７のいずれか一項に記載の
半導体装置の製造方法に用いる治具であって、前記チッ
プブロックの回路形成面が対向され、その回路形成面上
の電極が露出されるような開口部を有するベース部と、
前記チップブロックの裏面側に配置される蓋部と、前記
蓋部および前記チップブロックの裏面の間に配置され、
前記チップブロックをベース部側に押し付ける加圧部と
を有することを特徴とする半導体装置の製造方法に用い
る治具。