JPH11111683A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11111683A JPH11111683A JP26639397A JP26639397A JPH11111683A JP H11111683 A JPH11111683 A JP H11111683A JP 26639397 A JP26639397 A JP 26639397A JP 26639397 A JP26639397 A JP 26639397A JP H11111683 A JPH11111683 A JP H11111683A
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Abstract
(57)【要約】
【課題】 ＣＶＤ法により形成された膜の表面を効果的
に平坦化し、その膜の膜厚の面内均一性を向上させるこ
とができる半導体装置の製造方法を提供する。 【解決手段】 ＣＶＤ法によりＳｉ基板１上にＳｉＯ2
膜２ａを形成し、ＳＯＧ膜２ｂをコーティングして、層
間絶縁膜２を形成する。次に、Ｓｉ基板１を中心部と端
部との２つの領域に区分けし、これらの２つの領域の層
間絶縁膜２の膜厚を測定した後、２つの領域のＳｉ基板
１の温度が、それぞれ２つの領域における層間絶縁膜２
の膜厚にほぼ比例する温度となるようにＳｉ基板１を加
熱しながら、ＲＩＥ法により層間絶縁膜２の全面エッチ
バックを行う。
に平坦化し、その膜の膜厚の面内均一性を向上させるこ
とができる半導体装置の製造方法を提供する。 【解決手段】 ＣＶＤ法によりＳｉ基板１上にＳｉＯ2
膜２ａを形成し、ＳＯＧ膜２ｂをコーティングして、層
間絶縁膜２を形成する。次に、Ｓｉ基板１を中心部と端
部との２つの領域に区分けし、これらの２つの領域の層
間絶縁膜２の膜厚を測定した後、２つの領域のＳｉ基板
１の温度が、それぞれ２つの領域における層間絶縁膜２
の膜厚にほぼ比例する温度となるようにＳｉ基板１を加
熱しながら、ＲＩＥ法により層間絶縁膜２の全面エッチ
バックを行う。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、層間絶縁膜の表面平坦化に適用し
て好適なものである。
造方法に関し、特に、層間絶縁膜の表面平坦化に適用し
て好適なものである。
【０００２】
【従来の技術】従来の半導体装置の製造プロセスにおい
ては、基板上に化学気相成長（ＣＶＤ）法により層間絶
縁膜を形成すると、その表面の平坦性が悪いため、その
層間絶縁膜上にそのままアルミニウム（Ａｌ）などから
なる配線を形成しても、その配線が断線してしまうなど
の問題があった。
ては、基板上に化学気相成長（ＣＶＤ）法により層間絶
縁膜を形成すると、その表面の平坦性が悪いため、その
層間絶縁膜上にそのままアルミニウム（Ａｌ）などから
なる配線を形成しても、その配線が断線してしまうなど
の問題があった。
【０００３】そこで、層間絶縁膜の表面を平坦化する方
法として、従来から、スピンオンガラス (ＳＯＧ、Spin
on Glass)により層間絶縁膜の表面を覆う方法、フォト
レジストなどを用いたエッチバック法、ホウ素リンシリ
ケートガラス（ＢＰＳＧ）膜などを高温で熱処理するこ
とによってリフローさせる方法などが用いられている。
法として、従来から、スピンオンガラス (ＳＯＧ、Spin
on Glass)により層間絶縁膜の表面を覆う方法、フォト
レジストなどを用いたエッチバック法、ホウ素リンシリ
ケートガラス（ＢＰＳＧ）膜などを高温で熱処理するこ
とによってリフローさせる方法などが用いられている。
【０００４】また、近年、配線パターンの高密度化に伴
い、より埋め込み特性の優れた材料からなる層間絶縁膜
が用いられるようになってきている。
い、より埋め込み特性の優れた材料からなる層間絶縁膜
が用いられるようになってきている。
【０００５】
【発明が解決しようとする課題】しかしながら、それら
の層間絶縁膜は、強い配線パターン疎密依存性や下地膜
質依存性を有しているため、十分な平坦度を確保するこ
とが困難であった。このように層間絶縁膜の表面平坦性
の確保が不十分であるため、層間絶縁膜上に形成される
上層配線が高密度化されると、リソグラフィ工程におい
て、下地段差の影響を受けて焦点深度不足が起こり、上
層配線のパターンを転写することができなくなるなどの
問題があった。
の層間絶縁膜は、強い配線パターン疎密依存性や下地膜
質依存性を有しているため、十分な平坦度を確保するこ
とが困難であった。このように層間絶縁膜の表面平坦性
の確保が不十分であるため、層間絶縁膜上に形成される
上層配線が高密度化されると、リソグラフィ工程におい
て、下地段差の影響を受けて焦点深度不足が起こり、上
層配線のパターンを転写することができなくなるなどの
問題があった。
【０００６】また、ＣＶＤ装置により形成された膜の面
内均一性も、形成すべき層間絶縁膜が多層化されるのに
伴い、面内で均一な平坦性の要求を満たせなくなってき
ている。
内均一性も、形成すべき層間絶縁膜が多層化されるのに
伴い、面内で均一な平坦性の要求を満たせなくなってき
ている。
【０００７】従来から、ＣＶＤ法などによる層間絶縁膜
の形成の工程と、エッチバック法などによる層間絶縁膜
の平坦化の工程とのそれぞれの工程で、独立して面内均
一性の向上が検討されてきた。ところが、このように、
それぞれの工程において独立して面内均一性の向上を図
ろうとすると、それぞれの工程の実行後における層間絶
縁膜の膜厚の傾向が、それぞれの工程において同様の傾
向を示してしまうため、層間絶縁膜の形成に関わる全て
の工程を経ると、層間絶縁膜の面内均一性が悪化してし
まう。これを具体的に説明すると次の通りである。
の形成の工程と、エッチバック法などによる層間絶縁膜
の平坦化の工程とのそれぞれの工程で、独立して面内均
一性の向上が検討されてきた。ところが、このように、
それぞれの工程において独立して面内均一性の向上を図
ろうとすると、それぞれの工程の実行後における層間絶
縁膜の膜厚の傾向が、それぞれの工程において同様の傾
向を示してしまうため、層間絶縁膜の形成に関わる全て
の工程を経ると、層間絶縁膜の面内均一性が悪化してし
まう。これを具体的に説明すると次の通りである。
【０００８】すなわち、図４Ａに示すように、まず、あ
らかじめＡｌなどからなる配線やトランジスタなどの素
子（いずれも図示せず）が形成されたシリコン（Ｓｉ）
基板１０１上に、ＣＶＤ法により酸化シリコン（ＳｉＯ
2 ）膜１０２ａを形成する。その後、図４Ｂに示すよう
に、全面にＳＯＧ膜１０２ｂをコーティングし、表面の
平坦化を行う。次に、図４Ｃに示すように、全面エッチ
バックを行うことにより、ＳｉＯ2 膜１０２ａとＳＯＧ
膜１０２ｂとからなる層間絶縁膜１０２の表面の平坦化
を行う。
らかじめＡｌなどからなる配線やトランジスタなどの素
子（いずれも図示せず）が形成されたシリコン（Ｓｉ）
基板１０１上に、ＣＶＤ法により酸化シリコン（ＳｉＯ
2 ）膜１０２ａを形成する。その後、図４Ｂに示すよう
に、全面にＳＯＧ膜１０２ｂをコーティングし、表面の
平坦化を行う。次に、図４Ｃに示すように、全面エッチ
バックを行うことにより、ＳｉＯ2 膜１０２ａとＳＯＧ
膜１０２ｂとからなる層間絶縁膜１０２の表面の平坦化
を行う。
【０００９】ここで、Ｓｉ基板１０１上に形成されたＳ
ｉＯ2 膜１０２ａの表面はその中心部で盛り上がってい
るが、ＳＯＧ膜１０２ｂをコーティングした後、全面エ
ッチバックを行ってもやはり同様の膜厚の傾向を示して
しまう。そのため、層間絶縁膜１０２の中心部の膜厚が
大きくなるという傾向が強調されてしまい、中心部の膜
厚と端部の膜厚との差がより一層大きくなってしまう。
すなわち、ＳＯＧ膜１０２ｂのコーティングや全面エッ
チバック法などによる表面平坦化の工程を経ても、Ｓｉ
基板１０１上の全面にわたって層間絶縁膜１０２の膜厚
を均一化することは困難である。その結果、層間絶縁膜
１０２の中心部の膜厚と端部の膜厚との差は、最大３０
０ｎｍ以上にもなってしまう。
ｉＯ2 膜１０２ａの表面はその中心部で盛り上がってい
るが、ＳＯＧ膜１０２ｂをコーティングした後、全面エ
ッチバックを行ってもやはり同様の膜厚の傾向を示して
しまう。そのため、層間絶縁膜１０２の中心部の膜厚が
大きくなるという傾向が強調されてしまい、中心部の膜
厚と端部の膜厚との差がより一層大きくなってしまう。
すなわち、ＳＯＧ膜１０２ｂのコーティングや全面エッ
チバック法などによる表面平坦化の工程を経ても、Ｓｉ
基板１０１上の全面にわたって層間絶縁膜１０２の膜厚
を均一化することは困難である。その結果、層間絶縁膜
１０２の中心部の膜厚と端部の膜厚との差は、最大３０
０ｎｍ以上にもなってしまう。
【００１０】また、上述したような面内不均一性がみら
れる膜としては、絶縁膜以外にも多結晶Ｓｉ膜などがあ
る。
れる膜としては、絶縁膜以外にも多結晶Ｓｉ膜などがあ
る。
【００１１】したがって、この発明の目的は、ＣＶＤ法
により形成された膜の表面を効果的に平坦化し、その膜
厚の面内均一性を向上させることができる半導体装置の
製造方法を提供することにある。
により形成された膜の表面を効果的に平坦化し、その膜
厚の面内均一性を向上させることができる半導体装置の
製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、基板上に化学気相成長法により膜を形
成した後、膜のエッチバックを行うようにした半導体装
置の製造方法において、エッチバックにより膜の膜厚の
面内不均一性が相殺される温度分布となるように基板を
加熱しながらエッチバックを行うようにしたことを特徴
とするものである。
に、この発明は、基板上に化学気相成長法により膜を形
成した後、膜のエッチバックを行うようにした半導体装
置の製造方法において、エッチバックにより膜の膜厚の
面内不均一性が相殺される温度分布となるように基板を
加熱しながらエッチバックを行うようにしたことを特徴
とするものである。
【００１３】また、この発明において、典型的には、基
板を複数の領域に区分けし、基板上に形成された膜の膜
厚を領域ごとに測定し、基板を領域ごとに測定された膜
厚にほぼ比例する温度に加熱する。
板を複数の領域に区分けし、基板上に形成された膜の膜
厚を領域ごとに測定し、基板を領域ごとに測定された膜
厚にほぼ比例する温度に加熱する。
【００１４】また、この発明において、典型的には、Ｃ
ＶＤ法により形成された膜のエッチバックに用いるドラ
イエッチング装置における基板加熱台に複数のガス通路
を設け、複数のガス通路に流す温度制御用のガスの流量
を制御することにより、ＣＶＤ法により形成された膜の
膜厚の面内不均一性がエッチバックにより相殺される温
度分布を持たせるようにする。
ＶＤ法により形成された膜のエッチバックに用いるドラ
イエッチング装置における基板加熱台に複数のガス通路
を設け、複数のガス通路に流す温度制御用のガスの流量
を制御することにより、ＣＶＤ法により形成された膜の
膜厚の面内不均一性がエッチバックにより相殺される温
度分布を持たせるようにする。
【００１５】この発明において、基板上に形成される膜
は、典型的には、ＳｉＯ2 膜、窒化シリコン（ＳｉＮ）
膜、ＳＯＧ膜、リンシリケートガラス（ＰＳＧ）膜、Ｂ
ＰＳＧ膜などの絶縁膜であり、絶縁膜以外の膜として
は、例えば多結晶Ｓｉ膜などがある。
は、典型的には、ＳｉＯ2 膜、窒化シリコン（ＳｉＮ）
膜、ＳＯＧ膜、リンシリケートガラス（ＰＳＧ）膜、Ｂ
ＰＳＧ膜などの絶縁膜であり、絶縁膜以外の膜として
は、例えば多結晶Ｓｉ膜などがある。
【００１６】上述のように構成されたこの発明において
は、基板上にＣＶＤ法により形成された膜の膜厚の面内
不均一性がエッチバックにより相殺される温度分布とな
るように基板を加熱しながらエッチバックを行うように
していることにより、基板上の膜の膜厚の大きい部分の
エッチング速度を、膜厚の小さい部分のエッチング速度
より大きくすることができる。
は、基板上にＣＶＤ法により形成された膜の膜厚の面内
不均一性がエッチバックにより相殺される温度分布とな
るように基板を加熱しながらエッチバックを行うように
していることにより、基板上の膜の膜厚の大きい部分の
エッチング速度を、膜厚の小さい部分のエッチング速度
より大きくすることができる。
【００１７】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。なお、以下の実施形
態の全図においては、同一または対応する部分には同一
の符号を付す。
いて図面を参照しながら説明する。なお、以下の実施形
態の全図においては、同一または対応する部分には同一
の符号を付す。
【００１８】この一実施形態においては、図１Ａに示す
ように、まず、Ａｌなどからなる配線やトランジスタな
どの素子（いずれも図示せず）が形成されたＳｉ基板１
上に、例えばＣＶＤ法によりＳｉＯ2 膜２ａを形成す
る。ここで、このＳｉＯ2 膜２ａの形成におけるＣＶＤ
条件の一例を挙げると、反応ガスとしてテトラエトキシ
シラン（ＴＥＯＳ）と酸素（Ｏ2 ）との混合ガスを用
い、それらの流量をそれぞれ８００ｓｃｃｍ、６００ｓ
ｃｃｍとし、ＲＦパワーを７００Ｗ、圧力を８．２Ｔｏ
ｒｒ、基板加熱温度を４００℃とする。
ように、まず、Ａｌなどからなる配線やトランジスタな
どの素子（いずれも図示せず）が形成されたＳｉ基板１
上に、例えばＣＶＤ法によりＳｉＯ2 膜２ａを形成す
る。ここで、このＳｉＯ2 膜２ａの形成におけるＣＶＤ
条件の一例を挙げると、反応ガスとしてテトラエトキシ
シラン（ＴＥＯＳ）と酸素（Ｏ2 ）との混合ガスを用
い、それらの流量をそれぞれ８００ｓｃｃｍ、６００ｓ
ｃｃｍとし、ＲＦパワーを７００Ｗ、圧力を８．２Ｔｏ
ｒｒ、基板加熱温度を４００℃とする。
【００１９】次に、図１Ｂに示すように、ＳｉＯ2 膜２
ａの全面にＳＯＧ膜２ｂを例えば５７５ｎｍの膜厚でコ
ーティングする。続いて、ＳＯＧ膜２ｂのキュア処理を
行った後、Ｏ2 プラズマ雰囲気中で表面処理を行う。こ
れらのＳｉＯ2 膜２ａとＳＯＧ膜２ｂとにより層間絶縁
膜２が構成される。
ａの全面にＳＯＧ膜２ｂを例えば５７５ｎｍの膜厚でコ
ーティングする。続いて、ＳＯＧ膜２ｂのキュア処理を
行った後、Ｏ2 プラズマ雰囲気中で表面処理を行う。こ
れらのＳｉＯ2 膜２ａとＳＯＧ膜２ｂとにより層間絶縁
膜２が構成される。
【００２０】次に、図２に示すように、Ｓｉ基板１を例
えば中心部１ａと端部１ｂとの２つの領域に分け、層間
絶縁膜２の表面のこれらの２つの領域の内部を含む複数
箇所、例えば９箇所（図中、×印で示す）で例えばエリ
プソメトリーにより膜厚を測定する。
えば中心部１ａと端部１ｂとの２つの領域に分け、層間
絶縁膜２の表面のこれらの２つの領域の内部を含む複数
箇所、例えば９箇所（図中、×印で示す）で例えばエリ
プソメトリーにより膜厚を測定する。
【００２１】この一実施形態においては、層間絶縁膜２
はその表面がＳＯＧ膜２ｂでコーティングされているの
で、局所的には平坦化されているが、全体的には中心部
１ａの膜厚はその端部１ｂの膜厚に比べて大きくなって
おり、層間絶縁膜２の膜厚は全面にわたって均一化され
ていない。
はその表面がＳＯＧ膜２ｂでコーティングされているの
で、局所的には平坦化されているが、全体的には中心部
１ａの膜厚はその端部１ｂの膜厚に比べて大きくなって
おり、層間絶縁膜２の膜厚は全面にわたって均一化され
ていない。
【００２２】次に、Ｓｉ基板１をドライエッチング装置
（図示せず）内に搬送し、図１Ｃに示すように、ヒータ
ーステージ３上に載置する。ここで、図３に示すよう
に、ヒーターステージ３には、例えば、Ｓｉ基板１の中
心部１ａと端部１ｂとの２つの領域の下方に基板加熱温
度を制御する冷却ガスを流す２本のガスライン４ａ、４
ｂが設けられている。そして、これらのガスライン４
ａ、４ｂに流す冷却ガスの流量を制御することによりＳ
ｉ基板１の中心部１ａと端部１ｂとの基板加熱温度を制
御することができるようになっている。
（図示せず）内に搬送し、図１Ｃに示すように、ヒータ
ーステージ３上に載置する。ここで、図３に示すよう
に、ヒーターステージ３には、例えば、Ｓｉ基板１の中
心部１ａと端部１ｂとの２つの領域の下方に基板加熱温
度を制御する冷却ガスを流す２本のガスライン４ａ、４
ｂが設けられている。そして、これらのガスライン４
ａ、４ｂに流す冷却ガスの流量を制御することによりＳ
ｉ基板１の中心部１ａと端部１ｂとの基板加熱温度を制
御することができるようになっている。
【００２３】次に、中心部１ａと端部１ｂとの領域にお
ける層間絶縁膜２の膜厚のデータを、ドライエッチング
装置における基板加熱温度を制御する回路（図示せず）
にフィードバックして、基板加熱温度が層間絶縁膜２の
膜厚の分布にほぼ比例した温度分布となるようにヒータ
ーステージ３を加熱しながら、例えば反応性イオンエッ
チング（ＲＩＥ）法により層間絶縁膜２を全面エッチバ
ックすることにより、その膜厚の均一化を行う。具体的
に説明すると、ドライエッチング装置における基板加熱
温度を制御する回路にフィードバックされた層間絶縁膜
２の中心部１ａと端部１ｂとの膜厚のデータをもとにし
て、例えば、層間絶縁膜２の中心部１ａの膜厚が端部１
ｂの膜厚に比べて、１００ｎｍ程度大きい場合には、ヒ
ーターステージ３に設けられた２本のガスライン４ａ、
４ｂのうち、Ｓｉ基板１の中心部１ａの下方のガスライ
ン４ａに流すガスの流量を、Ｓｉ基板１の中心部１ａの
基板加熱温度が７０℃程度上昇するように減少させ、層
間絶縁膜２の全面エッチバックを行う。これによって、
層間絶縁膜２の中心部１ａの膜厚が大きい部分のエッチ
ング速度が、層間絶縁膜２の端部１ｂの膜厚が小さい部
分のエッチング速度より速くなり、膜厚の大きい部分の
エッチングが膜厚の小さい部分のエッチングに比べて早
く進むので、層間絶縁膜２の膜厚が全面にわたって均一
化される。ここで、このエッチバック条件の一例を挙げ
ると、エッチングガスとして、ＣＨＦ3 、ＣＦ4 および
Ａｒの混合ガスを用い、ＲＦパワーを１０００Ｗ、圧力
を２４０Ｐａとする。
ける層間絶縁膜２の膜厚のデータを、ドライエッチング
装置における基板加熱温度を制御する回路（図示せず）
にフィードバックして、基板加熱温度が層間絶縁膜２の
膜厚の分布にほぼ比例した温度分布となるようにヒータ
ーステージ３を加熱しながら、例えば反応性イオンエッ
チング（ＲＩＥ）法により層間絶縁膜２を全面エッチバ
ックすることにより、その膜厚の均一化を行う。具体的
に説明すると、ドライエッチング装置における基板加熱
温度を制御する回路にフィードバックされた層間絶縁膜
２の中心部１ａと端部１ｂとの膜厚のデータをもとにし
て、例えば、層間絶縁膜２の中心部１ａの膜厚が端部１
ｂの膜厚に比べて、１００ｎｍ程度大きい場合には、ヒ
ーターステージ３に設けられた２本のガスライン４ａ、
４ｂのうち、Ｓｉ基板１の中心部１ａの下方のガスライ
ン４ａに流すガスの流量を、Ｓｉ基板１の中心部１ａの
基板加熱温度が７０℃程度上昇するように減少させ、層
間絶縁膜２の全面エッチバックを行う。これによって、
層間絶縁膜２の中心部１ａの膜厚が大きい部分のエッチ
ング速度が、層間絶縁膜２の端部１ｂの膜厚が小さい部
分のエッチング速度より速くなり、膜厚の大きい部分の
エッチングが膜厚の小さい部分のエッチングに比べて早
く進むので、層間絶縁膜２の膜厚が全面にわたって均一
化される。ここで、このエッチバック条件の一例を挙げ
ると、エッチングガスとして、ＣＨＦ3 、ＣＦ4 および
Ａｒの混合ガスを用い、ＲＦパワーを１０００Ｗ、圧力
を２４０Ｐａとする。
【００２４】以上により、図１Ｄに示すように、層間絶
縁膜２の膜厚がＳｉ基板１の全面にわたって均一化され
る。
縁膜２の膜厚がＳｉ基板１の全面にわたって均一化され
る。
【００２５】以上説明したように、この一実施形態によ
れば、Ｓｉ基板１を中心部１ａと端部１ｂとの２つの領
域に区分けし、それらの領域の層間絶縁膜２の膜厚を測
定した後、それらの領域の温度が、それらの領域におけ
る層間絶縁膜２の膜厚にほぼ比例する温度となるように
Ｓｉ基板１を加熱しながら、ＲＩＥ法により層間絶縁膜
２を全面エッチバックするようにしていることにより、
層間絶縁膜２の表面を効果的に平坦化し、Ｓｉ基板１の
全面にわたって層間絶縁膜２の膜厚を均一化することが
できる。これによって、層間絶縁膜２の表面の段差を解
消することができるので、後に行われるリソグラフィ工
程における焦点深度不足を解消することができ、層間絶
縁膜２上に高密度な配線パターンを転写することができ
る。
れば、Ｓｉ基板１を中心部１ａと端部１ｂとの２つの領
域に区分けし、それらの領域の層間絶縁膜２の膜厚を測
定した後、それらの領域の温度が、それらの領域におけ
る層間絶縁膜２の膜厚にほぼ比例する温度となるように
Ｓｉ基板１を加熱しながら、ＲＩＥ法により層間絶縁膜
２を全面エッチバックするようにしていることにより、
層間絶縁膜２の表面を効果的に平坦化し、Ｓｉ基板１の
全面にわたって層間絶縁膜２の膜厚を均一化することが
できる。これによって、層間絶縁膜２の表面の段差を解
消することができるので、後に行われるリソグラフィ工
程における焦点深度不足を解消することができ、層間絶
縁膜２上に高密度な配線パターンを転写することができ
る。
【００２６】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
【００２７】例えば、上述の一実施形態において挙げた
数値、材料はあくまでも例に過ぎず、必要に応じてこれ
と異なる数値、材料を用いてもよい。
数値、材料はあくまでも例に過ぎず、必要に応じてこれ
と異なる数値、材料を用いてもよい。
【００２８】また、例えば、上述の一実施形態において
は、エッチバック法としてＲＩＥ法を用いているが、基
板加熱温度によりエッチング速度を制御することができ
るものであれば、ＲＩＥ法以外のドライエッチング法を
用いてもよい。
は、エッチバック法としてＲＩＥ法を用いているが、基
板加熱温度によりエッチング速度を制御することができ
るものであれば、ＲＩＥ法以外のドライエッチング法を
用いてもよい。
【００２９】また、例えば、上述の一実施形態において
は、ヒーターステージ３に設けられた２本のガスライン
４ａ、４ｂのうち、ガスの流量を変化させるのは、Ｓｉ
基板１の中心部１ａの下方のガスライン４ａのみであっ
たが、必要に応じて、Ｓｉ基板１の端部１ｂの下方のガ
スライン４ｂに流す冷却ガスの流量を変化させるように
してもよく、２本のガスライン４ａ、４ｂに流す冷却ガ
スの流量を共に変化させるようにしてもよい。
は、ヒーターステージ３に設けられた２本のガスライン
４ａ、４ｂのうち、ガスの流量を変化させるのは、Ｓｉ
基板１の中心部１ａの下方のガスライン４ａのみであっ
たが、必要に応じて、Ｓｉ基板１の端部１ｂの下方のガ
スライン４ｂに流す冷却ガスの流量を変化させるように
してもよく、２本のガスライン４ａ、４ｂに流す冷却ガ
スの流量を共に変化させるようにしてもよい。
【００３０】また、例えば、上述の一実施形態において
は、ヒーターステージ３に設けられたガスライン４ａ、
４ｂは２本であったが、必要に応じて、ガスラインを３
本以上設けるようにしてもよい。
は、ヒーターステージ３に設けられたガスライン４ａ、
４ｂは２本であったが、必要に応じて、ガスラインを３
本以上設けるようにしてもよい。
【００３１】また、例えば、上述の一実施形態におい
て、ヒーターステージ３の温度をＳｉ基板１の中心部１
ａと端部１ｂとで変えることにより選択比の不均一が生
じ、エッチングに支障をきたす場合には、ドライエッチ
ング装置の下部電極をＳｉ基板１の中央部１ａと端部１
ｂとに対応する２つの部分から構成するようにし、これ
らの２つの部分のそれぞれの下部電極に、エッチングの
選択比の不均一性を解消するような最適化されたＲＦパ
ワーを印加するようにしてもよい。
て、ヒーターステージ３の温度をＳｉ基板１の中心部１
ａと端部１ｂとで変えることにより選択比の不均一が生
じ、エッチングに支障をきたす場合には、ドライエッチ
ング装置の下部電極をＳｉ基板１の中央部１ａと端部１
ｂとに対応する２つの部分から構成するようにし、これ
らの２つの部分のそれぞれの下部電極に、エッチングの
選択比の不均一性を解消するような最適化されたＲＦパ
ワーを印加するようにしてもよい。
【００３２】
【発明の効果】以上説明したように、この発明によれ
ば、エッチバックにより膜の膜厚の面内不均一性が相殺
される温度分布となるように基板を加熱しながらエッチ
バックを行うようにしていることにより、基板上の膜の
表面を効果的に平坦化することができ、その膜厚を基板
上の全面にわたって均一化することができる。これによ
って、基板上の膜の表面の段差を解消することができる
ので、後に行われるリソグラフィ工程における下地段差
による焦点深度不足を解消することができ、膜上に高密
度なパターンを転写することができる。
ば、エッチバックにより膜の膜厚の面内不均一性が相殺
される温度分布となるように基板を加熱しながらエッチ
バックを行うようにしていることにより、基板上の膜の
表面を効果的に平坦化することができ、その膜厚を基板
上の全面にわたって均一化することができる。これによ
って、基板上の膜の表面の段差を解消することができる
ので、後に行われるリソグラフィ工程における下地段差
による焦点深度不足を解消することができ、膜上に高密
度なパターンを転写することができる。
【図１】この発明の一実施形態による半導体装置の製造
方法を説明するための断面図である。
方法を説明するための断面図である。
【図２】この発明の一実施形態による半導体装置の製造
方法を説明するための平面図である。
方法を説明するための平面図である。
【図３】この発明の一実施形態によるヒーターステージ
を示す平面図である。
を示す平面図である。
【図４】従来の絶縁膜の表面平坦化の問題点を説明する
ための断面図である。
ための断面図である。
１・・・Ｓｉ基板、２・・・層間絶縁膜、２ａ・・・Ｓ
ｉＯ2 膜、２ｂ・・・ＳＯＧ膜、３・・・ヒーターステ
ージ、４ａ、４ｂ・・・ガスライン
ｉＯ2 膜、２ｂ・・・ＳＯＧ膜、３・・・ヒーターステ
ージ、４ａ、４ｂ・・・ガスライン
Claims (4)
- 【請求項１】 基板上に化学気相成長法により膜を形成
した後、上記膜のエッチバックを行うようにした半導体
装置の製造方法において、 上記エッチバックにより上記膜の膜厚の面内不均一性が
相殺される温度分布となるように上記基板を加熱しなが
ら上記エッチバックを行うようにしたことを特徴とする
半導体装置の製造方法。 - 【請求項２】 上記基板を複数の領域に区分けし、上記
基板上に形成された上記膜の膜厚を上記領域ごとに測定
し、上記基板を上記領域ごとに上記測定された膜厚にほ
ぼ比例する温度に加熱するようにしたことを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記エッチバックに用いるドライエッチ
ング装置における基板加熱台に複数のガス通路を設け、
上記複数のガス通路に流す温度制御用のガスの流量を制
御することにより、上記温度分布を持たせるようにする
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項４】 上記膜が絶縁膜であることを特徴とする
請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26639397A JPH11111683A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26639397A JPH11111683A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111683A true JPH11111683A (ja) | 1999-04-23 |
Family
ID=17430317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26639397A Pending JPH11111683A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111683A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002035594A1 (fr) * | 2000-10-25 | 2002-05-02 | Sony Corporation | Procede permettant de produire un dispositif semi-conducteur |
| US9355866B2 (en) | 2014-09-30 | 2016-05-31 | Hitachi Kokusai Elecetric, Inc. | Substrate processing apparatus, method of manufacturing semiconductor device and non-transitory computer-readable recording medium |
| KR20160088405A (ko) * | 2013-12-25 | 2016-07-25 | 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | 저온다결정실리콘박막의 예정세척방법 및 그 제조방법, 제작시스템 |
| JP2018526817A (ja) * | 2015-06-30 | 2018-09-13 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | ワークピース処理手法 |
| JP2019186322A (ja) * | 2018-04-05 | 2019-10-24 | 東京エレクトロン株式会社 | 被加工物の処理方法 |
-
1997
- 1997-09-30 JP JP26639397A patent/JPH11111683A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002035594A1 (fr) * | 2000-10-25 | 2002-05-02 | Sony Corporation | Procede permettant de produire un dispositif semi-conducteur |
| US7541293B2 (en) | 2000-10-25 | 2009-06-02 | Sony Corporation | Method for manufacturing semiconductor device |
| KR20160088405A (ko) * | 2013-12-25 | 2016-07-25 | 센젠 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | 저온다결정실리콘박막의 예정세척방법 및 그 제조방법, 제작시스템 |
| US9355866B2 (en) | 2014-09-30 | 2016-05-31 | Hitachi Kokusai Elecetric, Inc. | Substrate processing apparatus, method of manufacturing semiconductor device and non-transitory computer-readable recording medium |
| JP2018526817A (ja) * | 2015-06-30 | 2018-09-13 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | ワークピース処理手法 |
| JP2019186322A (ja) * | 2018-04-05 | 2019-10-24 | 東京エレクトロン株式会社 | 被加工物の処理方法 |
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