JPS6110244A - 半導体ウエハ上に誘電体層をデポジツトする方法 - Google Patents
半導体ウエハ上に誘電体層をデポジツトする方法Info
- Publication number
- JPS6110244A JPS6110244A JP60128402A JP12840285A JPS6110244A JP S6110244 A JPS6110244 A JP S6110244A JP 60128402 A JP60128402 A JP 60128402A JP 12840285 A JP12840285 A JP 12840285A JP S6110244 A JPS6110244 A JP S6110244A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric layer
- thickness
- layer
- deposited
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/06—Planarisation of inorganic insulating materials
- H10P95/062—Planarisation of inorganic insulating materials involving a dielectric removal step
- H10P95/064—Planarisation of inorganic insulating materials involving a dielectric removal step the removal being chemical etching
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
- H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/092—Manufacture or treatment of dielectric parts thereof by smoothing the dielectric parts
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は超大規模集積（ＶＬＳＩ）回路及びそれ等の製
造に使用される方法に関する。本発明はシャープな輪郭
（ｓｈａｒｐ ｐｒｏｆＮｅ ）の集積回路特性（ｔｅ
ａｔｕｒｅ ）を誘電薄１１ （ｄｉｅｌｅＢｒｉｃｉ
ｆｉｌｌｌｌ ）で均一にカバーする方法に対して特
定の用途を為している。
造に使用される方法に関する。本発明はシャープな輪郭
（ｓｈａｒｐ ｐｒｏｆＮｅ ）の集積回路特性（ｔｅ
ａｔｕｒｅ ）を誘電薄１１ （ｄｉｅｌｅＢｒｉｃｉ
ｆｉｌｌｌｌ ）で均一にカバーする方法に対して特
定の用途を為している。
従来の技術及び発明が解決しようとする問題点集積回路
の記録密度を増加する公知の１つの方法はい（つかの相
互に接続している層を使用することによって多重レベル
金属化（ｍｕｌｔｉｌｅｖｅｌａ＋ｅｔａｌｌｉｚａｔ
ｉｏｎ） （Ｍ Ｌ Ｍ ）構造を得ることである。
の記録密度を増加する公知の１つの方法はい（つかの相
互に接続している層を使用することによって多重レベル
金属化（ｍｕｌｔｉｌｅｖｅｌａ＋ｅｔａｌｌｉｚａｔ
ｉｏｎ） （Ｍ Ｌ Ｍ ）構造を得ることである。
このような構造は半導体基板と、上にある誘電体と、第
１の金属化層と、第２の誘電体層と、Ｗ４２の金属化層
とを含んでいる。誘電体層は本質的にはブランケット層
であって、このプランケット層はそれ等を通る導通コン
タクト（ｖｉａｓ）又は接続窓を有しており、導電層は
ドライエッチ（ｄｒｙ ｅｔｃｌｌ）されて非常に薄い
ラインを残す。典型的に、頂部金属化層のラインは下方
の金属化層のラインに直角に延びている。
１の金属化層と、第２の誘電体層と、Ｗ４２の金属化層
とを含んでいる。誘電体層は本質的にはブランケット層
であって、このプランケット層はそれ等を通る導通コン
タクト（ｖｉａｓ）又は接続窓を有しており、導電層は
ドライエッチ（ｄｒｙ ｅｔｃｌｌ）されて非常に薄い
ラインを残す。典型的に、頂部金属化層のラインは下方
の金属化層のラインに直角に延びている。
最近、集積回路の非常に＾い記録密度が達成された。有
力な要因はプラズマ及び反応イオンエツチングの如き高
分解能（ｒｅｓｏｌｕｔｉｏｎ）ドライエツチング技術
の開発であった。ドライエツチングを用いて、厚さ１μ
ｍの金属層が１μｍよりも少ない幅及び間隔を有してい
るライン内に規定されることができる。金属層内に規定
された特性はシャープな輪郭を有しており、且つ全体的
に垂直なボンディング（ｂｏｕｎｄｉｎｇ） ｌを有し
ている。これは分解能（ｒｅｓｏｌｕｔｉｏｎ）及び装
置絶縁に対して理想的であるが、それは多重レベル金属
化（ＭＬＭ）構造を作るき問題を生ずる。
力な要因はプラズマ及び反応イオンエツチングの如き高
分解能（ｒｅｓｏｌｕｔｉｏｎ）ドライエツチング技術
の開発であった。ドライエツチングを用いて、厚さ１μ
ｍの金属層が１μｍよりも少ない幅及び間隔を有してい
るライン内に規定されることができる。金属層内に規定
された特性はシャープな輪郭を有しており、且つ全体的
に垂直なボンディング（ｂｏｕｎｄｉｎｇ） ｌを有し
ている。これは分解能（ｒｅｓｏｌｕｔｉｏｎ）及び装
置絶縁に対して理想的であるが、それは多重レベル金属
化（ＭＬＭ）構造を作るき問題を生ずる。
ＭＬＭ構造の製造において、デポジットされた、誘電Ｗ
ｓ膜の上部表面は理想的には平滑であり平担でなければ
ならない。これは達成が難かしいので、少くとも、薄膜
は下に横たわるトポグラフィ（ｔｏｐｏ９ｒａｐｈｙ
）を離れていくらか平滑さを有していなければならない
。既述の如く、ドライエツチング技術は大規模集積（Ｌ
ＳＩ＞技術に使用されるウェット（ｗｅｔ）エツチング
方法よりもよりシャープにできる精密なラインリソグラ
フィー（ｌｔｔｈｏａｒｏｐｈＹ ）生成特性を必要と
する。現在利用できる誘電デポジション技術を用いてこ
れ等の急勾配の下にある特性の満足すべきデポジットさ
れた如きカバレイジ（ｃｏｖｅｒａａｅ ＞を得ること
は困難である。詳細には、デポジションを行なうに従っ
て、エッチされた金属化部分のシャープな特性は次のデ
ポジットされたｘｍｒ体層に陰影妨害（ｓｈａｄｏｗｉ
ｎｇ ）効果を有することがある。従って例えば、１０
００Ａ程度の低圧力化学蒸着されたリン・ケイ酸塩グラ
ース（ｐｈｏｓｐｈｏ−ｓ ｉ ｌ ｉｃａｔｅｇｌａ
ｓｓ）（ＬＰＣＶＤ ＰＳＧ＞の非常に薄い層は殆ん
ど厚さ変化を有しておらず、且つ１μｍの下方にあるト
ポグラフィに正確に一致するが、１μｍ程度のより厚い
層は金属化のシャープな］−ナーによってより多く影響
され、そして典型的に２：１の厚さ変化を示す。２μｍ
のＰＳＧ層も一層悪い。
ｓ膜の上部表面は理想的には平滑であり平担でなければ
ならない。これは達成が難かしいので、少くとも、薄膜
は下に横たわるトポグラフィ（ｔｏｐｏ９ｒａｐｈｙ
）を離れていくらか平滑さを有していなければならない
。既述の如く、ドライエツチング技術は大規模集積（Ｌ
ＳＩ＞技術に使用されるウェット（ｗｅｔ）エツチング
方法よりもよりシャープにできる精密なラインリソグラ
フィー（ｌｔｔｈｏａｒｏｐｈＹ ）生成特性を必要と
する。現在利用できる誘電デポジション技術を用いてこ
れ等の急勾配の下にある特性の満足すべきデポジットさ
れた如きカバレイジ（ｃｏｖｅｒａａｅ ＞を得ること
は困難である。詳細には、デポジションを行なうに従っ
て、エッチされた金属化部分のシャープな特性は次のデ
ポジットされたｘｍｒ体層に陰影妨害（ｓｈａｄｏｗｉ
ｎｇ ）効果を有することがある。従って例えば、１０
００Ａ程度の低圧力化学蒸着されたリン・ケイ酸塩グラ
ース（ｐｈｏｓｐｈｏ−ｓ ｉ ｌ ｉｃａｔｅｇｌａ
ｓｓ）（ＬＰＣＶＤ ＰＳＧ＞の非常に薄い層は殆ん
ど厚さ変化を有しておらず、且つ１μｍの下方にあるト
ポグラフィに正確に一致するが、１μｍ程度のより厚い
層は金属化のシャープな］−ナーによってより多く影響
され、そして典型的に２：１の厚さ変化を示す。２μｍ
のＰＳＧ層も一層悪い。
回路使用中止ずる１つの問題は、帥いＰＳＧ領域が恐ら
く絶縁破壊に対する場所を表わしていることである。ト
ポグラフィ陰影妨害効果はまたＭＬＭＩ！Ｓ造に６ける
ＰＳＧ又は他の絶縁物上にデポジットされた金属化の第
２の層に生ずる。回路が使用されているとき、上にある
金属化の薄い領域は電子移動（ｅｌｅｃｔｒｏｍｉｇｒ
ｏｔｉｏｎ）問題の結果としてホットスポットを生じて
相互接続ラインを開く結果となることがある。
く絶縁破壊に対する場所を表わしていることである。ト
ポグラフィ陰影妨害効果はまたＭＬＭＩ！Ｓ造に６ける
ＰＳＧ又は他の絶縁物上にデポジットされた金属化の第
２の層に生ずる。回路が使用されているとき、上にある
金属化の薄い領域は電子移動（ｅｌｅｃｔｒｏｍｉｇｒ
ｏｔｉｏｎ）問題の結果としてホットスポットを生じて
相互接続ラインを開く結果となることがある。
１９７３年、アイ・イー・イー・イー（ＩＥＥＥ）、信
頼性物理学の第１１号年報第２１４員（１１ｔｈ Ａ
ｎｎｕａｌ ｐｒｏｃｅｅｃｌｉｎｇ ｏｆ Ｒｅ１ｉ
ａｂｉｌｉｔｙＰｈｙｓｉｃｓ Ｐ、 ２１４ ）
、ケルン等（Ｋｅｒｎｅｔａｌ）の１−表面トポグラフ
ィの最適力バレイジによる電子＠置の改良された信頼性
（ｌ ５ｐｒｏｖｅｄＲｅｌｉａｂｉｌｉｌｙ ｏｆ
Ｅ １ｅｃｔｒｏｎ ［）ｅｖｉｃｅｓ ｔｈｒｏｕｇ
ｈＯｐｔｉｍｉｚｅｄ Ｃｏｖｅｒａｇｅ ｏｆ
３ ｕｒｆａｃｅ Ｔｏｐｏｇｒ−ａｐｈｙ） Ｊで
は、好ましくない輪郭のひどさく ５ｅｖ−ｅｒｉｔｙ
）は一般的に層の厚さと共に、且つ交互の誘電体層及
び導電層の数の増加に従って一層悪くなると述べている
。従って彼等は最小の層の厚さを維持するのが、絶対必
要であると言っている。
頼性物理学の第１１号年報第２１４員（１１ｔｈ Ａ
ｎｎｕａｌ ｐｒｏｃｅｅｃｌｉｎｇ ｏｆ Ｒｅ１ｉ
ａｂｉｌｉｔｙＰｈｙｓｉｃｓ Ｐ、 ２１４ ）
、ケルン等（Ｋｅｒｎｅｔａｌ）の１−表面トポグラフ
ィの最適力バレイジによる電子＠置の改良された信頼性
（ｌ ５ｐｒｏｖｅｄＲｅｌｉａｂｉｌｉｌｙ ｏｆ
Ｅ １ｅｃｔｒｏｎ ［）ｅｖｉｃｅｓ ｔｈｒｏｕｇ
ｈＯｐｔｉｍｉｚｅｄ Ｃｏｖｅｒａｇｅ ｏｆ
３ ｕｒｆａｃｅ Ｔｏｐｏｇｒ−ａｐｈｙ） Ｊで
は、好ましくない輪郭のひどさく ５ｅｖ−ｅｒｉｔｙ
）は一般的に層の厚さと共に、且つ交互の誘電体層及
び導電層の数の増加に従って一層悪くなると述べている
。従って彼等は最小の層の厚さを維持するのが、絶対必
要であると言っている。
同様にレビン等（１ｅｖｔｎ ｅｔ ａｌ）は、［１９
８３年１月乃至３月、第８１版、真空科学技術ジャーナ
ル、第５５頁（Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ
３ｃｉｅ−ｎｃｅ Ｔｅｃｈｎｏｌｏ（ＩＬ Ｂ １
、 Ｊａｎ−Ｍａｒｃｈ １９８３、 ｐａＱｅ
５５）Ｊの「ドープしない及びリンドープしたＳｉ
Ｏ！ガラス薄膜のステップ力バレイジ（Ｔ ｈｅ ５ｔ
ｅｐ ｃｏｖｅｒａｇｅ ｏｆ ｕｎｄｏｐｅｄ ａｎ
ｄ ｐｈｏｓｐ−ｈｏｒｕｓ−ｄｏｐｅｄ ３ ｉ Ｑ
、 ｇｌａｓｓ ｆｉｌｍ） Ｊの中で、デポジット
したガラス薄膜の非同形＜ ｎｏｎ−ｃｏｎｒｏｒｍ−
ａｌ）ステップ力バレイジは第１に幾何学的な陰影妨害
効果から生じ、そして一旦鋭角が薄膜表面上に現われる
と、陰影妨害問題は自己−陰影妨害効果（ｓｅ目−５１
１ａｄＯＷ＋ｎ（ｌ ｅｆｆｅｃ、ｔ ）によって悪化
されると述べている。
８３年１月乃至３月、第８１版、真空科学技術ジャーナ
ル、第５５頁（Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ
３ｃｉｅ−ｎｃｅ Ｔｅｃｈｎｏｌｏ（ＩＬ Ｂ １
、 Ｊａｎ−Ｍａｒｃｈ １９８３、 ｐａＱｅ
５５）Ｊの「ドープしない及びリンドープしたＳｉ
Ｏ！ガラス薄膜のステップ力バレイジ（Ｔ ｈｅ ５ｔ
ｅｐ ｃｏｖｅｒａｇｅ ｏｆ ｕｎｄｏｐｅｄ ａｎ
ｄ ｐｈｏｓｐ−ｈｏｒｕｓ−ｄｏｐｅｄ ３ ｉ Ｑ
、 ｇｌａｓｓ ｆｉｌｍ） Ｊの中で、デポジット
したガラス薄膜の非同形＜ ｎｏｎ−ｃｏｎｒｏｒｍ−
ａｌ）ステップ力バレイジは第１に幾何学的な陰影妨害
効果から生じ、そして一旦鋭角が薄膜表面上に現われる
と、陰影妨害問題は自己−陰影妨害効果（ｓｅ目−５１
１ａｄＯＷ＋ｎ（ｌ ｅｆｆｅｃ、ｔ ）によって悪化
されると述べている。
ブリ・メタル（ｐｒｅ−ｍｅｔａｌ ）又は初めにデポ
ジットした誘Ｎｕｌｌを伸ばしく ｓｍｏｏｔｈ−ｏｕ
ｔ ） 、且つ密度を高めるために現在広く工業におい
て利用されている高温度誘電リフローサイクルｕ−＋＋
ｏｈｔｅｌｌｌｐｅｒａｔｕｒｅ ｄｉｅｌｅｃｔｒｉ
ｃ ｒｅｆｌｏｗ ｃｙｅ＋ｅｓ）は半導体内の下に置
かれ−Ｃいる接合部におけるドーパントの再分布のため
問題を生じている。この問題はＶＬＳ １回路の薄い接
合部において特にひどい。
ジットした誘Ｎｕｌｌを伸ばしく ｓｍｏｏｔｈ−ｏｕ
ｔ ） 、且つ密度を高めるために現在広く工業におい
て利用されている高温度誘電リフローサイクルｕ−＋＋
ｏｈｔｅｌｌｌｐｅｒａｔｕｒｅ ｄｉｅｌｅｃｔｒｉ
ｃ ｒｅｆｌｏｗ ｃｙｅ＋ｅｓ）は半導体内の下に置
かれ−Ｃいる接合部におけるドーパントの再分布のため
問題を生じている。この問題はＶＬＳ １回路の薄い接
合部において特にひどい。
更に、ＭＬＭｌｉｌ造において、２つの連続の金属化レ
ベル間に使用される誘電薄膜のデポジションは、金属ラ
インを溶融し、あるいは金属／誘電体又は金属／半導体
インターフェースにおける相互拡散を促進するのに充分
な高い温度でのいかなる熱処理をも必要としない。
ベル間に使用される誘電薄膜のデポジションは、金属ラ
インを溶融し、あるいは金属／誘電体又は金属／半導体
インターフェースにおける相互拡散を促進するのに充分
な高い温度でのいかなる熱処理をも必要としない。
誘電リフロー（ｃｌｉｅｌｅｃｔｒｉｃ ｒｅｆｌｏｗ
）に対する代りの方法として、いくつかのプレーナリ
ゼーシヨン（ｐｌａｎａｒｉＺａｔｉｏｒ＋ ）技術が
実質的に平坦な誘電体頂部表面を得るために知られてい
る。これ等の技術のいくつかは、抵抗体［ニー・シー・
アダムス、固体技術２４ （４）、１７８ （１９８１
）（Ａ、 Ｃ，Ａｄａｍｓ、 ３ｏ１ｉｄ ５ｔａｔ
ｅ Ｔｅｃｈｎｏｌ。
）に対する代りの方法として、いくつかのプレーナリ
ゼーシヨン（ｐｌａｎａｒｉＺａｔｉｏｒ＋ ）技術が
実質的に平坦な誘電体頂部表面を得るために知られてい
る。これ等の技術のいくつかは、抵抗体［ニー・シー・
アダムス、固体技術２４ （４）、１７８ （１９８１
）（Ａ、 Ｃ，Ａｄａｍｓ、 ３ｏ１ｉｄ ５ｔａｔ
ｅ Ｔｅｃｈｎｏｌ。
２４ （４）、１７８ （１９８１））、並びにイー・
アール・シルキン及びアイ・エイ・プレヒ、ジエイ、電
子技術協会、１３１．１２３ （１’９８４）（Ｅ、
Ｒ，３ｉｒｋｉｎ ａｎｄ １． Ａ、 ３
１ｅｃｈ、 Ｊ。
アール・シルキン及びアイ・エイ・プレヒ、ジエイ、電
子技術協会、１３１．１２３ （１’９８４）（Ｅ、
Ｒ，３ｉｒｋｉｎ ａｎｄ １． Ａ、 ３
１ｅｃｈ、 Ｊ。
Ｅｌｅｃｔｒｏｃｈｅｍ、 Ｓｏｃ、 １３１ 、１２
３ （１９８４））コ又はシリコン窒化物［エッチ・ハ
ヅキ。
３ （１９８４））コ又はシリコン窒化物［エッチ・ハ
ヅキ。
チー・ミリイヤ及びエム・カシワギ、ダイジェスト技術
論文、１９８２年超人規模集積回路に関するシンポジウ
ム、論文第２−１号、アイ・イー・イー・イー、第１８
項（Ｈ，Ｈａｚｕｋｉ 、 Ｔ。
論文、１９８２年超人規模集積回路に関するシンポジウ
ム、論文第２−１号、アイ・イー・イー・イー、第１８
項（Ｈ，Ｈａｚｕｋｉ 、 Ｔ。
Ｍ １ｒｉｙａ ａｎｄ Ｍ、 Ｋａｓｈｉｗａｏｉ、
Ｄ １ｏｅｓｔ Ｔｅｃｈｎ。
Ｄ １ｏｅｓｔ Ｔｅｃｈｎ。
Ｐａｐｅｒｓ、 １９８２ Ｓｙｍｐｏｓｉｕｍ
Ｏｎ Ｖ Ｌ Ｓ ＩＪｅｃｈｎｏｌｏｇｙ、 ｐａ
ｐｅｒ ｎｏ、 ２−１ 、 Ｉ Ｅ Ｅ Ｅ。
Ｏｎ Ｖ Ｌ Ｓ ＩＪｅｃｈｎｏｌｏｇｙ、 ｐａ
ｐｅｒ ｎｏ、 ２−１ 、 Ｉ Ｅ Ｅ Ｅ。
Ｐ、１８）及びエム・オー・アポエルフォト、アイピー
エム技術ディスクＯ−スバレチン、２６゜４１１５ （
１９８４） （Ｍ、 Ｏ，Ａｂｏｅｌｆｏｔｏｈ 。
エム技術ディスクＯ−スバレチン、２６゜４１１５ （
１９８４） （Ｍ、 Ｏ，Ａｂｏｅｌｆｏｔｏｈ 。
ＩＢＭ ’１−ｅｃｈ、 ［）ｉｓｃｌｏｓ、 ３
ｕ１１． ２６．４１１５（１９８４））］の如きサク
リフイシャルプレーナリゼーション（５ａｃｒｉｆｉｃ
ｉａｌ ｐｌａｎａｒｉｚａｔｉ−ｏｎ）層を必要とす
る。これ等の方法では異なるエッチ速度（ｅｔＣｈ ｒ
ａｔｅ ）の正確な特性づけ及び制御が必要である。他
の複雑なリフト・オフ（ｌｉｆｔ−ｏＨ）手順が公知で
あり、この場合には電子サイクロトロン共鳴プラズマデ
ポジションの如き低温方向プロ（−ス（ｌｏｗ ｔｅｍ
ｐｅｒａｔｕｒｅ ｄｉｒｅｃｔｉｏｎａｌｐｒｏｃｅ
ｓｓｅｓ ）が適切なＳ！ Ｏｒ層を得るのに必要であ
るＬチー・１ハラ、チー・モリモト、ニス・ムラモト及
びニス・マツオ９日本電子化学協会。
ｕ１１． ２６．４１１５（１９８４））］の如きサク
リフイシャルプレーナリゼーション（５ａｃｒｉｆｉｃ
ｉａｌ ｐｌａｎａｒｉｚａｔｉ−ｏｎ）層を必要とす
る。これ等の方法では異なるエッチ速度（ｅｔＣｈ ｒ
ａｔｅ ）の正確な特性づけ及び制御が必要である。他
の複雑なリフト・オフ（ｌｉｆｔ−ｏＨ）手順が公知で
あり、この場合には電子サイクロトロン共鳴プラズマデ
ポジションの如き低温方向プロ（−ス（ｌｏｗ ｔｅｍ
ｐｅｒａｔｕｒｅ ｄｉｒｅｃｔｉｏｎａｌｐｒｏｃｅ
ｓｓｅｓ ）が適切なＳ！ Ｏｒ層を得るのに必要であ
るＬチー・１ハラ、チー・モリモト、ニス・ムラモト及
びニス・マツオ９日本電子化学協会。
１３１．４１９ （１９８４）（Ｋ、Ｅｈａｒａ、Ｔ。
Ｍｏｒｌｍｏｔｏ 、 ３ 、 Ｍｕｒａｍｏｔｏ ａ
ｎｄ Ｓ 、 Ｍａｔｓｕｏ 。
ｎｄ Ｓ 、 Ｍａｔｓｕｏ 。
Ｊ、［Ｉｅｃｔｒｏｃｈｅｍ、ＳＯＣ，１３１，４１９
＜ １９８４））］。他の方法ではＲＦ−バイアススパ
ッタリング（ＲＦ −ｂｉａｓ ｓｐｕｔｔｅｒｉｎｇ
）は自己プレ−すされたデポジットされた如き薄膜（
ｓｅｌｆ−ｐｌａｎａｒｉｚｅｄ ａｓ−ｄｅｐｏｓｉ
ｔｅｄ ｆｉｌｍｓ ）を得るためにｓｒ ｏＩの同時
デポジション及びエツチングを含む複雑な技術に使用さ
れている［エム・モリモト。
＜ １９８４））］。他の方法ではＲＦ−バイアススパ
ッタリング（ＲＦ −ｂｉａｓ ｓｐｕｔｔｅｒｉｎｇ
）は自己プレ−すされたデポジットされた如き薄膜（
ｓｅｌｆ−ｐｌａｎａｒｉｚｅｄ ａｓ−ｄｅｐｏｓｉ
ｔｅｄ ｆｉｌｍｓ ）を得るためにｓｒ ｏＩの同時
デポジション及びエツチングを含む複雑な技術に使用さ
れている［エム・モリモト。
チー・モガミ、エッチ・オカバヤシ及びイー・ナガサワ
、ダイジェスト技術論文、超大規模集積回路技術に関す
る１９８３年シンポジウム、論文箱７−８号、アイ・イ
ー・イー・イー、第１００頁（Ｍ、 Ｍｏｒｉｍｏｔｏ
、 Ｔ、 Ｍｏｇａｍｉ、 Ｈ，Ｑｋａｂａ −ｙ
ａｓｈｉ ａｎｄ Ｅ、 Ｎａｇａｓａｗａ、 ［）
ｉｇｅｓｔｓ、 Ｔｅｃｈｎ。
、ダイジェスト技術論文、超大規模集積回路技術に関す
る１９８３年シンポジウム、論文箱７−８号、アイ・イ
ー・イー・イー、第１００頁（Ｍ、 Ｍｏｒｉｍｏｔｏ
、 Ｔ、 Ｍｏｇａｍｉ、 Ｈ，Ｑｋａｂａ −ｙ
ａｓｈｉ ａｎｄ Ｅ、 Ｎａｇａｓａｗａ、 ［）
ｉｇｅｓｔｓ、 Ｔｅｃｈｎ。
Ｐａｐｅｒｓ、 １９８３ Ｓｙｍｐ、 ｏｎ Ｖ
ＬＳ ｌ７ｅｃｈｎｏ１．、 Ｐａｐｅｒ Ｎｏ、
７−８． ＩＥＥＥ。
ＬＳ ｌ７ｅｃｈｎｏ１．、 Ｐａｐｅｒ Ｎｏ、
７−８． ＩＥＥＥ。
Ｐ、１００）］。大体においてこれ等の方法は多くのデ
ポジションステップを必要とし、そして初めの誘電体層
及び金属間（ｉｎｔｅｒｍｅｔａｌ ｌ １ｚａｔｉｏ
ｎ）の誘電体層の双方がプレーナされれば、追加のプロ
セスの複雑性は維持し得ない（ｕｎｔｅｎａｂｌｅ ）
。
ポジションステップを必要とし、そして初めの誘電体層
及び金属間（ｉｎｔｅｒｍｅｔａｌ ｌ １ｚａｔｉｏ
ｎ）の誘電体層の双方がプレーナされれば、追加のプロ
セスの複雑性は維持し得ない（ｕｎｔｅｎａｂｌｅ ）
。
またプロセスＩＩＩＪ御及び再現性が問題である。
特定的に、４１０℃程度の低温で低圧力化学蒸着（ＬＰ
ＣＶＤ＞を使用す６ＰＳＧｌｉｌ膜成長ｒ ハ、我々の
研究は、誘電簿膜のステップ力バレイジ（ｓｔｅｐ ｃ
ｏｖｅｒａｇｅ ）特性が帽り圧力、リン含有量、ガス
流量、及びデポジットチャンバー内のウェハの間隔の如
き主なデポジションパラメータの変化によって全く影響
されないことを示している。
ＣＶＤ＞を使用す６ＰＳＧｌｉｌ膜成長ｒ ハ、我々の
研究は、誘電簿膜のステップ力バレイジ（ｓｔｅｐ ｃ
ｏｖｅｒａｇｅ ）特性が帽り圧力、リン含有量、ガス
流量、及びデポジットチャンバー内のウェハの間隔の如
き主なデポジションパラメータの変化によって全く影響
されないことを示している。
問題点を解決するための手段
本発明によれば、相互に間隔をへだてた、且つ半導体ウ
ェハ上に形成されたシャープに輪郭のついた（ｓｈａｒ
ｐｌｙ ｐｒｏｆｉｌｅｄ）導電領域上に誘電体層をデ
ポジットする方法が提供され、この方法は導電領域の厚
さよりもかなり大きい厚さまでウェハ上に誘電体層をデ
ポジットすること、それから導電領域に匹敵できる導電
領域以上の厚さまでウェハ上に誘電体層を異方性にエツ
チングすることとを含む。
ェハ上に形成されたシャープに輪郭のついた（ｓｈａｒ
ｐｌｙ ｐｒｏｆｉｌｅｄ）導電領域上に誘電体層をデ
ポジットする方法が提供され、この方法は導電領域の厚
さよりもかなり大きい厚さまでウェハ上に誘電体層をデ
ポジットすること、それから導電領域に匹敵できる導電
領域以上の厚さまでウェハ上に誘電体層を異方性にエツ
チングすることとを含む。
シャープに規定された下にある導電領域の少くとも３倍
に’ＪＡＮ体層をデポジットすることによって、導電領
域のシャープなコーナーによって生じた陰影妨害効果が
克服できる。次のリングラフイープロセスステップでは
このような厚い誘電１膜は望ましくないので、それはそ
の厚さを下にある導電領域の厚さに匹敵できる値まで下
げるためにエッチされて、そして典型的な超大規模集積
（ＶＬＳＩ）プロセスとの適合性を保証する。
に’ＪＡＮ体層をデポジットすることによって、導電領
域のシャープなコーナーによって生じた陰影妨害効果が
克服できる。次のリングラフイープロセスステップでは
このような厚い誘電１膜は望ましくないので、それはそ
の厚さを下にある導電領域の厚さに匹敵できる値まで下
げるためにエッチされて、そして典型的な超大規模集積
（ＶＬＳＩ）プロセスとの適合性を保証する。
誘電体層は低圧力化学蒸着又はプラズマデポジションの
如き低い温度によって好ましくはデポジットされ、そし
て反応イオンエツチング又はプラズマエツチングの如ぎ
ドライエツチング技術によって除去される。
如き低い温度によって好ましくはデポジットされ、そし
て反応イオンエツチング又はプラズマエツチングの如ぎ
ドライエツチング技術によって除去される。
本発明の他の見地によれば、上記に規定された方法を用
いて製造される集積回路が提供され、この集積回路は、
互に間隔をへだてており、且つ半導体ウェハ上にデポジ
ットされてたシャープに輪郭のついた導電領域の上にあ
る誘電体層を有しており、この誘電体層は導電領域の厚
さに匹敵できる導電領域上で測定された厚さを有してお
り、この誘電体層は実質的に集積回路の面積に亘って延
びており、且つエッチされた頂部表面を有している。
マルチレベル（ｎ＋ｕｌｔｉｌｅｖｅｌ）金属化構造に
おいて、再びエッチされた（ｅｌｃｈｅｄ ｂａｃｋ
）誘電体層は第２の導電層によって覆われる。誘電体は
好ましくは二酸化シリコンであり、第１のレベル金属化
はポリシリコン、耐火性の金属、耐火性金属のケイ素化
合物であって、そして次のレベルはＡｌ−８ｉ又はＡｌ
−３ｉ−ＣＬＩ合金又は耐火性金属である。
いて製造される集積回路が提供され、この集積回路は、
互に間隔をへだてており、且つ半導体ウェハ上にデポジ
ットされてたシャープに輪郭のついた導電領域の上にあ
る誘電体層を有しており、この誘電体層は導電領域の厚
さに匹敵できる導電領域上で測定された厚さを有してお
り、この誘電体層は実質的に集積回路の面積に亘って延
びており、且つエッチされた頂部表面を有している。
マルチレベル（ｎ＋ｕｌｔｉｌｅｖｅｌ）金属化構造に
おいて、再びエッチされた（ｅｌｃｈｅｄ ｂａｃｋ
）誘電体層は第２の導電層によって覆われる。誘電体は
好ましくは二酸化シリコンであり、第１のレベル金属化
はポリシリコン、耐火性の金属、耐火性金属のケイ素化
合物であって、そして次のレベルはＡｌ−８ｉ又はＡｌ
−３ｉ−ＣＬＩ合金又は耐火性金属である。
実 施 例
添付図面を参照して実施例によって本発明の詳細な説明
する。
する。
詳細に、「従来の技術」とマークされた、第１図を参照
して説明すると、集積回路の部分を形成しているシリコ
ン基板１０が断面図で示されている。０．５乃至１．０
μｍの典型的な厚さを有している熱成長された二酸化珪
素層１２が半導体の上にあり、そして化学的に低圧蒸着
されたポリシリコンフィルムが前記二酸化珪素層層１２
の上にあり、このポリシリコンフィルムは反応イオン（
ｒｅａｃｔｉｖｅ １ｏｎ）エツチングによってライン
１４内にパターンをつけられる。ポリシリコンライン１
４の輪郭（ｐｒｏｆｉｌｅ ）は非常にシャープであっ
て、非常に明かに規定された上部及び下部コーナ１７を
有している。ホスホシリケート（ｐｈｏｓｐｈｏ〜５ｉ
ｌｉｃａｔｅ）ガラス誘電体（ｄ＋ｅ＋ｅｃｔｒｔｃ）
の層１６が厚さ１μｍの導電ライン上にある。この誘電
体は順次にデポジットされ、且つホトデファイン（ｐｈ
ｏｔｏｄｅｆｉｎｅ ）されたアレイの横の導電ライン
１８からライン１４を絶縁するのに役立つ。
して説明すると、集積回路の部分を形成しているシリコ
ン基板１０が断面図で示されている。０．５乃至１．０
μｍの典型的な厚さを有している熱成長された二酸化珪
素層１２が半導体の上にあり、そして化学的に低圧蒸着
されたポリシリコンフィルムが前記二酸化珪素層層１２
の上にあり、このポリシリコンフィルムは反応イオン（
ｒｅａｃｔｉｖｅ １ｏｎ）エツチングによってライン
１４内にパターンをつけられる。ポリシリコンライン１
４の輪郭（ｐｒｏｆｉｌｅ ）は非常にシャープであっ
て、非常に明かに規定された上部及び下部コーナ１７を
有している。ホスホシリケート（ｐｈｏｓｐｈｏ〜５ｉ
ｌｉｃａｔｅ）ガラス誘電体（ｄ＋ｅ＋ｅｃｔｒｔｃ）
の層１６が厚さ１μｍの導電ライン上にある。この誘電
体は順次にデポジットされ、且つホトデファイン（ｐｈ
ｏｔｏｄｅｆｉｎｅ ）されたアレイの横の導電ライン
１８からライン１４を絶縁するのに役立つ。
ポリシリコン薄膜は６２５℃でデポジットされたＬＰＣ
Ｖであり、そして急な側部を生成する反応イオンエツヂ
ングによってパターンをつけられる。アルミニウムの如
き他の導体はドライエツチングされるとき、等しいシャ
ープな輪郭の特性（ｓｈａｒｐ ｐｒｏｆｉｌｅ ｆｅ
ａｔｕｒｅ ）を生成する。それからＰＳＧ薄膜は、炉
の温度４１０℃、圧力４００ｍトール（Ｔｏｒｒ）及び
９．５ｍｍ間隔のウェハを使用してデポジットされる。
Ｖであり、そして急な側部を生成する反応イオンエツヂ
ングによってパターンをつけられる。アルミニウムの如
き他の導体はドライエツチングされるとき、等しいシャ
ープな輪郭の特性（ｓｈａｒｐ ｐｒｏｆｉｌｅ ｆｅ
ａｔｕｒｅ ）を生成する。それからＰＳＧ薄膜は、炉
の温度４１０℃、圧力４００ｍトール（Ｔｏｒｒ）及び
９．５ｍｍ間隔のウェハを使用してデポジットされる。
ＰＳＧは４％のリン含有量を有するシリカ薄膜を生成す
るために、シラン（Ｓｉｌｌ）、酸素、ホスフィン（ｏ
ｈｏｓｐｈｉ−ロｅ）及び窒素を反応することによって
生成される。
るために、シラン（Ｓｉｌｌ）、酸素、ホスフィン（ｏ
ｈｏｓｐｈｉ−ロｅ）及び窒素を反応することによって
生成される。
第２の導体は直流バイアスにより直流マグネトロンを用
いＣスパッターデポジットされたＡＩ ・（１％）Ｓｉ
合金であり、そしてウェハは改良されたアルミニウムス
テップ力バレイジの太めの前処理しである。
いＣスパッターデポジットされたＡＩ ・（１％）Ｓｉ
合金であり、そしてウェハは改良されたアルミニウムス
テップ力バレイジの太めの前処理しである。
誘電体の漸次デポジション（ｐｒｏｇｒｅｓｓｉｖｅｄ
ｅｐｏｓ ｉ ｔ ｉ ｏｎ ）を表わしてる破線によ
って示された如く、第１の１０００△のＰＳＧは下にあ
るポリシリコン及び酸化物表面の形状に止確に合致する
形状にデポジットされる。更に多くのＰＳＧがデポジッ
１〜されるに従って、薄膜の厚さは位置の関数として変
化し始める。特定的には、シャープなコープ−１７の影
響は、凹入した部分２０を生じ、これは薄膜の厚さが一
トにあるポリシリコンの厚さと匹敵ぐきる所望の厚さに
増加されるに従ってより目立ってくる。実際に、輪郭２
２によって示された如く、誘電体１１１１１！１６の厚
さが更に増加されるに従って、シャープなコーナーによ
って生成される陰影妨害効果（ｓｈａｄｏｗ ｅｆｆｅ
ｃｔ ）は明らかに、なおよりひどい。
ｅｐｏｓ ｉ ｔ ｉ ｏｎ ）を表わしてる破線によ
って示された如く、第１の１０００△のＰＳＧは下にあ
るポリシリコン及び酸化物表面の形状に止確に合致する
形状にデポジットされる。更に多くのＰＳＧがデポジッ
１〜されるに従って、薄膜の厚さは位置の関数として変
化し始める。特定的には、シャープなコープ−１７の影
響は、凹入した部分２０を生じ、これは薄膜の厚さが一
トにあるポリシリコンの厚さと匹敵ぐきる所望の厚さに
増加されるに従ってより目立ってくる。実際に、輪郭２
２によって示された如く、誘電体１１１１１！１６の厚
さが更に増加されるに従って、シャープなコーナーによ
って生成される陰影妨害効果（ｓｈａｄｏｗ ｅｆｆｅ
ｃｔ ）は明らかに、なおよりひどい。
第２図を参照して説明すると、第１図に示された厚さよ
りもより大きな厚さにＰＳＧデポジションを続けた結果
が示されている。凹入した角度部分は徐々に満ｔされ、
そしてＰＳＧ層１６の表面２４は、平らな表面の形状と
、下方にあるポリシリコン及び酸化部のトポグラフィ（
ｔｏｐｏｇｒａｐｈｙ）と完全に合致する表面の形状と
の間である形状を結局取る。
りもより大きな厚さにＰＳＧデポジションを続けた結果
が示されている。凹入した角度部分は徐々に満ｔされ、
そしてＰＳＧ層１６の表面２４は、平らな表面の形状と
、下方にあるポリシリコン及び酸化部のトポグラフィ（
ｔｏｐｏｇｒａｐｈｙ）と完全に合致する表面の形状と
の間である形状を結局取る。
厚さ約３μ…の誘電体層では、バイアス及びコンタクト
ホール（ｃｏｎｔａｃｔ ｈｏｌｅｓ ）の形成の如き
更にそれ以上の処理はより困難にされる。この問題を克
服するために、誘電体層は１により近いｔ／ｈ比を生ず
るまで再エッチされる（ ｅｔｃｈｅｄｂａｃｋ ）。
ホール（ｃｏｎｔａｃｔ ｈｏｌｅｓ ）の形成の如き
更にそれ以上の処理はより困難にされる。この問題を克
服するために、誘電体層は１により近いｔ／ｈ比を生ず
るまで再エッチされる（ ｅｔｃｈｅｄｂａｃｋ ）。
１つの方法において、過度に厚い（ｏｖｅｒｔｈｉｃｋ
）ＰＳＧＭ膜の反応イオンエツチング（ＲＩＥ）は６
角形のカソード形状を有するＡＭＴ８１１０システムで
行なわれる。典型的なＲＩＥ条件は二［０２］に対する
流ｊ１−３３５ｃｃｓそして［Ｃ）−ＩＦ３］に対する
流１−５０ ｓｃｃｍ、圧力−０，０５ｈ −ル（−１
’ ｏｒｒ ）及び放電電力−１３５０ワツト（Ｗ ）
。これ等の条件は約５０００Ａ／分エッチ速度（ｅｔｃ
ｂ ｒａｔｅ ）を生ずる。その他の方法では、プラズ
マエツチング（ＰＥ）はパーキン・エルマー （Ｐｅｒ
ｋｉｎ−Ｆｔｉｌｅｒ）の［オミニーエッチ（Ｏｎ＋ｎ
ｉ（ｔｃｈ ） Ｊ １０００を用いて行なわれる。
）ＰＳＧＭ膜の反応イオンエツチング（ＲＩＥ）は６
角形のカソード形状を有するＡＭＴ８１１０システムで
行なわれる。典型的なＲＩＥ条件は二［０２］に対する
流ｊ１−３３５ｃｃｓそして［Ｃ）−ＩＦ３］に対する
流１−５０ ｓｃｃｍ、圧力−０，０５ｈ −ル（−１
’ ｏｒｒ ）及び放電電力−１３５０ワツト（Ｗ ）
。これ等の条件は約５０００Ａ／分エッチ速度（ｅｔｃ
ｂ ｒａｔｅ ）を生ずる。その他の方法では、プラズ
マエツチング（ＰＥ）はパーキン・エルマー （Ｐｅｒ
ｋｉｎ−Ｆｔｉｌｅｒ）の［オミニーエッチ（Ｏｎ＋ｎ
ｉ（ｔｃｈ ） Ｊ １０００を用いて行なわれる。
ＰＥ条件は： ［Ａｒ ］に対する流１−３３０ ｓｃ
ｃｍ、ＥＣ）−ＩＦ、］に対する流量−２０５ｃａｎ及
び［ＣＦ３Ｉに対する流！ｌ −４４ｓｅｃｍ、圧力−
１，８トール＜ｔ−ｏｒｒ）及び放電電力＝２５５ワッ
ト（Ｗ）。この条件の下で約１２５Ａ／秒のエッチ速度
が得られる。
ｃｍ、ＥＣ）−ＩＦ、］に対する流量−２０５ｃａｎ及
び［ＣＦ３Ｉに対する流！ｌ −４４ｓｅｃｍ、圧力−
１，８トール＜ｔ−ｏｒｒ）及び放電電力＝２５５ワッ
ト（Ｗ）。この条件の下で約１２５Ａ／秒のエッチ速度
が得られる。
それから第１図を参照して前に説明した如く、第２のレ
ベルＡＩ ：Ｓｉ金属化部分が、デポジットされる。
ベルＡＩ ：Ｓｉ金属化部分が、デポジットされる。
第４図の概略的な断面図を参照して説明すると、凹入部
領域２０の大きさθ及び上にある導体１８内の対応する
凹入部の大きさφが示されている。
領域２０の大きさθ及び上にある導体１８内の対応する
凹入部の大きさφが示されている。
第５図のグラフ的な表現を参照して説明すると、１方の
カーブはｔ／ｈ比の関数として凹入部領域２０の角度θ
を示している、この場合ｒｔＪはポリシリコン上にデポ
ジットされた誘電体層１６の厚さであり、そしてｒｈＪ
はポリシリコン下方レベル導体１４自身の厚さである。
カーブはｔ／ｈ比の関数として凹入部領域２０の角度θ
を示している、この場合ｒｔＪはポリシリコン上にデポ
ジットされた誘電体層１６の厚さであり、そしてｒｈＪ
はポリシリコン下方レベル導体１４自身の厚さである。
このカーブは約１μｍのポリシリコンの厚さに対応する
第１のスパン（ｓｐａｎ） （鎖線）と、約０．４μ
ｍのポリシリコンの厚さに対応する第２のスパン（破線
）とを有している。このカーブはｔ／ｈ比−１のとき約
７０°の角度θが得られることを示している。
第１のスパン（ｓｐａｎ） （鎖線）と、約０．４μ
ｍのポリシリコンの厚さに対応する第２のスパン（破線
）とを有している。このカーブはｔ／ｈ比−１のとき約
７０°の角度θが得られることを示している。
θ−９０度に対応するほぼ同形のデポジションは約１．
５のｔ／ｈ比に対して得られ、そして第２図に示された
如くほぼ平面に対応する角度θ−１３０°は約３のｔ／
ｈ値に対して得られる。
５のｔ／ｈ比に対して得られ、そして第２図に示された
如くほぼ平面に対応する角度θ−１３０°は約３のｔ／
ｈ値に対して得られる。
第４図に示されている如く、上部金属化部分１８におけ
る対応する凹入部領域の角度φを示している第２のカー
ブがグラフ分析に加えられている。実線のスパンは厚さ
１乃至１．２μ−のデポジットされた第２の導体層及び
０．８乃至１μｍの第１の導体層に対応しており、そし
て点線は０゜８μＩの第２の導体層及び０．４μ…の第
１の導体層に対応する。双方の場合において、第１の肩
の導体はポリシリコンであり、そしてＷ４２の金属層は
アルミニウム／シリコン合金である。
る対応する凹入部領域の角度φを示している第２のカー
ブがグラフ分析に加えられている。実線のスパンは厚さ
１乃至１．２μ−のデポジットされた第２の導体層及び
０．８乃至１μｍの第１の導体層に対応しており、そし
て点線は０゜８μＩの第２の導体層及び０．４μ…の第
１の導体層に対応する。双方の場合において、第１の肩
の導体はポリシリコンであり、そしてＷ４２の金属層は
アルミニウム／シリコン合金である。
薄い誘電体層に対しては、誘電凹入角２０の厳しさく
５ｅｖｅｒ ｉ ｔｙ ）は上にある金属化層又は導電
層において本質的に繰返される。凹入形成部２０はｔ／
ｈＪｊ、２において厳しさはより少い９ノれども、層頂
部表面のかなりの平滑さがその比を３又はそれ以上に拡
大することによって達成される。
５ｅｖｅｒ ｉ ｔｙ ）は上にある金属化層又は導電
層において本質的に繰返される。凹入形成部２０はｔ／
ｈＪｊ、２において厳しさはより少い９ノれども、層頂
部表面のかなりの平滑さがその比を３又はそれ以上に拡
大することによって達成される。
金属化の第２の層において、均一な層の厚さからの許容
変化は信頼性の同題によって指図（ｄｉｃ−ｔａｔｅ＞
される。詳細には近似の均一性（ｎｅａｒ−ｕｎｉｆｏ
ｒｉｉｔｙ）が薄い領域に近い金属ラインの破砕を最小
にするために求められなければならない、というのはこ
のような破砕が回路を開くことになるからである。更に
、狭い金属ラインの近くで、電流密度の局部的増加は電
子移動（ｅ＋ｅｃｔｒｏｎ＋＋ｇ −ｒａｔ ｉｏｎ
＞の機能停止の結果としてホットスポットを発生するこ
とがある。実際の目的のために、誘導体層の表面トポグ
ラフィ（５ｕｒｆａｃｅ ｔｏｐｏｇｒａｐｈｙ）は第
２の金属化層の厚さにおいて２５％以上の変化がないこ
とを保証しなければならない。
変化は信頼性の同題によって指図（ｄｉｃ−ｔａｔｅ＞
される。詳細には近似の均一性（ｎｅａｒ−ｕｎｉｆｏ
ｒｉｉｔｙ）が薄い領域に近い金属ラインの破砕を最小
にするために求められなければならない、というのはこ
のような破砕が回路を開くことになるからである。更に
、狭い金属ラインの近くで、電流密度の局部的増加は電
子移動（ｅ＋ｅｃｔｒｏｎ＋＋ｇ −ｒａｔ ｉｏｎ
＞の機能停止の結果としてホットスポットを発生するこ
とがある。実際の目的のために、誘導体層の表面トポグ
ラフィ（５ｕｒｆａｃｅ ｔｏｐｏｇｒａｐｈｙ）は第
２の金属化層の厚さにおいて２５％以上の変化がないこ
とを保証しなければならない。
一般原則として、ステップ力バレイジ角度（Ｓｔｅｐ
ＣＯＶｅｒａｇｅ ａｎＱＩｅ ）θ及びφは、いかな
るオーバハングをも防止するように少くとも９０度でな
ければならない。実際には、θは通常φｌよりも小さい
ので、なおφｌを９０度以上に維持可能にし、且つ第２
のレベル金属化部分を２５％以上まで変化しないのを保
証しながら、θは実際に９０”であることができる。
ＣＯＶｅｒａｇｅ ａｎＱＩｅ ）θ及びφは、いかな
るオーバハングをも防止するように少くとも９０度でな
ければならない。実際には、θは通常φｌよりも小さい
ので、なおφｌを９０度以上に維持可能にし、且つ第２
のレベル金属化部分を２５％以上まで変化しないのを保
証しながら、θは実際に９０”であることができる。
本発明の実施において、２つの密接に間隔をへたてた導
体ライン間を溝で結合されている２つの凹入部分が空間
を生じないのを保証するように、回路股引ルール（ｒｕ
１６＞が与えられなければならない。もしも空間が存在
すると、次の再エッチ（ｅｔｃｈ ｂａｃｋ ）が空間
を開いて、非常にシャープな角度ステップをつくる。
体ライン間を溝で結合されている２つの凹入部分が空間
を生じないのを保証するように、回路股引ルール（ｒｕ
１６＞が与えられなければならない。もしも空間が存在
すると、次の再エッチ（ｅｔｃｈ ｂａｃｋ ）が空間
を開いて、非常にシャープな角度ステップをつくる。
「従来の技術」とマークされた第１図は製造中の集積回
路の部分断面図であって、シャープに輪郭をつけられた
集積回路特性上に誘電体層を漸次にデポジツｉ・する結
果を示している；第２図は製造の１つの段階中の本発明
による集積回路の部分断面図である； 第３図は製造の次の段階中の集積回路部分の断面図であ
る； 第４図は臨界変数が明示されているマルチレベル金属化
ＶＬＳ Ｉの部分を示している断面図である； 第５図は第４図の変数を使用しており、且つ誘電体層の
厚さと下にある導電特性の厚さとの間の比に対するデポ
ジットされた誘電層のトポグラフィに関するグラフ的例
示である。 １０・・・シリコン基板 １２・・・二酸化珪素層 １４・・・ライン １８・・・導電ライン ２０・・・凹入部領域 特許出願人 ノーリ゛ン・テレコム・リミテッド化 理
人 弁理士 小田島 平 古 ＦＩＧ、 ２ ＦＩＧ、 ３
路の部分断面図であって、シャープに輪郭をつけられた
集積回路特性上に誘電体層を漸次にデポジツｉ・する結
果を示している；第２図は製造の１つの段階中の本発明
による集積回路の部分断面図である； 第３図は製造の次の段階中の集積回路部分の断面図であ
る； 第４図は臨界変数が明示されているマルチレベル金属化
ＶＬＳ Ｉの部分を示している断面図である； 第５図は第４図の変数を使用しており、且つ誘電体層の
厚さと下にある導電特性の厚さとの間の比に対するデポ
ジットされた誘電層のトポグラフィに関するグラフ的例
示である。 １０・・・シリコン基板 １２・・・二酸化珪素層 １４・・・ライン １８・・・導電ライン ２０・・・凹入部領域 特許出願人 ノーリ゛ン・テレコム・リミテッド化 理
人 弁理士 小田島 平 古 ＦＩＧ、 ２ ＦＩＧ、 ３
Claims (1)
- 【特許請求の範囲】 １、超大規模集積（ＶＬＳＩ）回路を作るためのプロセ
スであって、互に間隔をへだてており、且つ基板上に形
成されたシャープに輪郭のついた導電領域を有している
半導体ウェハ上に誘電体層をデポジットする方法におい
て、該誘電体層が該導電領域の厚さよりもかなり大きい
厚さまでデポジットされ、それから該導電領域上に該導
電領域の厚さに匹敵する厚さまで該ウェハ上に異方性に
エッチされることを特徴とする該ウェハ上に該誘電体層
をデポジットする方法。 ２、更に該誘電体層が低圧力化学蒸着によつてデポジッ
トされる特許請求の範囲第１項記載の方法。 ３、更に、該誘電体層（２４）がプラズマデポジション
によつてデポジットされる特許請求の範囲第１項記載の
方法。 ４、更に、該誘電体層が反応イオンエッチングによって
エッチされる特許請求の範囲第１−３項のいづれか１つ
の項に記載の方法。 ５、更に、該誘電体層が該導電層の厚さの少くとも２倍
にデポジットされる特許請求の範囲第１−４項のいづれ
か１つの項に記載の方法。 ６、更に、該誘電体層が該導電領域の厚さの約３倍にデ
ポジットされる特許請求の範囲第１−４項のいづれか１
つの項に記載の方法。 ７、導電層が該異方性にエッチされた誘電体層上方にデ
ポジットされる特許請求の範囲第１−６項のいづれか１
つの項に記載の方法。 ８、更に、該誘電体がドープされた、及びドープされな
いシリケイトガラスより成るグループの１つを含む特許
請求の範囲第１−７項のいづれか１つの項に記載の方法
。 ９、更に、該導電層がアルミニウム、ポリシリコン、ア
ルミニウムとシリコンとの合金、耐火性金属及び耐火性
金属ケイ素化合物より成るグループの１つを含む特許請
求の範囲第７項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA000456666A CA1213075A (en) | 1984-06-15 | 1984-06-15 | Method for improving step coverage of dielectrics in vlsi circuits |
| CA456666 | 1984-06-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6110244A true JPS6110244A (ja) | 1986-01-17 |
Family
ID=4128106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60128402A Pending JPS6110244A (ja) | 1984-06-15 | 1985-06-14 | 半導体ウエハ上に誘電体層をデポジツトする方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4601781A (ja) |
| EP (1) | EP0164924A3 (ja) |
| JP (1) | JPS6110244A (ja) |
| CA (1) | CA1213075A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188229A (ja) * | 1985-10-31 | 1987-08-17 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路の製法 |
| JPH02122709U (ja) * | 1989-03-15 | 1990-10-09 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3421127A1 (de) * | 1984-06-07 | 1985-12-12 | Telefunken electronic GmbH, 7100 Heilbronn | Verfahren zum herstellen einer halbleiteranordnung |
| US5182235A (en) * | 1985-02-20 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing method for a semiconductor device having a bias sputtered insulating film |
| US4667395A (en) * | 1985-03-29 | 1987-05-26 | International Business Machines Corporation | Method for passivating an undercut in semiconductor device preparation |
| EP0245290A1 (en) * | 1985-11-04 | 1987-11-19 | Motorola, Inc. | Glass intermetal dielectric |
| JPS6310544A (ja) * | 1986-07-02 | 1988-01-18 | Oki Electric Ind Co Ltd | 半導体集積回路の製造方法 |
| KR910003742B1 (ko) * | 1986-09-09 | 1991-06-10 | 세미콘덕터 에너지 라보라터리 캄파니 리미티드 | Cvd장치 |
| US5427824A (en) * | 1986-09-09 | 1995-06-27 | Semiconductor Energy Laboratory Co., Ltd. | CVD apparatus |
| US4891247A (en) * | 1986-09-15 | 1990-01-02 | Watkins-Johnson Company | Process for borosilicate glass films for multilevel metallization structures in semiconductor devices |
| US4933743A (en) * | 1989-03-11 | 1990-06-12 | Fairchild Semiconductor Corporation | High performance interconnect system for an integrated circuit |
| US5026666A (en) * | 1989-12-28 | 1991-06-25 | At&T Bell Laboratories | Method of making integrated circuits having a planarized dielectric |
| US5089442A (en) * | 1990-09-20 | 1992-02-18 | At&T Bell Laboratories | Silicon dioxide deposition method using a magnetic field and both sputter deposition and plasma-enhanced cvd |
| JP3362397B2 (ja) * | 1991-03-28 | 2003-01-07 | ソニー株式会社 | ポリッシュによる平坦化工程を含む電子装置の製造方法 |
| US5691566A (en) * | 1996-03-25 | 1997-11-25 | Hughes Electronics | Tapered three-wire line vertical connections |
| US6197645B1 (en) | 1997-04-21 | 2001-03-06 | Advanced Micro Devices, Inc. | Method of making an IGFET with elevated source/drain regions in close proximity to gate with sloped sidewalls |
| US6265252B1 (en) | 1999-05-03 | 2001-07-24 | Vlsi Technology, Inc. | Reducing the formation of electrical leakage pathways during manufacture of an electronic device |
| US20050010158A1 (en) * | 2001-05-24 | 2005-01-13 | Brugger James M. | Drop-in blood treatment cartridge with filter |
| EP1646080B1 (en) * | 2004-10-07 | 2014-09-24 | Imec | Etching of structures with high topography |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831556A (ja) * | 1981-08-18 | 1983-02-24 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5893353A (ja) * | 1981-11-30 | 1983-06-03 | Nec Corp | 半導体装置の製造方法 |
| JPS5987834A (ja) * | 1982-11-11 | 1984-05-21 | Toshiba Corp | 薄膜形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0049400B1 (en) * | 1980-09-22 | 1984-07-11 | Kabushiki Kaisha Toshiba | Method of smoothing an insulating layer formed on a semiconductor body |
| JPS5936929A (ja) * | 1982-08-25 | 1984-02-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1984
- 1984-06-15 CA CA000456666A patent/CA1213075A/en not_active Expired
- 1984-10-09 US US06/659,145 patent/US4601781A/en not_active Expired - Lifetime
-
1985
- 1985-05-16 EP EP85303445A patent/EP0164924A3/en not_active Withdrawn
- 1985-06-14 JP JP60128402A patent/JPS6110244A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831556A (ja) * | 1981-08-18 | 1983-02-24 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5893353A (ja) * | 1981-11-30 | 1983-06-03 | Nec Corp | 半導体装置の製造方法 |
| JPS5987834A (ja) * | 1982-11-11 | 1984-05-21 | Toshiba Corp | 薄膜形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188229A (ja) * | 1985-10-31 | 1987-08-17 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路の製法 |
| JPH02122709U (ja) * | 1989-03-15 | 1990-10-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0164924A2 (en) | 1985-12-18 |
| EP0164924A3 (en) | 1988-09-07 |
| CA1213075A (en) | 1986-10-21 |
| US4601781A (en) | 1986-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6110244A (ja) | 半導体ウエハ上に誘電体層をデポジツトする方法 | |
| CA1204883A (en) | Semiconductor device and manufacturing process thereof | |
| EP0191057B1 (en) | Electrical contact in semiconductor devices | |
| EP0555032B1 (en) | Semiconductor contact via structure and method | |
| US4791073A (en) | Trench isolation method for semiconductor devices | |
| US4708767A (en) | Method for providing a semiconductor device with planarized contacts | |
| JPH0775235B2 (ja) | シリコンウエハ内に貫通導体を形成する為の平担化方法 | |
| JPH11186225A (ja) | テーパ形コンタクトホールの形成方法、テーパ形ポリシリコンプラグの形成方法並びにテーパ形ポリシリコンプラグ | |
| JP3176017B2 (ja) | 半導体装置の製造方法 | |
| JPH07120650B2 (ja) | スピンオンしたゲルマニウムガラス | |
| US5068207A (en) | Method for producing a planar surface in integrated circuit manufacturing | |
| US4749663A (en) | Process of fabricating a semiconductor IC involving simultaneous sputter etching and deposition | |
| JP3274324B2 (ja) | 半導体装置の製造方法 | |
| JPH05849B2 (ja) | ||
| US6214735B1 (en) | Method for planarizing a semiconductor substrate | |
| EP0516334A2 (en) | Method of etching a window in a dielectric layer on an integrated circuit and planarization thereof | |
| JPS6332260B2 (ja) | ||
| KR950009888B1 (ko) | 반도체장치의 제조방법 | |
| US5324536A (en) | Method of forming a multilayered structure | |
| US5756397A (en) | Method of fabricating a wiring in a semiconductor device | |
| JPH11111683A (ja) | 半導体装置の製造方法 | |
| JP2606315B2 (ja) | 半導体装置の製造方法 | |
| US5612572A (en) | Semiconductor device with an insulation groove | |
| JPH0422021B2 (ja) | ||
| JP2985204B2 (ja) | 半導体装置の製造方法 |