JPH11111941A - Ｄｒａｍキャパシタの製造方法 - Google Patents
Ｄｒａｍキャパシタの製造方法Info
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- JPH11111941A JPH11111941A JP9261929A JP26192997A JPH11111941A JP H11111941 A JPH11111941 A JP H11111941A JP 9261929 A JP9261929 A JP 9261929A JP 26192997 A JP26192997 A JP 26192997A JP H11111941 A JPH11111941 A JP H11111941A
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Abstract
(57)【要約】
【課題】 本発明は、キャパシタの寸法を小さくした場
合においても、キャパシタ内に十分な量の電荷を蓄積し
ておくことが可能であり、その結果、キャパシタ内から
の電荷の漏れの影響が少なく、さらにはデータの読み出
しを十分に行うことのできるＤＲＡＭキャパシタの製造
方法を提供する。 【解決手段】 トランジスタが形成されたシリコン基板
上に第１の絶縁層を形成し、エッチング混合ガスを用い
てエッチング除去することにより、ソース／ドレイン領
域の存在する基板表面を露出させ、その上に、下部電極
を構成する第１の導電層を形成し、さらに自己整合技術
を用いてこの導電層に突起状構造を形成する。これによ
り基板に垂直な方向において、下部電極の表面積を上方
に向かって拡大するように形成することができるため、
高密度に電荷を蓄積することが可能となり、上記課題を
解決することができる。
合においても、キャパシタ内に十分な量の電荷を蓄積し
ておくことが可能であり、その結果、キャパシタ内から
の電荷の漏れの影響が少なく、さらにはデータの読み出
しを十分に行うことのできるＤＲＡＭキャパシタの製造
方法を提供する。 【解決手段】 トランジスタが形成されたシリコン基板
上に第１の絶縁層を形成し、エッチング混合ガスを用い
てエッチング除去することにより、ソース／ドレイン領
域の存在する基板表面を露出させ、その上に、下部電極
を構成する第１の導電層を形成し、さらに自己整合技術
を用いてこの導電層に突起状構造を形成する。これによ
り基板に垂直な方向において、下部電極の表面積を上方
に向かって拡大するように形成することができるため、
高密度に電荷を蓄積することが可能となり、上記課題を
解決することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路としての
ＤＲＡＭの製造方法に関するものであり、さらに詳しく
は、キャパシタ表面積を増大させることにより容量を増
加させた場合に生じる不整合の問題を克服するために、
自己整合の技術を用いたＤＲＡＭキャパシタ構造の製造
方法に関する。
ＤＲＡＭの製造方法に関するものであり、さらに詳しく
は、キャパシタ表面積を増大させることにより容量を増
加させた場合に生じる不整合の問題を克服するために、
自己整合の技術を用いたＤＲＡＭキャパシタ構造の製造
方法に関する。
【０００２】
【従来の技術】ＤＲＡＭは電子情報産業に必須である集
積回路に広く使用されている。近年におけるこの業界の
発達により、大容量のＤＲＡＭが極めて早急に求められ
ている。このＤＲＡＭを製造するに当たって研究開発の
中心になっているのは、いかに大容量−高密度のＤＲＡ
Ｍを得ることができるか、及びＤＲＡＭを小型化した場
合いかにしてその特性を維持することができるかであ
る。
積回路に広く使用されている。近年におけるこの業界の
発達により、大容量のＤＲＡＭが極めて早急に求められ
ている。このＤＲＡＭを製造するに当たって研究開発の
中心になっているのは、いかに大容量−高密度のＤＲＡ
Ｍを得ることができるか、及びＤＲＡＭを小型化した場
合いかにしてその特性を維持することができるかであ
る。
【０００３】簡略化されたセル回路により高い構造密度
を達成するため、現在、ＤＲＡＭの構造は、３つのトラ
ンジスタを有するメモリーセル構造から、キャパシタと
直列になった単一のトランジスタを有するものへと変化
してきている。キャパシタはデータビットに相当する電
荷を蓄える作用を有する。したがって、キャパシタは、
データの漏れを防止するためにも、可能な限り容量の高
いことが極めて重要である。
を達成するため、現在、ＤＲＡＭの構造は、３つのトラ
ンジスタを有するメモリーセル構造から、キャパシタと
直列になった単一のトランジスタを有するものへと変化
してきている。キャパシタはデータビットに相当する電
荷を蓄える作用を有する。したがって、キャパシタは、
データの漏れを防止するためにも、可能な限り容量の高
いことが極めて重要である。
【０００４】過去において、集積回路の構造デバイス密
度を増加させるための方法として、以下に示すような方
法が用いられていた。すなわち、（１）トランジスタに
おける配線の長さを短くしたり、あるいはゲート幅を小
さくしたりして構造自体の大きさを小さくする、及び
（２）集積回路を構成しているデバイス間の距離を小さ
くする方法である。
度を増加させるための方法として、以下に示すような方
法が用いられていた。すなわち、（１）トランジスタに
おける配線の長さを短くしたり、あるいはゲート幅を小
さくしたりして構造自体の大きさを小さくする、及び
（２）集積回路を構成しているデバイス間の距離を小さ
くする方法である。
【０００５】一般に、回路構造の大きさを小さくするこ
とと、集積回路を構成している素子の大きさを小さくす
ることは同じである。ＤＲＡＭにおけるデータの蓄積
は、半導体基板の表面上におけるキャパシタ配列中の複
数のキャパシタを選択的に充電及び放電することにより
行う。通常、各キャパシタは２つのビット状態を呈す
る。放電状態の場合は「０」を表し、充電状態の場合は
「１」を表す。動作電圧が固定されているメモリーセル
の場合は、メモリーセルを構成するキャパシタの２つの
電極間ギャップの精度が高いこと、並びに高誘電率の誘
電体材料をこのギャップ間に介在させるので、キャパシ
タの充電容量は電極板の表面積に極めて強く依存する。
ＤＲＡＭキャパシタの大きさを小さくすると、キャパシ
タ電極の表面積も小さくなってしまうため、充電容量も
小さくなってしまう。
とと、集積回路を構成している素子の大きさを小さくす
ることは同じである。ＤＲＡＭにおけるデータの蓄積
は、半導体基板の表面上におけるキャパシタ配列中の複
数のキャパシタを選択的に充電及び放電することにより
行う。通常、各キャパシタは２つのビット状態を呈す
る。放電状態の場合は「０」を表し、充電状態の場合は
「１」を表す。動作電圧が固定されているメモリーセル
の場合は、メモリーセルを構成するキャパシタの２つの
電極間ギャップの精度が高いこと、並びに高誘電率の誘
電体材料をこのギャップ間に介在させるので、キャパシ
タの充電容量は電極板の表面積に極めて強く依存する。
ＤＲＡＭキャパシタの大きさを小さくすると、キャパシ
タ電極の表面積も小さくなってしまうため、充電容量も
小さくなってしまう。
【０００６】一般に、メモリーキャパシタの充電容量
は、動作中の信頼性を確保するためには、十分に大きい
ことが必要である。しかしながら、近年におけるＵＬＳ
Ｉ ＤＲＡＭの導入、及びこれにともなってＤＲＡＭに
蓄積される電荷量がさらに減少したために、キャパシタ
に蓄積されたデータを十分に読み出すことができなくな
ってきている。さらに、キャパシタからの電荷の漏れの
ために、一定時間経過した後にリフレッシュしてキャパ
シタ内に電荷を新たに充電させ、蓄積されている電荷量
を十分高く保持し、データを検出できるようにしておく
必要がある。キャパシタの寸法を小さくすると蓄積され
る電荷量が減少する。したがって、ＤＲＡＭ内に電荷を
新しく充電させる回数が増加することになる。また、Ｄ
ＲＡＭ中の新たに充電している部分においては、データ
の読み書きを充電と同時に行うことができないので、こ
のような充電操作は好ましくない。
は、動作中の信頼性を確保するためには、十分に大きい
ことが必要である。しかしながら、近年におけるＵＬＳ
Ｉ ＤＲＡＭの導入、及びこれにともなってＤＲＡＭに
蓄積される電荷量がさらに減少したために、キャパシタ
に蓄積されたデータを十分に読み出すことができなくな
ってきている。さらに、キャパシタからの電荷の漏れの
ために、一定時間経過した後にリフレッシュしてキャパ
シタ内に電荷を新たに充電させ、蓄積されている電荷量
を十分高く保持し、データを検出できるようにしておく
必要がある。キャパシタの寸法を小さくすると蓄積され
る電荷量が減少する。したがって、ＤＲＡＭ内に電荷を
新しく充電させる回数が増加することになる。また、Ｄ
ＲＡＭ中の新たに充電している部分においては、データ
の読み書きを充電と同時に行うことができないので、こ
のような充電操作は好ましくない。
【０００７】従来のＤＲＡＭキャパシタ構造の製造は、
図１〜４に示すような工程により行われている。キャパ
シタ構造の大きさを小さくすることにより、電極表面
積、したがってその容量も極めて小さくなっている。ま
ず最初に、図１に示すようにシリコン基板１０上に、フ
ィールド酸化物層１２、ゲート１６、及びソース／ドレ
イン領域１８からなるトランジスタを形成する。ゲート
の電気伝導度は、例えば、３０ｋｅＶのエネルギーでド
ープ密度８×１０15原子／ｃｍ2 のイオン注入を行うこ
とにより増加させることができる。その後、このチップ
上に第１の絶縁層２０を形成する。そして、エッチング
を施すことによりコンタクト開口部を形成し、ソース／
ドレイン領域部分の基板表面が露出するようにする。
図１〜４に示すような工程により行われている。キャパ
シタ構造の大きさを小さくすることにより、電極表面
積、したがってその容量も極めて小さくなっている。ま
ず最初に、図１に示すようにシリコン基板１０上に、フ
ィールド酸化物層１２、ゲート１６、及びソース／ドレ
イン領域１８からなるトランジスタを形成する。ゲート
の電気伝導度は、例えば、３０ｋｅＶのエネルギーでド
ープ密度８×１０15原子／ｃｍ2 のイオン注入を行うこ
とにより増加させることができる。その後、このチップ
上に第１の絶縁層２０を形成する。そして、エッチング
を施すことによりコンタクト開口部を形成し、ソース／
ドレイン領域部分の基板表面が露出するようにする。
【０００８】次に、図２に見られるように、第１の導電
層２２を接触開口部における基板表面を覆うように、第
１の絶縁層と同様にして、化学気相成長法（ＣＶＤ）に
より形成する。この第１の導電層２２はキャパシタ構造
における下部電極としての作用を果たす。第１導電層２
２は多結晶シリコンなどの材料を用いて形成することが
できる。
層２２を接触開口部における基板表面を覆うように、第
１の絶縁層と同様にして、化学気相成長法（ＣＶＤ）に
より形成する。この第１の導電層２２はキャパシタ構造
における下部電極としての作用を果たす。第１導電層２
２は多結晶シリコンなどの材料を用いて形成することが
できる。
【０００９】その後、図３に見られるように、第１の導
電層２２上にフォトレジスト層を形成し、慣用のフォト
リソグラフィ及びエッチングの技術を用いることによ
り、コンタクト開口部上方の領域にキャパシタ構造の下
部電極２２Ａを形成し、他の残りの部分は除去する。
電層２２上にフォトレジスト層を形成し、慣用のフォト
リソグラフィ及びエッチングの技術を用いることによ
り、コンタクト開口部上方の領域にキャパシタ構造の下
部電極２２Ａを形成し、他の残りの部分は除去する。
【００１０】最終的に、図４に見られるように、絶縁層
３４及び第２の導電層３６を下部電極２２Ａの上に連続
的に形成する。誘電体層は窒化シリコンなどの材料から
形成することができる。また、第２の導電層はキャパシ
タ構造において第２の導電層としての作用を有する。こ
の第２の導電層は多結晶シリコンなどから形成すること
ができる。以上の工程を経ることにより、最終的なＤＲ
ＡＭメモリーユニットを形成することができる。
３４及び第２の導電層３６を下部電極２２Ａの上に連続
的に形成する。誘電体層は窒化シリコンなどの材料から
形成することができる。また、第２の導電層はキャパシ
タ構造において第２の導電層としての作用を有する。こ
の第２の導電層は多結晶シリコンなどから形成すること
ができる。以上の工程を経ることにより、最終的なＤＲ
ＡＭメモリーユニットを形成することができる。
【００１１】
【発明が解決しようとする課題】従来の製造方法で半導
体構造のキャパシタを形成すると、上述したようにキャ
パシタの寸法を小さくした場合、キャパシタ電極の大き
さも小さくなってしまい、その結果キャパシタ内に蓄積
しておくことのできる電荷量を減少させてしまう。した
がって、従来の製造方法では、キャパシタの寸法を小さ
くした場合、キャパシタとして実際に使用するために要
求される特性をほとんど満足することができない。
体構造のキャパシタを形成すると、上述したようにキャ
パシタの寸法を小さくした場合、キャパシタ電極の大き
さも小さくなってしまい、その結果キャパシタ内に蓄積
しておくことのできる電荷量を減少させてしまう。した
がって、従来の製造方法では、キャパシタの寸法を小さ
くした場合、キャパシタとして実際に使用するために要
求される特性をほとんど満足することができない。
【００１２】本発明の目的は、上記問題点に鑑み、キャ
パシタの寸法を小さくした場合においても、十分な量の
電荷を蓄積しておくことが可能なキャパシタ内を、自己
整合技術を用いて正確かつ容易に形成することのできる
ＤＲＡＭキャパシタの製造方法を提供する。
パシタの寸法を小さくした場合においても、十分な量の
電荷を蓄積しておくことが可能なキャパシタ内を、自己
整合技術を用いて正確かつ容易に形成することのできる
ＤＲＡＭキャパシタの製造方法を提供する。
【００１３】
【課題を解決するための手段】発明者らは、上記課題を
解決すべく鋭意検討した結果、基板に垂直な方向におい
て、下部電極層の表面積を上方に向かって拡大するよう
に形成することにより、高密度に電荷を蓄積することが
できるキャパシタを得ることができることを見いだ出
し、本発明をするに至った。
解決すべく鋭意検討した結果、基板に垂直な方向におい
て、下部電極層の表面積を上方に向かって拡大するよう
に形成することにより、高密度に電荷を蓄積することが
できるキャパシタを得ることができることを見いだ出
し、本発明をするに至った。
【００１４】すなわち、（ａ）シリコン基板上に、ゲー
ト、ソース／ドレイン領域、及びフィールド酸化物層を
有するトランジスタを形成する工程と、（ｂ）前記シリ
コン基板表面の上に第１の絶縁層を形成し、この第１の
絶縁層をエッチング除去することによりするコンタクト
開口部を形成して、ソース／ドレイン領域が形成されて
いる基板表面部分を露出させる工程と、（ｃ）前記コン
タクト開口部における前記基板表面を覆うようにして、
前記第１の絶縁層上に第１の導電層を形成する工程と、
（ｄ）前記第１の導電層上に第２の絶縁層を形成する工
程と、（ｅ）前記第２の絶縁層上にフォトレジスト層を
形成し、フォトリソグラフィ及びエッチングの手段を施
すことにより、前記コンタクト開口部の上方に位置する
部分を残して前記第２の絶縁層を部分的に除去する工程
と、（ｆ）前記第１の導電層及び前記第２の絶縁層上
に、第３の絶縁層を前記コンタクト開口部を覆うように
形成する工程と、（ｇ）前記第３の絶縁層を等方的にエ
ッチング除去することにより、前記第２の絶縁層の側壁
部分に側壁スペーサを形成する工程と、（ｈ）前記コン
タクト開口部上方に位置する前記第２の絶縁層の残留部
分及び側壁スペーサをマスクとして用いて、前記第１の
導電層をエッチング除去する工程と、（ｉ）前記工程
（ｈ）の後に、前記コンタクト開口部上方の前記第２の
絶縁層の残留部分を取り除く工程と、（ｊ）前記工程
（ｉ）の後に、前記側壁スペーサをマスクとして用いる
ことにより前記第１の導電層の表層部分をエッチング除
去して、キャパシタの下部電極として作用する前記側壁
スペーサのエッジ部分と自己整合させた突起状構造を形
成する工程と、（ｋ）前記工程（ｊ）の後に、前記側壁
スペーサを除去する工程と、（ｌ）前記下部電極上に絶
縁層を形成する工程と、（ｍ）前記絶縁層上にキャパシ
タの上部電極として作用する第２の導電層を形成する工
程とを含むＤＲＡＭキャパシタの製造方法である。
ト、ソース／ドレイン領域、及びフィールド酸化物層を
有するトランジスタを形成する工程と、（ｂ）前記シリ
コン基板表面の上に第１の絶縁層を形成し、この第１の
絶縁層をエッチング除去することによりするコンタクト
開口部を形成して、ソース／ドレイン領域が形成されて
いる基板表面部分を露出させる工程と、（ｃ）前記コン
タクト開口部における前記基板表面を覆うようにして、
前記第１の絶縁層上に第１の導電層を形成する工程と、
（ｄ）前記第１の導電層上に第２の絶縁層を形成する工
程と、（ｅ）前記第２の絶縁層上にフォトレジスト層を
形成し、フォトリソグラフィ及びエッチングの手段を施
すことにより、前記コンタクト開口部の上方に位置する
部分を残して前記第２の絶縁層を部分的に除去する工程
と、（ｆ）前記第１の導電層及び前記第２の絶縁層上
に、第３の絶縁層を前記コンタクト開口部を覆うように
形成する工程と、（ｇ）前記第３の絶縁層を等方的にエ
ッチング除去することにより、前記第２の絶縁層の側壁
部分に側壁スペーサを形成する工程と、（ｈ）前記コン
タクト開口部上方に位置する前記第２の絶縁層の残留部
分及び側壁スペーサをマスクとして用いて、前記第１の
導電層をエッチング除去する工程と、（ｉ）前記工程
（ｈ）の後に、前記コンタクト開口部上方の前記第２の
絶縁層の残留部分を取り除く工程と、（ｊ）前記工程
（ｉ）の後に、前記側壁スペーサをマスクとして用いる
ことにより前記第１の導電層の表層部分をエッチング除
去して、キャパシタの下部電極として作用する前記側壁
スペーサのエッジ部分と自己整合させた突起状構造を形
成する工程と、（ｋ）前記工程（ｊ）の後に、前記側壁
スペーサを除去する工程と、（ｌ）前記下部電極上に絶
縁層を形成する工程と、（ｍ）前記絶縁層上にキャパシ
タの上部電極として作用する第２の導電層を形成する工
程とを含むＤＲＡＭキャパシタの製造方法である。
【００１５】すなわち、本発明のキャパシタ製造方法
は、上述のようにゲート、ソース／ドレイン領域、及び
フィールド酸化物を有するトランジスタをシリコン基板
上に形成する工程を含む。前記シリコン基板上に第１の
絶縁層を形成し、エッチング除去することによりソース
／ドレイン領域の存在する基板表面を露出させる。第１
の導電層を前記コンタクト開口部における基板表面を覆
うようにして、前記第１の絶縁層上に形成する。その
後、第２の絶縁層を前記第１の導電層上に形成する。フ
ォトリソグラフ及びエッチングの技術を使用することに
より、前記第２の絶縁層におけるコンタクト開口部の上
方に位置する部分を残して他の部分を除去する。この残
留部分は、連続したエッチング工程において、前記第１
の導電層に対しマスクとして作用する。次に第３の絶縁
層を前記第１の導電層及びコンタクト開口部における第
２の絶縁層の上に形成する。前記第３の絶縁層を等方的
にエッチングすることにより、前記第２の絶縁層の側壁
部分に側壁スペーサを形成する。前記コンタクト開口部
上の第２の絶縁層及び前記側壁スペーサをマスクとし
て、前記第２の導電層をエッチング除去する。次に、前
記側壁スペーサをマスクとして用いて、前記第１の導電
層の表層部分をエッチング除去し、前記側壁スペーサの
エッジ部分と自己整合させることにより、突起状のキャ
パシタ構造を形成する。この突出部分はキャパシタの下
部電極として作用する。その後、前記側壁スペーサを取
り除いて、下部電極上に絶縁層を形成する。次に、この
絶縁層上に第２の導電層を形成する。この第２の導電層
は上部電極として作用する。
は、上述のようにゲート、ソース／ドレイン領域、及び
フィールド酸化物を有するトランジスタをシリコン基板
上に形成する工程を含む。前記シリコン基板上に第１の
絶縁層を形成し、エッチング除去することによりソース
／ドレイン領域の存在する基板表面を露出させる。第１
の導電層を前記コンタクト開口部における基板表面を覆
うようにして、前記第１の絶縁層上に形成する。その
後、第２の絶縁層を前記第１の導電層上に形成する。フ
ォトリソグラフ及びエッチングの技術を使用することに
より、前記第２の絶縁層におけるコンタクト開口部の上
方に位置する部分を残して他の部分を除去する。この残
留部分は、連続したエッチング工程において、前記第１
の導電層に対しマスクとして作用する。次に第３の絶縁
層を前記第１の導電層及びコンタクト開口部における第
２の絶縁層の上に形成する。前記第３の絶縁層を等方的
にエッチングすることにより、前記第２の絶縁層の側壁
部分に側壁スペーサを形成する。前記コンタクト開口部
上の第２の絶縁層及び前記側壁スペーサをマスクとし
て、前記第２の導電層をエッチング除去する。次に、前
記側壁スペーサをマスクとして用いて、前記第１の導電
層の表層部分をエッチング除去し、前記側壁スペーサの
エッジ部分と自己整合させることにより、突起状のキャ
パシタ構造を形成する。この突出部分はキャパシタの下
部電極として作用する。その後、前記側壁スペーサを取
り除いて、下部電極上に絶縁層を形成する。次に、この
絶縁層上に第２の導電層を形成する。この第２の導電層
は上部電極として作用する。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。図５に示された半導体の構成は、図１に示
された半導体の構成と同じであり、同一の構成要素につ
いては同じ符号を用いて示している。
に説明する。図５に示された半導体の構成は、図１に示
された半導体の構成と同じであり、同一の構成要素につ
いては同じ符号を用いて示している。
【００１７】図６に示されているように、後の工程を経
て最終的にはキャパシタ構成要素の下部導電層として作
用する第１の導電層２２を、化学気相成長法（ＣＶＤ：
以下、ＣＶＤと略す）を用いてソース／ドレイン領域１
８のコンタクト開口部分及び第１の絶縁層２０を覆うよ
うに形成する。第１の導電層の形成に際しては、例え
ば、約４０００Åの光学的膜厚を有する多結晶シリコン
を用いることができる。その後、ＣＶＤにより第１の導
電層２２の上に第２の絶縁層２４を形成する。第２の絶
縁層２４の形成に際しては、例えば、約３０００Åの光
学的膜厚を有する二酸化シリコンを使用することができ
る。
て最終的にはキャパシタ構成要素の下部導電層として作
用する第１の導電層２２を、化学気相成長法（ＣＶＤ：
以下、ＣＶＤと略す）を用いてソース／ドレイン領域１
８のコンタクト開口部分及び第１の絶縁層２０を覆うよ
うに形成する。第１の導電層の形成に際しては、例え
ば、約４０００Åの光学的膜厚を有する多結晶シリコン
を用いることができる。その後、ＣＶＤにより第１の導
電層２２の上に第２の絶縁層２４を形成する。第２の絶
縁層２４の形成に際しては、例えば、約３０００Åの光
学的膜厚を有する二酸化シリコンを使用することができ
る。
【００１８】次に、図７の工程へ移る。この工程におい
ては、最初に第２の絶縁層２４上部にフォトレジスト層
を形成する（図７においては図示せず）。次に、フォト
レジスト及びエッチングの技術を施すことにより、コン
タクト開口部分上方に形成された絶縁層をパターニング
し、エッチング絶縁層２５を形成する。このエッチング
絶縁層は、続くエッチング処理工程においてマスクとし
ての役割を果たす。本実施例では、エッチングガスを使
用してこれらのエッチング工程を実施することができ
る。エッチングガスとしては、四弗化炭素（ＣＦ4 ）、
トリフルオロメタン（ＣＨＦ3 ）、ヘキサフルオロエタ
ン（Ｃ2 Ｆ6 ）、ペルフルオロプロパン（Ｃ3 Ｆ8 ）な
どを使用することができる。
ては、最初に第２の絶縁層２４上部にフォトレジスト層
を形成する（図７においては図示せず）。次に、フォト
レジスト及びエッチングの技術を施すことにより、コン
タクト開口部分上方に形成された絶縁層をパターニング
し、エッチング絶縁層２５を形成する。このエッチング
絶縁層は、続くエッチング処理工程においてマスクとし
ての役割を果たす。本実施例では、エッチングガスを使
用してこれらのエッチング工程を実施することができ
る。エッチングガスとしては、四弗化炭素（ＣＦ4 ）、
トリフルオロメタン（ＣＨＦ3 ）、ヘキサフルオロエタ
ン（Ｃ2 Ｆ6 ）、ペルフルオロプロパン（Ｃ3 Ｆ8 ）な
どを使用することができる。
【００１９】図８に示すように、低圧化学気相成長法
（ＬＰＣＶＤ）または大気圧気相成長法（ＡＰＣＶＤ）
などにより、第３の絶縁層２６をエッチング絶縁層２５
及び第２の導電層２２の表面に露出した部分上に形成す
る。第３の絶縁層２６の形成に際しては、約３０００Å
の光学的膜厚を有する窒化シリコンなどを使用すること
ができる。
（ＬＰＣＶＤ）または大気圧気相成長法（ＡＰＣＶＤ）
などにより、第３の絶縁層２６をエッチング絶縁層２５
及び第２の導電層２２の表面に露出した部分上に形成す
る。第３の絶縁層２６の形成に際しては、約３０００Å
の光学的膜厚を有する窒化シリコンなどを使用すること
ができる。
【００２０】次に、図９に示されているように、第３の
絶縁層２６に等方性のエッチング処理を施すことによ
り、エッチング絶縁層２５の側壁部分に側壁スペーサ２
８を形成する。このエッチング処理工程においては、エ
ッチングガスを使用してエッチングを実施することがで
きる。本実施例で使用することのできるエッチングガス
としては、四弗化炭素、トリフルオロメタン、三弗化窒
素（ＮＦ3 ）などが挙げられる。
絶縁層２６に等方性のエッチング処理を施すことによ
り、エッチング絶縁層２５の側壁部分に側壁スペーサ２
８を形成する。このエッチング処理工程においては、エ
ッチングガスを使用してエッチングを実施することがで
きる。本実施例で使用することのできるエッチングガス
としては、四弗化炭素、トリフルオロメタン、三弗化窒
素（ＮＦ3 ）などが挙げられる。
【００２１】さらに、図１０に示すように、エッチング
絶縁層２５及びその側壁スペーサ２８をマスクとして用
い、両端面が側壁スペーサ２８の側壁面と一致するよう
に、第１の導電層２２をエッチングすることにより導電
層２２Ｂを形成する。この導電層２２Ｂはキャパシタ構
成要素における下部導電層を構成するものである。この
エッチング処理工程においても、ガスを用いてエッチン
グ処理を実施することができる。エッチングガスとして
は、例えば、トリフルオロメタン、四弗化炭素、及びア
ルゴンの混合ガス（流量比：ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝
３０／３０／４００ｓｃｃｍ）を用いることができ、実
際のエッチング処理は、ＴＥＬ８５００装置を用い、ガ
ス圧２００ｍＴｏｒｒ、投入電力１０００Ｗなる条件で
行うことができる。
絶縁層２５及びその側壁スペーサ２８をマスクとして用
い、両端面が側壁スペーサ２８の側壁面と一致するよう
に、第１の導電層２２をエッチングすることにより導電
層２２Ｂを形成する。この導電層２２Ｂはキャパシタ構
成要素における下部導電層を構成するものである。この
エッチング処理工程においても、ガスを用いてエッチン
グ処理を実施することができる。エッチングガスとして
は、例えば、トリフルオロメタン、四弗化炭素、及びア
ルゴンの混合ガス（流量比：ＣＨＦ3 ／ＣＦ4 ／Ａｒ＝
３０／３０／４００ｓｃｃｍ）を用いることができ、実
際のエッチング処理は、ＴＥＬ８５００装置を用い、ガ
ス圧２００ｍＴｏｒｒ、投入電力１０００Ｗなる条件で
行うことができる。
【００２２】続いて、図１１に示すように、エッチング
絶縁層２５をエッチングにより除去し、導電層２２Ｂを
露出させる。このエッチング処理に使用することのでき
るガスとしては、四弗化炭素、トリフルオロメタン、ヘ
キサフルオロエタン、及びペルフルオロプロパンなどが
挙げられる。
絶縁層２５をエッチングにより除去し、導電層２２Ｂを
露出させる。このエッチング処理に使用することのでき
るガスとしては、四弗化炭素、トリフルオロメタン、ヘ
キサフルオロエタン、及びペルフルオロプロパンなどが
挙げられる。
【００２３】さらに、図１２に示すように側壁スペーサ
２８をマスクとして用い、導電層２２Ｂの表層部分をエ
ッチングにより除去し、側壁スペーサ２８の側壁に自己
整合した突起状構造を有する導電層３０を形成する。
２８をマスクとして用い、導電層２２Ｂの表層部分をエ
ッチングにより除去し、側壁スペーサ２８の側壁に自己
整合した突起状構造を有する導電層３０を形成する。
【００２４】図１３に示すように、側壁スペーサ２８を
熱リン酸溶液などを用いて除去する。この導電層３０は
キャパシタ構造における下部電極３０をとして作用する
ものである。
熱リン酸溶液などを用いて除去する。この導電層３０は
キャパシタ構造における下部電極３０をとして作用する
ものである。
【００２５】最後に、図１４に示すように、誘電体層３
４、続いて第２の導電層３６をキャパシタ構成要素にお
ける下部電極３０の上に形成する。誘電体層３４は、例
えば約６０Åの光学的膜厚を有する窒化シリコンから形
成することができる。第２の導電層３６は、キャパシタ
構成要素において上部電極を構成し、例えば、約１００
０Åの光学的膜厚を有する多結晶シリコンから形成する
ことができる。以上の工程を経ることにより、最終的な
構成形態としてのＤＲＡＭ記憶素子を得ることができ
る。
４、続いて第２の導電層３６をキャパシタ構成要素にお
ける下部電極３０の上に形成する。誘電体層３４は、例
えば約６０Åの光学的膜厚を有する窒化シリコンから形
成することができる。第２の導電層３６は、キャパシタ
構成要素において上部電極を構成し、例えば、約１００
０Åの光学的膜厚を有する多結晶シリコンから形成する
ことができる。以上の工程を経ることにより、最終的な
構成形態としてのＤＲＡＭ記憶素子を得ることができ
る。
【００２６】上述した本発明の方法における実施例で
は、下部電極３０の表面積を、基板に垂直な方向におい
て、上方に向かう延長部分を形成することにより増大さ
せる。結果として、垂直方向に見て均一な表面を有する
従来の半導体キャパシタと本発明の半導体キャパシタと
を比較すると、本発明の半導体キャパシタは垂直方向で
表面積が増大するように形成しているため、電荷を高濃
度に蓄積することができる。したがって、キャパシタの
寸法を小さくすることが要求されている半導体キャパシ
タに対しては特に適している。
は、下部電極３０の表面積を、基板に垂直な方向におい
て、上方に向かう延長部分を形成することにより増大さ
せる。結果として、垂直方向に見て均一な表面を有する
従来の半導体キャパシタと本発明の半導体キャパシタと
を比較すると、本発明の半導体キャパシタは垂直方向で
表面積が増大するように形成しているため、電荷を高濃
度に蓄積することができる。したがって、キャパシタの
寸法を小さくすることが要求されている半導体キャパシ
タに対しては特に適している。
【００２７】以上本発明を実施例に基づいて説明した
が、本発明はこれに限定されるものではない。本発明の
精神と範疇から逸脱しない範囲内において、種々の変形
を行うことができ、また類似の配置を採ることができ
る。したがって、ここに記載された特許請求の範囲は、
これら総ての変形と類似の構造を包含するように解釈す
べきである。
が、本発明はこれに限定されるものではない。本発明の
精神と範疇から逸脱しない範囲内において、種々の変形
を行うことができ、また類似の配置を採ることができ
る。したがって、ここに記載された特許請求の範囲は、
これら総ての変形と類似の構造を包含するように解釈す
べきである。
【００２８】
【発明の効果】本発明のＤＲＡＭキャパシタの製造方法
によれば、基板に垂直な方向において、下部電極層の表
面を上方に向かって延長するようにしたので、キャパシ
タの寸法を小さくした場合においても十分な電荷を蓄積
しておくことができるため、キャパシタ内からの電荷の
漏れの影響が少なく、データの読み出しを十分に行うこ
とのできるＤＲＡＭキャパシタを得ることができる。
によれば、基板に垂直な方向において、下部電極層の表
面を上方に向かって延長するようにしたので、キャパシ
タの寸法を小さくした場合においても十分な電荷を蓄積
しておくことができるため、キャパシタ内からの電荷の
漏れの影響が少なく、データの読み出しを十分に行うこ
とのできるＤＲＡＭキャパシタを得ることができる。
【図１】従来の半導体キャパシタの製造工程を示す部分
断面図である。
断面図である。
【図２】同じくその次の工程を示す部分断面図である。
【図３】同じくその次の工程を示す部分断面図である。
【図４】同じくその次の工程を示す部分断面図である。
【図５】本発明の実施例における半導体キャパシタの製
造工程を示す部分断面図である。
造工程を示す部分断面図である。
【図６】同じくその次の工程を示す部分断面図である。
【図７】同じくその次の工程を示す部分断面図である。
【図８】同じくその次の工程を示す部分断面図である。
【図９】同じくその次の工程を示す部分断面図である。
【図１０】同じくその次の工程を示す部分断面図であ
る。
る。
【図１１】同じくその次の工程を示す部分断面図であ
る。
る。
【図１２】同じくその次の工程を示す部分断面図であ
る。
る。
【図１３】同じくその次の工程を示す部分断面図であ
る。
る。
【図１４】同じくその次の工程を示す部分断面図であ
る。
る。
１０ シリコン基板 １２ フィールド酸化物層 １４ ゲート酸化物層 １６ ゲート １８ ソース／ドレイン領域 ２０ 第１の絶縁層 ２２ 第１の導電層 ２２Ａ 下部電極 ２２Ｂ 導電層（第１の導電層） ２４ 第２の絶縁層 ２５ エッチング絶縁層（第２の絶縁層） ２６ 第３の絶縁層 ２８ 側壁スペーサ ３０ 突起状導電層（下部電極） ３４ 絶縁層 ３６ 第２の導電層（上部電極）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１２月４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】すなわち、（ａ）シリコン基板上に、ゲー
ト、ソース／ドレイン領域、及びフィールド酸化物層を
有するトランジスタを形成する工程と、（ｂ）前記シリ
コン基板表面の上に第１の絶縁層を形成し、この第１の
絶縁層をエッチング除去することによりコンタクト開口
部を形成して、ソース／ドレイン領域が形成されている
基板表面部分を露出させる工程と、（ｃ）前記コンタク
ト開口部における前記基板表面を覆うようにして、前記
第１の絶縁層上に第１の導電層を形成する工程と、
（ｄ）前記第１の導電層上に第２の絶縁層を形成する工
程と、（ｅ）前記第２の絶縁層上にフォトレジスト層を
形成し、フォトリソグラフィ及びエッチングの手段を施
すことにより、前記コンタクト開口部の上方に位置する
部分を残して前記第２の絶縁層を部分的に除去する工程
と、（ｆ）前記第１の導電層及び前記第２の絶縁層上
に、第３の絶縁層を前記コンタクト開口部を覆うように
形成する工程と、（ｇ）前記第３の絶縁層を等方的にエ
ッチング除去することにより、前記第２の絶縁層の側壁
部分に側壁スペーサを形成する工程と、（ｈ）前記コン
タクト開口部上方に位置する前記第２の絶縁層の残留部
分及び側壁スペーサをマスクとして用いて、前記第１の
導電層をエッチング除去する工程と、（ｉ）前記工程
（ｈ）の後に、前記コンタクト開口部上の前記第２の絶
縁層の残留部分を取り除く工程と、（ｊ）前記工程
（ｉ）の後に、前記側壁スペーサをマスクとして用いる
ことにより前記第１の導電層の表層部分をエッチング除
去して、キャパシタの下部電極として作用する前記側壁
スペーサのエッジ部分と自己整合させた突起状構造を形
成する工程と、（ｋ）前記工程（ｊ）の後に、前記側壁
スペーサを除去する工程と、（ｌ）前記下部電極上に絶
縁層を形成する工程と、（ｍ）前記絶縁層上にキャパシ
タの上部電極として作用する第２の導電層を形成する工
程とを含むＤＲＡＭキャパシタの製造方法である。
ト、ソース／ドレイン領域、及びフィールド酸化物層を
有するトランジスタを形成する工程と、（ｂ）前記シリ
コン基板表面の上に第１の絶縁層を形成し、この第１の
絶縁層をエッチング除去することによりコンタクト開口
部を形成して、ソース／ドレイン領域が形成されている
基板表面部分を露出させる工程と、（ｃ）前記コンタク
ト開口部における前記基板表面を覆うようにして、前記
第１の絶縁層上に第１の導電層を形成する工程と、
（ｄ）前記第１の導電層上に第２の絶縁層を形成する工
程と、（ｅ）前記第２の絶縁層上にフォトレジスト層を
形成し、フォトリソグラフィ及びエッチングの手段を施
すことにより、前記コンタクト開口部の上方に位置する
部分を残して前記第２の絶縁層を部分的に除去する工程
と、（ｆ）前記第１の導電層及び前記第２の絶縁層上
に、第３の絶縁層を前記コンタクト開口部を覆うように
形成する工程と、（ｇ）前記第３の絶縁層を等方的にエ
ッチング除去することにより、前記第２の絶縁層の側壁
部分に側壁スペーサを形成する工程と、（ｈ）前記コン
タクト開口部上方に位置する前記第２の絶縁層の残留部
分及び側壁スペーサをマスクとして用いて、前記第１の
導電層をエッチング除去する工程と、（ｉ）前記工程
（ｈ）の後に、前記コンタクト開口部上の前記第２の絶
縁層の残留部分を取り除く工程と、（ｊ）前記工程
（ｉ）の後に、前記側壁スペーサをマスクとして用いる
ことにより前記第１の導電層の表層部分をエッチング除
去して、キャパシタの下部電極として作用する前記側壁
スペーサのエッジ部分と自己整合させた突起状構造を形
成する工程と、（ｋ）前記工程（ｊ）の後に、前記側壁
スペーサを除去する工程と、（ｌ）前記下部電極上に絶
縁層を形成する工程と、（ｍ）前記絶縁層上にキャパシ
タの上部電極として作用する第２の導電層を形成する工
程とを含むＤＲＡＭキャパシタの製造方法である。
Claims (11)
- 【請求項１】 （ａ）シリコン基板上に、ゲート、ソー
ス／ドレイン領域、及びフィールド酸化物層を有するト
ランジスタを形成する工程と、 （ｂ）前記シリコン基板表面上に第１の絶縁層を形成
し、この第１の絶縁層をエッチング除去することにより
するコンタクト開口部を形成して、ソース／ドレイン領
域が形成されている基板表面部分を露出させる工程と、 （ｃ）前記コンタクト開口部における前記基板表面を覆
うようにして、前記第１の絶縁層上に第１の導電層を形
成する工程と、 （ｄ）前記第１の導電層上に第２の絶縁層を形成する工
程と、 （ｅ）前記第２の絶縁層上にフォトレジスト層を形成
し、フォトリソグラフィ及びエッチングの手段を施すこ
とにより、前記コンタクト開口部の上方に位置する部分
を残して前記第２の絶縁層を部分的に除去する工程と、 （ｆ）前記第１の導電層及び前記第２の絶縁層上に、第
３の絶縁層を前記コンタクト開口部を覆うように形成す
る工程と、 （ｇ）前記第３の絶縁層を等方的にエッチング除去する
ことにより、前記第２の絶縁層の側壁部分に側壁スペー
サを形成する工程と、 （ｈ）前記コンタクト開口部上に位置する前記第２の絶
縁層の残留部分及び側壁スペーサをマスクとして用い
て、前記第１の導電層をエッチング除去する工程と、 （ｉ）前記工程（ｈ）の後に、前記コンタクト開口部上
に位置する前記第２の絶縁層の残留部分を取り除く工程
と、 （ｊ）前記工程（ｉ）の後に、前記側壁スペーサをマス
クとして用いることにより前記第１の導電層の表層部分
をエッチング除去し、キャパシタの下部電極として作用
する前記側壁スペーサのエッジ部分と自己整合させた突
起状構造を形成する工程と、 （ｋ）前記工程（ｊ）の後に、前記側壁スペーサを除去
する工程と、 （ｌ）前記下部電極上方に絶縁層を形成する工程と、 （ｍ）前記絶縁層上にキャパシタの上部電極として作用
する第２の導電層を形成する工程とを含むＤＲＡＭキャ
パシタの製造方法。 - 【請求項２】 前記ゲートに、エネルギー約３０ｋｅＶ
かつドープ量８×１０15原子／ｃｍ2 でリンイオンをド
ープすることにより、ゲートの電気伝導率を増大させる
追加の工程を含むことを特徴とする請求項１に記載のＤ
ＲＡＭキャパシタの製造方法。 - 【請求項３】 前記工程（ｂ）における第１の絶縁層
を、厚さ約１０００〜１５００Åの二酸化シリコンから
形成することを特徴とする請求項１に記載のＤＲＡＭキ
ャパシタの製造方法。 - 【請求項４】 前記工程（ｄ）における第２の絶縁層
を、厚さ約３０００Åの二酸化シリコンから形成するこ
とを特徴とする請求項１に記載のＤＲＡＭキャパシタの
製造方法。 - 【請求項５】 前記工程（ｆ）における第３の絶縁層
を、厚さ約３０００Åの窒化シリコンから形成すること
を特徴とする請求項１に記載のＤＲＡＭキャパシタの製
造方法。 - 【請求項６】 前記工程（ｃ）における第１の導電層
を、厚さ約４０００Åの多結晶シリコンから形成するこ
とを特徴とする請求項１に記載のＤＲＡＭキャパシタの
製造方法。 - 【請求項７】 前記工程（ｍ）における第２の導電層
を、厚さ約１０００Åの多結晶シリコンから形成するこ
とを特徴とする請求項１に記載のＤＲＡＭキャパシタの
製造方法。 - 【請求項８】 前記工程（ｌ）における絶縁層を、厚さ
約６０Åの窒化シリコンから形成することを特徴とする
請求項１に記載のＤＲＡＭキャパシタの製造方法。 - 【請求項９】 前記工程（ｂ）における第１の絶縁層の
エッチングを、ＣＦ 4 ／ＣＨＦ3 ／Ａｒの混合ガスを用
いて行うことを特徴とする請求項１に記載のＤＲＡＭキ
ャパシタの製造方法。 - 【請求項１０】 前記工程（ｅ）における第２の絶縁層
のエッチングを、ＣＦ4 ／ＣＨＦ3 ／Ａｒの混合ガスを
用いて行うことを特徴とする請求項１に記載のＤＲＡＭ
キャパシタの製造方法。 - 【請求項１１】 前記工程（ｇ）における第３の絶縁層
のエッチングを、ＣＦ4 ／ＣＨＦ3 ／ＮＦ3 の混合ガス
を用いて行うことを特徴とする請求項１に記載のＤＲＡ
Ｍキャパシタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9261929A JPH11111941A (ja) | 1997-09-26 | 1997-09-26 | Ｄｒａｍキャパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9261929A JPH11111941A (ja) | 1997-09-26 | 1997-09-26 | Ｄｒａｍキャパシタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111941A true JPH11111941A (ja) | 1999-04-23 |
Family
ID=17368675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9261929A Pending JPH11111941A (ja) | 1997-09-26 | 1997-09-26 | Ｄｒａｍキャパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328706B1 (ko) * | 1999-06-22 | 2002-03-20 | 박종섭 | 반도체장치 |
-
1997
- 1997-09-26 JP JP9261929A patent/JPH11111941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328706B1 (ko) * | 1999-06-22 | 2002-03-20 | 박종섭 | 반도체장치 |
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