JPH11112003A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH11112003A JPH11112003A JP10178832A JP17883298A JPH11112003A JP H11112003 A JPH11112003 A JP H11112003A JP 10178832 A JP10178832 A JP 10178832A JP 17883298 A JP17883298 A JP 17883298A JP H11112003 A JPH11112003 A JP H11112003A
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- Japan
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- gate insulating
- film
- active layer
- thin film
- insulating film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
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- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
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Abstract
(57)【要約】 （修正有）
【課題】オン電流を増加させると同時にオフ電流を低減
させて、ＡＭ- ＬＣＤの表示特性を向上させることがで
きる薄膜トランジスタを提供する。 【解決手段】上部にゲート電極が形成された透明な絶縁
基板を含む。第１ゲート絶縁膜が基板上に形成され、第
２ゲート絶縁膜がゲート電極上部の第１ゲート絶縁膜上
に形成される。アクティブ層がゲート電極のエッジから
所定距離をおいて離隔され第２ゲート絶縁膜上に形成さ
れる。第１ゲート絶縁膜上にアクティブ層の上面を露出
させながらアクティブ層の両側と所定部分オーバーラッ
プされる第１及び第２オーミック層が形成される。第１
及び第２オーミック層上にソース及びドレイン電極が形
成され、エッジストッパがゲート電極のエッジから所定
距離をおいて離隔されアクティブ層上に形成される。望
ましくは、アクティブ層はゲート電極のエッジから０．
５ないし１．５μｍに離隔される。
させて、ＡＭ- ＬＣＤの表示特性を向上させることがで
きる薄膜トランジスタを提供する。 【解決手段】上部にゲート電極が形成された透明な絶縁
基板を含む。第１ゲート絶縁膜が基板上に形成され、第
２ゲート絶縁膜がゲート電極上部の第１ゲート絶縁膜上
に形成される。アクティブ層がゲート電極のエッジから
所定距離をおいて離隔され第２ゲート絶縁膜上に形成さ
れる。第１ゲート絶縁膜上にアクティブ層の上面を露出
させながらアクティブ層の両側と所定部分オーバーラッ
プされる第１及び第２オーミック層が形成される。第１
及び第２オーミック層上にソース及びドレイン電極が形
成され、エッジストッパがゲート電極のエッジから所定
距離をおいて離隔されアクティブ層上に形成される。望
ましくは、アクティブ層はゲート電極のエッジから０．
５ないし１．５μｍに離隔される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
に関し、特に、アクティブマトリクス型液晶表示装置に
使われる薄膜トランジスタに関する。
に関し、特に、アクティブマトリクス型液晶表示装置に
使われる薄膜トランジスタに関する。
【０００２】
【従来の技術】一般的に、アクティブマトリクス型液晶
表示(active matrix-typeliquid crystaldisplay;ＡＭ-
ＬＣＤ) 装置は薄くて多様な表示装置に使われる。こ
うしたＡＭ-ＬＣＤ装置において、薄膜トランジスタ(th
infilmtransistor;ＴＦＴ）が各画素に対するスイッチ
ング素子として提供され、個々の画素電極等が独立的に
駆動されるため、デューティー(duty)比の低減に起因す
るコントラストが低減されず、またディスプレー容量が
増加してライン数が増加される時にも視野角が低減され
ていない。
表示(active matrix-typeliquid crystaldisplay;ＡＭ-
ＬＣＤ) 装置は薄くて多様な表示装置に使われる。こ
うしたＡＭ-ＬＣＤ装置において、薄膜トランジスタ(th
infilmtransistor;ＴＦＴ）が各画素に対するスイッチ
ング素子として提供され、個々の画素電極等が独立的に
駆動されるため、デューティー(duty)比の低減に起因す
るコントラストが低減されず、またディスプレー容量が
増加してライン数が増加される時にも視野角が低減され
ていない。
【０００３】図１はＡＭ- ＬＣＤ装置に使われる一般的
なＴＦＴを示した断面図である。図１を参照すれば、ガ
ラスのような透明な絶縁基板１１上にゲート電極１２が
形成され、ゲート電極１２が形成された絶縁基板１１上
にゲート絶縁膜１３が形成される。ゲート絶縁膜１３上
にゲート電極１２に対向する非晶質シリコンからなるア
クティブ層１４が形成される。ゲート電極１２上部のア
クティブ層１４上にエッジストッパ１５が形成される。
エッジストッパ１５の上面を露出させるソース及びドレ
イン電極１７-1、１７-２がエッジストッパ１５の両側
上部、アクティブ層１４及びゲート絶縁膜１３上に形成
される。アクティブ層１４とソース及びドレイン電極１
７-1、１７ -２間にはドーピングされた非晶質シリコン
からなる第１及び第２オーミック層１６-1、１６ -２が
介在され、基板全面にはパッシベーション層１８が形成
される。
なＴＦＴを示した断面図である。図１を参照すれば、ガ
ラスのような透明な絶縁基板１１上にゲート電極１２が
形成され、ゲート電極１２が形成された絶縁基板１１上
にゲート絶縁膜１３が形成される。ゲート絶縁膜１３上
にゲート電極１２に対向する非晶質シリコンからなるア
クティブ層１４が形成される。ゲート電極１２上部のア
クティブ層１４上にエッジストッパ１５が形成される。
エッジストッパ１５の上面を露出させるソース及びドレ
イン電極１７-1、１７-２がエッジストッパ１５の両側
上部、アクティブ層１４及びゲート絶縁膜１３上に形成
される。アクティブ層１４とソース及びドレイン電極１
７-1、１７ -２間にはドーピングされた非晶質シリコン
からなる第１及び第２オーミック層１６-1、１６ -２が
介在され、基板全面にはパッシベーション層１８が形成
される。
【０００４】
【発明が解決しようとする課題】上記した従来のＴＦＴ
において、ゲート電極１２に一定の電圧が印加されれ
ば、ゲート電極１２上部のアクティブ層１４にチャンネ
ルが誘起され、電流がソース電極１７-1からチャンネル
を通じてドレイン電極１７ -２へ流れる。しかし、電流
はアクティブ層１４のチャンネルだけでなく、チャンネ
ルが誘起されない部分も通過することになる。即ち、図
１に示したように、電流はソース電極１７- １、第１オ
ーミック層１６-1、ソース電極１７ -１下部の活性層１
４、チャンネル、ドレイン電極１７-2下部の活性層１
４、第２オーミック層１６ -２、及びドレイン電極１７
- ２へ流れる。ここで、チャンネルが形成されないアク
ティブ層１４の高い非抵抗によりＴＦＴのオン電流が低
減される。
において、ゲート電極１２に一定の電圧が印加されれ
ば、ゲート電極１２上部のアクティブ層１４にチャンネ
ルが誘起され、電流がソース電極１７-1からチャンネル
を通じてドレイン電極１７ -２へ流れる。しかし、電流
はアクティブ層１４のチャンネルだけでなく、チャンネ
ルが誘起されない部分も通過することになる。即ち、図
１に示したように、電流はソース電極１７- １、第１オ
ーミック層１６-1、ソース電極１７ -１下部の活性層１
４、チャンネル、ドレイン電極１７-2下部の活性層１
４、第２オーミック層１６ -２、及びドレイン電極１７
- ２へ流れる。ここで、チャンネルが形成されないアク
ティブ層１４の高い非抵抗によりＴＦＴのオン電流が低
減される。
【０００５】また、平面上でアクティブ層１４の面積が
ゲート電極１２の面積より大きいので、アクティブ層１
４がゲート電極１２により完全に遮断されず、アクティ
ブ層１４の一部がバックライト(図示せず )からの光に露
出される。これにより、光に起因する漏洩電流が誘起さ
れてオフ電流が増加される。
ゲート電極１２の面積より大きいので、アクティブ層１
４がゲート電極１２により完全に遮断されず、アクティ
ブ層１４の一部がバックライト(図示せず )からの光に露
出される。これにより、光に起因する漏洩電流が誘起さ
れてオフ電流が増加される。
【０００６】これにより、上記したＴＦＴを使用するＡ
Ｍ- ＬＣＤ装置に電荷が十分に供給されなくて、結局Ｌ
ＣＤ装置の表示特性が低下される。
Ｍ- ＬＣＤ装置に電荷が十分に供給されなくて、結局Ｌ
ＣＤ装置の表示特性が低下される。
【０００７】従って、本発明の目的は、上記した従来の
問題点を解決するため、ＴＦＴのオン電流を増加させる
と同時にオフ電流を低減させ、ＡＭ- ＬＣＤの表示特性
を向上させることができるＴＦＴを提供することにあ
る。
問題点を解決するため、ＴＦＴのオン電流を増加させる
と同時にオフ電流を低減させ、ＡＭ- ＬＣＤの表示特性
を向上させることができるＴＦＴを提供することにあ
る。
【０００８】
【課題を解決するための手段】上記した本発明の目的を
達成するため、本発明に係る薄膜トランジスタは上部に
ゲート電極が形成された透明な絶縁基板を含む。第１ゲ
ート絶縁膜が基板上に形成され、第２ゲート絶縁膜がゲ
ート電極上部の第１ゲート絶縁膜上に形成される。アク
ティブ層がゲート電極のエッジから所定距離をおいて離
隔され第２ゲート絶縁膜上に形成される。第１ゲート絶
縁膜上にアクティブ層の上面を露出させながらアクティ
ブ層の両側と所定部分オーバーラップされる第１及び第
２オーミック層が形成される。第１及び第２オーミック
層上にソース及びドレイン電極が形成され、エッジスト
ッパがゲート電極のエッジから所定距離をおいて離隔さ
れアクティブ層上に形成される。
達成するため、本発明に係る薄膜トランジスタは上部に
ゲート電極が形成された透明な絶縁基板を含む。第１ゲ
ート絶縁膜が基板上に形成され、第２ゲート絶縁膜がゲ
ート電極上部の第１ゲート絶縁膜上に形成される。アク
ティブ層がゲート電極のエッジから所定距離をおいて離
隔され第２ゲート絶縁膜上に形成される。第１ゲート絶
縁膜上にアクティブ層の上面を露出させながらアクティ
ブ層の両側と所定部分オーバーラップされる第１及び第
２オーミック層が形成される。第１及び第２オーミック
層上にソース及びドレイン電極が形成され、エッジスト
ッパがゲート電極のエッジから所定距離をおいて離隔さ
れアクティブ層上に形成される。
【０００９】以上に示される本発明の実施の形態におい
ては、アクティブ層はゲート電極のエッジから０．５乃
至１．５μｍに離隔される。
ては、アクティブ層はゲート電極のエッジから０．５乃
至１．５μｍに離隔される。
【００１０】
【発明の実施の形態】以下、添付の図面を参照しながら
本発明の実施の形態を説明する。図２Ａを参照すれば、
ガラスのような透明な絶縁基板３１上にＭｏＴａ、Ｍｏ
ＷおよびＣｒからなるグループ中から選ばれる一つの金
属膜が２、０００ないし３、０００Åの厚さに蒸着され
パターニングされゲート電極３２が形成される。その
後、図２Ｂに示したように、図２Ａの構造上にＳｉＯｘ
膜からなる第１ゲート絶縁膜３３-１がＰＥＣＶＤ（Pla
smaEnhanced Chemical Vapor Deposition）またはＡＰ
ＣＶＤ(Atmospheric Pressure Chemical Vapor Deposit
ion)により、３、０００乃至５、０００Åの厚さで形成
される。続いて、第１ゲート絶縁膜３３-1上に第１Ｓｉ
Ｎｘ膜３３-２ａ、非晶質シリコン膜３４ａ、および第
２ＳｉＮｘ膜３５ａがＰＥＣＶＤまたはＡＰＣＶＤによ
り順次的に蒸着される。この時、第１ＳｉＮｘ膜３３-
２ａの代りにＳｉＯＮ膜が使われることができ、その厚
さは第１ゲート絶縁膜３３- １に比べて相対的に薄い厚
さ、望ましくは３００Åないし５００Åの厚さで蒸着さ
れる。また、非晶質シリコン膜３４ａは４００Åないし
６００Åの厚さで薄く蒸着され、第２ＳｉＮｘ膜３５ａ
は約３、０００Åの厚さで蒸着される。
本発明の実施の形態を説明する。図２Ａを参照すれば、
ガラスのような透明な絶縁基板３１上にＭｏＴａ、Ｍｏ
ＷおよびＣｒからなるグループ中から選ばれる一つの金
属膜が２、０００ないし３、０００Åの厚さに蒸着され
パターニングされゲート電極３２が形成される。その
後、図２Ｂに示したように、図２Ａの構造上にＳｉＯｘ
膜からなる第１ゲート絶縁膜３３-１がＰＥＣＶＤ（Pla
smaEnhanced Chemical Vapor Deposition）またはＡＰ
ＣＶＤ(Atmospheric Pressure Chemical Vapor Deposit
ion)により、３、０００乃至５、０００Åの厚さで形成
される。続いて、第１ゲート絶縁膜３３-1上に第１Ｓｉ
Ｎｘ膜３３-２ａ、非晶質シリコン膜３４ａ、および第
２ＳｉＮｘ膜３５ａがＰＥＣＶＤまたはＡＰＣＶＤによ
り順次的に蒸着される。この時、第１ＳｉＮｘ膜３３-
２ａの代りにＳｉＯＮ膜が使われることができ、その厚
さは第１ゲート絶縁膜３３- １に比べて相対的に薄い厚
さ、望ましくは３００Åないし５００Åの厚さで蒸着さ
れる。また、非晶質シリコン膜３４ａは４００Åないし
６００Åの厚さで薄く蒸着され、第２ＳｉＮｘ膜３５ａ
は約３、０００Åの厚さで蒸着される。
【００１１】図２Ｂ及び図３Ａを参照すれば、第２Ｓｉ
Ｎｘ膜３５ａがゲート電極３２を露光マスクとして利用
する後面露光またはエッジストッパ用マスクパターンを
利用する前面露光によりパターニングされ、ゲート電極
３２上部の非晶質シリコン膜３４ａ上にエッジストッパ
３５が形成される。この時、露光条件はエッジストッパ
３５がゲート電極３２の上部エッジから１．０乃至２．
０μｍ、望ましくは１．５μｍの距離Ｄ１をおいて離隔
されるように調節される。その後、非晶質シリコン膜３
４ａがゲート電極３２を露光マスクとして利用する後面
露光またはアクティブ用マスクパターンを利用する前面
露光によりパターニングされ、ゲート電極３２上部の第
１ＳｉＮｘ膜３３- ２ａ上にアクティブ層３４が形成さ
れる。この時、露光条件はアクティブ層３４がゲート電
極３２の上部エッジから０．５乃至１．５μｍ、望まし
くは１．０μｍの距離Ｄ２をおいて離隔されるように調
節される。これにより、示されていないが、平面上でゲ
ート電極３２内にアクティブ層３４が含まれる。
Ｎｘ膜３５ａがゲート電極３２を露光マスクとして利用
する後面露光またはエッジストッパ用マスクパターンを
利用する前面露光によりパターニングされ、ゲート電極
３２上部の非晶質シリコン膜３４ａ上にエッジストッパ
３５が形成される。この時、露光条件はエッジストッパ
３５がゲート電極３２の上部エッジから１．０乃至２．
０μｍ、望ましくは１．５μｍの距離Ｄ１をおいて離隔
されるように調節される。その後、非晶質シリコン膜３
４ａがゲート電極３２を露光マスクとして利用する後面
露光またはアクティブ用マスクパターンを利用する前面
露光によりパターニングされ、ゲート電極３２上部の第
１ＳｉＮｘ膜３３- ２ａ上にアクティブ層３４が形成さ
れる。この時、露光条件はアクティブ層３４がゲート電
極３２の上部エッジから０．５乃至１．５μｍ、望まし
くは１．０μｍの距離Ｄ２をおいて離隔されるように調
節される。これにより、示されていないが、平面上でゲ
ート電極３２内にアクティブ層３４が含まれる。
【００１２】また、アクティブ層３４の形成時、下部層
の第１ＳｉＮｘ膜３３- ２ａが同時にパターニングされ
第２ゲート絶縁膜３３- ２が形成される。この時、第１
ゲート絶縁膜３３-1の厚さが第２ゲート絶縁膜３３ -２
の厚さより相対的に厚いために、第１ゲート絶縁膜３３
-1に対し第２ゲート絶縁膜３３ -２のみをエッチングす
るのに充分なエッチング選択比を確保することができ
る。
の第１ＳｉＮｘ膜３３- ２ａが同時にパターニングされ
第２ゲート絶縁膜３３- ２が形成される。この時、第１
ゲート絶縁膜３３-1の厚さが第２ゲート絶縁膜３３ -２
の厚さより相対的に厚いために、第１ゲート絶縁膜３３
-1に対し第２ゲート絶縁膜３３ -２のみをエッチングす
るのに充分なエッチング選択比を確保することができ
る。
【００１３】図３Ｂを参照すれば、図３Ａの構造上に、
ドーピングされた非晶質シリコン膜とソース及びドレイ
ン電極用金属膜が順次的に蒸着され、エッジストッパ３
５の上面が露出されるようにパターニングされ、アクテ
ィブ層３４の両側と所定部分オーバーラップされる第１
及び第２オーミック層３６-1、３６ -２と、ソース及び
ドレイン電極３７-1、３７-２とが形成される。その
後、基板全面にＰＥＣＶＤによりパッシベーション層３
８が形成される。
ドーピングされた非晶質シリコン膜とソース及びドレイ
ン電極用金属膜が順次的に蒸着され、エッジストッパ３
５の上面が露出されるようにパターニングされ、アクテ
ィブ層３４の両側と所定部分オーバーラップされる第１
及び第２オーミック層３６-1、３６ -２と、ソース及び
ドレイン電極３７-1、３７-２とが形成される。その
後、基板全面にＰＥＣＶＤによりパッシベーション層３
８が形成される。
【００１４】
【発明の効果】上記のようなＴＦＴのおいて、ゲート電
極３２に一定の電圧が印加されれば、アクティブ層３６
にチャンネルが誘起され、電流がソース電極３７- １か
らチャンネルを通じてドレイン電極３７- ２へ流れる。
ここで、アクティブ層３４の全領域にチャンネルが誘起
されるので、ＴＦＴのオン電流が増加する。又、アクテ
ィブ層３４がゲート電極３２により完全に遮断され、ア
クティブ層３４が光に露出されないので、オフ電流が低
減する。
極３２に一定の電圧が印加されれば、アクティブ層３６
にチャンネルが誘起され、電流がソース電極３７- １か
らチャンネルを通じてドレイン電極３７- ２へ流れる。
ここで、アクティブ層３４の全領域にチャンネルが誘起
されるので、ＴＦＴのオン電流が増加する。又、アクテ
ィブ層３４がゲート電極３２により完全に遮断され、ア
クティブ層３４が光に露出されないので、オフ電流が低
減する。
【００１５】従って、このようなＴＦＴをスイッチング
素子として使用するＡＭ-ＬＣＤの表示特性が向上され
る。また、本発明は前記実施例に限定されず、本発明の
技術的要旨から逸脱しない範囲内で多様に変形させ実施
できる。
素子として使用するＡＭ-ＬＣＤの表示特性が向上され
る。また、本発明は前記実施例に限定されず、本発明の
技術的要旨から逸脱しない範囲内で多様に変形させ実施
できる。
【図面の簡単な説明】
【図１】一般的なＴＦＴを示した断面図である。
【図２】（Ａ）乃至（Ｂ）は、本発明の実施例に係るＴ
ＦＴの製造方法を説明するための断面図である。
ＦＴの製造方法を説明するための断面図である。
【図３】（Ａ）乃至（Ｂ）は、本発明の実施例に係るＴ
ＦＴの製造方法を説明するための断面図である。
ＦＴの製造方法を説明するための断面図である。
３１ 絶縁基板 ３２ ゲート電極 ３３−１ 第１ゲート絶縁膜 ３３−２ 第２ゲート絶縁膜 ３４ アクティブ層 ３５ エッジストッパ ３６−１、３６−２ 第１及び第２オーミック層 ３７−１、３７−２ ソース及びドレイン電極
Claims (12)
- 【請求項１】 アクティブマトリクス型液晶表示装置に
使われる薄膜トランジスタであって、 上部にゲート電極が形成された透明な絶縁基板；前記基
板上に形成された第１ゲート絶縁膜；前記ゲート電極上
部の前記第１ゲート絶縁膜上に形成された第２ゲート絶
縁膜；前記第２ゲート絶縁膜上に形成され前記ゲート電
極のエッジから所定距離をおいて離隔されたアクティブ
層と、前記第１ゲート絶縁膜上に形成され前記アクティ
ブ層の上面を露出させながら前記アクティブ層の両側と
所定部分オーバーラップされた第１及び第２オーミック
層；及び前記第１及び第２オーミック層上に形成された
ソース及びドレイン電極を含むことを特徴とする薄膜ト
ランジスタ。 - 【請求項２】 前記アクティブ層は前記ゲート電極のエ
ッジから０．５乃至１．５μｍに離隔されたことを特徴
とする請求項１記載の薄膜トランジスタ。 - 【請求項３】 前記アクティブ層は非晶質シリコンから
なることを特徴とする請求項２記載の薄膜トランジス
タ。 - 【請求項４】 前記ゲート電極はＭｏＴａ、ＭｏＷ及び
Ｃｒからなるグループの中で選ばれる一つの物質からな
ることを特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項５】 前記第１ゲート絶縁膜はＳｉＯＮ膜また
はＳｉＯｘ膜からなることを特徴とする請求項１記載の
薄膜トランジスタ。 - 【請求項６】前記第１ゲート絶縁膜の厚さは３, ０００
ないし５,０００Å であることを特徴とする請求項５記
載の薄膜トランジスタ。 - 【請求項７】 前記第２ゲート絶縁膜はＳｉＮｘ膜であ
ることを特徴とする請求項１記載の薄膜トランジスタ。 - 【請求項８】 前記第２ゲート絶縁膜の厚さは３００な
いし５００Åであることを特徴とする請求項７記載の薄
膜トランジスタ。 - 【請求項９】 前記第１ゲート絶縁膜はＳｉＯＮ膜また
はＳｉＯｘ膜であり、前記第２ゲート絶縁膜はＳｉＮｘ
膜であることを特徴とする請求項１記載の薄膜トランジ
スタ。 - 【請求項１０】前記第１ゲート絶縁膜の厚さは３, ００
０乃至５,０００Å であり、前記第２ゲート絶縁膜の厚
さは３００乃至５００Åであることを特徴とする請求項
９記載の薄膜トランジスタ。 - 【請求項１１】 前記アクティブ層上に形成され前記ゲ
ート電極のエッジから所定距離をおいて離隔されたエッ
ジストッパをさらに含むことを特徴とする請求項１記載
の薄膜トランジスタ。 - 【請求項１２】 前記エッジストッパは、前記ゲート電
極の上部エッジから１．０乃至２．０μｍに離隔された
ことを特徴とする請求項１１記載の薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1997/P27382 | 1997-06-25 | ||
| KR1019970027382A KR100272266B1 (ko) | 1997-06-25 | 1997-06-25 | 박막 트랜지스터 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11112003A true JPH11112003A (ja) | 1999-04-23 |
Family
ID=19511233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10178832A Pending JPH11112003A (ja) | 1997-06-25 | 1998-06-25 | 薄膜トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11112003A (ja) |
| KR (1) | KR100272266B1 (ja) |
| TW (1) | TW388994B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090009728A (ko) * | 2007-07-20 | 2009-01-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액정 표시장치 |
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