JPH11112006A - 光電変換装置と密着型イメージセンサ - Google Patents
光電変換装置と密着型イメージセンサInfo
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- JPH11112006A JPH11112006A JP9272577A JP27257797A JPH11112006A JP H11112006 A JPH11112006 A JP H11112006A JP 9272577 A JP9272577 A JP 9272577A JP 27257797 A JP27257797 A JP 27257797A JP H11112006 A JPH11112006 A JP H11112006A
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
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- Y02E10/50—Photovoltaic [PV] energy
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- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
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Abstract
(57)【要約】
【課題】 ホトダイオード部のＰＮ接合容量を極力低減
し、かつ、光生成キャリアを有効に活用することが可能
な受光部を提案し、暗電流低減が可能で高感度な光電変
換装置を提供することにある。 【解決手段】 第１導電型の半導体基板と、該半導体基
板表面に形成された第２導電型の第１半導体領域と、該
半導体基板表面に形成され、半導体基板よりも不純物濃
度が高い第１導電型の第２半導体領域と、該半導体基板
上に形成された光透過性の絶縁膜と、該絶縁膜上に形成
され、かつ、該第１半導体領域より面積の大きい開口部
を有する遮光膜と、を有する受光素子を含む光電変換装
置において、該受光素子は、同一開口部内に複数の該第
１半導体領域を有し、かつ、同一開口部内の、おのおの
の該第１半導体領域が電気的に接続されていることを特
徴とする。
し、かつ、光生成キャリアを有効に活用することが可能
な受光部を提案し、暗電流低減が可能で高感度な光電変
換装置を提供することにある。 【解決手段】 第１導電型の半導体基板と、該半導体基
板表面に形成された第２導電型の第１半導体領域と、該
半導体基板表面に形成され、半導体基板よりも不純物濃
度が高い第１導電型の第２半導体領域と、該半導体基板
上に形成された光透過性の絶縁膜と、該絶縁膜上に形成
され、かつ、該第１半導体領域より面積の大きい開口部
を有する遮光膜と、を有する受光素子を含む光電変換装
置において、該受光素子は、同一開口部内に複数の該第
１半導体領域を有し、かつ、同一開口部内の、おのおの
の該第１半導体領域が電気的に接続されていることを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板中に形
成されたＰＮ接合を用いたホトダイオードを有する光電
変換装置及び密着型イメージセンサに関するものであ
り、特に、密着型イメージセンサ等の、画素の開口部が
数十ミクロン程度の比較的大きい画素を有する光電変換
装置に好適なホトダイオードを有する密着型イメージセ
ンサに関わるものである。
成されたＰＮ接合を用いたホトダイオードを有する光電
変換装置及び密着型イメージセンサに関するものであ
り、特に、密着型イメージセンサ等の、画素の開口部が
数十ミクロン程度の比較的大きい画素を有する光電変換
装置に好適なホトダイオードを有する密着型イメージセ
ンサに関わるものである。
【０００２】
【従来技術】近年、一次元の光電変換装置の分野におい
ては、縮小光学系を用いたＣＣＤや、複数の半導体光セ
ンサチップをマルチに実装した等倍系の密着型イメージ
センサの開発が積極的に行われている。
ては、縮小光学系を用いたＣＣＤや、複数の半導体光セ
ンサチップをマルチに実装した等倍系の密着型イメージ
センサの開発が積極的に行われている。
【０００３】これらの光電変換装置の受光素子は、半導
体のＰＮ接合から成るホトダイオードを用いるのが一般
的であるが、例えば、特開昭５５−１５４７８４号公報
に開示されているように、ＰＮ接合が形成されていない
基板表面部に、基板と同一導電型で、かつ基板より不純
物濃度が高い領域を設け、基板表面で発生する暗電流を
低減させた構造も提案されている。また、一次元の光電
変換装置用の受光素子としては、例えば、特開昭６１−
２６４７５８号公報に開示されているように、ＰＮ接合
が形成する接合容量を低減させたもの、特開平１−３０
３７５２号公報に開示されているように、チップ端部の
スクライブに起因する暗電流の低減をはかったもの、
等、種々の構成が提案されている。ＰＮ接合からなるホ
トダイオードが一般的に用いられている。
体のＰＮ接合から成るホトダイオードを用いるのが一般
的であるが、例えば、特開昭５５−１５４７８４号公報
に開示されているように、ＰＮ接合が形成されていない
基板表面部に、基板と同一導電型で、かつ基板より不純
物濃度が高い領域を設け、基板表面で発生する暗電流を
低減させた構造も提案されている。また、一次元の光電
変換装置用の受光素子としては、例えば、特開昭６１−
２６４７５８号公報に開示されているように、ＰＮ接合
が形成する接合容量を低減させたもの、特開平１−３０
３７５２号公報に開示されているように、チップ端部の
スクライブに起因する暗電流の低減をはかったもの、
等、種々の構成が提案されている。ＰＮ接合からなるホ
トダイオードが一般的に用いられている。
【０００４】
【発明が解決しようとする課題】しかしながら、光生成
キャリアをＰＮ接合部に蓄積し、電荷−電圧変換手段を
用いて信号電圧を読み出す増幅型の光電変換装置に適用
した場合、高感度が得られないという問題が生ずる。
キャリアをＰＮ接合部に蓄積し、電荷−電圧変換手段を
用いて信号電圧を読み出す増幅型の光電変換装置に適用
した場合、高感度が得られないという問題が生ずる。
【０００５】上記の、増幅型光電変換装置の場合、光出
力は（１）式にてあらわされる。
力は（１）式にてあらわされる。
【０００６】Ｖｐ＝Ｑｐ／Ｃｓ （１） ここで、ＱｐはＰＮ接合部に蓄積される電荷量、Ｃｓは
光電変換部の容量である。
光電変換部の容量である。
【０００７】この光電変換部の容量Ｃｓは、例えば、ホ
トダイオード、ＭＯＳソースホロア、リセットＭＯＳか
ら成る増幅型光電変換装置の場合、 Ｃｓ＝Ｃｐｄ＋Ｃａ （２） とあらわすことができる。
トダイオード、ＭＯＳソースホロア、リセットＭＯＳか
ら成る増幅型光電変換装置の場合、 Ｃｓ＝Ｃｐｄ＋Ｃａ （２） とあらわすことができる。
【０００８】ここで、Ｃｐｄは受光部のＰＮホトダイオ
ードのＰＮ接合容量、Ｃａは光電変換部に接続されてい
るその他の容量で、上記の場合、ＭＯＳソースホロアを
形成するＭＯＳトランジスタのゲート容量や、リセット
ＭＯＳを形成するＭＯＳトランジスタのソース／ウエル
の接合容量、ソース／ゲート重なり容量、配線容量、等
が含まれる。
ードのＰＮ接合容量、Ｃａは光電変換部に接続されてい
るその他の容量で、上記の場合、ＭＯＳソースホロアを
形成するＭＯＳトランジスタのゲート容量や、リセット
ＭＯＳを形成するＭＯＳトランジスタのソース／ウエル
の接合容量、ソース／ゲート重なり容量、配線容量、等
が含まれる。
【０００９】従って、高感度を実現するためには、光生
成キャリアを有効に蓄積すること、キャリアが蓄積され
る光電変換部の容量をできるだけ小さくすることが必要
となる。
成キャリアを有効に蓄積すること、キャリアが蓄積され
る光電変換部の容量をできるだけ小さくすることが必要
となる。
【００１０】しかしながら、半導体基板中に反対導電型
の領域を形成して得られるホトダイオードを受光部に用
いた密着型イメージセンサにおいては、例えば、３００
ｄｐｉの解像度の場合、画素ピッチは約８４．７ミクロ
ンとなるため、光キャリアを有効に取り出すためには、
開口部とほぼ同一面積のＰＮ接合が必要となるが、
（２）式におけるホトダイオード部のＰＮ接合容量Ｃｐ
ｄが増加する。
の領域を形成して得られるホトダイオードを受光部に用
いた密着型イメージセンサにおいては、例えば、３００
ｄｐｉの解像度の場合、画素ピッチは約８４．７ミクロ
ンとなるため、光キャリアを有効に取り出すためには、
開口部とほぼ同一面積のＰＮ接合が必要となるが、
（２）式におけるホトダイオード部のＰＮ接合容量Ｃｐ
ｄが増加する。
【００１１】一方、ホトダイオード部のＰＮ接合容量Ｃ
ｐｄを小さくするために、ＰＮ接合面積を小さくする
と、ＰＮ接合領域に蓄積される光キャリアが減少してし
まう。
ｐｄを小さくするために、ＰＮ接合面積を小さくする
と、ＰＮ接合領域に蓄積される光キャリアが減少してし
まう。
【００１２】特開昭６１−２６４７５８号公報には蓄積
領域の接合容量を低減するために、蓄積部を環状、また
は一部分が切断された環状に形成することが開示されて
いる。
領域の接合容量を低減するために、蓄積部を環状、また
は一部分が切断された環状に形成することが開示されて
いる。
【００１３】しかしながら、特開昭５５−１５４７８４
号公報に開示されているように、基板表面で発生する暗
電流を抑制する目的で、基板表面に基板と同一導電型で
かつ基板よりも不純物濃度が高い領域を設けた場合に
は、特開昭５５−１５４７８４号公報の図２に示されて
いるように、接合部の周囲部で空乏層が狭くなり、ＰＮ
接合容量の周囲長依存が大きくなる。
号公報に開示されているように、基板表面で発生する暗
電流を抑制する目的で、基板表面に基板と同一導電型で
かつ基板よりも不純物濃度が高い領域を設けた場合に
は、特開昭５５−１５４７８４号公報の図２に示されて
いるように、接合部の周囲部で空乏層が狭くなり、ＰＮ
接合容量の周囲長依存が大きくなる。
【００１４】従って、特開昭６１−２６４７５８号公報
に開示されている構造では、ＰＮ接合部の面積は減少し
ているものの、周囲長が増加しているため、ＰＮ接合部
の容量値を十分に小さくすることができず、高感度化が
困難であった。
に開示されている構造では、ＰＮ接合部の面積は減少し
ているものの、周囲長が増加しているため、ＰＮ接合部
の容量値を十分に小さくすることができず、高感度化が
困難であった。
【００１５】一方、近年、半導体素子の微細加工技術に
伴い、半導体拡散層と接する配線材料として、例えば、
Ｔｉ，ＴｉＮ、等をバリアメタルとして用いる技術が一
般的となっている。
伴い、半導体拡散層と接する配線材料として、例えば、
Ｔｉ，ＴｉＮ、等をバリアメタルとして用いる技術が一
般的となっている。
【００１６】従って、特に、Ｐ型拡散層と良好なオーミ
ックコンタクトを得るためには、Ａｌを配線材料として
用いる場合よりも、半導体拡散層の不純物濃度を高くす
る必要が生じてくる。
ックコンタクトを得るためには、Ａｌを配線材料として
用いる場合よりも、半導体拡散層の不純物濃度を高くす
る必要が生じてくる。
【００１７】しかしながら、従来技術において、ホトダ
イオード部のＰ型領域の不純物濃度を高めることによ
り、暗電流が増加し、かつ暗電流バラツキが大きくなる
という問題が生じてくる。
イオード部のＰ型領域の不純物濃度を高めることによ
り、暗電流が増加し、かつ暗電流バラツキが大きくなる
という問題が生じてくる。
【００１８】この暗電流は、Ｐ型領域とＮ型領域との接
合部、及び、半導体／酸化膜界面の暗電流を抑制するた
めに設けられた表面近傍のＮ型領域とＰ型領域との接合
部において、Ｐ型領域の不純物濃度を高めたことによ
り、空乏層中に存在する結晶欠陥が増加することによる
もの、または、接合部近傍に局所的に高電界が生じるこ
とによるもの、等が原因と推定される。
合部、及び、半導体／酸化膜界面の暗電流を抑制するた
めに設けられた表面近傍のＮ型領域とＰ型領域との接合
部において、Ｐ型領域の不純物濃度を高めたことによ
り、空乏層中に存在する結晶欠陥が増加することによる
もの、または、接合部近傍に局所的に高電界が生じるこ
とによるもの、等が原因と推定される。
【００１９】この暗電流を抑制するために、Ｐ型領域の
不純物濃度を低減させると、Ｐ型領域におけるコンタク
ト抵抗が大きくなり、かつバラツキも増加するため、光
電変換装置の特性バラツキが大きくなるという問題が生
じる。
不純物濃度を低減させると、Ｐ型領域におけるコンタク
ト抵抗が大きくなり、かつバラツキも増加するため、光
電変換装置の特性バラツキが大きくなるという問題が生
じる。
【００２０】すなわち、従来技術においては、一般的な
微細加工技術を適用した場合に、暗電流の増加、暗電流
のバラツキ増加という問題を生じてしまうのである。
微細加工技術を適用した場合に、暗電流の増加、暗電流
のバラツキ増加という問題を生じてしまうのである。
【００２１】［本発明の目的］上述した問題点を解決す
るべく、本発明の目的は、ホトダイオード部のＰＮ接合
容量を極力低減し、かつ、光生成キャリアを有効に活用
することが可能な受光部を提案し、高感度な光電変換装
置を提供することにある。
るべく、本発明の目的は、ホトダイオード部のＰＮ接合
容量を極力低減し、かつ、光生成キャリアを有効に活用
することが可能な受光部を提案し、高感度な光電変換装
置を提供することにある。
【００２２】また本発明の他の目的は、一般的な微細加
工技術を適用した場合においても、暗電流低減が可能な
光電変換装置を提供することにある。
工技術を適用した場合においても、暗電流低減が可能な
光電変換装置を提供することにある。
【００２３】
【問題を解決するための手段】上記の目的を解決するた
めに、本発明は、第１導電型の半導体基板と、該半導体
基板表面に形成された第２導電型の第１半導体領域と、
該半導体基板表面に形成され、半導体基板よりも不純物
濃度が高い第１導電型の第２半導体領域と、該半導体基
板上に形成された光透過性の絶縁膜と、該絶縁膜上に形
成され、かつ、該第１半導体領域より面積の大きい開口
部を有する遮光膜と、を有する受光素子を含む光電変換
装置において、該受光素子は、同一開口部内に複数の該
第１半導体領域を有し、かつ、同一開口部内の、おのお
のの該第１半導体領域が電気的に接続されていることを
特徴とする。
めに、本発明は、第１導電型の半導体基板と、該半導体
基板表面に形成された第２導電型の第１半導体領域と、
該半導体基板表面に形成され、半導体基板よりも不純物
濃度が高い第１導電型の第２半導体領域と、該半導体基
板上に形成された光透過性の絶縁膜と、該絶縁膜上に形
成され、かつ、該第１半導体領域より面積の大きい開口
部を有する遮光膜と、を有する受光素子を含む光電変換
装置において、該受光素子は、同一開口部内に複数の該
第１半導体領域を有し、かつ、同一開口部内の、おのお
のの該第１半導体領域が電気的に接続されていることを
特徴とする。
【００２４】また、本発明は、第１導電型の半導体基板
と、該半導体基板表面に形成された第２導電型の第１半
導体領域と、該半導体基板表面に形成され、半導体基板
よりも不純物濃度が高い第１導電型の第２半導体領域
と、該半導体基板上に形成された光透過性の絶縁膜と、
該絶縁膜上に形成され、かつ、該第１半導体領域より面
積の大きい開口部を有する遮光膜と、を有する複数の受
光素子を含む光電変換装置を、実装基板上に複数個実装
して形成される密着型イメージセンサにおいて、該受光
素子は、同一開口部内に複数の該第１半導体領域を有
し、かつ、同一開口部内の、おのおのの該第１半導体領
域が電気的に接続されていることを特徴とする。
と、該半導体基板表面に形成された第２導電型の第１半
導体領域と、該半導体基板表面に形成され、半導体基板
よりも不純物濃度が高い第１導電型の第２半導体領域
と、該半導体基板上に形成された光透過性の絶縁膜と、
該絶縁膜上に形成され、かつ、該第１半導体領域より面
積の大きい開口部を有する遮光膜と、を有する複数の受
光素子を含む光電変換装置を、実装基板上に複数個実装
して形成される密着型イメージセンサにおいて、該受光
素子は、同一開口部内に複数の該第１半導体領域を有
し、かつ、同一開口部内の、おのおのの該第１半導体領
域が電気的に接続されていることを特徴とする。
【００２５】さらに、本発明は、第１導電型の第１半導
体領域と、該第１半導体領域表面に形成された第２導電
型の第２半導体領域と、該第２半導体領域表面に形成さ
れ、かつ第２半導体領域より不純物濃度が高い、第２導
電型の第３半導体領域と、該第１半導体領域表面に形成
され、該第１半導体領域よりも不純物濃度が高く、かつ
該第２半導体領域より不純物濃度が低い、第１導電型の
第４半導体領域と、該第１半導体領域上に形成され、該
第３半導体領域よりも小さいコンタクトホールを有する
光透過性の第１絶縁膜と、該第１絶縁膜上に形成され、
かつ該第３半導体領域と該コンタクトホールを介して電
気的に接続されている第１導電性材料と、該第１絶縁
膜、及び第１導電性材料上に形成された光透過性の第２
絶縁膜と、該第２絶縁膜上に形成され、かつ該第２半導
体領域より面積の大きい開口部を有する遮光膜と、を有
することを特徴とする。
体領域と、該第１半導体領域表面に形成された第２導電
型の第２半導体領域と、該第２半導体領域表面に形成さ
れ、かつ第２半導体領域より不純物濃度が高い、第２導
電型の第３半導体領域と、該第１半導体領域表面に形成
され、該第１半導体領域よりも不純物濃度が高く、かつ
該第２半導体領域より不純物濃度が低い、第１導電型の
第４半導体領域と、該第１半導体領域上に形成され、該
第３半導体領域よりも小さいコンタクトホールを有する
光透過性の第１絶縁膜と、該第１絶縁膜上に形成され、
かつ該第３半導体領域と該コンタクトホールを介して電
気的に接続されている第１導電性材料と、該第１絶縁
膜、及び第１導電性材料上に形成された光透過性の第２
絶縁膜と、該第２絶縁膜上に形成され、かつ該第２半導
体領域より面積の大きい開口部を有する遮光膜と、を有
することを特徴とする。
【００２６】また、本発明は、第１導電型の第１半導体
領域と、該第１半導体領域表面に形成された第２導電型
の第２半導体領域と、該第２半導体領域表面に形成さ
れ、かつ第２半導体領域より不純物濃度が高い、第２導
電型の第３半導体領域と、該第１半導体領域表面に形成
され、該第１半導体領域よりも不純物濃度が高く、かつ
該第２半導体領域より不純物濃度が低い、第１導電型の
第４半導体領域と、該第１半導体領域上に形成され、該
第３半導体領域よりも小さいコンタクトホールを有する
光透過性の第１絶縁膜と、該第１絶縁膜上に形成され、
かつ該第３半導体領域と該コンタクトホールを介して電
気的に接続されている第１導電性材料と、該第１絶縁
膜、及び第１導電性材料上に形成された光透過性の第２
絶縁膜と、該第２絶縁膜上に形成され、かつ該第２半導
体領域より面積の大きい開口部を有する遮光膜と、を有
する、複数の受光素子を含むことを特徴とする。
領域と、該第１半導体領域表面に形成された第２導電型
の第２半導体領域と、該第２半導体領域表面に形成さ
れ、かつ第２半導体領域より不純物濃度が高い、第２導
電型の第３半導体領域と、該第１半導体領域表面に形成
され、該第１半導体領域よりも不純物濃度が高く、かつ
該第２半導体領域より不純物濃度が低い、第１導電型の
第４半導体領域と、該第１半導体領域上に形成され、該
第３半導体領域よりも小さいコンタクトホールを有する
光透過性の第１絶縁膜と、該第１絶縁膜上に形成され、
かつ該第３半導体領域と該コンタクトホールを介して電
気的に接続されている第１導電性材料と、該第１絶縁
膜、及び第１導電性材料上に形成された光透過性の第２
絶縁膜と、該第２絶縁膜上に形成され、かつ該第２半導
体領域より面積の大きい開口部を有する遮光膜と、を有
する、複数の受光素子を含むことを特徴とする。
【００２７】以下、実施形態を用いて本発明の構成、動
作、および作用効果について説明する。
作、および作用効果について説明する。
【００２８】
［第１の実施形態］図１は本発明の光電変換装置の受光
部の平面構造の概略図、図２は図１におけるＡ−Ａ′部
の断面構造の概略図、図３は図１におけるＢ−Ｂ′部の
断面構造の概略である。
部の平面構造の概略図、図２は図１におけるＡ−Ａ′部
の断面構造の概略図、図３は図１におけるＢ−Ｂ′部の
断面構造の概略である。
【００２９】以下、Ｎ型半導体基板を例として、本発明
の実施態様例を説明するが、本発明はＮ型半導体基板の
場合に限定されるものではなく、Ｐ型半導体基板の場合
でも同様の効果が得られる。
の実施態様例を説明するが、本発明はＮ型半導体基板の
場合に限定されるものではなく、Ｐ型半導体基板の場合
でも同様の効果が得られる。
【００３０】図１において、遮光膜３の一部分に開口部
４，４′，４″が設けられ、受光アレイが形成されてい
る。開口部４，４′，４″の内側にはそれぞれ２個所の
Ｐ型領域１，１′，１″がＮ型半導体基板５の表面に設
けられており、Ｎ型半導体基板との間でＰＮ接合を形成
している。また、同一開口部内に複数のＰ型領域が形成
され、おのおのが、配線２により接続されている。
４，４′，４″が設けられ、受光アレイが形成されてい
る。開口部４，４′，４″の内側にはそれぞれ２個所の
Ｐ型領域１，１′，１″がＮ型半導体基板５の表面に設
けられており、Ｎ型半導体基板との間でＰＮ接合を形成
している。また、同一開口部内に複数のＰ型領域が形成
され、おのおのが、配線２により接続されている。
【００３１】ここで、１０，１０′，１０″は電荷−電
圧変換手段であり、Ｎ型半導体基板５で発生し、Ｐ型領
域１に蓄積された光キャリアによる電荷信号を電圧信号
に変換する手段であり、例えばＭＯＳトランジスタを用
いたＭＯＳアンプやＭＯＳソースホロア回路などが好適
で、これらの回路を通して、光電荷から電圧信号に変換
する。
圧変換手段であり、Ｎ型半導体基板５で発生し、Ｐ型領
域１に蓄積された光キャリアによる電荷信号を電圧信号
に変換する手段であり、例えばＭＯＳトランジスタを用
いたＭＯＳアンプやＭＯＳソースホロア回路などが好適
で、これらの回路を通して、光電荷から電圧信号に変換
する。
【００３２】図２、図３において、Ｎ型半導体基板５の
表面には、基板よりも高濃度のＮ型半導体領域８が設け
られ、また、Ｎ型半導体基板５と配線２の間、また、配
線２と遮光膜３との間には光透過性絶縁膜６，７が設け
られている。
表面には、基板よりも高濃度のＮ型半導体領域８が設け
られ、また、Ｎ型半導体基板５と配線２の間、また、配
線２と遮光膜３との間には光透過性絶縁膜６，７が設け
られている。
【００３３】本発明において、Ｎ型半導体基板５として
不純物濃度が１０14〜１０17（ｃｍ -3）程度のものを用
いることができるが、１０14〜１０16（ｃｍ-3）程度が
好ましい。
不純物濃度が１０14〜１０17（ｃｍ -3）程度のものを用
いることができるが、１０14〜１０16（ｃｍ-3）程度が
好ましい。
【００３４】また、Ｐ型領域１は不純物濃度が１０18〜
１０22（ｃｍ-3）程度あれば良い。尚、図１、図２、図
３において、このＰ型領域は配線領域よりも広く形成さ
れているが、配線領域より小さく形成しても構わない。
更に、図１、図２、図３において、このＰ型領域は方形
に形成されているが、周囲長を小さくするために、例え
ば円形に形成してもよいし、形状や大きさの異なる領域
を混在させても良い。
１０22（ｃｍ-3）程度あれば良い。尚、図１、図２、図
３において、このＰ型領域は配線領域よりも広く形成さ
れているが、配線領域より小さく形成しても構わない。
更に、図１、図２、図３において、このＰ型領域は方形
に形成されているが、周囲長を小さくするために、例え
ば円形に形成してもよいし、形状や大きさの異なる領域
を混在させても良い。
【００３５】Ｎ型半導体基板５表面に形成されるＮ型領
域８は、基板５と絶縁膜６との界面近傍で発生する暗電
流を低減するために設けられており、表面部分の不純物
濃度が１０16〜１０18（ｃｍ-3）程度あればよい。この
Ｎ型領域は、Ｐ型領域と直接接しないようにオフセット
を設けて形成しても良いし、Ｐ型領域に対して不純物濃
度が小さい場合はオフセットを用いずに全面に形成して
も構わない。
域８は、基板５と絶縁膜６との界面近傍で発生する暗電
流を低減するために設けられており、表面部分の不純物
濃度が１０16〜１０18（ｃｍ-3）程度あればよい。この
Ｎ型領域は、Ｐ型領域と直接接しないようにオフセット
を設けて形成しても良いし、Ｐ型領域に対して不純物濃
度が小さい場合はオフセットを用いずに全面に形成して
も構わない。
【００３６】光透過性絶縁膜６，７、及び配線２は通常
のシリコンプロセスで用いられる材料を本発明に適用す
ることができる。
のシリコンプロセスで用いられる材料を本発明に適用す
ることができる。
【００３７】また、遮光膜３は、金属を用いて配線兼用
としても良いし、他の有機材料、無機材料でも構わな
い。この遮光膜の一部分を除去して形成した開口部４
は、例えば、３００ｄｐｉ相当の光学解像度を有する密
着型イメージセンサの場合、１つの開口部４のエリア領
域として、８０×５０μｍ程度となる。
としても良いし、他の有機材料、無機材料でも構わな
い。この遮光膜の一部分を除去して形成した開口部４
は、例えば、３００ｄｐｉ相当の光学解像度を有する密
着型イメージセンサの場合、１つの開口部４のエリア領
域として、８０×５０μｍ程度となる。
【００３８】次に図４を用いて、本発明の作用効果を説
明する。図４は、同図Ｉ−IIの部分にスリット光を照射
し、開口部４を横方向にスキャンした出力、すなわち、
開口部４内の横方向の光感度分布である。本発明におい
ては、ＰＮ接合の空乏層部分で発生した光キャリアはＰ
型領域に有効に蓄積されるが、基板内の中性領域で発生
した光キャリアは、ほぼ等方的に拡散して再結合するた
め、Ｐ型領域から遠ざかるほど、光出力は減少すること
がわかる。こうして、開口部４内に２個所のＰ型領域１
の存在する部分で光出力が高いことにより、このＰ型領
域を複数設ければ光出力レベルは高くなることがわか
る。
明する。図４は、同図Ｉ−IIの部分にスリット光を照射
し、開口部４を横方向にスキャンした出力、すなわち、
開口部４内の横方向の光感度分布である。本発明におい
ては、ＰＮ接合の空乏層部分で発生した光キャリアはＰ
型領域に有効に蓄積されるが、基板内の中性領域で発生
した光キャリアは、ほぼ等方的に拡散して再結合するた
め、Ｐ型領域から遠ざかるほど、光出力は減少すること
がわかる。こうして、開口部４内に２個所のＰ型領域１
の存在する部分で光出力が高いことにより、このＰ型領
域を複数設ければ光出力レベルは高くなることがわか
る。
【００３９】従って、Ｐ型領域を開口部４内に複数形成
することにより、Ｐ型領域の周囲長の総和を極力低減
し、かつ、開口部内で発生した光キャリアを有効に蓄積
することが可能となる。
することにより、Ｐ型領域の周囲長の総和を極力低減
し、かつ、開口部内で発生した光キャリアを有効に蓄積
することが可能となる。
【００４０】［第２の実施形態］図１１は第２の実施形
態の光電変換装置の受光部の平面構造の概略図、図１２
は図１１におけるＡ−Ａ′部の断面構造の概略図であ
る。
態の光電変換装置の受光部の平面構造の概略図、図１２
は図１１におけるＡ−Ａ′部の断面構造の概略図であ
る。
【００４１】図１１及び図１２において、第１半導体領
域となるＮ型半導体基板１１の表面に、第２半導体領域
として第１Ｐ型領域１２，１２′，１２″が設けられ、
Ｎ型半導体基板１１との間でＰＮ接合からなる受光素子
を形成している。
域となるＮ型半導体基板１１の表面に、第２半導体領域
として第１Ｐ型領域１２，１２′，１２″が設けられ、
Ｎ型半導体基板１１との間でＰＮ接合からなる受光素子
を形成している。
【００４２】また、第１Ｐ型領域１２，１２′，１２″
の内部には第３半導体領域として、第１Ｐ型領域より不
純物濃度が高い第２Ｐ型領域１３，１３′，１３″が形
成され、金属配線１６とオーミックコンタクト１５によ
り導通している。
の内部には第３半導体領域として、第１Ｐ型領域より不
純物濃度が高い第２Ｐ型領域１３，１３′，１３″が形
成され、金属配線１６とオーミックコンタクト１５によ
り導通している。
【００４３】さらに、Ｎ型半導体基板１１の表面には、
Ｎ型半導体基板１１よりも不純物濃度の高い第１Ｎ型領
域１４が形成されている。
Ｎ型半導体基板１１よりも不純物濃度の高い第１Ｎ型領
域１４が形成されている。
【００４４】一方、Ｎ型半導体基板１１の上には、第１
Ｎ型領域１４を介して光透過性の第１絶縁膜１７が形成
され、第２Ｐ型領域１３よりも小さなコンタクトホール
１５，１５′，１５″を介して、Ｔｉ等からなる金属配
線１６，１６′，１６″と第２Ｐ型領域１３とが接続さ
れている。
Ｎ型領域１４を介して光透過性の第１絶縁膜１７が形成
され、第２Ｐ型領域１３よりも小さなコンタクトホール
１５，１５′，１５″を介して、Ｔｉ等からなる金属配
線１６，１６′，１６″と第２Ｐ型領域１３とが接続さ
れている。
【００４５】さらに、第１絶縁膜１７、金属配線１６，
１６′，１６″上に光透過性の第２絶縁膜１８が形成さ
れ、第１Ｐ型領域１２より大きな開口部２０，２０′，
２０″を有する遮光膜１９が第２絶縁膜１８上に形成さ
れている。
１６′，１６″上に光透過性の第２絶縁膜１８が形成さ
れ、第１Ｐ型領域１２より大きな開口部２０，２０′，
２０″を有する遮光膜１９が第２絶縁膜１８上に形成さ
れている。
【００４６】本発明の構成において、ＰＮ接合に逆バイ
アスを印加した場合の、空乏層状態の概略を図１２中の
点線２１で示す。
アスを印加した場合の、空乏層状態の概略を図１２中の
点線２１で示す。
【００４７】本発明においては、第１半導体領域として
Ｎ型半導体基板１１や、Ｎ型半導体基板上にエピタキシ
ャル層を成長させたもの、またはＮ型半導体基板１１と
エピタキシャル層との間に高濃度の埋込み層を有するも
のを用いることができる。ここで、ＰＮ接合の空乏層２
１をより拡大させ、光キャリアの収集効率、接合容量の
低下といった効果を得るために、第１半導体領域１１の
表面近傍の不純物濃度は約１０14〜１０17（ｃｍ-3）程
度、より好ましくは約１０14〜１０16（ｃｍ-3）程度と
するのがよい。
Ｎ型半導体基板１１や、Ｎ型半導体基板上にエピタキシ
ャル層を成長させたもの、またはＮ型半導体基板１１と
エピタキシャル層との間に高濃度の埋込み層を有するも
のを用いることができる。ここで、ＰＮ接合の空乏層２
１をより拡大させ、光キャリアの収集効率、接合容量の
低下といった効果を得るために、第１半導体領域１１の
表面近傍の不純物濃度は約１０14〜１０17（ｃｍ-3）程
度、より好ましくは約１０14〜１０16（ｃｍ-3）程度と
するのがよい。
【００４８】第１Ｐ型領域１２は、上述したように、Ｎ
型半導体基板１１、及び第１Ｎ型領域１４との間でＰＮ
接合を形成する。この第１Ｐ型領域１２は、ＰＮ接合部
の空乏層領域内の欠陥を極力低減し、かつ、過大な電界
が生じないように形成するのが好ましい。具体的には、
第１Ｐ型領域１２の不純物濃度を約１０17〜１０19（ｃ
ｍ-3）程度とし、不純物が十分に活性化するような熱工
程を加えるように形成する。
型半導体基板１１、及び第１Ｎ型領域１４との間でＰＮ
接合を形成する。この第１Ｐ型領域１２は、ＰＮ接合部
の空乏層領域内の欠陥を極力低減し、かつ、過大な電界
が生じないように形成するのが好ましい。具体的には、
第１Ｐ型領域１２の不純物濃度を約１０17〜１０19（ｃ
ｍ-3）程度とし、不純物が十分に活性化するような熱工
程を加えるように形成する。
【００４９】第２Ｐ型領域１３は、光キャリアを取り出
すための金属配線１６と良好なオーミックコンタクトを
得るために、不純物濃度を約１０19〜１０20（ｃｍ-3）
程度と、比較的高濃度に形成する。ここで、この第２Ｐ
型領域１３は、第２Ｐ型領域１３まで空乏層が伸びない
ように、第１Ｐ型領域１２内部に形成することにより、
暗電流の抑制が可能となる。
すための金属配線１６と良好なオーミックコンタクトを
得るために、不純物濃度を約１０19〜１０20（ｃｍ-3）
程度と、比較的高濃度に形成する。ここで、この第２Ｐ
型領域１３は、第２Ｐ型領域１３まで空乏層が伸びない
ように、第１Ｐ型領域１２内部に形成することにより、
暗電流の抑制が可能となる。
【００５０】第１Ｎ型領域１４は、Ｎ型半導体基板１１
と第１絶縁膜１７の界面で発生する暗電流を抑制するた
めに設けてあり、界面近傍で空乏化せず、かつ、第１Ｐ
型領域１２との接合部における欠陥が低減できるような
不純物濃度、具体的には、約１０16〜１０18（ｃｍ-3）
程度の不純物濃度とするのが好ましい。
と第１絶縁膜１７の界面で発生する暗電流を抑制するた
めに設けてあり、界面近傍で空乏化せず、かつ、第１Ｐ
型領域１２との接合部における欠陥が低減できるような
不純物濃度、具体的には、約１０16〜１０18（ｃｍ-3）
程度の不純物濃度とするのが好ましい。
【００５１】また、この第１Ｎ型領域１４は、第１Ｐ型
領域１２と直接接しないようにオフセットを設けて形成
しても良いが、第１Ｐ型領域１２に対して不純物濃度が
十分小さい場合は、オフセットを用いずに全面に形成し
たほうが、半導体基板１１と第１絶縁膜１７界面から発
生する暗電流低減効果が大きい。
領域１２と直接接しないようにオフセットを設けて形成
しても良いが、第１Ｐ型領域１２に対して不純物濃度が
十分小さい場合は、オフセットを用いずに全面に形成し
たほうが、半導体基板１１と第１絶縁膜１７界面から発
生する暗電流低減効果が大きい。
【００５２】金属配線１６は、通常シリコンプロセス
で、バリアメタルとして用いられている材料を用いるこ
とができる。具体的には、Ｔｉ，Ｗ，Ｐｔ，Ｍｏ，Ｈ
ｆ，Ｃｏ等の高融点金属、及びそれらを主体とした化合
物である。尚、図１１、図１２には金属配線として１層
構成を示しているが、上記のバリアメタルとＡｌの２層
配線、もしくは、３層以上の多層配線であっても構わな
い。
で、バリアメタルとして用いられている材料を用いるこ
とができる。具体的には、Ｔｉ，Ｗ，Ｐｔ，Ｍｏ，Ｈ
ｆ，Ｃｏ等の高融点金属、及びそれらを主体とした化合
物である。尚、図１１、図１２には金属配線として１層
構成を示しているが、上記のバリアメタルとＡｌの２層
配線、もしくは、３層以上の多層配線であっても構わな
い。
【００５３】光透過性絶縁膜１７，１８は通常のシリコ
ンプロセスで用いられる材料のＳｉＯ2，ＳｉＯやＳｉ
Ｎ等を本発明に適用することができる。
ンプロセスで用いられる材料のＳｉＯ2，ＳｉＯやＳｉ
Ｎ等を本発明に適用することができる。
【００５４】また、遮光膜１９は、金属を用いて配線兼
用としても良いし、他の有機材料、無機材料でも構わな
い。この遮光膜１９の一部分を除去して形成した開口部
２０は、例えば、３００ｄｐｉ相当の光学解像度を有す
る密着型イメージセンサの場合、８０×５０μｍ程度と
なる。
用としても良いし、他の有機材料、無機材料でも構わな
い。この遮光膜１９の一部分を除去して形成した開口部
２０は、例えば、３００ｄｐｉ相当の光学解像度を有す
る密着型イメージセンサの場合、８０×５０μｍ程度と
なる。
【００５５】また、本発明は導電型が逆のＰ型半導体基
板の場合においても同様の効果が得られるが、一般的な
シリコンプロセスとの整合性から、第１半導体領域がＮ
型の場合のほうが効果はより顕著である。
板の場合においても同様の効果が得られるが、一般的な
シリコンプロセスとの整合性から、第１半導体領域がＮ
型の場合のほうが効果はより顕著である。
【００５６】
【実施例】以下、実施例を用いて本発明の説明を行う。
【００５７】［実施例１］図５は、本発明の第１の実施
形態による実施例における１画素の平面構造図、図６は
図５のＣ−Ｃ′部の断面構造図、図７は図５の１画素の
等価回路図である。
形態による実施例における１画素の平面構造図、図６は
図５のＣ−Ｃ′部の断面構造図、図７は図５の１画素の
等価回路図である。
【００５８】本実施例は開口部４内にＰＮ接合を４カ所
設けた構成となっている。抵抗率１Ω・ｃｍのＮ型半導
体基板５の表面に、シート抵抗２８０ΩのＰ型領域１を
４個所設けて、それぞれＰＮ接合を形成している。ま
た、基板５の表面には、Ｐ型領域に対してオフセットを
設けてＮ型領域８を形成している。このＮ型領域８の表
面濃度は約５×１０16（ｃｍ-3）である。配線２、及び
遮光膜３はＡｌで形成している。透明絶縁膜６はＳｉＯ
2 とＢＰＳＧ（BoroPhosphoSilicate Glass：ホウ素と
リンが入ったシリカガラス）の２層構成、透明絶縁膜７
はＳｉＯ膜を用いている。また、遮光膜３の上には保護
膜９としてＳｉＮ膜を設けてある。
設けた構成となっている。抵抗率１Ω・ｃｍのＮ型半導
体基板５の表面に、シート抵抗２８０ΩのＰ型領域１を
４個所設けて、それぞれＰＮ接合を形成している。ま
た、基板５の表面には、Ｐ型領域に対してオフセットを
設けてＮ型領域８を形成している。このＮ型領域８の表
面濃度は約５×１０16（ｃｍ-3）である。配線２、及び
遮光膜３はＡｌで形成している。透明絶縁膜６はＳｉＯ
2 とＢＰＳＧ（BoroPhosphoSilicate Glass：ホウ素と
リンが入ったシリカガラス）の２層構成、透明絶縁膜７
はＳｉＯ膜を用いている。また、遮光膜３の上には保護
膜９としてＳｉＮ膜を設けてある。
【００５９】図７において、本実施例は受光素子となる
ホトダイオード３０を１画素に４素子設けた構成となっ
ている。１つのホトダイオード３０は図６の１つのＰＮ
接合に対応する。ホトダイオード３０のＰ型領域１はリ
セット用のＮＭＯＳ３１、及びＰＭＯＳソースホロア３
２の入力ノードに接続され、電荷−電圧変換されて出力
信号Ｖoutとなる。
ホトダイオード３０を１画素に４素子設けた構成となっ
ている。１つのホトダイオード３０は図６の１つのＰＮ
接合に対応する。ホトダイオード３０のＰ型領域１はリ
セット用のＮＭＯＳ３１、及びＰＭＯＳソースホロア３
２の入力ノードに接続され、電荷−電圧変換されて出力
信号Ｖoutとなる。
【００６０】上記構成を１画素とし、画素ピッチ８４．
７μｍ、２３４画素を有するセンサチップを、ガラスエ
ポキシ基板上に１１チップマルチ実装し、幅２１．８ｃ
ｍのＡ４サイズの密着型イメージセンサを形成した。な
お、複数のチップを一列に並べて密着型イメージセンサ
を形成したとき、開口部を画像読み取りの解像ピッチよ
り小さくして、チップ同士の接合部のピッチを画素ピッ
チと同程度にすることができた。具体的には、３００ｄ
ｐｉとした場合の画素ピッチを約８２．５μｍ、開口ピ
ッチを約５０．０μｍとした。こうすることにより、接
合部においてもチップ内と同様の解像度を得ることがで
きた。この点は、以下の各実施例でも同様である。
７μｍ、２３４画素を有するセンサチップを、ガラスエ
ポキシ基板上に１１チップマルチ実装し、幅２１．８ｃ
ｍのＡ４サイズの密着型イメージセンサを形成した。な
お、複数のチップを一列に並べて密着型イメージセンサ
を形成したとき、開口部を画像読み取りの解像ピッチよ
り小さくして、チップ同士の接合部のピッチを画素ピッ
チと同程度にすることができた。具体的には、３００ｄ
ｐｉとした場合の画素ピッチを約８２．５μｍ、開口ピ
ッチを約５０．０μｍとした。こうすることにより、接
合部においてもチップ内と同様の解像度を得ることがで
きた。この点は、以下の各実施例でも同様である。
【００６１】尚、従来技術に開示されているように、感
度が最大になるようにＰ型領域を環状に配置して最適化
した場合と、本実施例との感度比較を行った結果、本実
施例の感度は従来例の約１．３倍であった。
度が最大になるようにＰ型領域を環状に配置して最適化
した場合と、本実施例との感度比較を行った結果、本実
施例の感度は従来例の約１．３倍であった。
【００６２】［実施例２］図８は本発明の第一の実施形
態による第２の実施例における１画素の平面構造図、図
９は図８のＤ−Ｄ′部の断面構造図、図１０は１画素の
等価回路図である。
態による第２の実施例における１画素の平面構造図、図
９は図８のＤ−Ｄ′部の断面構造図、図１０は１画素の
等価回路図である。
【００６３】本実施例は開口部４内に大きさの異なる円
形のＰＮ接合を含み、７カ所設けた構成となっている。
形のＰＮ接合を含み、７カ所設けた構成となっている。
【００６４】抵抗率１０Ω・ｃｍのＰ型半導体基板１０
５表面に、Ｎ型領域１０１を計７カ所設けて、ＰＮ接合
を形成している。また、基板１０５の表面にはＮ型領域
１０１以外の全面にＰ型領域１０８を形成している。こ
のＰ型領域の表面濃度は約１×１０17（ｃｍ-3）であ
る。
５表面に、Ｎ型領域１０１を計７カ所設けて、ＰＮ接合
を形成している。また、基板１０５の表面にはＮ型領域
１０１以外の全面にＰ型領域１０８を形成している。こ
のＰ型領域の表面濃度は約１×１０17（ｃｍ-3）であ
る。
【００６５】配線２、及び遮光膜３はＡｌで形成してい
る。透明絶縁膜６はＳｉＯ2 とＢＰＳＧの２層構成、透
明絶縁膜７はＳｉＯ膜を用いている。また、遮光膜３の
上には保護膜９としてＳｉＮ膜を設けてある。
る。透明絶縁膜６はＳｉＯ2 とＢＰＳＧの２層構成、透
明絶縁膜７はＳｉＯ膜を用いている。また、遮光膜３の
上には保護膜９としてＳｉＮ膜を設けてある。
【００６６】図１０において、本実施例は受光素子とな
るホトダイオード４０を１画素に７素子設けた構成とな
っている。１つのホトダイオード４０は図８の１つのＰ
Ｎ接合に対応する。ホトダイオード４０のＮ型領域はリ
セット用のＰＭＯＳ４３、及び、ＮＭＯＳソースホロア
４４の入力ノードに接続され、ＰＭＯＳ４３をオンして
ホトダイオード４０の残留電荷をリセットし、その後所
定期間に画像光量に応じた光電荷を蓄積し、その後ＮＭ
ＯＳ４４をオンして、電荷−電圧変換されてＮＭＯＳ４
４の動作上定電流回路を負荷として出力信号Ｖoutとな
る。
るホトダイオード４０を１画素に７素子設けた構成とな
っている。１つのホトダイオード４０は図８の１つのＰ
Ｎ接合に対応する。ホトダイオード４０のＮ型領域はリ
セット用のＰＭＯＳ４３、及び、ＮＭＯＳソースホロア
４４の入力ノードに接続され、ＰＭＯＳ４３をオンして
ホトダイオード４０の残留電荷をリセットし、その後所
定期間に画像光量に応じた光電荷を蓄積し、その後ＮＭ
ＯＳ４４をオンして、電荷−電圧変換されてＮＭＯＳ４
４の動作上定電流回路を負荷として出力信号Ｖoutとな
る。
【００６７】上記構成を１画素とし、画素ピッチ１２７
μｍ、１５８画素を有するセンサチップを、ガラスエポ
キシ基板上に１１チップマルチ実装して、幅２２ｃｍの
Ａ４サイズの密着型イメージセンサを形成した。
μｍ、１５８画素を有するセンサチップを、ガラスエポ
キシ基板上に１１チップマルチ実装して、幅２２ｃｍの
Ａ４サイズの密着型イメージセンサを形成した。
【００６８】［実施例３］図１３は本発明の第２の実施
形態による第３の実施例における１画素の平面構造、図
１４は図１３のＢ−Ｂ′部の断面構造である。
形態による第３の実施例における１画素の平面構造、図
１４は図１３のＢ−Ｂ′部の断面構造である。
【００６９】本実施例においては、Ｎ型半導体基板１１
上に、Ｎ型埋込み層２３、Ｎ型エピタキシャル層２５が
形成されている。このＮ型半導体基板１１の不純物濃度
は約１０16（ｃｍ-3）、Ｎ型埋込み層２３の不純物濃度
は最大で約１０18（ｃｍ-3）、エピタキシャル層２５の
不純物濃度は約１０15（ｃｍ-3）である。
上に、Ｎ型埋込み層２３、Ｎ型エピタキシャル層２５が
形成されている。このＮ型半導体基板１１の不純物濃度
は約１０16（ｃｍ-3）、Ｎ型埋込み層２３の不純物濃度
は最大で約１０18（ｃｍ-3）、エピタキシャル層２５の
不純物濃度は約１０15（ｃｍ-3）である。
【００７０】このエピタキシャル層２５の表面部には、
第１Ｐ型領域１２、第２Ｐ型領域１３、第１Ｎ型領域１
４が形成されている。おのおのの不純物濃度は、第１Ｐ
型領域１２の表面近傍で約２×１０18（ｃｍ-3）、第２
Ｐ型領域１３の表面近傍で約１０20（ｃｍ-3）、第１Ｎ
型領域１４の表面近傍で約５×１０16（ｃｍ-3）であ
り、第１Ｐ型領域１２の接合深さは約０．５μｍ、第２
Ｐ型領域１３の接合深さは約０．３μｍである。
第１Ｐ型領域１２、第２Ｐ型領域１３、第１Ｎ型領域１
４が形成されている。おのおのの不純物濃度は、第１Ｐ
型領域１２の表面近傍で約２×１０18（ｃｍ-3）、第２
Ｐ型領域１３の表面近傍で約１０20（ｃｍ-3）、第１Ｎ
型領域１４の表面近傍で約５×１０16（ｃｍ-3）であ
り、第１Ｐ型領域１２の接合深さは約０．５μｍ、第２
Ｐ型領域１３の接合深さは約０．３μｍである。
【００７１】尚、本実施例においては、第１Ｎ型領域１
４の形成は、画素内全面にイオンを打ち込むことにより
形成している。
４の形成は、画素内全面にイオンを打ち込むことにより
形成している。
【００７２】また、本実施例においては、開口部２０の
エッジ近傍に、高濃度の第２Ｎ型領域２４を設けてい
る。この第２Ｎ型領域２４の不純物濃度は、表面近傍で
約２×１０19（ｃｍ-3）であり、Ｎ型埋込み層２３との
接合部近傍で、約３×１０17（ｃｍ-3）である。
エッジ近傍に、高濃度の第２Ｎ型領域２４を設けてい
る。この第２Ｎ型領域２４の不純物濃度は、表面近傍で
約２×１０19（ｃｍ-3）であり、Ｎ型埋込み層２３との
接合部近傍で、約３×１０17（ｃｍ-3）である。
【００７３】従って、本実施例においては、画素内のエ
ピタキシャル層２５は、エピタキシャル層２５に対して
不純物濃度が高い領域で囲まれた構成となるため、エピ
タキシャル層２５内の中性領域で発生した光生成キャリ
アを効率よく第２Ｐ型領域１３に取り込むことができる
ため、第２Ｐ型領域１３を微少に形成し、接合容量を低
減させ、高感度化に適した構成となっている。
ピタキシャル層２５は、エピタキシャル層２５に対して
不純物濃度が高い領域で囲まれた構成となるため、エピ
タキシャル層２５内の中性領域で発生した光生成キャリ
アを効率よく第２Ｐ型領域１３に取り込むことができる
ため、第２Ｐ型領域１３を微少に形成し、接合容量を低
減させ、高感度化に適した構成となっている。
【００７４】第２Ｐ型領域１３に接する金属配線１６
は、Ｔｉ１６、Ａｌ２６の２層構成を用いている。
は、Ｔｉ１６、Ａｌ２６の２層構成を用いている。
【００７５】また、エピタキシャル層２５上に第１Ｎ型
領域１４又は第１，第２Ｐ型領域１２，１３０を介して
形成された透明絶縁膜１７はＳｉＯ2 とＢＰＳＧの２層
構成、透明絶縁膜１８はＳｉＯ膜を用いている。また、
遮光膜１９にはＡｌを用い、遮光膜１９の上には保護膜
２２としてＳｉＮ膜を設けてある。尚、本実施例におい
て、１画素の開口部２０の大きさは８０μｍ×５０μｍ
程度である。
領域１４又は第１，第２Ｐ型領域１２，１３０を介して
形成された透明絶縁膜１７はＳｉＯ2 とＢＰＳＧの２層
構成、透明絶縁膜１８はＳｉＯ膜を用いている。また、
遮光膜１９にはＡｌを用い、遮光膜１９の上には保護膜
２２としてＳｉＮ膜を設けてある。尚、本実施例におい
て、１画素の開口部２０の大きさは８０μｍ×５０μｍ
程度である。
【００７６】さらに、上記構成を１画素とし、画素ピッ
チ８４．７μｍ、２３４画素を有するセンサチップを形
成し、そのセンサチップをガラスエポキシ基板上に１１
チップマルチ実装して、Ａ４サイズの密着型イメージセ
ンサとなる光電変換装置を形成した。
チ８４．７μｍ、２３４画素を有するセンサチップを形
成し、そのセンサチップをガラスエポキシ基板上に１１
チップマルチ実装して、Ａ４サイズの密着型イメージセ
ンサとなる光電変換装置を形成した。
【００７７】尚、従来技術に開示されているように、本
実施例において、本発明の特徴となる第１Ｐ型領域１２
を設けない場合と本実施例の暗電流の比較を行ったとこ
ろ、本発明の暗電流は従来技術の約１／１０であった。
実施例において、本発明の特徴となる第１Ｐ型領域１２
を設けない場合と本実施例の暗電流の比較を行ったとこ
ろ、本発明の暗電流は従来技術の約１／１０であった。
【００７８】［実施例４］図１５は本発明の第２の実施
形態による第２の実施例における１画素の平面構造、図
１６は図１５のＣ−Ｃ′部の断面構造である。
形態による第２の実施例における１画素の平面構造、図
１６は図１５のＣ−Ｃ′部の断面構造である。
【００７９】本実施例は開口部内にＰＮ接合を４カ所設
け、光キャリアの収集効率を高めた画素構成となってい
る。
け、光キャリアの収集効率を高めた画素構成となってい
る。
【００８０】抵抗率８Ω・ｃｍのＮ型半導体基板１１の
表面に、シート抵抗が約１０００Ωの第１Ｐ型領域１２
を設けて、Ｎ型半導体基板１１と第１Ｐ型領域１２間に
ＰＮ接合を形成している。
表面に、シート抵抗が約１０００Ωの第１Ｐ型領域１２
を設けて、Ｎ型半導体基板１１と第１Ｐ型領域１２間に
ＰＮ接合を形成している。
【００８１】また、第１Ｐ型領域１２内部にはシート抵
抗が約７０Ωの第２Ｐ型領域１３が形成されている。
抗が約７０Ωの第２Ｐ型領域１３が形成されている。
【００８２】さらに、基板１１表面には第１Ｎ型領域１
４を形成している。このＮ型領域１４の表面濃度は約８
×１０16（ｃｍ-3）である。
４を形成している。このＮ型領域１４の表面濃度は約８
×１０16（ｃｍ-3）である。
【００８３】第２Ｐ型領域１３と接続される金属配線
は、ＴｉＮ１６とＡｌ２６の２層構成とし、この金属配
線で画素内に設けられた４つの島状のＰＮ接合領域を電
気的に接続している。
は、ＴｉＮ１６とＡｌ２６の２層構成とし、この金属配
線で画素内に設けられた４つの島状のＰＮ接合領域を電
気的に接続している。
【００８４】透明絶縁膜１７はＳｉＯ2 とＢＰＳＧの２
層構成、透明絶縁膜１８はＳｉＯ膜を用い、遮光膜１９
はＡｌで形成している。また、遮光膜１９の上には保護
膜２２としてＳｉＮ膜を設けてある。
層構成、透明絶縁膜１８はＳｉＯ膜を用い、遮光膜１９
はＡｌで形成している。また、遮光膜１９の上には保護
膜２２としてＳｉＮ膜を設けてある。
【００８５】本実施例においては、光キャリアは基板中
の中性領域で発生し、等方的に拡散する光キャリアの収
集効率を向上させるため、微細に形成したＰＮ接合を画
素内に複数設けている。
の中性領域で発生し、等方的に拡散する光キャリアの収
集効率を向上させるため、微細に形成したＰＮ接合を画
素内に複数設けている。
【００８６】上記構成を１画素とし、画素ピッチ８４．
７μｍ、２３４画素を有するセンサチップを、ガラスエ
ポキシ基板上に１１チップをマルチ実装し、Ａ４サイズ
の密着型イメージセンサとなる光電変換装置を形成し
た。
７μｍ、２３４画素を有するセンサチップを、ガラスエ
ポキシ基板上に１１チップをマルチ実装し、Ａ４サイズ
の密着型イメージセンサとなる光電変換装置を形成し
た。
【００８７】尚、従来技術に開示されているように、本
実施例において、本発明の特徴となる第１Ｐ型領域１２
を設けない場合と本実施例の暗電流の比較を行ったとこ
ろ、本発明の暗電流は従来技術の約１／１０であった。
実施例において、本発明の特徴となる第１Ｐ型領域１２
を設けない場合と本実施例の暗電流の比較を行ったとこ
ろ、本発明の暗電流は従来技術の約１／１０であった。
【００８８】上記実施例では、光電変換の画素について
説明したが、平面的な面積中効率の良い画素で得られた
光電荷は、例えばＭＯＳ構造のソースフォロワ回路によ
って、電荷／電圧変換されて出力線に読み出され、暗電
荷との差異をとって後シェーディング補正やガンマ補正
等が施され、画像信号として取り出される。
説明したが、平面的な面積中効率の良い画素で得られた
光電荷は、例えばＭＯＳ構造のソースフォロワ回路によ
って、電荷／電圧変換されて出力線に読み出され、暗電
荷との差異をとって後シェーディング補正やガンマ補正
等が施され、画像信号として取り出される。
【００８９】
【発明の効果】以上示したように、本発明によれば、開
口部内に複数のＰＮ接合を設け、かつおのおのを電気的
に接続する構成としたことにより、光生成キャリアを有
効に蓄積し、かつ蓄積部の容量を低減することが可能と
なるため、従来技術に対して、光電変換装置の感度を向
上させることができ、その効果は非常に大きい。
口部内に複数のＰＮ接合を設け、かつおのおのを電気的
に接続する構成としたことにより、光生成キャリアを有
効に蓄積し、かつ蓄積部の容量を低減することが可能と
なるため、従来技術に対して、光電変換装置の感度を向
上させることができ、その効果は非常に大きい。
【００９０】また、本発明によれば、バリアメタルを用
いた、一般的なシリコンプロセスを光電変換装置に適用
した場合においても、暗電流低減が可能な構成であり、
高性能な光電変換装置を提供することが実現することが
可能となるため、その効果は非常に大きい。
いた、一般的なシリコンプロセスを光電変換装置に適用
した場合においても、暗電流低減が可能な構成であり、
高性能な光電変換装置を提供することが実現することが
可能となるため、その効果は非常に大きい。
【図１】本発明の光電変換装置の受光部の平面構造の概
略図である。
略図である。
【図２】本発明の図１におけるＡ−Ａ′部の断面構造の
概略図である。
概略図である。
【図３】本発明の図１におけるＢ−Ｂ′部の断面構造の
概略図である。
概略図である。
【図４】本発明の開口部内の光感度分布図である。
【図５】本発明の第１の実施例における１画素の平面構
造図である。
造図である。
【図６】本発明の図５におけるＣ−Ｃ′部の断面構造図
である。
である。
【図７】本発明の第１の実施例における１画素の等価回
路図である。
路図である。
【図８】本発明の第２の実施例における１画素の平面構
造図である。
造図である。
【図９】図８におけるＤ−Ｄ′部の断面構造図である。
【図１０】本発明の第２の実施例における１画素の等価
回路図である。
回路図である。
【図１１】本発明の光電変換装置の受光部の平面構造の
概略図である。
概略図である。
【図１２】本発明の図１１におけるＡ−Ａ′部の断面構
造の概略図である。
造の概略図である。
【図１３】本発明の第１の実施例における画素部の平面
構造図である。
構造図である。
【図１４】本発明の図１３におけるＢ−Ｂ′部の断面構
造図である。
造図である。
【図１５】本発明の第２の実施例における１画素の平面
構造図である。
構造図である。
【図１６】本発明の図１５におけるＣ−Ｃ′部の断面構
造図である。
造図である。
１，１′，１″ Ｐ型領域 ２，２′，２″ 配線 ３ 遮光膜 ４，４′，４″ 開口部 ５ Ｎ型半導体基板 ６ 光透過性絶縁膜 ７ 光透過性絶縁膜 ８ Ｎ型領域 ９ 保護膜 １０，１０′，１０″ 電荷−電圧変換手段 ２０ ホトダイオード ２１ ＮＭＯＳトランジスタ ２２ ＰＭＯＳソースホロア ２３ ＰＭＯＳトランジスタ ２４ ＮＭＯＳソースホロア １０１ Ｎ型領域 １０５ Ｐ型半導体基板 １０８ Ｐ型領域 １１ Ｎ型半導体基板 １２，１２′，１２″ 第１Ｐ型領域 １３，１３′，１３″ 第２Ｐ型領域 １４，１４′，１４″ 第１Ｎ型領域 １５，１５′，１５″ コンタクトホール １６ 導電性材料 １７ 光透過性絶縁膜 １８ 光透過性絶縁膜 １９ 遮光膜 ２０，２０′，２０″ 開口部 ２１ 空乏層 ２２ 保護膜 ２３ Ｎ型埋込み層 ２４ 第２Ｎ型領域 ２６ Ａｌ
Claims (18)
- 【請求項１】 第１導電型の半導体基板と、 該半導体基板表面に形成された第２導電型の第１半導体
領域と、 前記半導体基板表面に形成され、半導体基板よりも不純
物濃度が高い第１導電型の第２半導体領域と、 前記半導体基板上に形成された光透過性の絶縁膜と、 該絶縁膜上に形成され、かつ、前記第１半導体領域より
面積の大きい開口部を有する遮光膜と、 を有する受光素子を含む光電変換装置において、 前記受光素子は、同一開口部内に複数の前記第１半導体
領域を有し、かつ、同一開口部内の、おのおのの前記第
１半導体領域が電気的に接続されていることを特徴とす
る光電変換装置。 - 【請求項２】 前記第１半導体領域は島状であることを
特徴とする請求項１記載の光電変換装置。 - 【請求項３】 前記第１半導体領域は電荷−電圧変換手
段と電気的に接続されていることを特徴とする請求項１
記載の光電変換装置。 - 【請求項４】 前記第１半導体領域はＭＯＳトランジス
タのゲートと電気的に接続されていることを特徴とする
請求項１記載の光電変換装置。 - 【請求項５】 前記受光素子を複数設けたことを特徴と
する請求項１記載の光電変換装置。 - 【請求項６】 第１導電型の半導体基板と、 該半導体基板表面に形成された第２導電型の第１半導体
領域と、 前記半導体基板表面に形成され、半導体基板よりも不純
物濃度が高い第１導電型の第２半導体領域と、 前記半導体基板上に形成された光透過性の絶縁膜と、 前記絶縁膜上に形成され、かつ、前記第１半導体領域よ
り面積の大きい開口部を有する遮光膜と、 を有する複数の受光素子を含む光電変換装置を、実装基
板上に複数個実装して形成される密着型イメージセンサ
において、 前記受光素子は、同一開口部内に複数の前記第１半導体
領域を有し、かつ、同一開口部内の、おのおのの前記第
１半導体領域が電気的に接続されていることを特徴とす
る密着型イメージセンサ。 - 【請求項７】 前記第１半導体領域は島状であることを
特徴とする請求項６記載の密着型イメージセンサ。 - 【請求項８】 前記第１半導体領域は電荷−電圧変換手
段と電気的に接続されていることを特徴とする請求項６
又は７記載の密着型イメージセンサ。 - 【請求項９】 前記第１半導体領域はＭＯＳトランジス
タのゲートと電気的に接続されていることを特徴とする
請求項６乃至８の何れか１項に記載の密着型イメージセ
ンサ。 - 【請求項１０】 第１導電型の第１半導体領域と、 該第１半導体領域表面に形成された第２導電型の第２半
導体領域と、 前記第２半導体領域中に形成され、かつ第２半導体領域
より不純物濃度が高い、前記第２導電型の第３半導体領
域と、 前記第１半導体領域表面に形成され、前記第１半導体領
域よりも不純物濃度が高く、かつ前記第２半導体領域よ
り不純物濃度が低い、第１導電型の第４半導体領域と、 前記第１半導体領域上に形成され、前記第３半導体領域
よりも小さいコンタクトホールを有する光透過性の第１
絶縁膜と、 前記第１絶縁膜上に形成され、かつ前記第３半導体領域
と前記コンタクトホールを介して電気的に接続されてい
る第１導電性材料と、 前記第１絶縁膜、及び第１導電性材料上に形成された光
透過性の第２絶縁膜と、 前記第２絶縁膜上に形成され、かつ前記第２半導体領域
より面積の大きい開口部を有する遮光膜と、 を有することを特徴とする光電変換装置。 - 【請求項１１】 前記第１導電型はＮ導電型であり、前
記第２導電型はＰ導電型であり、前記第１導電性材料は
チタン、タングステン、白金、モリブデン、ハフニウ
ム、コバルトのいずれかを含むことを特徴とする請求項
１０記載の光電変換装置。 - 【請求項１２】 前記第３半導体領域と前記第１半導体
領域の接合深さは、前記第２半導体領域と前記第１半導
体領域の接合深さより深いことを特徴とする請求項１０
又は１１記載の光電変換装置。 - 【請求項１３】 前記第１半導体領域の不純物濃度は約
１０14〜１０16（ｃｍ-3）であり、 前記第２半導体領域表面近傍の不純物濃度は約１０17〜
１０19（ｃｍ-3）であり、前記第３半導体領域表面近傍
の不純物濃度は約１０19〜１０21（ｃｍ-3）であり、前
記第２半導体領域表面近傍の不純物濃度は約１０16〜１
０18（ｃｍ-3）であることを特徴とする請求項１０又は
１１，１２に記載の光電変換装置。 - 【請求項１４】 第１導電型の第１半導体領域と、 前記第１半導体領域表面に形成された第２導電型の第２
半導体領域と、 前記第２半導体領域表面に形成され、かつ第２半導体領
域より不純物濃度が高い、第２導電型の第３半導体領域
と、 前記第１半導体領域表面に形成され、前記第１半導体領
域よりも不純物濃度が高く、かつ前記第２半導体領域よ
り不純物濃度が低い、第１導電型の第４半導体領域と、 前記第１半導体領域上に形成され、前記第３半導体領域
よりも小さいコンタクトホールを有する光透過性の第１
絶縁膜と、 前記第１絶縁膜上に形成され、かつ前記第３半導体領域
と前記コンタクトホールを介して電気的に接続されてい
る第１導電性材料と、 前記第１絶縁膜、及び第１導電性材料上に形成された、
光透過性の第２絶縁膜と、 前記第２絶縁膜上に形成され、かつ前記第２半導体領域
より面積の大きい開口部を有する遮光膜と、 を有する、複数の受光素子を含むことを特徴とする光電
変換装置。 - 【請求項１５】 前記第１導電型はＮ導電型であり、前
記第２導電型はＰ導電型であり、前記第１導電性材料は
チタン、タングステン、白金、モリブデン、ハフニウ
ム、コバルトのいずれかを含むことを特徴とする請求項
１４記載の光電変換装置。 - 【請求項１６】 前記第３半導体領域と前記第１半導体
領域の接合深さは、前記第２半導体領域と前記第１半導
体領域の接合深さより深いことを特徴とする請求項１５
記載の光電変換装置。 - 【請求項１７】 前記第１半導体領域の不純物濃度は約
１０14〜１０16（ｃｍ-3）であり、 前記第２半導体領域表面近傍の不純物濃度は約１０17〜
１０19（ｃｍ-3）であり、前記第３半導体領域表面近傍
の不純物濃度は約１０19〜１０21（ｃｍ-3）であり、前
記第２半導体領域表面近傍の不純物濃度は約１０16〜１
０18（ｃｍ-3）であることを特徴とする請求項１５乃至
１７のいずれか１項記載の光電変換装置。 - 【請求項１８】 請求項１０乃至１７に記載の光電変換
装置を１ラインとして接合したことを特徴とする密着型
イメージセンサ。
Priority Applications (9)
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|---|---|---|---|
| JP27257797A JP3413078B2 (ja) | 1997-10-06 | 1997-10-06 | 光電変換装置と密着型イメージセンサ |
| DE69838743T DE69838743T2 (de) | 1997-10-06 | 1998-09-30 | Photoelektrische Umwandlungsvorrichtung und Bildsensor |
| TW087116267A TW427036B (en) | 1997-10-06 | 1998-09-30 | Photoelectric conversion apparatus and image sensor |
| EP06076065A EP1688998A3 (en) | 1997-10-06 | 1998-09-30 | Photoelectric conversion apparatus and image sensor |
| EP98307951A EP0908956B1 (en) | 1997-10-06 | 1998-09-30 | Photoelectric conversion apparatus and image sensor |
| SG1998003950A SG78318A1 (en) | 1997-10-06 | 1998-10-01 | Photoelectric conversion apparatus and image sensor |
| US09/164,277 US6150704A (en) | 1997-10-06 | 1998-10-01 | Photoelectric conversion apparatus and image sensor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27257797A JP3413078B2 (ja) | 1997-10-06 | 1997-10-06 | 光電変換装置と密着型イメージセンサ |
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|---|---|
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| KR (1) | KR100312279B1 (ja) |
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| DE (1) | DE69838743T2 (ja) |
| SG (1) | SG78318A1 (ja) |
| TW (1) | TW427036B (ja) |
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| WO2010092929A1 (ja) * | 2009-02-13 | 2010-08-19 | 浜松ホトニクス株式会社 | イメージセンサ |
| WO2011096549A1 (ja) * | 2010-02-05 | 2011-08-11 | 国立大学法人静岡大学 | 光情報取得素子、光情報取得素子アレイ及びハイブリッド型固体撮像装置 |
| EP2287917A3 (en) * | 1999-02-25 | 2012-08-29 | Canon Kabushiki Kaisha | Light-receiving element and photoelectric conversion device |
| JP2013128125A (ja) * | 2013-01-15 | 2013-06-27 | Canon Inc | 光電変換装置及びマルチチップイメージセンサ |
| JP2016207807A (ja) * | 2015-04-21 | 2016-12-08 | マイクロシグナル株式会社 | 光電変換素子 |
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