JPH11112037A - 熱電素子及び熱電素子の電極形成方法 - Google Patents
熱電素子及び熱電素子の電極形成方法Info
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- JPH11112037A JPH11112037A JP9265519A JP26551997A JPH11112037A JP H11112037 A JPH11112037 A JP H11112037A JP 9265519 A JP9265519 A JP 9265519A JP 26551997 A JP26551997 A JP 26551997A JP H11112037 A JPH11112037 A JP H11112037A
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Abstract
(57)【要約】
【課題】 低接触抵抗の電極をＦｅＳｉ2 半導体上に形
成することで実効的な熱電素子の比抵抗を低くし、熱電
素子としての性能の向上を図る。 【解決手段】 Ｐ型ＦｅＳｉ2 半導体１とＮ型ＦｅＳｉ
2 半導体２の一端同士１ａ、２ａを直接または導電体を
介して接続してなる熱電素子において、前記Ｐ型ＦｅＳ
ｉ2 半導体１及び前記Ｎ型ＦｅＳｉ2 半導体２の各他端
１ｂ、２ｂ側に、Ｆｅ、Ｎｉ、Ｃｏ、または、Ｍｎ、Ｃ
ｏ等のドーピング材を含むＦｅを成分とする電極３を直
接形成する。
成することで実効的な熱電素子の比抵抗を低くし、熱電
素子としての性能の向上を図る。 【解決手段】 Ｐ型ＦｅＳｉ2 半導体１とＮ型ＦｅＳｉ
2 半導体２の一端同士１ａ、２ａを直接または導電体を
介して接続してなる熱電素子において、前記Ｐ型ＦｅＳ
ｉ2 半導体１及び前記Ｎ型ＦｅＳｉ2 半導体２の各他端
１ｂ、２ｂ側に、Ｆｅ、Ｎｉ、Ｃｏ、または、Ｍｎ、Ｃ
ｏ等のドーピング材を含むＦｅを成分とする電極３を直
接形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦｅＳｉ2 半導体
からなる熱電素子に関し、更に詳しくは、熱電素子の低
抵抗化を図るための電極形成技術に関する。
からなる熱電素子に関し、更に詳しくは、熱電素子の低
抵抗化を図るための電極形成技術に関する。
【０００２】
【従来の技術】近年、熱エネルギの有効利用や熱源の多
様化等に伴い、高効率熱電材料に対する期待が高まって
おり、種々の材料が研究開発されている。なかでもＦｅ
Ｓｉ2半導体は、比較的高温度での使用が可能であり、
耐酸化性にも優れているため大気中での使用が可能であ
り、添加する不純物元素を適宜選択することで半導体と
してのＰ型或いはＮ型の導電型制御が可能であり、且
つ、原料となる鉄やシリコンが豊富で原料費が安価であ
るという多くの利点から注目されている。しかし、かか
るＦｅＳｉ2 半導体も、他の熱電材料に比べて後述する
熱電素子の性能が低く、熱電素子として実用に供するに
は、この性能の改善が望まれていた。一般的に、熱電素
子の性能は、性能指数ｚ（ｚ＝α2 ／ρκ）を指標とし
て評価される。ここで、αは熱電能、ρは比抵抗、κは
熱伝導率で、性能指数ｚは温度に依存する物質固有の値
である。かかる観点から、熱電能αは大きく、比抵抗ρ
と熱伝導率κの小さい物質が望ましい。
様化等に伴い、高効率熱電材料に対する期待が高まって
おり、種々の材料が研究開発されている。なかでもＦｅ
Ｓｉ2半導体は、比較的高温度での使用が可能であり、
耐酸化性にも優れているため大気中での使用が可能であ
り、添加する不純物元素を適宜選択することで半導体と
してのＰ型或いはＮ型の導電型制御が可能であり、且
つ、原料となる鉄やシリコンが豊富で原料費が安価であ
るという多くの利点から注目されている。しかし、かか
るＦｅＳｉ2 半導体も、他の熱電材料に比べて後述する
熱電素子の性能が低く、熱電素子として実用に供するに
は、この性能の改善が望まれていた。一般的に、熱電素
子の性能は、性能指数ｚ（ｚ＝α2 ／ρκ）を指標とし
て評価される。ここで、αは熱電能、ρは比抵抗、κは
熱伝導率で、性能指数ｚは温度に依存する物質固有の値
である。かかる観点から、熱電能αは大きく、比抵抗ρ
と熱伝導率κの小さい物質が望ましい。
【０００３】ここで、ＦｅＳｉ2 半導体とは、β−Ｆｅ
Ｓｉ2 相を主たる成分とする鉄珪化物であり、かかる組
成を持つ合金は、化学量論組成の非常に狭い単相領域を
持つβ−ＦｅＳｉ2 相が安定な相として存在し、所定温
度の熱処理によって半導体特性を有するβ相を得たもの
である。また、β−ＦｅＳｉ2 の溶製材は多孔質で亀裂
が多く脆いため、その作製には一般には粉末冶金法が用
いられ、その粉末冶金法における焼結法としては、代表
的なものとして、無加圧焼結法（ＰＬＳ）、ホットプレ
ス焼結法（ＨＰ）、熱間等方圧力焼結法（ＨＩＰ）等が
使用されている。
Ｓｉ2 相を主たる成分とする鉄珪化物であり、かかる組
成を持つ合金は、化学量論組成の非常に狭い単相領域を
持つβ−ＦｅＳｉ2 相が安定な相として存在し、所定温
度の熱処理によって半導体特性を有するβ相を得たもの
である。また、β−ＦｅＳｉ2 の溶製材は多孔質で亀裂
が多く脆いため、その作製には一般には粉末冶金法が用
いられ、その粉末冶金法における焼結法としては、代表
的なものとして、無加圧焼結法（ＰＬＳ）、ホットプレ
ス焼結法（ＨＰ）、熱間等方圧力焼結法（ＨＩＰ）等が
使用されている。
【０００４】このβ−ＦｅＳｉ2 は、ＭｎやＡｌ等のＰ
型不純物をドーピングするとＰ型の導電型を呈するＰ型
ＦｅＳｉ2 半導体に、一方、Ｃｏ等のＮ型不純物をドー
ピングするとＮ型の導電型を呈するＮ型ＦｅＳｉ2 半導
体にすることができる。
型不純物をドーピングするとＰ型の導電型を呈するＰ型
ＦｅＳｉ2 半導体に、一方、Ｃｏ等のＮ型不純物をドー
ピングするとＮ型の導電型を呈するＮ型ＦｅＳｉ2 半導
体にすることができる。
【０００５】ところで、ＦｅＳｉ2 半導体を用いて熱電
素子を具体的に構成する場合、Ｐ型不純物をドーピング
したＰ型ＦｅＳｉ2 半導体とＮ型不純物をドーピングし
たＮ型ＦｅＳｉ2 半導体の一端同士を接合し、Ｐ型及び
Ｎ型ＦｅＳｉ2 半導体の他端側に電極部を形成する構成
が一般的である。ここで、各半導体の両端に温度差を与
えて両電極間に熱起電力を発生させる熱電発電素子とし
て使用する場合は、前記Ｐ型及びＮ型半導体の接合部を
高温側に配置する。前記Ｐ型及びＮ型半導体の接合部
は、ＦｅＳｉ2 半導体の融点が高いため銀ロウ等の高温
ロウ材を使用したり、種々の方法で直接接合させるほ
か、同種の方法で導電体を介して接合され形成されてい
た。一方、低温側に形成される電極部は、特別な導電性
の電極材料で特別に電極を形成するのではなく、前記各
半導体表面の電極部に銅線等の電気配線を超音波ハンダ
付け等で接続することで、一般的には外部回路との電気
的接続を形成していた。
素子を具体的に構成する場合、Ｐ型不純物をドーピング
したＰ型ＦｅＳｉ2 半導体とＮ型不純物をドーピングし
たＮ型ＦｅＳｉ2 半導体の一端同士を接合し、Ｐ型及び
Ｎ型ＦｅＳｉ2 半導体の他端側に電極部を形成する構成
が一般的である。ここで、各半導体の両端に温度差を与
えて両電極間に熱起電力を発生させる熱電発電素子とし
て使用する場合は、前記Ｐ型及びＮ型半導体の接合部を
高温側に配置する。前記Ｐ型及びＮ型半導体の接合部
は、ＦｅＳｉ2 半導体の融点が高いため銀ロウ等の高温
ロウ材を使用したり、種々の方法で直接接合させるほ
か、同種の方法で導電体を介して接合され形成されてい
た。一方、低温側に形成される電極部は、特別な導電性
の電極材料で特別に電極を形成するのではなく、前記各
半導体表面の電極部に銅線等の電気配線を超音波ハンダ
付け等で接続することで、一般的には外部回路との電気
的接続を形成していた。
【０００６】
【発明が解決しようとする課題】熱電素子の性能は、上
記のように性能指数ｚを指標として評価されるが、熱電
材料自体の性能指数ｚが高くても、前記Ｐ型及びＮ型半
導体の接合部及び前記電極部での接触抵抗が高ければ、
熱電素子全体としての実効的な比抵抗ρが見かけ上大き
くなり、実質的な性能を低下させる結果となる。つま
り、熱電発電素子として機能させた場合、前記各接触抵
抗が熱電発電素子の内部抵抗として作用し、前記各接触
抵抗において出力電流に応じた電圧降下が発生するた
め、前記Ｐ型及びＮ型半導体が前記接合部と前記各電極
部間の温度差で発生する熱起電力の電圧値が実効的に低
下する結果となるのである。さて、上記のＦｅＳｉ2 半
導体を用いた熱電素子の電極部形成に使用される超音波
ハンダ付け等では、半田等の合金または金属とＦｅＳｉ
2 半導体との接触面にエネルギ障壁（ショットキー障
壁）が生じ、その両端にかかるエネルギ障壁を超える電
圧が印加されなければ電気的な導通が得られず、良好な
オーミック接触とはならずに実質的に接触抵抗を増大さ
せる結果となり、特に低温時に顕著であるため、熱電素
子性能向上の一阻害要因となっていた。
記のように性能指数ｚを指標として評価されるが、熱電
材料自体の性能指数ｚが高くても、前記Ｐ型及びＮ型半
導体の接合部及び前記電極部での接触抵抗が高ければ、
熱電素子全体としての実効的な比抵抗ρが見かけ上大き
くなり、実質的な性能を低下させる結果となる。つま
り、熱電発電素子として機能させた場合、前記各接触抵
抗が熱電発電素子の内部抵抗として作用し、前記各接触
抵抗において出力電流に応じた電圧降下が発生するた
め、前記Ｐ型及びＮ型半導体が前記接合部と前記各電極
部間の温度差で発生する熱起電力の電圧値が実効的に低
下する結果となるのである。さて、上記のＦｅＳｉ2 半
導体を用いた熱電素子の電極部形成に使用される超音波
ハンダ付け等では、半田等の合金または金属とＦｅＳｉ
2 半導体との接触面にエネルギ障壁（ショットキー障
壁）が生じ、その両端にかかるエネルギ障壁を超える電
圧が印加されなければ電気的な導通が得られず、良好な
オーミック接触とはならずに実質的に接触抵抗を増大さ
せる結果となり、特に低温時に顕著であるため、熱電素
子性能向上の一阻害要因となっていた。
【０００７】ところで、一般に金属と半導体を接触させ
たとき、界面でのキャリヤの再結合速度が非常に速い場
合とか、上記ショットキー障壁が十分低い場合とか、ま
たは、キャリヤがトンネルできるほど障壁が十分に薄い
場合にオーミック接触となることから、高温時ほど良好
なオーミック接触が得られ、前記接合部及び前記電極部
での接触抵抗は低くなる。よって、低温側に設けられる
前記電極部の接触抵抗の低抵抗化が、熱電材料自体の高
性能化と合わせて、熱電素子としての高性能化に寄与す
るのである。
たとき、界面でのキャリヤの再結合速度が非常に速い場
合とか、上記ショットキー障壁が十分低い場合とか、ま
たは、キャリヤがトンネルできるほど障壁が十分に薄い
場合にオーミック接触となることから、高温時ほど良好
なオーミック接触が得られ、前記接合部及び前記電極部
での接触抵抗は低くなる。よって、低温側に設けられる
前記電極部の接触抵抗の低抵抗化が、熱電材料自体の高
性能化と合わせて、熱電素子としての高性能化に寄与す
るのである。
【０００８】更に、熱電発電素子として使用する場合、
高温側の前記Ｐ型及びＮ型半導体の接合部と低温側の電
極部との温度差を大きくすれば、それだけ大きい起電力
が得られ、発電能力が高くなるが、前記電極部の接触抵
抗を低くするために電極部の温度を上げると、却って発
生起電力が低下し、発電能力が阻害される。このため、
低温側に設けられる前記電極部は通常水冷等で冷却され
る。従って、前記電極部における接触抵抗は別手段によ
って低抵抗化を図る必要がある。
高温側の前記Ｐ型及びＮ型半導体の接合部と低温側の電
極部との温度差を大きくすれば、それだけ大きい起電力
が得られ、発電能力が高くなるが、前記電極部の接触抵
抗を低くするために電極部の温度を上げると、却って発
生起電力が低下し、発電能力が阻害される。このため、
低温側に設けられる前記電極部は通常水冷等で冷却され
る。従って、前記電極部における接触抵抗は別手段によ
って低抵抗化を図る必要がある。
【０００９】また、前記電極部の形成を、超音波ハンダ
付け等によらずに、ＦｅＳｉ2 半導体とオーミック接触
可能な導電性の電極材料を前記各半導体表面に直接形成
すれば、一見上記問題の解決が図れるように思われる
が、別材料で形成された電極とＦｅＳｉ2 半導体の熱膨
張率及び焼成時の収縮率の違いから、電極形成を含む工
程での大きな温度差で、電極部にクラックが発生する虞
があった。更に、かかる問題点を解消し、且つ、ＦｅＳ
ｉ2 半導体と良好なオーミック接触が可能な適切な電極
材料が知られていなかった。
付け等によらずに、ＦｅＳｉ2 半導体とオーミック接触
可能な導電性の電極材料を前記各半導体表面に直接形成
すれば、一見上記問題の解決が図れるように思われる
が、別材料で形成された電極とＦｅＳｉ2 半導体の熱膨
張率及び焼成時の収縮率の違いから、電極形成を含む工
程での大きな温度差で、電極部にクラックが発生する虞
があった。更に、かかる問題点を解消し、且つ、ＦｅＳ
ｉ2 半導体と良好なオーミック接触が可能な適切な電極
材料が知られていなかった。
【００１０】本発明は、上記実情に鑑みてなされたもの
で、その目的は、低接触抵抗の電極を形成することで実
効的な比抵抗ρを低くし、熱電素子としての性能の向上
を図り、ＦｅＳｉ2 半導体が本来有する上記利点を有効
に活用し、高温使用に適した高性能の熱電素子を提供す
る点にある。
で、その目的は、低接触抵抗の電極を形成することで実
効的な比抵抗ρを低くし、熱電素子としての性能の向上
を図り、ＦｅＳｉ2 半導体が本来有する上記利点を有効
に活用し、高温使用に適した高性能の熱電素子を提供す
る点にある。
【００１１】
【課題を解決するための手段】この目的を達成するため
の本発明による熱電素子の第一の特徴構成は、特許請求
の範囲の欄の請求項１に記載した通り、ＦｅＳｉ2 半導
体に、Ｆｅ、Ｎｉ、Ｃｏ、または、Ｍｎ、Ｃｏ等のドー
ピング材を含むＦｅを成分とする電極が直接形成されて
ある点にある。
の本発明による熱電素子の第一の特徴構成は、特許請求
の範囲の欄の請求項１に記載した通り、ＦｅＳｉ2 半導
体に、Ｆｅ、Ｎｉ、Ｃｏ、または、Ｍｎ、Ｃｏ等のドー
ピング材を含むＦｅを成分とする電極が直接形成されて
ある点にある。
【００１２】同第二の特徴構成は、特許請求の範囲の欄
の請求項２に記載した通り、Ｐ型ＦｅＳｉ2 半導体とＮ
型ＦｅＳｉ2 半導体の一端同士を直接または導電体を介
して接続してなり、前記Ｐ型ＦｅＳｉ2 半導体及び前記
Ｎ型ＦｅＳｉ2 半導体の各他端側に、Ｆｅ、Ｎｉ、Ｃ
ｏ、または、Ｍｎ、Ｃｏ等のドーピング材を含むＦｅを
成分とする電極が直接形成されてある点にある。ここ
で、電極が直接形成されてあるとは、ＦｅＳｉ2 半導体
と電極材料とが、半田や銀ロウ等のＦｅＳｉ2 半導体と
前記電極材料とは別組成の媒体を介して電気的且つ物理
的に接続されているのではなく、かかる媒体を介さずに
直接接続されている状態を指す。例えば、既に作製され
たＦｅＳｉ2 半導体の所定箇所に、真空蒸着、溶射、塗
布等により前記電極材料の被膜を形成し、焼成すること
で、或いは、焼結法により前記ＦｅＳｉ2 半導体と前記
電極を同時に一体成形することで、ＦｅＳｉ2 半導体に
対して電極を直接形成することができる。
の請求項２に記載した通り、Ｐ型ＦｅＳｉ2 半導体とＮ
型ＦｅＳｉ2 半導体の一端同士を直接または導電体を介
して接続してなり、前記Ｐ型ＦｅＳｉ2 半導体及び前記
Ｎ型ＦｅＳｉ2 半導体の各他端側に、Ｆｅ、Ｎｉ、Ｃ
ｏ、または、Ｍｎ、Ｃｏ等のドーピング材を含むＦｅを
成分とする電極が直接形成されてある点にある。ここ
で、電極が直接形成されてあるとは、ＦｅＳｉ2 半導体
と電極材料とが、半田や銀ロウ等のＦｅＳｉ2 半導体と
前記電極材料とは別組成の媒体を介して電気的且つ物理
的に接続されているのではなく、かかる媒体を介さずに
直接接続されている状態を指す。例えば、既に作製され
たＦｅＳｉ2 半導体の所定箇所に、真空蒸着、溶射、塗
布等により前記電極材料の被膜を形成し、焼成すること
で、或いは、焼結法により前記ＦｅＳｉ2 半導体と前記
電極を同時に一体成形することで、ＦｅＳｉ2 半導体に
対して電極を直接形成することができる。
【００１３】この目的を達成するための本発明による熱
電素子の電極形成方法の第一の特徴構成は、特許請求の
範囲の欄の請求項３に記載した通り、特許請求の範囲の
欄の請求項１または２に記載の熱電素子の電極形成方法
であって、電極形成箇所に前記電極材料の粉末を配置
し、半導体形成箇所に前記ＦｅＳｉ2 半導体の所定の導
電型の半導体材料の粉末を配置し、前記電極形成箇所と
前記半導体形成箇所の中間に前記電極材料と前記半導体
材料の混合粉末を配置し、前記ＦｅＳｉ2 半導体と前記
電極とを焼結法によって同時に焼成し一体成形する点に
ある。
電素子の電極形成方法の第一の特徴構成は、特許請求の
範囲の欄の請求項３に記載した通り、特許請求の範囲の
欄の請求項１または２に記載の熱電素子の電極形成方法
であって、電極形成箇所に前記電極材料の粉末を配置
し、半導体形成箇所に前記ＦｅＳｉ2 半導体の所定の導
電型の半導体材料の粉末を配置し、前記電極形成箇所と
前記半導体形成箇所の中間に前記電極材料と前記半導体
材料の混合粉末を配置し、前記ＦｅＳｉ2 半導体と前記
電極とを焼結法によって同時に焼成し一体成形する点に
ある。
【００１４】同第二の特徴構成は、特許請求の範囲の欄
の請求項４に記載した通り、前記熱電素子の電極形成方
法の第一の特徴構成に加えて、前記混合粉末の混合比
が、前記半導体形成箇所との境界から前記電極形成箇所
との境界にかけて、段階的または連続的に、前記電極材
料の粉末の配合が増えるように変化する点にある。
の請求項４に記載した通り、前記熱電素子の電極形成方
法の第一の特徴構成に加えて、前記混合粉末の混合比
が、前記半導体形成箇所との境界から前記電極形成箇所
との境界にかけて、段階的または連続的に、前記電極材
料の粉末の配合が増えるように変化する点にある。
【００１５】以下に作用並びに効果を説明する。本発明
による上記した熱電素子の第一または第二の特徴構成に
よれば、低温時においても、電極材料とＦｅＳｉ2 半導
体とが良好なオーミック接触を形成し、接触抵抗の低減
を図ることができ、結果として、熱電素子全体の実効的
な比抵抗を低下させることができ、熱電素子の高性能化
を図ることができるのである。特に、第二の特徴構成に
よれば、Ｐ型ＦｅＳｉ2 半導体とＮ型ＦｅＳｉ2 半導体
の熱電効果の電気的特性の極性が反転するため熱電素子
を直列接続しても発生起電力や温度差が相殺されず、高
性能化が図れるのである。更に、同構成を直列或いは並
列に接続して増設が可能である。
による上記した熱電素子の第一または第二の特徴構成に
よれば、低温時においても、電極材料とＦｅＳｉ2 半導
体とが良好なオーミック接触を形成し、接触抵抗の低減
を図ることができ、結果として、熱電素子全体の実効的
な比抵抗を低下させることができ、熱電素子の高性能化
を図ることができるのである。特に、第二の特徴構成に
よれば、Ｐ型ＦｅＳｉ2 半導体とＮ型ＦｅＳｉ2 半導体
の熱電効果の電気的特性の極性が反転するため熱電素子
を直列接続しても発生起電力や温度差が相殺されず、高
性能化が図れるのである。更に、同構成を直列或いは並
列に接続して増設が可能である。
【００１６】ところで、Ｆｅ、Ｎｉ、Ｃｏ、または、Ｍ
ｎ、Ｃｏ等のドーピング材を含むＦｅは、従来、ＦｅＳ
ｉ2 半導体との接触では良好なオーミック接触が困難と
思われていた材料であるが、本発明者が実験により、良
好なオーミック接触が可能であることを新たに確認し、
かかる新知見を得るに至ったものである。例えば、電極
材料がＦｅ、または、Ｍｎ、Ｃｏ等のドーピング材を含
むＦｅの場合は、ＦｅＳｉ2 半導体と電極界面にＦｅＳ
ｉの薄膜層が形成され、このＦｅＳｉを介して良好なオ
ーミック接触が形成されているものと推察される。ここ
に、ＦｅＳｉ層が実際にＦｅＳｉ2 半導体と電極界面に
形成されているとしても、かかる中間層は電極形成工程
の結果としてＦｅＳｉ2 半導体材料と電極材料から直接
生成されるもので、これらの材料とは別組成の接続媒体
とは言えず、かかる中間層の存在をもって電極がＦｅＳ
ｉ2 半導体に直接形成されている状態が否定されるもの
ではない。
ｎ、Ｃｏ等のドーピング材を含むＦｅは、従来、ＦｅＳ
ｉ2 半導体との接触では良好なオーミック接触が困難と
思われていた材料であるが、本発明者が実験により、良
好なオーミック接触が可能であることを新たに確認し、
かかる新知見を得るに至ったものである。例えば、電極
材料がＦｅ、または、Ｍｎ、Ｃｏ等のドーピング材を含
むＦｅの場合は、ＦｅＳｉ2 半導体と電極界面にＦｅＳ
ｉの薄膜層が形成され、このＦｅＳｉを介して良好なオ
ーミック接触が形成されているものと推察される。ここ
に、ＦｅＳｉ層が実際にＦｅＳｉ2 半導体と電極界面に
形成されているとしても、かかる中間層は電極形成工程
の結果としてＦｅＳｉ2 半導体材料と電極材料から直接
生成されるもので、これらの材料とは別組成の接続媒体
とは言えず、かかる中間層の存在をもって電極がＦｅＳ
ｉ2 半導体に直接形成されている状態が否定されるもの
ではない。
【００１７】本発明による上記した熱電素子の電極形成
方法の第一の特徴構成によれば、電極とＦｅＳｉ2 半導
体が同時に作製されるため、電極形成工程を独立して別
途設ける必要がなく、工程の簡略化が図れるとともに、
電極形成を含む焼結工程での大きな温度差に対して、前
記電極材料と前記当該半導体材料の混合粉末が焼結して
中間層を形成するに、熱膨張率及び焼成時の収縮率が平
均的には電極とＦｅＳｉ2 半導体の中間の値となり、か
かる熱膨張率及び収縮率の差が電極とＦｅＳｉ 2 半導体
間で急激に変化しないため、クラックの発生を防止する
ことができるのである。尚、かかる混合粉末を設けずと
も一定の歩留りでクラックを発生させずに電極を形成す
ることも、工程条件を適切に調整することで可能である
が、その適正値を予備実験等により抽出するのが比較的
困難であり、高歩留りで量産するには問題となるが、本
特徴構成によれば、安定した高歩留りが期待でき、量産
適応性が高いのである。
方法の第一の特徴構成によれば、電極とＦｅＳｉ2 半導
体が同時に作製されるため、電極形成工程を独立して別
途設ける必要がなく、工程の簡略化が図れるとともに、
電極形成を含む焼結工程での大きな温度差に対して、前
記電極材料と前記当該半導体材料の混合粉末が焼結して
中間層を形成するに、熱膨張率及び焼成時の収縮率が平
均的には電極とＦｅＳｉ2 半導体の中間の値となり、か
かる熱膨張率及び収縮率の差が電極とＦｅＳｉ 2 半導体
間で急激に変化しないため、クラックの発生を防止する
ことができるのである。尚、かかる混合粉末を設けずと
も一定の歩留りでクラックを発生させずに電極を形成す
ることも、工程条件を適切に調整することで可能である
が、その適正値を予備実験等により抽出するのが比較的
困難であり、高歩留りで量産するには問題となるが、本
特徴構成によれば、安定した高歩留りが期待でき、量産
適応性が高いのである。
【００１８】同第二の特徴構成によれば、電極とＦｅＳ
ｉ2 半導体間で熱膨張率及び収縮率を段階的または連続
的に変化させることができるので、前記クラックの発生
をより確実に防止できるのである。また、クラックの発
生し易い特定の焼結法の適用を容易化し、焼結法の選択
自由度が増すのである。
ｉ2 半導体間で熱膨張率及び収縮率を段階的または連続
的に変化させることができるので、前記クラックの発生
をより確実に防止できるのである。また、クラックの発
生し易い特定の焼結法の適用を容易化し、焼結法の選択
自由度が増すのである。
【００１９】
【発明の実施の形態】以下に、本発明に係る熱電素子及
びその電極形成方法の実施の形態を図面に基づいて説明
する。図１に示すように、本発明に係る熱電素子は、棒
状のＰ型ＦｅＳｉ2 半導体１と棒状のＮ型ＦｅＳｉ2 半
導体２が夫々の一端同士１ａ、２ａにおいて平面視Ｖ字
形状に直接接続し、更に、前記Ｐ型ＦｅＳｉ2 半導体１
と前記Ｎ型ＦｅＳｉ2半導体２の各他端１ｂ、２ｂ側の
上面に、Ｆｅを成分とする電極３が直接形成された構成
となっている。
びその電極形成方法の実施の形態を図面に基づいて説明
する。図１に示すように、本発明に係る熱電素子は、棒
状のＰ型ＦｅＳｉ2 半導体１と棒状のＮ型ＦｅＳｉ2 半
導体２が夫々の一端同士１ａ、２ａにおいて平面視Ｖ字
形状に直接接続し、更に、前記Ｐ型ＦｅＳｉ2 半導体１
と前記Ｎ型ＦｅＳｉ2半導体２の各他端１ｂ、２ｂ側の
上面に、Ｆｅを成分とする電極３が直接形成された構成
となっている。
【００２０】図２に示すように、前記Ｐ型ＦｅＳｉ2 半
導体１、前記Ｎ型ＦｅＳｉ2 半導体２、及び、前記電極
３の各部を含む、直径４０ｍｍ、厚さ７ｍｍの円盤体４
を無加圧焼結法で同時に一体で作製した後に、マイクロ
カッターで図中破線部分に沿ってＶ字形状に切削加工し
て前記熱電素子が作製される。また、前記電極３の厚さ
は、全体の厚み７ｍｍ中の２ｍｍで上面側に位置してい
る。何れも焼成後の寸法である。ここで、前記電極３の
厚みを２ｍｍとしたのは、２ｍｍより厚くすると、Ｆｅ
とＦｅＳｉ2 を比較した場合の焼成時の収縮率がＦｅの
方が大きいため、前記電極３にクラックが発生し易くな
るためである。
導体１、前記Ｎ型ＦｅＳｉ2 半導体２、及び、前記電極
３の各部を含む、直径４０ｍｍ、厚さ７ｍｍの円盤体４
を無加圧焼結法で同時に一体で作製した後に、マイクロ
カッターで図中破線部分に沿ってＶ字形状に切削加工し
て前記熱電素子が作製される。また、前記電極３の厚さ
は、全体の厚み７ｍｍ中の２ｍｍで上面側に位置してい
る。何れも焼成後の寸法である。ここで、前記電極３の
厚みを２ｍｍとしたのは、２ｍｍより厚くすると、Ｆｅ
とＦｅＳｉ2 を比較した場合の焼成時の収縮率がＦｅの
方が大きいため、前記電極３にクラックが発生し易くな
るためである。
【００２１】以下、前記円盤体４の作製について説明す
る。前記Ｐ型ＦｅＳｉ2 半導体１の原料粉末は、Ｆｅ
（純度９９．９％以上）、Ｓｉ（純度９９．９％以
上）、Ｍｎ（純度９９．９９％以上）を原料としてＦｅ
(1 -X) Ｍｎx Ｓｉ2 （Ｘ＝０．０５〜０．１３）の組成
になるように秤量して真空溶解炉で溶解したものの粗粉
末を、ボールミルでメカニカルグライディングして平均
粒径５〜８ｍｍの微粉末としたものを使用する。一方、
前記Ｎ型ＦｅＳｉ2 半導体２の原料粉末は、Ｆｅ（純度
９９．９％以上）、Ｓｉ（純度９９．９％以上）、Ｃｏ
（純度９９．９％以上）を原料としてＦｅ(1-Y) ＣｏY
Ｓｉ2 （Ｙ＝０．０３〜０．１２）の組成になるように
秤量して真空溶解炉で溶解したものの粗粉末を、上記同
様に平均粒径５〜８ｍｍの微粉末としたものを使用す
る。前記電極３の原料粉末は、Ｆｅ（純度９９．９％以
上）の粗粉末を、上記と同様の工程を経て、平均粒径１
〜１０μｍの微粉末としたものを使用する。
る。前記Ｐ型ＦｅＳｉ2 半導体１の原料粉末は、Ｆｅ
（純度９９．９％以上）、Ｓｉ（純度９９．９％以
上）、Ｍｎ（純度９９．９９％以上）を原料としてＦｅ
(1 -X) Ｍｎx Ｓｉ2 （Ｘ＝０．０５〜０．１３）の組成
になるように秤量して真空溶解炉で溶解したものの粗粉
末を、ボールミルでメカニカルグライディングして平均
粒径５〜８ｍｍの微粉末としたものを使用する。一方、
前記Ｎ型ＦｅＳｉ2 半導体２の原料粉末は、Ｆｅ（純度
９９．９％以上）、Ｓｉ（純度９９．９％以上）、Ｃｏ
（純度９９．９％以上）を原料としてＦｅ(1-Y) ＣｏY
Ｓｉ2 （Ｙ＝０．０３〜０．１２）の組成になるように
秤量して真空溶解炉で溶解したものの粗粉末を、上記同
様に平均粒径５〜８ｍｍの微粉末としたものを使用す
る。前記電極３の原料粉末は、Ｆｅ（純度９９．９％以
上）の粗粉末を、上記と同様の工程を経て、平均粒径１
〜１０μｍの微粉末としたものを使用する。
【００２２】前記Ｐ型ＦｅＳｉ2 半導体１及び前記Ｎ型
ＦｅＳｉ2 半導体２の原料粉末を所定円筒容器内に夫々
半円柱分づつ充填し、更に、図２に示す電極形成部分に
前記電極３の原料粉末を充填して、円盤状に予備成形し
たものを、焼結温度１０５０℃、昇温時間３０分で、無
加圧焼結を施した。尚、焼結温度１０５０℃は、前記Ｐ
型ＦｅＳｉ2 半導体１及び前記Ｎ型ＦｅＳｉ2 半導体２
の原料粉末が焼結して、しかもβ相化する温度１１２４
°Ｋ以上に設定してある。尚、無加圧焼結法では、焼成
後の緻密度が９２％〜９３％であるため、耐久性を向上
させるためには、ホットプレス焼結法や熱間等方圧力焼
結法等の使用が好ましい。しかしながら、焼結法とし
て、ホットプレス焼結法や熱間等方圧力焼結法等の加圧
焼結法を用いる場合は、加圧用の黒鉛製のパンチの炭素
と前記電極３のＦｅが反応し、前記電極３が剥がれる虞
があるため、前記パンチを例えばアルミナ製等に変更す
る必要がある。
ＦｅＳｉ2 半導体２の原料粉末を所定円筒容器内に夫々
半円柱分づつ充填し、更に、図２に示す電極形成部分に
前記電極３の原料粉末を充填して、円盤状に予備成形し
たものを、焼結温度１０５０℃、昇温時間３０分で、無
加圧焼結を施した。尚、焼結温度１０５０℃は、前記Ｐ
型ＦｅＳｉ2 半導体１及び前記Ｎ型ＦｅＳｉ2 半導体２
の原料粉末が焼結して、しかもβ相化する温度１１２４
°Ｋ以上に設定してある。尚、無加圧焼結法では、焼成
後の緻密度が９２％〜９３％であるため、耐久性を向上
させるためには、ホットプレス焼結法や熱間等方圧力焼
結法等の使用が好ましい。しかしながら、焼結法とし
て、ホットプレス焼結法や熱間等方圧力焼結法等の加圧
焼結法を用いる場合は、加圧用の黒鉛製のパンチの炭素
と前記電極３のＦｅが反応し、前記電極３が剥がれる虞
があるため、前記パンチを例えばアルミナ製等に変更す
る必要がある。
【００２３】上記製法で作製された熱電素子の内部抵抗
を、同形状で同じ作製方法で前記電極３を設けず超音波
ハンダ付けで電極部を設けた従来の熱電素子の内部抵抗
と比較した結果、従来６Ωであったものが、０．１Ω以
下に低減されていることが確認できた。
を、同形状で同じ作製方法で前記電極３を設けず超音波
ハンダ付けで電極部を設けた従来の熱電素子の内部抵抗
と比較した結果、従来６Ωであったものが、０．１Ω以
下に低減されていることが確認できた。
【００２４】以下に別実施形態を説明する。 〈１〉上記の実施形態における前記円盤体４の作製工程
において、図２に示す電極形成部分に前記電極３の原料
粉末を充填する前に、前記電極３の原料粉末の充填箇所
と、前記Ｐ型ＦｅＳｉ2 半導体１及び前記Ｎ型ＦｅＳｉ
2 半導体２の原料粉末の各充填箇所の間に、当該導電型
のＦｅＳｉ2 半導体原料粉末と前記電極３の原料粉末の
混合粉末を充填させるのも好ましい実施の形態である。
尚、この混合粉末の混合比としては、ＦｅＳｉ2 半導体
原料粉末の重量％が１０％〜９０％のものが好ましい。
このように、前記Ｐ型ＦｅＳｉ2 半導体１及び前記Ｎ型
ＦｅＳｉ2 半導体２と前記電極３の間に、積極的に同種
の成分からなる中間層を形成することで、前記電極３の
焼成時の収縮による衝撃を吸収緩和し、クラックの発生
を抑制することができるのである。
において、図２に示す電極形成部分に前記電極３の原料
粉末を充填する前に、前記電極３の原料粉末の充填箇所
と、前記Ｐ型ＦｅＳｉ2 半導体１及び前記Ｎ型ＦｅＳｉ
2 半導体２の原料粉末の各充填箇所の間に、当該導電型
のＦｅＳｉ2 半導体原料粉末と前記電極３の原料粉末の
混合粉末を充填させるのも好ましい実施の形態である。
尚、この混合粉末の混合比としては、ＦｅＳｉ2 半導体
原料粉末の重量％が１０％〜９０％のものが好ましい。
このように、前記Ｐ型ＦｅＳｉ2 半導体１及び前記Ｎ型
ＦｅＳｉ2 半導体２と前記電極３の間に、積極的に同種
の成分からなる中間層を形成することで、前記電極３の
焼成時の収縮による衝撃を吸収緩和し、クラックの発生
を抑制することができるのである。
【００２５】更に、前記混合比を、前記混合粉末の充填
箇所の前記各ＦｅＳｉ2 半導体１、２側から前記電極３
側にかけて、連続的または断続的に傾斜組成化させても
構わない。この場合、前記電極３の焼成時の収縮による
衝撃を連続的または断続的に吸収緩和できるため、上記
のクラック発生抑制効果がより顕著となり、より好まし
いのである。
箇所の前記各ＦｅＳｉ2 半導体１、２側から前記電極３
側にかけて、連続的または断続的に傾斜組成化させても
構わない。この場合、前記電極３の焼成時の収縮による
衝撃を連続的または断続的に吸収緩和できるため、上記
のクラック発生抑制効果がより顕著となり、より好まし
いのである。
【００２６】〈２〉前記電極３の電極材料としては、Ｆ
ｅ以外に、Ｎｉ、Ｃｏ、または、Ｍｎ、Ｃｏ等のドーピ
ング材を含むＦｅであっても構わない。これらの電極材
料においても、Ｆｅの場合と同様に、ＦｅＳｉ2 半導体
２との間で良好なオーミック接触が可能であることが確
認できている。
ｅ以外に、Ｎｉ、Ｃｏ、または、Ｍｎ、Ｃｏ等のドーピ
ング材を含むＦｅであっても構わない。これらの電極材
料においても、Ｆｅの場合と同様に、ＦｅＳｉ2 半導体
２との間で良好なオーミック接触が可能であることが確
認できている。
【００２７】〈３〉本実施形態において、前記Ｐ型Ｆｅ
Ｓｉ2 半導体１と前記Ｎ型ＦｅＳｉ2半導体２は、各別
に作製されたものを、前記電極３とは反対側の端部同士
を銀ロウ付け等の既存の接続方法で接続しても構わな
い。また、前記Ｐ型ＦｅＳｉ2 半導体１及び前記Ｎ型Ｆ
ｅＳｉ2 半導体２の両端に前記電極３を設け、一方端の
電極同士を共通としたり、或いは、別途導電体を介して
接続しても構わない。
Ｓｉ2 半導体１と前記Ｎ型ＦｅＳｉ2半導体２は、各別
に作製されたものを、前記電極３とは反対側の端部同士
を銀ロウ付け等の既存の接続方法で接続しても構わな
い。また、前記Ｐ型ＦｅＳｉ2 半導体１及び前記Ｎ型Ｆ
ｅＳｉ2 半導体２の両端に前記電極３を設け、一方端の
電極同士を共通としたり、或いは、別途導電体を介して
接続しても構わない。
【００２８】〈４〉前記電極３は、必ずしも、前記Ｐ型
ＦｅＳｉ2 半導体１及び前記Ｎ型ＦｅＳｉ2 半導体２は
焼結法で同時に作製されなくても構わない。例えば、既
製のＰ型ＦｅＳｉ2 半導体及びＮ型ＦｅＳｉ2 半導体の
夫々の一端側に、真空蒸着、溶射、塗布等により前記電
極材料の被膜を形成し、焼成して形成しても構わない。
また、既製の前記Ｐ型ＦｅＳｉ2 半導体及び前記Ｎ型Ｆ
ｅＳｉ2 半導体のβ相化は前記電極材料の被膜の焼成時
に同時に行っても構わない。また、既製の前記Ｐ型Ｆｅ
Ｓｉ2 半導体及び前記Ｎ型ＦｅＳｉ2 半導体の作製方法
は無加圧焼結法以外の焼結法であってもよく、また、真
性ＦｅＳｉ2 半導体を作製した後に所定の導電型の不純
物をスパッタリング等して作製しても構わない。
ＦｅＳｉ2 半導体１及び前記Ｎ型ＦｅＳｉ2 半導体２は
焼結法で同時に作製されなくても構わない。例えば、既
製のＰ型ＦｅＳｉ2 半導体及びＮ型ＦｅＳｉ2 半導体の
夫々の一端側に、真空蒸着、溶射、塗布等により前記電
極材料の被膜を形成し、焼成して形成しても構わない。
また、既製の前記Ｐ型ＦｅＳｉ2 半導体及び前記Ｎ型Ｆ
ｅＳｉ2 半導体のβ相化は前記電極材料の被膜の焼成時
に同時に行っても構わない。また、既製の前記Ｐ型Ｆｅ
Ｓｉ2 半導体及び前記Ｎ型ＦｅＳｉ2 半導体の作製方法
は無加圧焼結法以外の焼結法であってもよく、また、真
性ＦｅＳｉ2 半導体を作製した後に所定の導電型の不純
物をスパッタリング等して作製しても構わない。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
低接触抵抗の電極をＦｅＳｉ2 半導体上に形成すること
で実効的な熱電素子の比抵抗を低くし、熱電素子として
の性能の向上を図ることができ、結果として、ＦｅＳｉ
2 半導体が本来的に有する高温度使用、耐酸化性、導電
型制御容易性、低原料コスト等の多くの利点を有効に活
用した、高温使用に適した高性能の熱電素子を提供する
ことができた。
低接触抵抗の電極をＦｅＳｉ2 半導体上に形成すること
で実効的な熱電素子の比抵抗を低くし、熱電素子として
の性能の向上を図ることができ、結果として、ＦｅＳｉ
2 半導体が本来的に有する高温度使用、耐酸化性、導電
型制御容易性、低原料コスト等の多くの利点を有効に活
用した、高温使用に適した高性能の熱電素子を提供する
ことができた。
【図１】本発明に係る熱電素子の一実施形態を示す斜視
図
図
【図２】本発明に係る熱電素子の一実施形態の製造工程
を説明する平面図
を説明する平面図
１ Ｐ型ＦｅＳｉ2 半導体 １ａ Ｐ型ＦｅＳｉ2 半導体の一端 １ｂ Ｐ型ＦｅＳｉ2 半導体の他端 ２ Ｎ型ＦｅＳｉ2 半導体 ２ａ Ｎ型ＦｅＳｉ2 半導体の一端 ２ｂ Ｎ型ＦｅＳｉ2 半導体の他端 ３ 電極 ４ 円盤体
Claims (4)
- 【請求項１】 ＦｅＳｉ2 半導体に、Ｆｅ、Ｎｉ、Ｃ
ｏ、または、Ｍｎ、Ｃｏ等のドーピング材を含むＦｅを
成分とする電極が直接形成されてある熱電素子。 - 【請求項２】 Ｐ型ＦｅＳｉ2 半導体とＮ型ＦｅＳｉ2
半導体の一端同士を直接または導電体を介して接続して
なる熱電素子であって、 前記Ｐ型ＦｅＳｉ2 半導体及び前記Ｎ型ＦｅＳｉ2 半導
体の各他端側に、Ｆｅ、Ｎｉ、Ｃｏ、または、Ｍｎ、Ｃ
ｏ等のドーピング材を含むＦｅを成分とする電極が直接
形成されてある熱電素子。 - 【請求項３】 請求項１または２に記載の熱電素子の電
極形成方法であって、 電極形成箇所に前記電極材料の粉末を配置し、半導体形
成箇所に前記ＦｅＳｉ 2 半導体の所定の導電型の半導体
材料の粉末を配置し、前記電極形成箇所と前記半導体形
成箇所の中間に前記電極材料と前記半導体材料の混合粉
末を配置し、前記ＦｅＳｉ2 半導体と前記電極とを焼結
法によって同時に焼成し一体成形することを特徴とする
熱電素子の電極形成方法。 - 【請求項４】 前記混合粉末の混合比が、前記半導体形
成箇所との境界から前記電極形成箇所との境界にかけ
て、段階的または連続的に、前記電極材料の粉末の配合
が増えるように変化する請求項３記載の熱電素子の電極
形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265519A JPH11112037A (ja) | 1997-09-30 | 1997-09-30 | 熱電素子及び熱電素子の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9265519A JPH11112037A (ja) | 1997-09-30 | 1997-09-30 | 熱電素子及び熱電素子の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11112037A true JPH11112037A (ja) | 1999-04-23 |
Family
ID=17418279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9265519A Pending JPH11112037A (ja) | 1997-09-30 | 1997-09-30 | 熱電素子及び熱電素子の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11112037A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010093009A (ja) * | 2008-10-07 | 2010-04-22 | Sumitomo Chemical Co Ltd | 熱電変換モジュールおよび熱電変換素子 |
| JP2017204501A (ja) * | 2016-05-09 | 2017-11-16 | 日本ドライケミカル株式会社 | 熱電変換素子、分布型温度センサーおよび熱電変換素子の製造方法 |
| JP2021073685A (ja) * | 2020-12-25 | 2021-05-13 | 日本ドライケミカル株式会社 | 熱電変換素子、分布型温度センサーおよび熱電変換素子の製造方法 |
-
1997
- 1997-09-30 JP JP9265519A patent/JPH11112037A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010093009A (ja) * | 2008-10-07 | 2010-04-22 | Sumitomo Chemical Co Ltd | 熱電変換モジュールおよび熱電変換素子 |
| JP2017204501A (ja) * | 2016-05-09 | 2017-11-16 | 日本ドライケミカル株式会社 | 熱電変換素子、分布型温度センサーおよび熱電変換素子の製造方法 |
| JP2021073685A (ja) * | 2020-12-25 | 2021-05-13 | 日本ドライケミカル株式会社 | 熱電変換素子、分布型温度センサーおよび熱電変換素子の製造方法 |
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