JPH11112231A - 小振幅発振回路 - Google Patents
小振幅発振回路Info
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- JPH11112231A JPH11112231A JP26552497A JP26552497A JPH11112231A JP H11112231 A JPH11112231 A JP H11112231A JP 26552497 A JP26552497 A JP 26552497A JP 26552497 A JP26552497 A JP 26552497A JP H11112231 A JPH11112231 A JP H11112231A
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Abstract
(57)【要約】
【課題】発振動作時に、半導体チップ内の電源およびグ
ランドに発生するノイズを低減させることができる小振
幅発振回路を提供すること。 【解決手段】この小振幅発振回路に供給される第１の電
源の電位よりも低く、かつ、この小振幅発振回路に供給
されるグランドの電位よりも高い電位を持つ第２の電源
とこの小振幅発振回路の出力ノードとの間に、この小振
幅発振回路が発振する振幅を調整するための抵抗素子を
接続し、この小振幅発振回路を第１の電源とグランドと
の間の電圧よりも狭い範囲の振幅で発振させることによ
り、上記課題を解決する。
ランドに発生するノイズを低減させることができる小振
幅発振回路を提供すること。 【解決手段】この小振幅発振回路に供給される第１の電
源の電位よりも低く、かつ、この小振幅発振回路に供給
されるグランドの電位よりも高い電位を持つ第２の電源
とこの小振幅発振回路の出力ノードとの間に、この小振
幅発振回路が発振する振幅を調整するための抵抗素子を
接続し、この小振幅発振回路を第１の電源とグランドと
の間の電圧よりも狭い範囲の振幅で発振させることによ
り、上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、電源とグランドと
の間の電圧よりも狭い範囲の振幅で発振する小振幅発振
回路に関するものである。
の間の電圧よりも狭い範囲の振幅で発振する小振幅発振
回路に関するものである。
【０００２】
【従来の技術】図５は、従来の発振回路の一例の構成回
路図である。図示例の発振回路４２は、所定の周波数で
発振するコルピッツ型の発振回路であって、水晶振動子
１２、発振バッファ１４、フィードバック抵抗１６およ
び容量素子１８，２０を有する。水晶振動子１２、発振
バッファ１４およびフィードバック抵抗１６は互いに並
列に接続され、容量素子１８，２０は、それぞれ水晶振
動子１２の両端とグランドとの間に接続されている。
路図である。図示例の発振回路４２は、所定の周波数で
発振するコルピッツ型の発振回路であって、水晶振動子
１２、発振バッファ１４、フィードバック抵抗１６およ
び容量素子１８，２０を有する。水晶振動子１２、発振
バッファ１４およびフィードバック抵抗１６は互いに並
列に接続され、容量素子１８，２０は、それぞれ水晶振
動子１２の両端とグランドとの間に接続されている。
【０００３】また、図示例の発振バッファ１４はインバ
ータであって、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）２２およびＮ型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）２４を有する。ＰＭＯＳ２２およびＮ
ＭＯＳ２４のソースは各々電源ＶＤＤおよびグランドＧ
ＮＤに接続され、そのゲートはともにこの発振バッファ
１４の入力となるノードＡに接続され、そのドレインは
短絡されてこの発振バッファ１４の出力となるノードＢ
に接続されている。
ータであって、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）２２およびＮ型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）２４を有する。ＰＭＯＳ２２およびＮ
ＭＯＳ２４のソースは各々電源ＶＤＤおよびグランドＧ
ＮＤに接続され、そのゲートはともにこの発振バッファ
１４の入力となるノードＡに接続され、そのドレインは
短絡されてこの発振バッファ１４の出力となるノードＢ
に接続されている。
【０００４】この発振回路４２において、水晶振動子１
２は所定周波数の正弦波を出力する。フィードバック抵
抗１６は、水晶振動子１２の両端を接続するバイアス抵
抗であって、発振バッファ１４および容量素子１８，２
０とともに、水晶振動子１２が出力する正弦波を所定振
幅に増幅する。所定振幅に増幅された正弦波は、図示し
ていない出力バッファによって方形波に波形整形され、
例えばクロック信号等として半導体装置の内部回路に供
給される。
２は所定周波数の正弦波を出力する。フィードバック抵
抗１６は、水晶振動子１２の両端を接続するバイアス抵
抗であって、発振バッファ１４および容量素子１８，２
０とともに、水晶振動子１２が出力する正弦波を所定振
幅に増幅する。所定振幅に増幅された正弦波は、図示し
ていない出力バッファによって方形波に波形整形され、
例えばクロック信号等として半導体装置の内部回路に供
給される。
【０００５】この発振回路４２においては、発振動作時
に、発振バッファ１４を構成するＰＭＯＳ２２およびＮ
ＭＯＳ２４のいずれか一方がほぼ完全にオンまたはオフ
し、かつ、他方はこれに対応してほぼ完全にオフまたは
オンするため、発振バッファ１４の出力となるノードＢ
は、電源およびグランドの間をフルスウィングする。例
えば、電源ＶＤＤの電位が３．３ＶでグランドＧＮＤの
電位が０Ｖである場合、ノードＢは３．３Ｖ〜０Ｖの間
をフルスウィングする。
に、発振バッファ１４を構成するＰＭＯＳ２２およびＮ
ＭＯＳ２４のいずれか一方がほぼ完全にオンまたはオフ
し、かつ、他方はこれに対応してほぼ完全にオフまたは
オンするため、発振バッファ１４の出力となるノードＢ
は、電源およびグランドの間をフルスウィングする。例
えば、電源ＶＤＤの電位が３．３ＶでグランドＧＮＤの
電位が０Ｖである場合、ノードＢは３．３Ｖ〜０Ｖの間
をフルスウィングする。
【０００６】このように、従来の発振回路４２は、発振
バッファ１４の出力となるノードＢが電源およびグラン
ドの間をフルスウィングするため、これを半導体装置に
内蔵した場合、発振バッファ１４のスイッチング時の充
放電電流や貫通電流等によって、発振回路４２の発振周
波数に応じて半導体チップ内部の電源およびグランドに
大電流が流れ、電源やグランドに寄生するインダクタン
ス成分の影響によって電源およびグランドにノイズが発
生するという問題点があった。
バッファ１４の出力となるノードＢが電源およびグラン
ドの間をフルスウィングするため、これを半導体装置に
内蔵した場合、発振バッファ１４のスイッチング時の充
放電電流や貫通電流等によって、発振回路４２の発振周
波数に応じて半導体チップ内部の電源およびグランドに
大電流が流れ、電源やグランドに寄生するインダクタン
ス成分の影響によって電源およびグランドにノイズが発
生するという問題点があった。
【０００７】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、発振動作時に、
半導体チップ内の電源およびグランドに発生するノイズ
を低減させることができる小振幅発振回路を提供するこ
とにある。
従来技術に基づく問題点をかえりみて、発振動作時に、
半導体チップ内の電源およびグランドに発生するノイズ
を低減させることができる小振幅発振回路を提供するこ
とにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の電源とグランドとの間の電圧より
も狭い範囲の振幅で発振する小振幅発振回路であって、
前記第１の電源の電位よりも低く、かつ、前記グランド
の電位よりも高い電位を持つ第２の電源とこの小振幅発
振回路の出力ノードとの間に接続され、この小振幅発振
回路が発振する振幅を調整するための抵抗素子を有する
ことを特徴とする小振幅発振回路を提供するものであ
る。
に、本発明は、第１の電源とグランドとの間の電圧より
も狭い範囲の振幅で発振する小振幅発振回路であって、
前記第１の電源の電位よりも低く、かつ、前記グランド
の電位よりも高い電位を持つ第２の電源とこの小振幅発
振回路の出力ノードとの間に接続され、この小振幅発振
回路が発振する振幅を調整するための抵抗素子を有する
ことを特徴とする小振幅発振回路を提供するものであ
る。
【０００９】ここで、前記第２の電源は、小振幅インタ
ーフェースで使用される、前記第１の電源の電位よりも
低く、かつ、前記グランドの電位よりも高い電位を持つ
電源を使用するのが好ましい。
ーフェースで使用される、前記第１の電源の電位よりも
低く、かつ、前記グランドの電位よりも高い電位を持つ
電源を使用するのが好ましい。
【００１０】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明の小振幅発振回路を詳細に説明
する。
施例に基づいて、本発明の小振幅発振回路を詳細に説明
する。
【００１１】図１は、本発明の小振幅発振回路の一実施
例の構成回路図である。図示例の小振幅発振装置１０
は、図５に示す従来の発振回路において、さらに、この
小振幅発振回路１０に供給される電源ＶＤＤの電位より
も低く、かつ、この小振幅発振回路１０に供給されるグ
ランドＧＮＤの電位よりも高い電位を持つ電源Ｖｔｔと
この小振幅発振回路１０の出力ノードＢとの間に接続さ
れ、この小振幅発振回路１０が発振する振幅を調整する
ための抵抗素子２６を有する。
例の構成回路図である。図示例の小振幅発振装置１０
は、図５に示す従来の発振回路において、さらに、この
小振幅発振回路１０に供給される電源ＶＤＤの電位より
も低く、かつ、この小振幅発振回路１０に供給されるグ
ランドＧＮＤの電位よりも高い電位を持つ電源Ｖｔｔと
この小振幅発振回路１０の出力ノードＢとの間に接続さ
れ、この小振幅発振回路１０が発振する振幅を調整する
ための抵抗素子２６を有する。
【００１２】すなわち、小振幅発振回路１０において、
基本的な発振回路の部分は、図５に示す従来の発振回路
４２と同じコルピッツ型の水晶発振回路であって、水晶
振動子１２、発振バッファ１４、フィードバック抵抗１
６および容量素子１８，２０を有する。ここで、水晶振
動子１２、発振バッファ１４およびフィードバック抵抗
１６は互いに並列に接続され、容量素子１８，２０は、
それぞれ水晶振動子１２の両端とグランドとの間に接続
されている。
基本的な発振回路の部分は、図５に示す従来の発振回路
４２と同じコルピッツ型の水晶発振回路であって、水晶
振動子１２、発振バッファ１４、フィードバック抵抗１
６および容量素子１８，２０を有する。ここで、水晶振
動子１２、発振バッファ１４およびフィードバック抵抗
１６は互いに並列に接続され、容量素子１８，２０は、
それぞれ水晶振動子１２の両端とグランドとの間に接続
されている。
【００１３】また、図示例の発振バッファ１４はインバ
ータであって、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）２２およびＮ型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）２４を有する。ＰＭＯＳ２２およびＮ
ＭＯＳ２４のソースは各々電源およびグランドに接続さ
れ、そのゲートはともにこの発振バッファ１４の入力と
なるノードＡに接続され、そのドレインは短絡されてこ
の発振バッファ１４の出力となるノードＢに接続されて
いる。
ータであって、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）２２およびＮ型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）２４を有する。ＰＭＯＳ２２およびＮ
ＭＯＳ２４のソースは各々電源およびグランドに接続さ
れ、そのゲートはともにこの発振バッファ１４の入力と
なるノードＡに接続され、そのドレインは短絡されてこ
の発振バッファ１４の出力となるノードＢに接続されて
いる。
【００１４】この小振幅発振回路１０において、水晶振
動子１２は所定周波数の正弦波を出力する。フィードバ
ック抵抗１６は、水晶振動子１２の両端を接続するバイ
アス抵抗であって、発振バッファ１４および容量素子１
８，２０とともに、水晶振動子１２が出力する正弦波を
所定振幅に増幅する。抵抗素子２６は、この小振幅発振
回路１０を電源ＶＤＤとグランドＧＮＤとの間の電圧よ
りも狭い範囲の振幅で発振させるように調整する。
動子１２は所定周波数の正弦波を出力する。フィードバ
ック抵抗１６は、水晶振動子１２の両端を接続するバイ
アス抵抗であって、発振バッファ１４および容量素子１
８，２０とともに、水晶振動子１２が出力する正弦波を
所定振幅に増幅する。抵抗素子２６は、この小振幅発振
回路１０を電源ＶＤＤとグランドＧＮＤとの間の電圧よ
りも狭い範囲の振幅で発振させるように調整する。
【００１５】本発明の小振幅発振回路１０が発振する振
幅は、電源Ｖｔｔの電位および抵抗素子２６の抵抗値に
よって調整することができる。すなわち、電源Ｖｔｔの
電位は電源ＶＤＤの電位よりも低く、かつ、グランドＧ
ＮＤの電位よりも高いため、発振パルスの最小電位は、
電源ＶｔｔとグランドＧＮＤとの間の電位差を、発振バ
ッファ１４を構成するインバータのＮＭＯＳ２４のオン
抵抗および抵抗素子２６の抵抗値で抵抗分割することに
よって決定される。
幅は、電源Ｖｔｔの電位および抵抗素子２６の抵抗値に
よって調整することができる。すなわち、電源Ｖｔｔの
電位は電源ＶＤＤの電位よりも低く、かつ、グランドＧ
ＮＤの電位よりも高いため、発振パルスの最小電位は、
電源ＶｔｔとグランドＧＮＤとの間の電位差を、発振バ
ッファ１４を構成するインバータのＮＭＯＳ２４のオン
抵抗および抵抗素子２６の抵抗値で抵抗分割することに
よって決定される。
【００１６】また、発振パルスの最大電位は、電源ＶＤ
Ｄと電源Ｖｔｔとの間の電位差を、発振バッファ１４を
構成するインバータのＰＭＯＳ２２のオン抵抗および抵
抗素子２６の抵抗値で抵抗分割することによって決定さ
れる。従って、本発明の小振幅発振回路１０が発振する
振幅は、電源Ｖｔｔの電位および抵抗素子２６の抵抗値
を適宜調節することによって、上述する発振パルスの最
小電位から最大電位までの範囲の小振幅に制限すること
ができる。
Ｄと電源Ｖｔｔとの間の電位差を、発振バッファ１４を
構成するインバータのＰＭＯＳ２２のオン抵抗および抵
抗素子２６の抵抗値で抵抗分割することによって決定さ
れる。従って、本発明の小振幅発振回路１０が発振する
振幅は、電源Ｖｔｔの電位および抵抗素子２６の抵抗値
を適宜調節することによって、上述する発振パルスの最
小電位から最大電位までの範囲の小振幅に制限すること
ができる。
【００１７】ここで、図２に、本発明の小振幅発振回路
の具体的な構成を表す一実施例の構成回路図を示す。こ
の小振幅発振回路２８は、図１に示す本発明の小振幅発
振回路１０において、発振バッファ１４として、一方の
入力端子がグランドに接続されたＮＯＲゲートを用い、
さらに、出力ノードＢ側のフィードバック抵抗１６と水
晶振動子１２との間に、この小振幅発振回路２８を確実
に発振させるための制限抵抗３０を有するものである。
の具体的な構成を表す一実施例の構成回路図を示す。こ
の小振幅発振回路２８は、図１に示す本発明の小振幅発
振回路１０において、発振バッファ１４として、一方の
入力端子がグランドに接続されたＮＯＲゲートを用い、
さらに、出力ノードＢ側のフィードバック抵抗１６と水
晶振動子１２との間に、この小振幅発振回路２８を確実
に発振させるための制限抵抗３０を有するものである。
【００１８】この小振幅発振回路２８において、供給さ
れる電源ＶＤＤの電位は３．３２Ｖである。これに対し
て、抵抗素子２６の一端に供給される電源Ｖｔｔの電位
は、図２に示すように１．５５Ｖである。また、水晶振
動子１２の周波数は２ＭＨｚ、フィードバック抵抗１
６、制限抵抗３０および抵抗素子２６の抵抗値は各々１
ＭΩ、１．１ＫΩおよび１．３ＫΩであり、容量素子１
８，２０の容量はともに３０ｐＦである。
れる電源ＶＤＤの電位は３．３２Ｖである。これに対し
て、抵抗素子２６の一端に供給される電源Ｖｔｔの電位
は、図２に示すように１．５５Ｖである。また、水晶振
動子１２の周波数は２ＭＨｚ、フィードバック抵抗１
６、制限抵抗３０および抵抗素子２６の抵抗値は各々１
ＭΩ、１．１ＫΩおよび１．３ＫΩであり、容量素子１
８，２０の容量はともに３０ｐＦである。
【００１９】なお、図２に示す小振幅発振回路２８にお
いては、抵抗素子２６の抵抗値を１．３ＫΩとしたが、
抵抗素子２６の抵抗値は、発振バッファ１４となる論理
ゲートを構成するＰＭＯＳおよびＮＭＯＳのトランジス
タサイズや、本発明の小振幅発振回路の発振周波数およ
び発振動作時の振幅、抵抗素子２６に供給される電源Ｖ
ｔｔの電位等によって適宜決定されるものであるが、通
常、およそ５０〜１ＫΩ程度の抵抗値である。
いては、抵抗素子２６の抵抗値を１．３ＫΩとしたが、
抵抗素子２６の抵抗値は、発振バッファ１４となる論理
ゲートを構成するＰＭＯＳおよびＮＭＯＳのトランジス
タサイズや、本発明の小振幅発振回路の発振周波数およ
び発振動作時の振幅、抵抗素子２６に供給される電源Ｖ
ｔｔの電位等によって適宜決定されるものであるが、通
常、およそ５０〜１ＫΩ程度の抵抗値である。
【００２０】続いて、図３に、本発明の小振幅発振回路
の動作を表す一実施例のタイミングチャートを示す。こ
のタイミングチャートにおいて、波形Ｗ１は、図２に示
す本発明の小振幅発振回路２８から抵抗素子２６を取り
除いたものが、図５に示す従来の発振回路の具体的な構
成を表す一例であるとした場合の、従来の発振回路の動
作の一例を表すものであり、波形Ｗ２は、図２に示す本
発明の小振幅発振回路２８の動作の一例を表すものであ
る。
の動作を表す一実施例のタイミングチャートを示す。こ
のタイミングチャートにおいて、波形Ｗ１は、図２に示
す本発明の小振幅発振回路２８から抵抗素子２６を取り
除いたものが、図５に示す従来の発振回路の具体的な構
成を表す一例であるとした場合の、従来の発振回路の動
作の一例を表すものであり、波形Ｗ２は、図２に示す本
発明の小振幅発振回路２８の動作の一例を表すものであ
る。
【００２１】このタイミングチャートに示すように、従
来の発振回路が、ほぼ電源ＶＤＤとグランドＧＮＤとの
間の電圧の範囲の振幅でフルスウィングするのに対し
て、図２に示す本発明の小振幅発振回路２８は、電源Ｖ
ＤＤとグランドＧＮＤとの間の電圧よりも狭い範囲の小
振幅で発振する。このため、本発明の小振幅発振回路２
８は、従来の発振回路と比較して消費電流を低減するこ
とができ、その結果、電源ＶＤＤおよびグランドＧＮＤ
に発生するノイズを低減させることができる。
来の発振回路が、ほぼ電源ＶＤＤとグランドＧＮＤとの
間の電圧の範囲の振幅でフルスウィングするのに対し
て、図２に示す本発明の小振幅発振回路２８は、電源Ｖ
ＤＤとグランドＧＮＤとの間の電圧よりも狭い範囲の小
振幅で発振する。このため、本発明の小振幅発振回路２
８は、従来の発振回路と比較して消費電流を低減するこ
とができ、その結果、電源ＶＤＤおよびグランドＧＮＤ
に発生するノイズを低減させることができる。
【００２２】本発明の小振幅発振回路は、基本的に以上
のようなものである。なお、図示例では、本発明をコル
ピッツ型の水晶発振回路に適用する場合の一例を示して
いるが、本発明はこれに限定されず、本発明を適用する
発振回路としては、例えば水晶振動子を用いる他の発振
回路や、セラミック発振子等の共振子を用いる発振回
路、あるいは、ＣＲ発振回路等、従来公知のあらゆる種
類の発振回路に適用可能である。
のようなものである。なお、図示例では、本発明をコル
ピッツ型の水晶発振回路に適用する場合の一例を示して
いるが、本発明はこれに限定されず、本発明を適用する
発振回路としては、例えば水晶振動子を用いる他の発振
回路や、セラミック発振子等の共振子を用いる発振回
路、あるいは、ＣＲ発振回路等、従来公知のあらゆる種
類の発振回路に適用可能である。
【００２３】また、図１に示すように、本発明の小振幅
発振回路を半導体装置に適用する場合、基本的に、発振
バッファ１４を半導体チップ上に形成し、水晶振動子１
２、フィードバック抵抗１６、容量素子１８，２０およ
び抵抗素子２６を半導体装置の外部に構成して、その抵
抗値や容量の値を適宜調整可能とするのが好ましいが、
予め適切な抵抗値や容量の値を実験的に求めておくこと
によって、水晶振動子１２以外のものを半導体装置に内
蔵するようにしてもよい。
発振回路を半導体装置に適用する場合、基本的に、発振
バッファ１４を半導体チップ上に形成し、水晶振動子１
２、フィードバック抵抗１６、容量素子１８，２０およ
び抵抗素子２６を半導体装置の外部に構成して、その抵
抗値や容量の値を適宜調整可能とするのが好ましいが、
予め適切な抵抗値や容量の値を実験的に求めておくこと
によって、水晶振動子１２以外のものを半導体装置に内
蔵するようにしてもよい。
【００２４】さらに、例えば本発明の小振幅発振回路が
実装されるボード上に小振幅インターフェースが用いら
れる場合には、電源Ｖｔｔとして、小振幅インターフェ
ースで使用される、電源ＶＤＤの電位よりも低く、か
つ、グランドＧＮＤの電位よりも高い電位を持つ電源を
使用することもできる。これにより、電源Ｖｔｔを本発
明の小振幅発振回路専用に発生させる必要がなくなり、
本発明の小振幅発振回路の回路構成を簡略化することが
できるという利点がある。
実装されるボード上に小振幅インターフェースが用いら
れる場合には、電源Ｖｔｔとして、小振幅インターフェ
ースで使用される、電源ＶＤＤの電位よりも低く、か
つ、グランドＧＮＤの電位よりも高い電位を持つ電源を
使用することもできる。これにより、電源Ｖｔｔを本発
明の小振幅発振回路専用に発生させる必要がなくなり、
本発明の小振幅発振回路の回路構成を簡略化することが
できるという利点がある。
【００２５】ここで、図４に、小振幅インターフェース
の一例の概念図を示す。図示例の小振幅インターフェー
ス３０は、ドライバ３２、レシーバ３４、ドライバ３２
とレシーバ３４との間に直列接続されたシリーズ抵抗３
６、ならびに、ドライバ３２およびレシーバ３４に供給
される電源の電位よりも低く、かつ、ドライバ３２およ
びレシーバ３４に供給されるグランドの電位よりも高い
電位を持つ電源と伝送路４０との間に接続された終端抵
抗３８を有する。
の一例の概念図を示す。図示例の小振幅インターフェー
ス３０は、ドライバ３２、レシーバ３４、ドライバ３２
とレシーバ３４との間に直列接続されたシリーズ抵抗３
６、ならびに、ドライバ３２およびレシーバ３４に供給
される電源の電位よりも低く、かつ、ドライバ３２およ
びレシーバ３４に供給されるグランドの電位よりも高い
電位を持つ電源と伝送路４０との間に接続された終端抵
抗３８を有する。
【００２６】小振幅インターフェース３０では、例えば
ドライバ３２およびレシーバ３４に供給される電源の電
位を３．３Ｖ、終端抵抗３８の一端に供給される電源の
電位を１．５Ｖとした場合、シリーズ抵抗３６の抵抗値
は約２５〜５０Ω、終端抵抗３８の抵抗値は約５０Ω程
度に調整される。一般的に、小振幅インターフェース
は、伝送路を伝搬する信号を小振幅とし、消費電力や電
磁放射を削減することを主目的として既に規格化されて
いるものである。
ドライバ３２およびレシーバ３４に供給される電源の電
位を３．３Ｖ、終端抵抗３８の一端に供給される電源の
電位を１．５Ｖとした場合、シリーズ抵抗３６の抵抗値
は約２５〜５０Ω、終端抵抗３８の抵抗値は約５０Ω程
度に調整される。一般的に、小振幅インターフェース
は、伝送路を伝搬する信号を小振幅とし、消費電力や電
磁放射を削減することを主目的として既に規格化されて
いるものである。
【００２７】従って、ボード上に小振幅インターフェー
スが使用される場合、この小振幅インターフェースの終
端抵抗に供給される電源を本発明の小振幅発振回路の電
源Ｖｔｔとして利用するのが好ましい。以上、本発明の
小振幅発振回路について詳細に説明したが、本発明は上
記実施例だけに限定されず、本発明の主旨を逸脱しない
範囲において、種々の改良や変更をしてもよいのはもち
ろんである。
スが使用される場合、この小振幅インターフェースの終
端抵抗に供給される電源を本発明の小振幅発振回路の電
源Ｖｔｔとして利用するのが好ましい。以上、本発明の
小振幅発振回路について詳細に説明したが、本発明は上
記実施例だけに限定されず、本発明の主旨を逸脱しない
範囲において、種々の改良や変更をしてもよいのはもち
ろんである。
【００２８】
【発明の効果】以上詳細に説明した様に、本発明の小振
幅発振回路は、この小振幅発振回路に供給される第１の
電源の電位よりも低く、かつ、この小振幅発振回路に供
給されるグランドの電位よりも高い電位を持つ第２の電
源とこの小振幅発振回路の出力ノードとの間に、この小
振幅発振回路が発振する振幅を調整するための抵抗素子
を接続し、この小振幅発振回路を第１の電源とグランド
との間の電圧よりも狭い範囲の振幅で発振させるように
したものである。これにより、本発明の小振幅発振回路
によれば、従来の発振回路と比較して消費電流を低減す
ることができるため、従来の発振回路に比べて、この小
振幅発振回路に供給される電源およびグランドに発生す
るノイズを低減させることができる。また、本発明の小
振幅発振回路によれば、第２の電源として、小振幅イン
ターフェースで使用される、第１の電源の電位よりも低
く、かつ、グランドの電位よりも高い電位を持つ電源を
使用することにより、第２の電源を本発明の小振幅発振
回路専用に発生させる必要がなくなり、本発明の小振幅
発振回路の回路構成を簡略化することができる。
幅発振回路は、この小振幅発振回路に供給される第１の
電源の電位よりも低く、かつ、この小振幅発振回路に供
給されるグランドの電位よりも高い電位を持つ第２の電
源とこの小振幅発振回路の出力ノードとの間に、この小
振幅発振回路が発振する振幅を調整するための抵抗素子
を接続し、この小振幅発振回路を第１の電源とグランド
との間の電圧よりも狭い範囲の振幅で発振させるように
したものである。これにより、本発明の小振幅発振回路
によれば、従来の発振回路と比較して消費電流を低減す
ることができるため、従来の発振回路に比べて、この小
振幅発振回路に供給される電源およびグランドに発生す
るノイズを低減させることができる。また、本発明の小
振幅発振回路によれば、第２の電源として、小振幅イン
ターフェースで使用される、第１の電源の電位よりも低
く、かつ、グランドの電位よりも高い電位を持つ電源を
使用することにより、第２の電源を本発明の小振幅発振
回路専用に発生させる必要がなくなり、本発明の小振幅
発振回路の回路構成を簡略化することができる。
【図１】 本発明の小振幅発振回路の一実施例の構成回
路図である。
路図である。
【図２】 本発明の小振幅発振回路の具体的な構成を表
す一実施例の構成回路図である。
す一実施例の構成回路図である。
【図３】 本発明の小振幅発振回路の動作を表す一実施
例のタイミングチャートである。
例のタイミングチャートである。
【図４】 小振幅インターフェースの一例の概念図であ
る。
る。
【図５】 従来の発振回路の一例の構成回路図である。
１０，２８，４２ 小振幅発振装置 １２ 水晶振動子 １４ 発振バッファ １６ フィードバック抵抗 １８，２０ 容量素子 ２２ Ｐ型ＭＯＳトランジスタ ２４ Ｎ型ＭＯＳトランジスタ ２６ 抵抗素子 ３０ 小振幅インターフェース ３２ ドライバ ３４ レシーバ ３６ シリーズ抵抗 ３８ 終端抵抗 ４０ 伝送路
Claims (2)
- 【請求項１】第１の電源とグランドとの間の電圧よりも
狭い範囲の振幅で発振する小振幅発振回路であって、 前記第１の電源の電位よりも低く、かつ、前記グランド
の電位よりも高い電位を持つ第２の電源とこの小振幅発
振回路の出力ノードとの間に接続され、この小振幅発振
回路が発振する振幅を調整するための抵抗素子を有する
ことを特徴とする小振幅発振回路。 - 【請求項２】前記第２の電源は、小振幅インターフェー
スで使用される、前記第１の電源の電位よりも低く、か
つ、前記グランドの電位よりも高い電位を持つ電源を使
用することを特徴とする請求項１に記載の小振幅発振回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26552497A JPH11112231A (ja) | 1997-09-30 | 1997-09-30 | 小振幅発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26552497A JPH11112231A (ja) | 1997-09-30 | 1997-09-30 | 小振幅発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11112231A true JPH11112231A (ja) | 1999-04-23 |
Family
ID=17418346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26552497A Withdrawn JPH11112231A (ja) | 1997-09-30 | 1997-09-30 | 小振幅発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11112231A (ja) |
-
1997
- 1997-09-30 JP JP26552497A patent/JPH11112231A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |