JPH11112308A - 同期遅延回路装置 - Google Patents

同期遅延回路装置

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JPH11112308A
JPH11112308A JP9272289A JP27228997A JPH11112308A JP H11112308 A JPH11112308 A JP H11112308A JP 9272289 A JP9272289 A JP 9272289A JP 27228997 A JP27228997 A JP 27228997A JP H11112308 A JPH11112308 A JP H11112308A
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delay
delay time
measuring
measurement signal
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Koichiro Minami
公一郎 南
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Abstract

(57)【要約】 【課題】 正確に動作して適度な遅延時間を確保できる
と共に、小規模で構成され得る同期遅延回路装置を提供
すること。 【解決手段】 この同期遅延回路装置は、従来装置と同
様な構成の入力バッファ３，クロックドライバ４，ダミ
ー遅延回路５，及び所定の遅延時間を有する所定数の遅
延回路から成る遅延回路列１，２を備える以外、外部ク
ロックＣＬＫ１の周波数を測定した結果を示す周波数測
定信号を出力する周波数測定回路１０と、周波数測定信
号に応じて遅延回路列１，２のパルス又はエッジの進行
速度を制御することで所定の遅延時間を制御する遅延時
間制御回路１１とを備える。遅延時間制御回路１１で外
部クロックＣＬＫ１の周波数の測定結果に応じた所定の
遅延時間を制御することにより、低周波数使用時にクロ
ック又はエッジが遅延回路列１をはみ出すのを防止す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、主として半導体集
積回路による同期遅延回路を含むと共に、クロック信号
の遅延時間を制御する機能を有する同期遅延回路装置に
関する。
【０００２】
【従来の技術】従来、短い同期時間でクロックスキュー
を除去する同期遅延回路は、回路構成の単純さや消費電
力の少なさの特色により高速クロック同期回路に用いら
れている。これに関連する周知技術としては、例えば特
開平８−２３７０９１号公報に開示された遅延回路装置
や、１９９６Ｓｙｍｐ．ｏｎ ＶＬＳＩ Ｃｉｒｃ．ｐ
ｐ．１１２−１１３、ｐｐ．１９２−１９３、Ｐｒｏ
ｃ．ｏｆ ＩＥＥＥ１９９２ＣＩＣＣ ２５．２ ＩＥ
ＩＣＥ ＴＲＡＮＣＥ．ＥＬＥＣＴＲＯＮ．．，ＶＯ
Ｌ．Ｅ７９−Ｃ、ＮＯ６ ＪＵＮＥ １９９６ ｐｐ．
７９８−８０７の記載等が挙げられる。
【０００３】図７は、従来例１に係る同期遅延回路装置
の基本構成を示した回路図である。この同期遅延回路装
置は、周期ｔＣＫの外部クロックＣＬＫ１を入力して第
１の遅延時間ｔｄ１を要して出力する入力バッファ３
と、内部クロックＣＬＫ２を第２の遅延時間ｔｄ２を要
して出力するクロックドライバ４と、入力バッファ３及
びクロックドライバ４における第１及び第２の遅延時間
ｔｄ１，ｔｄ２の総和である遅延時間ｔｄ１＋ｔｄ２を
持ったダミー遅延回路５と、所定の遅延時間を有する所
定数の遅延回路から成ると共に、ダミー遅延回路５の出
力から一定の期間の時間差を測定する第１の遅延回路列
１と、所定の遅延時間を有する所定数の遅延回路から成
ると共に、測定された時間差をて再現してクロックドラ
イバ４へ出力する第２の遅延回路列２とから構成されて
いる。
【０００４】ここでダミー遅延回路５は、遅延回路列
１，２を入力バッファ３及びクロックドライバ４の遅延
時間ｔｄ１，ｔｄ２と等しくするため、入力バッファ３
と全く同じ回路を用いた入力バッファーダミー５ａとク
ロックドライバーダミー５ｂとから構成される。
【０００５】遅延回路列１，２は、それぞれ等しい所定
の遅延時間を有する所定数の遅延回路の列で構成され、
一定の期間を遅延回路列１で測定し、遅延回路列２で再
現するように機能する。こうした機能は、測定したい期
間中に信号を遅延回路列１に進行させ、その信号が通過
した遅延回路数（遅延素子数）と等しい遅延回路数を有
する遅延回路列２で信号を通過させるようにすることで
具現される。
【０００６】このように、信号が遅延回路列１を通過
し、その遅延素子数と等しい遅延素子数を有する遅延回
路列２中を通過できるようにする場合、遅延回路列２の
長さを決定するのに端部を選択するか、或いは経路全体
を選択するかの２通りに分けられ、こうした手法を適用
した同期遅延回路装置はそれぞれ互いに２種類ずつ４種
類に分類される。
【０００７】即ち、遅延回路列１，２の向きで分ける
と、例えば図８（従来例２）や図９（従来例３）に示す
回路構成のように、遅延回路列１，２の向きが互いに逆
で、遅延回路列２の回路素子数を決定するのに遅延回路
列２の入力端側で長さが決まるものと、図１０（従来例
４）や図１１（従来例５）に示す回路構成のように、遅
延回路列１，２の向きが互いに等しく、遅延回路列２の
回路素子数を決定するのに遅延回路列２の出力側で長さ
が決まるものとに分類される。
【０００８】ここでは遅延回路列２の長さを決定するの
に端部を選択するか、経路全体を選択するかで云えば、
図８（従来例２）及び図１１（従来例５）のものが端部
を選択する場合に該当し、図９（従来例３）及び図１０
（従来例４）のものが経路全体を選択する場合に該当す
る。尚、図１０（従来例４）のものに関しては、遅延回
路列１，２の間に遅延回路数に対応する数のラッチ回路
によるラッチ回路列６が配備され、遅延回路列２の出力
側には多重化装置（ＭＵＸ）７が配備されている。因み
に、図８は特開平８−１３７０９１号公報に開示された
もの、図９は周知技術としてＩＥＩＣＥ ＴＲＡＮＳ．
ＥＬＥＣＴＲＯＮ．．，ＶＯＬ．Ｅ７９−Ｃ、ＮＯ．６
ＪＵＮ １９９６ ｐｐ．７９８−８０７に記載され
たもの、図１０は周知技術として１９９６Ｓｙｍｐ．ｏ
ｎ ＶＬＳＩ Ｃｉｒｃ．ｐｐ．１９２−１１３に記載
されたもの、図１１は周知技術として１９９６Ｓｙｍ
ｐ．ｏｎ ＶＬＳＩ Ｃｉｒｃ．ｐｐ．１１２−１１
３、Ｐｒｏｃ．ｏｆ ＩＥＥＥ１９９２ ＣＩＣＣ ２
５．２に記載されたものにそれぞれ相当する。
【０００９】
【発明が解決しようとする課題】上述した同期遅延回路
装置の場合、２つの遅延回路列（第１の遅延回路列，第
２の遅延回路列）でのパルスやエッジの進行速度が一定
なため、低い周波数で使用すると、外部クロックの周期
によってパルスやエッジが第１の遅延回路列をはみ出し
て正常に動作しなくなることがある。
【００１０】そこで、こうした問題を対策するため、予
め第１の遅延回路列及び第２の遅延回路列をそれぞれ長
くして遅延時間を大きくすれば解決できるが、その反面
として第１の遅延回路列及び第２の遅延回路列に要する
遅延回路の数が多くなって遅延回路列の面積の増大を招
いて占有率が大きくなってしまうため、回路全体が大規
模になることを回避できないという問題がある。
【００１１】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、正確に動作して適
度な遅延時間を確保できると共に、小規模で構成され得
る同期遅延回路装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明によれば、外部ク
ロックを入力して第１の遅延時間を要して出力する入力
バッファと、内部クロックを第２の遅延時間を要して出
力するクロックドライバと、前記第１の遅延時間及び前
記第２の遅延時間の総和である遅延時間を持ったダミー
遅延回路と、所定の遅延時間を有する所定数の遅延回路
から成ると共に、前記ダミー遅延回路の出力から一定の
期間の時間差を測定する第１の遅延回路列と、所定の遅
延時間を有する所定数の遅延回路から成ると共に、測定
された時間差を再現して前記クロックドライバへ出力す
る第２の遅延回路列とを備えた同期遅延回路装置におい
て、装置の状態を測定した結果を示す装置状態測定信号
を出力する装置状態測定手段と、前記装置状態測定信号
に応じて前記第１の遅延回路列及び前記第２の遅延回路
列のパルス又はエッジの進行速度を制御することで前記
所定の遅延時間を制御する遅延時間制御手段とを備えた
同期遅延回路装置が得られる。
【００１３】
【発明の実施の形態】以下に幾つかの実施例を挙げ、本
発明の同期遅延回路装置について、図面を参照して詳細
に説明する。
【００１４】図１は、本発明の同期遅延回路装置の基本
構成を示した回路図である。この同期遅延回路装置も、
従来装置と同様に周期ｔＣＫの外部クロックＣＬＫ１を
入力して第１の遅延時間ｔｄ１を要して出力する入力バ
ッファ３と、内部クロックＣＬＫ２を第２の遅延時間ｔ
ｄ２を要して出力するクロックドライバ４と、入力バッ
ファ３及びクロックドライバ４における第１及び第２の
遅延時間ｔｄ１，ｔｄ２の総和である遅延時間ｔｄ１＋
ｔｄ２を持ったダミー遅延回路５と、所定の遅延時間を
有する所定数の遅延回路から成ると共に、ダミー遅延回
路５の出力から一定の期間の時間差を測定する第１の遅
延回路列１と、所定の遅延時間を有する所定数の遅延回
路から成ると共に、測定された時間差をて再現してクロ
ックドライバ４へ出力する第２の遅延回路列２とを備え
るが、これ以外に装置の状態を測定した結果を示す装置
状態測定信号を出力する装置状態測定手段（ここでは外
部クロックＣＬＫ１の周波数を測定した結果を示す周波
数測定信号を出力する周波数測定回路１０）と、装置状
態測定信号（ここでは周波数測定信号）に応じて第１の
遅延回路列１及び第２の遅延回路列２のパルス又はエッ
ジの進行速度を制御することで所定の遅延時間を制御す
る遅延時間制御回路１１とを備えている。尚、ここでも
ダミー遅延回路５は、遅延回路列１，２を入力バッファ
３及びクロックドライバ４の遅延時間ｔｄ１，ｔｄ２と
等しくするため、入力バッファ３と全く同じ回路を用い
た入力バッファーダミー５ａとクロックドライバーダミ
ー５ｂとから構成される。
【００１５】即ち、ここでの遅延回路列１，２は、外部
からの制御信号によりパルス又はエッジの進行速度を変
更可能なものであり、これらは遅延時間制御回路１１に
接続されている。装置状態測定手段としては、上述した
周波数測定回路１０以外に、装置状態測定信号として使
用する電源電圧を測定した結果を示す電圧値測定信号を
出力する電圧測定手段、装置状態測定信号としてチップ
デバイスのばらつきを測定した結果を示すばらつき状態
測定信号を出力するばらつき測定手段等があり、これら
を個別に或いは組み合わせて併用しても良い。
【００１６】図１に示す同期遅延回路装置の場合、周期
ｔＣＫの外部クロックＣＬＫ１が入力されると、パルス
又はエッジが入力バッファ３，ダミー遅延回路５，及び
遅延回路列１へと進行する。その後に次のクロックがダ
ミー遅延回路５に入力されると、遅延回路列１を進行中
のパルス又はエッジが遅延回路列２に転送される。従来
装置では遅延回路列１の遅延時間がｔＣＫ−（ｔｄ１＋
ｔｄ２）より小さいとき、遅延回路列１を進行中のパル
ス又はエッジが遅延回路列２に転送されないために動作
しなくなるが、ここでは周波数測定回路１０により外部
クロックＣＬＫ１の周波数を測定した結果の周波数測定
信号に応じて遅延時間制御回路１１が遅延回路列１，２
の全体の遅延時間を制御するため、動作が可能になる。
例えばｔＣＫ−（ｔｄ１＋ｔｄ２）が遅延回路列１の遅
延時間より大きい場合、遅延時間制御回路１１が遅延回
路列１，２の全体の遅延時間を同様に遅くし、遅延回路
列１の全体の遅延時間をｔＣＫ−（ｔｄ１＋ｔｄ２）よ
り大きくして動作を可能にする。
【００１７】従って、この同期遅延回路装置では、周波
数を測定し、遅延回路列中でのパルス又はエッジの進行
速度を制御することで、周波数の遅いクロックに対して
も正常動作を行わせることができる。
【００１８】以下は、幾つかの実施例により本発明の同
期遅延回路装置の具体的構成を説明する。
【００１９】［実施例１］図２は、本発明の実施例１の
同期遅延回路装置の基本構成を示した回路図である。こ
の同期遅延回路装置は、遅延回路列１，２の間に遅延回
路数に対応する数のラッチ回路によるラッチ回路列６が
配備されると共に、入力バッファ３の入力側にセレクタ
１２が介挿されており、外部クロックＣＬＫ１の周波数
測定手段としてリングオシレータ１３及びカウンタ１４
を用いている。遅延回路列１，２はディジタル信号によ
りパルス又はエッジの進行速度が可変制御可能になって
おり、セレクタ１２は外部クロックＣＬＫ１の周波数の
測定期間中にパルス又はエッジが遅延回路列１，２中に
入力しないようにするために用いられている。
【００２０】この同期遅延回路装置では、外部クロック
ＣＬＫ１が入力されると、セレクタ１２を通ってリング
オシレータ１３へ伝送され、その周期だけリングオシレ
ータ１３を発振させる。ここで得られた発振クロックの
回数をカウンタ１４で数えることで、外部クロックＣＬ
Ｋ１の周波数をディジタル値として検出し、周波数測定
信号を得ることができる。この後、略図した遅延時間制
御回路１１により周波数測定信号が示す周波数に応じて
遅延回路列１，２のパルス又はエッジの進行速度を制御
し、遅延回路列１，２の全体の遅延時間がｔＣＫ−（ｔ
ｄ１＋ｔｄ２）よりも大きくなるように制御する。又、
セレクタ１２を切り替えて外部クロックＣＬＫ１を入力
バッファ３側へ入力させれば、通常の同期遅延動作が行
われて正常に動作する。
【００２１】［実施例２］図３は、本発明の実施例２の
同期遅延回路装置の基本構成を示した回路図である。こ
の同期遅延回路装置は、遅延回路列１，２の間に遅延回
路数に対応する数のラッチ回路によるラッチ回路列６が
配備されると共に、入力バッファ３の入力側にセレクタ
１２が介挿されており、外部クロックＣＬＫ１の周波数
測定手段として周波数測定回路１０を用いており、周波
数測定回路１０に進行速度を制御する遅延時間制御手段
としての電圧源８が接続されている。ここでも遅延回路
列１，２はディジタル信号によりパルス又はエッジの進
行速度が可変制御可能になっており、セレクタ１２は外
部クロックＣＬＫ１の周波数の測定期間中にパルス又は
エッジが遅延回路列１，２中に入力しないようにするた
めに用いられている。
【００２２】この同期遅延回路装置では、外部クロック
ＣＬＫ１が入力されると、セレクタ１２を通って周波数
測定回路１０に伝送され、その周期だけ発振させること
で得られた外部クロックＣＬＫ１のエッジの回数をカウ
ントし、外部クロックＣＬＫ１の周波数をディジタル値
として検出し、周波数測定信号を得ることができる。こ
の後、電圧源８により周波数測定信号が示す周波数に応
じて遅延回路列１，２のパルス又はエッジの進行速度を
制御し、遅延回路列１，２の全体の遅延時間がｔＣＫ−
（ｔｄ１＋ｔｄ２）よりも大きくなるように制御する。
又、セレクタ１２を切り替えて外部クロックＣＬＫ１を
入力バッファ３側へ入力させれば、通常の同期遅延動作
が行われて正常に動作する。
【００２３】［実施例３］図４は、本発明の実施例３の
同期遅延回路装置の基本構成を示した回路図である。こ
の同期遅延回路装置は、遅延回路列１，２の間に遅延回
路数に対応する数のラッチ回路によるラッチ回路列６が
配備されると共に、外部クロックＣＬＫ１の周波数測定
手段としてエッジ検知回路９を用いており、このエッジ
検知回路９に遅延時間制御回路１１を接続している。こ
こでも遅延回路列１，２はディジタル信号によりパルス
又はエッジの進行速度が可変制御可能になっている。
【００２４】この同期遅延回路装置の場合、先の実施例
１や実施例２の装置ではパルス又はエッジを遅延回路列
１，２に入力する前に外部クロックＣＬＫ１の周波数を
測定する構成であるのに対し、パルス又はエッジを最初
から遅延回路列１に入力し、これが遅延回路列１をはみ
出すか否かを検知して遅延回路列１，２の全体の遅延時
間を制御する構成となっている。
【００２５】この同期遅延回路装置では、パルス又はエ
ッジを最初のサイクルから遅延回路列１に入力し、次の
パルス又はエッジが来るまで遅延回路列１を進行し続け
るようにする。遅延回路列１の最終段に接続されたエッ
ジ検知回路９がエッジを検出した場合、遅延回路列１の
最終段に達したパルス又はエッジは遅延回路列２に転送
されずに正常動作しないが、エッジ検知回路９からの信
号を遅延時間制御回路１１に転送して遅延回路列１，２
の全体の遅延時間をｔＣＫ−（ｔｄ１＋ｔｄ２）よりも
大きくすることで、次のサイクルから正常動作する。
【００２６】［実施例４］図５は、本発明の実施例４の
同期遅延回路装置の基本構成を示した回路図である。こ
の同期遅延回路装置は、図示しない装置状態測定手段と
して外部クロックＣＬＫ１の周波数を測定した結果を示
す周波数測定信号を出力する周波数測定手段及び使用す
る電源電圧を測定した結果を示す電圧値測定信号を出力
する電圧測定手段を要すると共に、周波数測定信号及び
電圧値測定信号を入力する外部入力端子ＴINを有してパ
ルス又はエッジの進行速度の制御を周波数測定信号及び
電圧値測定信号に応じて行う遅延時間制御回路１１´を
用いている。ここでも遅延回路列１，２はディジタル信
号によりパルス又はエッジの進行速度が可変制御可能に
なっている。
【００２７】この同期遅延回路装置の場合、先の実施例
１〜実施例３の装置のように外部クロックＣＬＫ１の周
波数が低く、ｔＣＫ−（ｔｄ１＋ｔｄ２）が遅延回路列
１の遅延時間より大きくなった場合に正常動作しないこ
とを解決したものとは異なり、複数の電源電圧に対して
使用される場合に正常動作しないことを解決するものと
なっている。即ち、この同期遅延回路装置の場合、遅延
回路列１，２の全体の遅延時間が電源電圧に対して依存
し、電源電圧が高ければ遅延時間が小さくなり、電源電
圧が低ければ遅延時間が大きくなる特色にあって、電源
電圧が高いときに遅延回路列１，２の全体の遅延時間が
ｔＣＫ−（ｔｄ１＋ｔｄ２）より小さくなると正常動作
しないため、遅延時間制御回路１１´により遅延回路列
１，２の全体の遅延時間を予め使用する電源電圧と使用
する周波数とに応じて制御するようにしている。
【００２８】この同期遅延回路装置では、外部入力端子
ＴINから周波数測定信号及び電圧値測定信号を入力した
遅延時間制御回路１１´が周波数測定信号及び電圧値測
定信号に応じて遅延回路列１，２に対するパルス又はエ
ッジの進行速度の制御を行うため、異なる電源電圧にお
いても使用する周波数に応じて正常動作が可能となるよ
うに遅延回路列１，２の全体の遅延時間を制御するた
め、複数の周波数及び電源電圧に対しても正常動作が可
能になる。
【００２９】［実施例５］図６は、本発明の実施例５の
同期遅延回路装置の基本構成を示した回路図である。こ
の同期遅延回路装置は、装置状態測定手段としてチップ
デバイスのばらつきを測定した結果を示すばらつき状態
測定信号を出力するばらつき測定手段が用いられてお
り、ばらつき測定手段はばらつき状態測定信号として外
部からの入力信号によりヒューズを切断して遅延回路列
１，２におけるパルス又はエッジの進行速度を制御し、
回路列全体の遅延時間を測定した結果を示すチッププロ
セスのばらつきを評価したプロセスばらつき信号を出力
させるための遅延回路列１に設けられた２つの外部出力
端子ＴOUT １，ＴOUT ２を含むものとなっている。
【００３０】ここでのばらつき測定回路は、遅延回路列
１，２にそれぞれＭＯＳトランジスタを介して遅延時間
制御用の容量Ｃ１，Ｃ２，Ｃ３が接続され、外部端子か
らの入力信号によりヒューズＨ１，Ｈ２，Ｈ３を切断す
ることで、電荷の充放電量を制御して遅延回路列１，２
の全体の遅延時間が制御可能となっている。即ち、この
同期遅延回路装置の場合、プロセスばらつきでＭＯＳト
ランジスタが低閾値であるため、クロック又はエッジの
進行速度が速くなり、遅延回路列１においてクロック又
はエッジがはみ出すことで誤動作するチップに対してヒ
ューズＨ１，Ｈ２，Ｈ３の切断により遅延回路列１，２
の全体の遅延時間を増加させ、これを抑制可能なように
構成されている。
【００３１】この同期遅延回路装置では、装置全体に搭
載されたチップにおいてプロセスばらつきによってＰ型
ＭＯＳトランジスタ又はＮ型ＭＯＳトランジスタの閾値
が低いものが得られると、遅延回路列１，２のパルス又
はエッジの進行時間が速くなることにより、他のチップ
に対して外部クロックＣＬＫ１の周期が相対的に大きく
なることで不良品となるチップを良品にすることを目的
としている。
【００３２】具体的に云えば、通常の使用時よりも十分
周波数の低い外部クロックＣＬＫ１を入力し、外部出力
端子ＴOUT １，ＴOUT ２からのプロセスばらつき信号に
おけるパルス又はエッジの進行時間を外部のテスタで測
定し、良品か不良品を選別する。不良品に対しては、そ
の度合い応じてヒューズＨ１，Ｈ２，Ｈ３を切断するこ
とで遅延回路列１，２中でのパルス又はエッジの進行速
度を制御し、良品にすることが可能となる。尚、容量Ｃ
１，Ｃ２，Ｃ３の大きさを例えば１：２：４にすれば８
段階の制御が可能となり、同様に容量Ｃ１，Ｃ２，Ｃ３
として４種類用意すれば、１６段階の制御が可能とな
る。
【００３３】
【発明の効果】以上に述べた通り、本発明の同期遅延回
路装置によれば、外部クロックの周波数の測定，使用す
る電源電圧の測定，チップのデバイスばらつきの測定等
による装置状態の結果に応じて遅延回路列の全体の遅延
時間を制御しているので、低い周波数で使用したときに
もクロック又はエッジが初段（第１）の遅延回路列をは
み出すのが防止され、結果として正確に動作して適度な
遅延時間を確保できると共に、小規模で構成され得るも
のとなる。
【図面の簡単な説明】
【図１】本発明の同期遅延回路装置の基本構成を示した
回路図である。
【図２】本発明の実施例１の同期遅延回路装置の基本構
成を示した回路図である。
【図３】本発明の実施例２の同期遅延回路装置の基本構
成を示した回路図である。
【図４】本発明の実施例３の同期遅延回路装置の基本構
成を示した回路図である。
【図５】本発明の実施例４の同期遅延回路装置の基本構
成を示した回路図である。
【図６】本発明の実施例５の同期遅延回路装置の基本構
成を示した回路図である。
【図７】従来例１に係る同期遅延回路の基本構成を示し
た回路図である。
【図８】従来例２に係る同期遅延回路の基本構成を示し
た回路図である。
【図９】従来例３に係る同期遅延回路の基本構成を示し
た回路図である。
【図１０】従来例４に係る同期遅延回路の基本構成を示
した回路図である。
【図１１】従来例５に係る同期遅延回路の基本構成を示
した回路図である。
【符号の説明】
１，２ 遅延回路列 ３ 入力バッファ ４ クロックドライバ ５ ダミー遅延回路 ５ａ 入力バッファーダミー ５ｂ クロックドライバーダミー ６ ラッチ回路列 ７ 多重化装置（ＭＵＸ） ８ 電圧源 ９ エッジ検知回路 １０ 周波数測定回路 １１，１１´ 遅延時間制御回路 １２ セレクタ １３ リングオシレータ １４ カウンタ ＣＬＫ１ 外部クロック ＣＬＫ２ 内部クロック Ｃ１，Ｃ２，Ｃ３ 容量 Ｈ１，Ｈ２，Ｈ３ ヒューズ ＴIN 外部入力端子 ＴOUT １，ＴOUT ２ 外部出力端子

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 外部クロックを入力して第１の遅延時間
    を要して出力する入力バッファと、内部クロックを第２
    の遅延時間を要して出力するクロックドライバと、前記
    第１の遅延時間及び前記第２の遅延時間の総和である遅
    延時間を持ったダミー遅延回路と、所定の遅延時間を有
    する所定数の遅延回路から成ると共に、前記ダミー遅延
    回路の出力から一定の期間の時間差を測定する第１の遅
    延回路列と、所定の遅延時間を有する所定数の遅延回路
    から成ると共に、測定された時間差を再現して前記クロ
    ックドライバへ出力する第２の遅延回路列とを備えた同
    期遅延回路装置において、装置の状態を測定した結果を
    示す装置状態測定信号を出力する装置状態測定手段と、
    前記装置状態測定信号に応じて前記第１の遅延回路列及
    び前記第２の遅延回路列のパルス又はエッジの進行速度
    を制御することで前記所定の遅延時間を制御する遅延時
    間制御手段とを備えたことを特徴とする同期遅延回路装
    置。
  2. 【請求項２】 請求項１記載の同期遅延回路装置におい
    て、前記装置状態測定手段は、前記装置状態測定信号と
    して前記外部クロックの周波数を測定した結果を示す周
    波数測定信号を出力する周波数測定手段であり、前記遅
    延時間制御手段は前記周波数測定信号に応じて前記所定
    の遅延時間を制御することを特徴とする同期遅延回路装
    置。
  3. 【請求項３】 請求項１記載の同期遅延回路装置におい
    て、前記装置状態測定手段は、前記装置状態測定信号と
    して使用する電源電圧を測定した結果を示す電圧値測定
    信号を出力する電圧測定手段であり、前記遅延時間制御
    手段は前記電圧値測定信号に応じて前記所定の遅延時間
    を制御することを特徴とする同期遅延回路装置。
  4. 【請求項４】 請求項１記載の同期遅延回路装置におい
    て、前記装置状態測定手段は、前記装置状態測定信号と
    してチップデバイスのばらつきを測定した結果を示すば
    らつき状態測定信号を出力するばらつき測定手段であ
    り、前記遅延時間制御手段は前記ばらつき状態測定信号
    に応じて前記所定の遅延時間を制御することを特徴とす
    る同期遅延回路装置。
  5. 【請求項５】 請求項１記載の同期遅延回路装置におい
    て、前記装置状態測定手段は、前記装置状態測定信号と
    して前記外部クロックの周波数を測定した結果を示す周
    波数測定信号を出力する周波数測定手段と、前記装置状
    態測定信号として使用する電源電圧を測定した結果を示
    す電圧値測定信号を出力する電圧測定手段とから成り、
    前記遅延時間制御手段は、前記周波数測定信号及び前記
    電圧値測定信号を入力する外部入力端子を有し、且つ前
    記パルス又は前記エッジの進行速度の制御を該周波数測
    定信号及び該電圧値測定信号に応じて行うことを特徴と
    する同期遅延回路装置。
  6. 【請求項６】 請求項４記載の同期遅延回路装置におい
    て、前記ばらつき測定手段は、前記ばらつき状態測定信
    号として外部からの入力信号によりヒューズを切断して
    前記第１の遅延回路列及び前記第２の遅延回路列におけ
    る前記パルス又は前記エッジの進行速度を制御し、回路
    列全体の遅延時間を測定した結果を示すチッププロセス
    のばらつきを評価したプロセスばらつき信号を出力させ
    るための前記第１の遅延回路列に設けられた２つの外部
    出力端子を含むことを特徴とする同期遅延回路装置。
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