JPH11119734A - 液晶表示装置の駆動回路、及び液晶表示装置 - Google Patents
液晶表示装置の駆動回路、及び液晶表示装置Info
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Abstract
(57)【要約】
【課題】 素子特性の影響を受けない小型で簡単な液晶
表示装置の駆動回路及びデータバスラインへの書き込み
時間を長く確保できる駆動回路の実現。 【解決手段】 液晶表示装置の表示セル13に電圧を印加
する駆動回路であって、表示セルに印加する駆動電圧を
出力する駆動バッファ36と、保持容量37と、駆動バッフ
ァ36の入力端子に第１の入力電圧V1が入力され、駆動バ
ッファ36の出力端子に保持容量37の第１の端子を接続
し、保持容量37の第２の端子を第１の所定電圧の端子に
接続した第１の状態と、保持容量37の第２の端子に第２
の入力電圧V2を入力し、駆動バッファ36の入力端子を保
持容量の第１の端子に接続し、駆動バッファ36の出力端
子から表示セルに駆動電圧を印加する第２の状態の間を
切り換える切換回路38,39,40,41,42とを備える。
表示装置の駆動回路及びデータバスラインへの書き込み
時間を長く確保できる駆動回路の実現。 【解決手段】 液晶表示装置の表示セル13に電圧を印加
する駆動回路であって、表示セルに印加する駆動電圧を
出力する駆動バッファ36と、保持容量37と、駆動バッフ
ァ36の入力端子に第１の入力電圧V1が入力され、駆動バ
ッファ36の出力端子に保持容量37の第１の端子を接続
し、保持容量37の第２の端子を第１の所定電圧の端子に
接続した第１の状態と、保持容量37の第２の端子に第２
の入力電圧V2を入力し、駆動バッファ36の入力端子を保
持容量の第１の端子に接続し、駆動バッファ36の出力端
子から表示セルに駆動電圧を印加する第２の状態の間を
切り換える切換回路38,39,40,41,42とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置およ
びその駆動回路に関し、特にガラス基板上の広い範囲に
駆動回路を集積するポリシリコンＬＣＤ（poly-crystal
line silicon LCD、以下ｐ−Ｓｉ・ＬＣＤ）に適した液
晶表示装置およびその駆動回路に関する。
びその駆動回路に関し、特にガラス基板上の広い範囲に
駆動回路を集積するポリシリコンＬＣＤ（poly-crystal
line silicon LCD、以下ｐ−Ｓｉ・ＬＣＤ）に適した液
晶表示装置およびその駆動回路に関する。
【０００２】
【従来の技術】本発明は、液晶セルに電圧を印加する駆
動回路、すなわちデータドライバ（アドレスドライバと
呼ぶ場合もある。）に関する発明である。ここではＴＦ
Ｔ型液晶表示装置を例として説明するが、本発明はこれ
に限られるものではなく、他の液晶表示装置のデータド
ライバにも適用可能である。
動回路、すなわちデータドライバ（アドレスドライバと
呼ぶ場合もある。）に関する発明である。ここではＴＦ
Ｔ型液晶表示装置を例として説明するが、本発明はこれ
に限られるものではなく、他の液晶表示装置のデータド
ライバにも適用可能である。
【０００３】従来の液晶表示装置では、セル電極、バス
電極などをガラス基板上に形成し、駆動回路はＩＣチッ
プに形成し、ＩＣチップをガラス基板に接着した上で、
ＩＣチップの電極パッドとガラス基板上の電極パッドの
間をボンディングワイヤで配線していた。この場合、駆
動回路はシリコン単結晶の基板上に形成されるため複雑
な回路構成も可能であった。
電極などをガラス基板上に形成し、駆動回路はＩＣチッ
プに形成し、ＩＣチップをガラス基板に接着した上で、
ＩＣチップの電極パッドとガラス基板上の電極パッドの
間をボンディングワイヤで配線していた。この場合、駆
動回路はシリコン単結晶の基板上に形成されるため複雑
な回路構成も可能であった。
【０００４】図１は、従来の液晶表示装置のもっとも一
般的な構成例を示す図である。図１において、参照番号
１１は液晶パネルであり、内部に液晶セル１３、ＴＦＴ
(Thin Film Transistor)１２、走査バスライン１４、デ
ータバスライン１５が形成されている。走査ドライバ１
６は、走査バスライン１４に順次走査パルスＧ１、Ｇ
２、…、Ｇｎを印加し、データドライバ２０はデータバ
スライン１５にデータ信号を印加する。データドライバ
２０は、パルスＳＩをシフトクロックＣＬＫに同期して
順次シフトして選択パルスＳＰ１、ＳＰ２、…、ＳＰｍ
を出力するシフトレジスタ２１と、シフトレジスタ２１
の出力する選択パルスに同期して表示データＶｄａｔａ
を順次サンプリングして保持する第１のサンプルホール
ド（Ｓ／Ｈａ−１、…Ｓ／Ｈａ−ｍ）回路２２−１、２
２−２、…、２２−ｍと、サンプルホールド回路２２−
１、２２−２、…、２２−ｍに保持された表示データＶ
ｄａｔａを転送信号に従ってサンプリングして保持する
第２のサンプルホールド（Ｓ／Ｈｂ−１、…Ｓ／Ｈｂ−
ｍ）回路２３−１、２３−２、…、２３−ｍと、第２の
サンプルホールド回路２３−１、２３−２、…、２３−
ｍの出力をデータバスライン１５に印加するバッファ
（ドライバ）２４−１、２４−２、…、２４−ｍとを有
する。
般的な構成例を示す図である。図１において、参照番号
１１は液晶パネルであり、内部に液晶セル１３、ＴＦＴ
(Thin Film Transistor)１２、走査バスライン１４、デ
ータバスライン１５が形成されている。走査ドライバ１
６は、走査バスライン１４に順次走査パルスＧ１、Ｇ
２、…、Ｇｎを印加し、データドライバ２０はデータバ
スライン１５にデータ信号を印加する。データドライバ
２０は、パルスＳＩをシフトクロックＣＬＫに同期して
順次シフトして選択パルスＳＰ１、ＳＰ２、…、ＳＰｍ
を出力するシフトレジスタ２１と、シフトレジスタ２１
の出力する選択パルスに同期して表示データＶｄａｔａ
を順次サンプリングして保持する第１のサンプルホール
ド（Ｓ／Ｈａ−１、…Ｓ／Ｈａ−ｍ）回路２２−１、２
２−２、…、２２−ｍと、サンプルホールド回路２２−
１、２２−２、…、２２−ｍに保持された表示データＶ
ｄａｔａを転送信号に従ってサンプリングして保持する
第２のサンプルホールド（Ｓ／Ｈｂ−１、…Ｓ／Ｈｂ−
ｍ）回路２３−１、２３−２、…、２３−ｍと、第２の
サンプルホールド回路２３−１、２３−２、…、２３−
ｍの出力をデータバスライン１５に印加するバッファ
（ドライバ）２４−１、２４−２、…、２４−ｍとを有
する。
【０００５】液晶表示装置における表示シーケンスで
は、１フレームで１画面分の表示データが入力され、表
示セルは表示行毎に表示データに応じた状態に変化され
てその状態が保持される。従って、書き換えられた各行
の表示セルの状態は１フレームの期間保持され、１フレ
ーム後に次の表示データに応じた状態に変化される。表
示データは、表示行に分けて入力され、１行の表示デー
タが入力される周期が１水平同期期間１Ｈであり、１水
平同期期間１Ｈは、更に、表示データが入力される表示
データ期間ｔｄａｔａと、表示データが入力されない水
平帰還期間ｔｈｒに分かれる。このような信号の形態
は、ＣＲＴ用の信号との互換性を維持するために使用さ
れる。
は、１フレームで１画面分の表示データが入力され、表
示セルは表示行毎に表示データに応じた状態に変化され
てその状態が保持される。従って、書き換えられた各行
の表示セルの状態は１フレームの期間保持され、１フレ
ーム後に次の表示データに応じた状態に変化される。表
示データは、表示行に分けて入力され、１行の表示デー
タが入力される周期が１水平同期期間１Ｈであり、１水
平同期期間１Ｈは、更に、表示データが入力される表示
データ期間ｔｄａｔａと、表示データが入力されない水
平帰還期間ｔｈｒに分かれる。このような信号の形態
は、ＣＲＴ用の信号との互換性を維持するために使用さ
れる。
【０００６】図２は、図１の液晶表示装置における１水
平同期期間の動作波形を示すタイムチャートである。図
示のように、表示データ期間には表示データＶｄａｔａ
としてデータｘ１、ｘ２、…、ｘｍがシフトクロックに
同期して順次入力されるので、第１のサンプルホールド
回路２２−１、…２２−ｍがシフトレジタ２１からの選
択パルスに同期して順次サンプリングし、保持する。こ
のようにして表示データ期間が終了した時には、第１の
サンプルホールド回路２２−１、…２２−ｍはそれぞれ
対応する表示データｘ１、ｘ２、…、ｘｍを保持してい
る。そこで、表示データ期間が終了すると同時に、転送
信号を出力して、第１のサンプルホールド回路２２−
１、…２２−ｍの保持している表示データｘ１、ｘ２、
…、ｘｍを、第２のサンプルホールド回路２３−１、…
２３−ｍに転送する。第２のサンプルホールド回路２３
−１、…２３−ｍは、次に転送信号が出力されるまでの
間保持している表示データｘ１、ｘ２、…、ｘｍを出力
する。この間に走査パルスが印加される行のＴＦＴがオ
ン状態になり、データバスに印加されている表示データ
が表示セルに印加され、表示セルは対応する電圧に充電
されることになる。走査パルスの印加が停止すると、そ
の行のＴＦＴはオフ状態になり、書き込まれた表示デー
タに対応する電圧が、次の表示データが書き込まれるま
で保持される。第２のサンプルホールド回路２３−１、
…２３−ｍから表示データが出力されて表示セルへの書
込が行われている間、第１のサンプルホールド回路２２
−１、…２２−ｍは順次次の行の表示データをサンプリ
ングして保持する。このように、図１に示す構成では、
サンプルホールド回路を２段構成とすることで、前段の
サンプルホールド回路が表示データをサンプリングして
いる間、後段のサンプルホールド回路が書込のための出
力を行えるようにしている。これにより、ほぼ表示デー
タ期間の間、書込が行える。
平同期期間の動作波形を示すタイムチャートである。図
示のように、表示データ期間には表示データＶｄａｔａ
としてデータｘ１、ｘ２、…、ｘｍがシフトクロックに
同期して順次入力されるので、第１のサンプルホールド
回路２２−１、…２２−ｍがシフトレジタ２１からの選
択パルスに同期して順次サンプリングし、保持する。こ
のようにして表示データ期間が終了した時には、第１の
サンプルホールド回路２２−１、…２２−ｍはそれぞれ
対応する表示データｘ１、ｘ２、…、ｘｍを保持してい
る。そこで、表示データ期間が終了すると同時に、転送
信号を出力して、第１のサンプルホールド回路２２−
１、…２２−ｍの保持している表示データｘ１、ｘ２、
…、ｘｍを、第２のサンプルホールド回路２３−１、…
２３−ｍに転送する。第２のサンプルホールド回路２３
−１、…２３−ｍは、次に転送信号が出力されるまでの
間保持している表示データｘ１、ｘ２、…、ｘｍを出力
する。この間に走査パルスが印加される行のＴＦＴがオ
ン状態になり、データバスに印加されている表示データ
が表示セルに印加され、表示セルは対応する電圧に充電
されることになる。走査パルスの印加が停止すると、そ
の行のＴＦＴはオフ状態になり、書き込まれた表示デー
タに対応する電圧が、次の表示データが書き込まれるま
で保持される。第２のサンプルホールド回路２３−１、
…２３−ｍから表示データが出力されて表示セルへの書
込が行われている間、第１のサンプルホールド回路２２
−１、…２２−ｍは順次次の行の表示データをサンプリ
ングして保持する。このように、図１に示す構成では、
サンプルホールド回路を２段構成とすることで、前段の
サンプルホールド回路が表示データをサンプリングして
いる間、後段のサンプルホールド回路が書込のための出
力を行えるようにしている。これにより、ほぼ表示デー
タ期間の間、書込が行える。
【０００７】データドライバ２０のバッファ２４は、負
荷ＣＬにデータ電圧を書き込む（充放電する）ための最
終段のバッファや、線順次駆動型のデータドライバのデ
ータレジスタ部の出力段として、その先のデータラッチ
部（ＴＦＴ）のサンプリング容量に表示データの電圧を
書き込むためのバッファであり、オペアンプを用いたも
のやソースフォロワを用いたものが知られている。図３
は、サンプルホールド回路２３で蓄えた表示データなど
をトランジスタ２７のゲートにＶｉｎとして入力し、ソ
ースフォロワによって負荷容量を、Ｖｏｕｔ＝（Ｖｄａ
ｔａ−Ｖｔｈ）（但し、Ｖｔｈはトランジスタ２７のし
きい値）に充電するバッファ回路であり、簡単な構成で
高い駆動能力（インピーダンス変換）を実現することが
できる。なお、参照番号２６は、各データバスに接続さ
れている負荷を表し、例えば、データバスと走査バスの
交差点に生じる寄生容量やデータバス上の液晶を介して
対向電極との間に生じる寄生容量などを合わせたもので
ある。負荷ＣＬは、この容量に液晶素子の容量を合わせ
たものである。
荷ＣＬにデータ電圧を書き込む（充放電する）ための最
終段のバッファや、線順次駆動型のデータドライバのデ
ータレジスタ部の出力段として、その先のデータラッチ
部（ＴＦＴ）のサンプリング容量に表示データの電圧を
書き込むためのバッファであり、オペアンプを用いたも
のやソースフォロワを用いたものが知られている。図３
は、サンプルホールド回路２３で蓄えた表示データなど
をトランジスタ２７のゲートにＶｉｎとして入力し、ソ
ースフォロワによって負荷容量を、Ｖｏｕｔ＝（Ｖｄａ
ｔａ−Ｖｔｈ）（但し、Ｖｔｈはトランジスタ２７のし
きい値）に充電するバッファ回路であり、簡単な構成で
高い駆動能力（インピーダンス変換）を実現することが
できる。なお、参照番号２６は、各データバスに接続さ
れている負荷を表し、例えば、データバスと走査バスの
交差点に生じる寄生容量やデータバス上の液晶を介して
対向電極との間に生じる寄生容量などを合わせたもので
ある。負荷ＣＬは、この容量に液晶素子の容量を合わせ
たものである。
【０００８】上記のように、シリコン単結晶の基板上に
駆動回路を形成したＩＣチップを使用する場合には、微
細な回路を形成することが可能であり、図１に示したよ
うな２段のサンプルホールド回路を設けた回路構成も使
用可能である。しかし、ガラス基板上にＩＣチップを接
着してボンディングワイヤで配線する構成は、十分な生
産効率を得るのが難しく、コストアップになるという問
題があった。このような問題を回避するものとして、ポ
リシリコン(Poly-crystalline silicon)を使用してガラ
ス基板上の広い範囲に直接回路を形成するポリシリコン
ＬＣＤなどのＩＣチップを使用しない方式のＬＣＤがあ
る。しかし、ポリシリコンＬＣＤは、ＩＣチップを使用
した場合に比べて高集積化及び特性の安定化が難しいと
いう問題がある。図１のデータドライバではサンプルホ
ールド回路を有しているが、サンプルホード回路は製造
が難しい回路である。そこで、サンプルホード回路を使
用しない点順次駆動型と呼ばれるデータドライバが使用
されている。
駆動回路を形成したＩＣチップを使用する場合には、微
細な回路を形成することが可能であり、図１に示したよ
うな２段のサンプルホールド回路を設けた回路構成も使
用可能である。しかし、ガラス基板上にＩＣチップを接
着してボンディングワイヤで配線する構成は、十分な生
産効率を得るのが難しく、コストアップになるという問
題があった。このような問題を回避するものとして、ポ
リシリコン(Poly-crystalline silicon)を使用してガラ
ス基板上の広い範囲に直接回路を形成するポリシリコン
ＬＣＤなどのＩＣチップを使用しない方式のＬＣＤがあ
る。しかし、ポリシリコンＬＣＤは、ＩＣチップを使用
した場合に比べて高集積化及び特性の安定化が難しいと
いう問題がある。図１のデータドライバではサンプルホ
ールド回路を有しているが、サンプルホード回路は製造
が難しい回路である。そこで、サンプルホード回路を使
用しない点順次駆動型と呼ばれるデータドライバが使用
されている。
【０００９】図４は従来の点順次駆動型のデータドライ
バを使用した液晶表示装置の構成を示す図であり、図５
は図４の液晶表示装置における駆動波形を示す図であ
る。図４に示すように、点順次駆動型のデータドライバ
は、２段のサンプルホールド回路の代わりに、スイッチ
（ＳＷ）２５−１、２５−２、…、２５−ｍが設けられ
ている。図４の点順次駆動型の液晶表示装置では、図５
に示すように、まず走査ドライバ１６が順次走査パルス
Ｇ１、Ｇ２、…、Ｇｎを出力し、走査パルスの出力され
た走査バスラインのＴＦＴがオン状態になり、データバ
スの電圧を画素に書き込む（充電する）ことが可能とな
る。次に、表示データ期間において、データドライバ２
０では、データクロックＣＬＫに同期して少なくとも１
ドット単位の表示データＶｄａｔａが表示データ入力バ
スに入力されると共に、シフトレジスタ２１が選択パル
スＳＰｍを順次出力し、対応するアナログスイッチＳＷ
ｍをオン状態にして負荷ＣＬに表示データＶｄａｔａの
電圧を書き込む。参照番号２６−１、２６−２、…、２
６−ｍは、各データバスに接続されている負荷を表し、
例えば、データバスと走査バスの交差点に生じる寄生容
量やデータバス上の液晶を介して対向電極との間に生じ
る寄生容量などを合わせたものである。負荷ＣＬは、こ
の容量に液晶素子の容量を合わせたものである。そし
て、データドライバ２０が１水平期間（１Ｈ）の間にこ
の順次書き込む動作を繰り返した後、走査ドライバ１６
が走査パルスの印加を停止して走査バスラインのＴＦＴ
がオフ状態になり、各画素に書き込まれた表示データＶ
ｄａｔａが保持される。この表示データＶｄａｔａは次
に走査バスラインに走査パルスが印加される１フレーム
の期間維持される。
バを使用した液晶表示装置の構成を示す図であり、図５
は図４の液晶表示装置における駆動波形を示す図であ
る。図４に示すように、点順次駆動型のデータドライバ
は、２段のサンプルホールド回路の代わりに、スイッチ
（ＳＷ）２５−１、２５−２、…、２５−ｍが設けられ
ている。図４の点順次駆動型の液晶表示装置では、図５
に示すように、まず走査ドライバ１６が順次走査パルス
Ｇ１、Ｇ２、…、Ｇｎを出力し、走査パルスの出力され
た走査バスラインのＴＦＴがオン状態になり、データバ
スの電圧を画素に書き込む（充電する）ことが可能とな
る。次に、表示データ期間において、データドライバ２
０では、データクロックＣＬＫに同期して少なくとも１
ドット単位の表示データＶｄａｔａが表示データ入力バ
スに入力されると共に、シフトレジスタ２１が選択パル
スＳＰｍを順次出力し、対応するアナログスイッチＳＷ
ｍをオン状態にして負荷ＣＬに表示データＶｄａｔａの
電圧を書き込む。参照番号２６−１、２６−２、…、２
６−ｍは、各データバスに接続されている負荷を表し、
例えば、データバスと走査バスの交差点に生じる寄生容
量やデータバス上の液晶を介して対向電極との間に生じ
る寄生容量などを合わせたものである。負荷ＣＬは、こ
の容量に液晶素子の容量を合わせたものである。そし
て、データドライバ２０が１水平期間（１Ｈ）の間にこ
の順次書き込む動作を繰り返した後、走査ドライバ１６
が走査パルスの印加を停止して走査バスラインのＴＦＴ
がオフ状態になり、各画素に書き込まれた表示データＶ
ｄａｔａが保持される。この表示データＶｄａｔａは次
に走査バスラインに走査パルスが印加される１フレーム
の期間維持される。
【００１０】
【発明が解決しようとする課題】図３に示したソースフ
ォロワを用いたバッファは、上記のように、ソースフォ
ロワによってＶｉｎ−Ｖｔｈの電圧を出力するが、素子
特性のばらつきの影響を受けやすく、特性のばらつきに
伴って出力電圧がばらつくという問題点がある。これは
オペアンプを用いたバッファについても同様である。そ
のため、同じ階調（電圧）を書き込もうとしても素子特
性のばらつきによって出力電圧がばらつき、表示むらを
生じて表示品質が低下するという問題があった。
ォロワを用いたバッファは、上記のように、ソースフォ
ロワによってＶｉｎ−Ｖｔｈの電圧を出力するが、素子
特性のばらつきの影響を受けやすく、特性のばらつきに
伴って出力電圧がばらつくという問題点がある。これは
オペアンプを用いたバッファについても同様である。そ
のため、同じ階調（電圧）を書き込もうとしても素子特
性のばらつきによって出力電圧がばらつき、表示むらを
生じて表示品質が低下するという問題があった。
【００１１】また、オペアンプを用いたバッファには、
回路構成が複雑でドライバのサイズが大きくなるという
問題がある。これら２つの問題点は、液晶表示装置（Ｌ
ＣＤ）の駆動回路に共通の問題であるが、特にガラス基
板上のしかも広い範囲に駆動回路を集積するポリシリコ
ンＬＣＤ（ｐ−ＳｉＬＣＤ）では、大画面化や高精細化
の可否を左右するほどの重大な課題になっている。その
ため、素子特性の影響を受けにくく、しかも小型で簡単
な回路構成のバッファが強く求められていた。
回路構成が複雑でドライバのサイズが大きくなるという
問題がある。これら２つの問題点は、液晶表示装置（Ｌ
ＣＤ）の駆動回路に共通の問題であるが、特にガラス基
板上のしかも広い範囲に駆動回路を集積するポリシリコ
ンＬＣＤ（ｐ−ＳｉＬＣＤ）では、大画面化や高精細化
の可否を左右するほどの重大な課題になっている。その
ため、素子特性の影響を受けにくく、しかも小型で簡単
な回路構成のバッファが強く求められていた。
【００１２】また、図４に示した点順次駆動型のデータ
ドライバは、回路構成が非常に簡単で歩留り低下を最小
限に抑えられるという利点があり、プロジェクタ用の２
インチサイズ位までの小型パネルの分野のｐ−ＳｉＬＣ
Ｄなどに広く使用されている。しかし、点順次駆動で
は、一度の書き込みに使用できる時間が、数十〜数百ｎ
ｓと非常に短く、データドライバはその短時間にデータ
バスへの書き込みを行わなければならない。プロジェク
タ用などの小型のパネルで解像度も比較的低いＶＧＡ規
格（Video Graphics Array,640×480 画素）などの場合
であれば、データバスの容量は十分に小さく、また、デ
ータバスラインの容量と抵抗に依存した時定数も小さい
ため、Ｖｄａｔａ入力の並列化やアナログスイッチのサ
イズの最適化で対応できるが、ノート型パーソナルコン
ピュータに搭載する１０インチサイズを越えるような直
視用パネルではデータバスラインの面積が大きくなり、
データバスの容量や時定数が大きくなって点順次駆動型
では駆動できない、又はできても非現実的な回路の大き
さになるという問題点が生じる。また、より高い解像度
を実現しようとすれば、配線の交差が増加して、同様に
点順次駆動型では対応できないという問題点が生じる。
ドライバは、回路構成が非常に簡単で歩留り低下を最小
限に抑えられるという利点があり、プロジェクタ用の２
インチサイズ位までの小型パネルの分野のｐ−ＳｉＬＣ
Ｄなどに広く使用されている。しかし、点順次駆動で
は、一度の書き込みに使用できる時間が、数十〜数百ｎ
ｓと非常に短く、データドライバはその短時間にデータ
バスへの書き込みを行わなければならない。プロジェク
タ用などの小型のパネルで解像度も比較的低いＶＧＡ規
格（Video Graphics Array,640×480 画素）などの場合
であれば、データバスの容量は十分に小さく、また、デ
ータバスラインの容量と抵抗に依存した時定数も小さい
ため、Ｖｄａｔａ入力の並列化やアナログスイッチのサ
イズの最適化で対応できるが、ノート型パーソナルコン
ピュータに搭載する１０インチサイズを越えるような直
視用パネルではデータバスラインの面積が大きくなり、
データバスの容量や時定数が大きくなって点順次駆動型
では駆動できない、又はできても非現実的な回路の大き
さになるという問題点が生じる。また、より高い解像度
を実現しようとすれば、配線の交差が増加して、同様に
点順次駆動型では対応できないという問題点が生じる。
【００１３】このように、点順次駆動型データドライバ
では、画面サイズや解像度の点で限界があるが、ｐ−Ｓ
ｉＬＣＤでは現時点では他に駆動方式を持たないため、
大画面化や高精細化の可否を左右するほどの重大な課題
となっている。そこで、小型な回路構成で、しかもデー
タバスラインへの書き込み時間を長く確保できる駆動方
式、及びそのための駆動回路が強く求められていた。
では、画面サイズや解像度の点で限界があるが、ｐ−Ｓ
ｉＬＣＤでは現時点では他に駆動方式を持たないため、
大画面化や高精細化の可否を左右するほどの重大な課題
となっている。そこで、小型な回路構成で、しかもデー
タバスラインへの書き込み時間を長く確保できる駆動方
式、及びそのための駆動回路が強く求められていた。
【００１４】本発明の第１の目的は、素子特性の影響を
受けにくく、しかも小型で簡単な回路構成のバッファを
実現することであり、第２の目的は、小型な回路構成
で、しかもデータバスラインへの書き込み時間を長く確
保できる駆動方式、及びそのための駆動回路を実現する
ことである。
受けにくく、しかも小型で簡単な回路構成のバッファを
実現することであり、第２の目的は、小型な回路構成
で、しかもデータバスラインへの書き込み時間を長く確
保できる駆動方式、及びそのための駆動回路を実現する
ことである。
【００１５】
【課題を解決するための手段】上記第１の目的を実現す
るため、本発明の第１の態様の液晶表示装置の駆動回路
は、補助容量を設け、駆動バッファに第１の電圧を印加
してその出力電圧を一旦補助容量に蓄積し、次に第２の
電圧から補助容量の電圧を差し引いた電圧を駆動バッフ
ァに印加して、その出力をデータバスラインに印加す
る。これにより駆動バッファを構成するトランジスタの
しきい値分は相殺され、第２の電圧と第１の電圧の差が
データバスライン、すなわちサンプリング容量に印加さ
れることになる。従って、トランジスタの特性のばらつ
きの影響を受けなくなる。
るため、本発明の第１の態様の液晶表示装置の駆動回路
は、補助容量を設け、駆動バッファに第１の電圧を印加
してその出力電圧を一旦補助容量に蓄積し、次に第２の
電圧から補助容量の電圧を差し引いた電圧を駆動バッフ
ァに印加して、その出力をデータバスラインに印加す
る。これにより駆動バッファを構成するトランジスタの
しきい値分は相殺され、第２の電圧と第１の電圧の差が
データバスライン、すなわちサンプリング容量に印加さ
れることになる。従って、トランジスタの特性のばらつ
きの影響を受けなくなる。
【００１６】すなわち、本発明の第１の態様の液晶表示
装置の駆動回路は、液晶表示装置の表示セルに電圧を印
加する液晶表示装置の駆動回路であって、表示セルに印
加する駆動電圧を出力する駆動バッファと、保持容量
と、駆動バッファの入力端子に第１の入力電圧が入力さ
れ、駆動バッファの出力端子に保持容量の第１の端子を
接続し、保持容量の第２の端子を第１の所定電圧の端子
に接続した第１の状態と、保持容量の第２の端子に第２
の入力電圧を入力し、駆動バッファの入力端子を保持容
量の第１の端子に接続し、駆動バッファの出力端子から
表示セルに駆動電圧を印加する第２の状態の間を切り換
える切換回路とを備えることを特徴とする。
装置の駆動回路は、液晶表示装置の表示セルに電圧を印
加する液晶表示装置の駆動回路であって、表示セルに印
加する駆動電圧を出力する駆動バッファと、保持容量
と、駆動バッファの入力端子に第１の入力電圧が入力さ
れ、駆動バッファの出力端子に保持容量の第１の端子を
接続し、保持容量の第２の端子を第１の所定電圧の端子
に接続した第１の状態と、保持容量の第２の端子に第２
の入力電圧を入力し、駆動バッファの入力端子を保持容
量の第１の端子に接続し、駆動バッファの出力端子から
表示セルに駆動電圧を印加する第２の状態の間を切り換
える切換回路とを備えることを特徴とする。
【００１７】点順次駆動型の液晶表示装置で、このよう
な駆動回路をデータドライバとして設ける場合には、表
示データを第１の入力電圧として入力し、所定の電圧を
前記第２の入力電圧として入力し、切換回路は、表示デ
ータ期間には第１の状態に、水平帰線期間の一部又は全
部で第２の状態に切り換える。また、表示データを順次
サンプリングするサンプルホールド回路を有する場合に
は、サンプルホールド回路の出力を駆動回路の第１の入
力電圧として入力し、所定の電圧を第２の入力電圧とし
て入力し、水平帰線期間の一部又は全部で前記第１の状
態に切り換えると共に、それ以外の期間に前記第２の状
態に切り換える。また、この変形例として、サンプルホ
ールド回路も上記の駆動回路で構成し、サンプルホール
ド用駆動回路の出力が入力される駆動回路を第２の駆動
回路として動作させ、サンプルホールド用駆動回路で
は、表示データを第１の入力電圧として入力し、所定の
電圧を第２の入力電圧として入力し、切換回路は、表示
データ期間には第１の状態に、水平帰線期間の一部又は
全部で第２の状態に切り換え、第２の駆動回路では、サ
ンプルホールド用駆動回路の出力を第１の入力電圧とし
て入力し、所定の電圧を第２の入力電圧として入力し、
切換回路は、水平帰線期間の一部又は全部で第１の状態
に切り換えると共に、それ以外の期間に第２の状態に切
り換えるようにすることもできる。また、逆にサンプル
ホールド回路の出力を第２の入力電圧として入力し、所
定の電圧を第１の入力電圧として入力するようにして
も、トランジスタのしきい値が相殺される点は同じなの
で、同様にトランジスタの特性のばらつきの影響は受け
ない。
な駆動回路をデータドライバとして設ける場合には、表
示データを第１の入力電圧として入力し、所定の電圧を
前記第２の入力電圧として入力し、切換回路は、表示デ
ータ期間には第１の状態に、水平帰線期間の一部又は全
部で第２の状態に切り換える。また、表示データを順次
サンプリングするサンプルホールド回路を有する場合に
は、サンプルホールド回路の出力を駆動回路の第１の入
力電圧として入力し、所定の電圧を第２の入力電圧とし
て入力し、水平帰線期間の一部又は全部で前記第１の状
態に切り換えると共に、それ以外の期間に前記第２の状
態に切り換える。また、この変形例として、サンプルホ
ールド回路も上記の駆動回路で構成し、サンプルホール
ド用駆動回路の出力が入力される駆動回路を第２の駆動
回路として動作させ、サンプルホールド用駆動回路で
は、表示データを第１の入力電圧として入力し、所定の
電圧を第２の入力電圧として入力し、切換回路は、表示
データ期間には第１の状態に、水平帰線期間の一部又は
全部で第２の状態に切り換え、第２の駆動回路では、サ
ンプルホールド用駆動回路の出力を第１の入力電圧とし
て入力し、所定の電圧を第２の入力電圧として入力し、
切換回路は、水平帰線期間の一部又は全部で第１の状態
に切り換えると共に、それ以外の期間に第２の状態に切
り換えるようにすることもできる。また、逆にサンプル
ホールド回路の出力を第２の入力電圧として入力し、所
定の電圧を第１の入力電圧として入力するようにして
も、トランジスタのしきい値が相殺される点は同じなの
で、同様にトランジスタの特性のばらつきの影響は受け
ない。
【００１８】また、液晶の分極を防ぐために、液晶に印
加する電圧をフレーム期間毎に正負逆にすることが知ら
れているが、そのような方式にも適用可能である。その
場合、表示フレーム毎に、表示セルに正電圧を印加する
正電圧印加期間と負電圧を印加する負電圧印加期間に切
り換え、表示の明暗に対応した表示データの階調電圧
を、正電圧印加期間と負電圧印加期間で逆向きにすると
共に、正電圧印加期間と負電圧印加期間の電圧の変化範
囲を等しくし、第２の入力電圧を正電圧印加期間と負電
圧印加期間で変化させるようにすることが望ましい。
加する電圧をフレーム期間毎に正負逆にすることが知ら
れているが、そのような方式にも適用可能である。その
場合、表示フレーム毎に、表示セルに正電圧を印加する
正電圧印加期間と負電圧を印加する負電圧印加期間に切
り換え、表示の明暗に対応した表示データの階調電圧
を、正電圧印加期間と負電圧印加期間で逆向きにすると
共に、正電圧印加期間と負電圧印加期間の電圧の変化範
囲を等しくし、第２の入力電圧を正電圧印加期間と負電
圧印加期間で変化させるようにすることが望ましい。
【００１９】また、表示データをディジタル信号とする
ことも可能であり、その場合には、表示データを順次ラ
ッチするラッチ回路と、ラッチ回路の出力をアナログ信
号に変換するＤ／Ａ変換器とを設け、Ｄ／Ａ変換器の出
力を表示データとして駆動回路に入力する。また、上記
第２の目的を実現するため、本発明の第２の態様の液晶
表示装置は、データバスを複数のブロックに分割し、そ
れに応じてデータドライバの内部も複数のブロックに分
割し、各ブロックにはサンプルホールド回路と、駆動回
路と、駆動回路の出力をデータバスから切り離すスイッ
チを設け、ブロック毎に独立にサンプルホールドと出力
の制御が行えるようにする。そして、ブロック毎にサン
プルホールドと出力をずらして行う。これにより、各ブ
ロックはそのサンプリングが終了してから次にサンプリ
ングを開始するまでの間表示データを保持でき、その間
に走査パルスが出力されるならば書き込みが行える。そ
こで、走査パルスと最初のブロックと最後のブロックの
表示データ保持期間が重なる期間がほぼ等しくなるよう
に走査パルスをずらし、この重なる期間内に書き込みを
行う。これにより、１段のサンプルホールド回路であっ
ても、書き込み期間を長くできる。書き込み期間は、最
大で表示データ期間の半分と水平帰線期間の和まで長く
できる。すなわち、本発明の第２の態様の液晶表示装置
は、複数の表示セルを配列した表示セルアレイと、走査
信号を出力する走査ドライバと、表示セルに印加する駆
動電圧を出力するデータドライバとを備える液晶表示装
置であって、データドライバは、表示データを順次サン
プリングするサンプルホールド回路と、複数の表示ブロ
ックに分割され、表示ブロック毎にサンプルホールド回
路の出力に従って表示セルを含む負荷に電圧を印加する
駆動回路と、駆動回路の出力を負荷から表示ブロック毎
に切り離すスイッチとを備え、走査ドライバが走査信号
を出力する期間内では、各表示ブロックにおいて、負荷
に駆動電圧が所定の期間印加されることを特徴とする。
ことも可能であり、その場合には、表示データを順次ラ
ッチするラッチ回路と、ラッチ回路の出力をアナログ信
号に変換するＤ／Ａ変換器とを設け、Ｄ／Ａ変換器の出
力を表示データとして駆動回路に入力する。また、上記
第２の目的を実現するため、本発明の第２の態様の液晶
表示装置は、データバスを複数のブロックに分割し、そ
れに応じてデータドライバの内部も複数のブロックに分
割し、各ブロックにはサンプルホールド回路と、駆動回
路と、駆動回路の出力をデータバスから切り離すスイッ
チを設け、ブロック毎に独立にサンプルホールドと出力
の制御が行えるようにする。そして、ブロック毎にサン
プルホールドと出力をずらして行う。これにより、各ブ
ロックはそのサンプリングが終了してから次にサンプリ
ングを開始するまでの間表示データを保持でき、その間
に走査パルスが出力されるならば書き込みが行える。そ
こで、走査パルスと最初のブロックと最後のブロックの
表示データ保持期間が重なる期間がほぼ等しくなるよう
に走査パルスをずらし、この重なる期間内に書き込みを
行う。これにより、１段のサンプルホールド回路であっ
ても、書き込み期間を長くできる。書き込み期間は、最
大で表示データ期間の半分と水平帰線期間の和まで長く
できる。すなわち、本発明の第２の態様の液晶表示装置
は、複数の表示セルを配列した表示セルアレイと、走査
信号を出力する走査ドライバと、表示セルに印加する駆
動電圧を出力するデータドライバとを備える液晶表示装
置であって、データドライバは、表示データを順次サン
プリングするサンプルホールド回路と、複数の表示ブロ
ックに分割され、表示ブロック毎にサンプルホールド回
路の出力に従って表示セルを含む負荷に電圧を印加する
駆動回路と、駆動回路の出力を負荷から表示ブロック毎
に切り離すスイッチとを備え、走査ドライバが走査信号
を出力する期間内では、各表示ブロックにおいて、負荷
に駆動電圧が所定の期間印加されることを特徴とする。
【００２０】走査パルスを、表示データの入力から表示
データの信号期間の１／２の時間遅れて出力すると、書
き込み期間を最大にすることができる。また、走査ドラ
イバを左右に設けるなどして複数の走査ブロックを設け
ることが行なわれているが、そのような場合にも適用可
能であり、その場合には走査ブロック毎に走査パルスを
ずらすと、書き込み期間をより長くできる。例えば、走
査ブロック数がｐ個の場合、ｑ番目の走査ブロックにお
いては、走査パルスは、表示データの入力から表示デー
タの信号期間の（２（ｑ−１）＋１）／２ｐ遅れて出力
されるようにすることが望ましい。
データの信号期間の１／２の時間遅れて出力すると、書
き込み期間を最大にすることができる。また、走査ドラ
イバを左右に設けるなどして複数の走査ブロックを設け
ることが行なわれているが、そのような場合にも適用可
能であり、その場合には走査ブロック毎に走査パルスを
ずらすと、書き込み期間をより長くできる。例えば、走
査ブロック数がｐ個の場合、ｑ番目の走査ブロックにお
いては、走査パルスは、表示データの入力から表示デー
タの信号期間の（２（ｑ−１）＋１）／２ｐ遅れて出力
されるようにすることが望ましい。
【００２１】また、サンプリングを行なっている間に書
き込みを開始してもよい。これにより、同じブロック内
で早くサンプリングした表示データは、より長い書き込
み時間を確保できる。その場合、サンプリングが終了し
ていない表示データについては、一旦前行の表示データ
が書き込まれる事になるが、書き込みが終了しないよう
な短時間のうちに正しい表示データをサンプリングして
書き込むことになるので、問題は生じない。
き込みを開始してもよい。これにより、同じブロック内
で早くサンプリングした表示データは、より長い書き込
み時間を確保できる。その場合、サンプリングが終了し
ていない表示データについては、一旦前行の表示データ
が書き込まれる事になるが、書き込みが終了しないよう
な短時間のうちに正しい表示データをサンプリングして
書き込むことになるので、問題は生じない。
【００２２】また、走査パルスの立ち上がりと立ち下が
りのタイミングは概ね等しいのが一般的であるが、選択
期間がより短くなるように、立ち上がりを遅く、立ち下
がりを速くしてもよい。更に、上記第２の目的を実現す
るため、本発明の第３の態様の液晶表示装置の駆動回路
は、所定の周期で値が変化する参照値発生回路と、サン
プリングした表示データを参照値と比較する比較回路
と、所定の周期で値が変化する駆動電圧発生回路と、比
較結果で駆動電圧の印加を制御するスイッチング回路を
設ける。これにより、大きな駆動能力を必要とする駆動
電圧発生回路とスイッチング回路と、サンプリング回路
などの他の回路を別にして、複雑な他の回路のサイズを
小さくして駆動回路全体を小型にする。
りのタイミングは概ね等しいのが一般的であるが、選択
期間がより短くなるように、立ち上がりを遅く、立ち下
がりを速くしてもよい。更に、上記第２の目的を実現す
るため、本発明の第３の態様の液晶表示装置の駆動回路
は、所定の周期で値が変化する参照値発生回路と、サン
プリングした表示データを参照値と比較する比較回路
と、所定の周期で値が変化する駆動電圧発生回路と、比
較結果で駆動電圧の印加を制御するスイッチング回路を
設ける。これにより、大きな駆動能力を必要とする駆動
電圧発生回路とスイッチング回路と、サンプリング回路
などの他の回路を別にして、複雑な他の回路のサイズを
小さくして駆動回路全体を小型にする。
【００２３】すなわち、本発明の第３の態様の液晶表示
装置の駆動回路は、液晶表示装置の表示セルに電圧を印
加する液晶表示装置の駆動回路であって、表示データを
サンプリングして保持するサンプリング回路と、所定の
周期で変化する参照信号を発生する参照信号発生回路
と、サンプリング回路の出力と参照電圧を比較して比較
結果を出力する比較回路と、所定の周期で変化する駆動
電圧を発生する駆動電圧発生回路と、比較回路の出力に
基づいて駆動電圧を出力端子に接続するスイッチとを備
えることを特徴とする。
装置の駆動回路は、液晶表示装置の表示セルに電圧を印
加する液晶表示装置の駆動回路であって、表示データを
サンプリングして保持するサンプリング回路と、所定の
周期で変化する参照信号を発生する参照信号発生回路
と、サンプリング回路の出力と参照電圧を比較して比較
結果を出力する比較回路と、所定の周期で変化する駆動
電圧を発生する駆動電圧発生回路と、比較回路の出力に
基づいて駆動電圧を出力端子に接続するスイッチとを備
えることを特徴とする。
【００２４】表示データと参照信号はアナログ信号の場
合には、サンプリング回路は、サンプリング用アナログ
スイッチとサンプリング用保持容量とを有し、比較回路
は、比較用アナログスイッチと比較用保持容量で構成さ
れる比較用サンプリング回路と、論理回路とを有し、参
照信号を比較用保持容量の基準電位として供給し、比較
用サンプリング回路で表示データをサンプリングした
後、参照信号を変化させるようにする。例えば、比較回
路の論理回路はインバータで構成し、サンプリング回路
は、出力部にソースフォロワのアナログバッファを有す
るように構成する。
合には、サンプリング回路は、サンプリング用アナログ
スイッチとサンプリング用保持容量とを有し、比較回路
は、比較用アナログスイッチと比較用保持容量で構成さ
れる比較用サンプリング回路と、論理回路とを有し、参
照信号を比較用保持容量の基準電位として供給し、比較
用サンプリング回路で表示データをサンプリングした
後、参照信号を変化させるようにする。例えば、比較回
路の論理回路はインバータで構成し、サンプリング回路
は、出力部にソースフォロワのアナログバッファを有す
るように構成する。
【００２５】サンプリング用保持容量には、表示データ
のサンプリングを開始する前の初期化期間に、サンプリ
ング用アナログスイッチを接続状態にして所定の初期化
電圧を書き込む。比較回路の論理回路のしきい値をＶｔ
ｉｎｖの製造時のばらつき範囲をΔＶｔｉｎｖとする
と、表示データの１階調分の振幅と参照信号の１階調分
の振幅は、それぞれΔＶｔｉｎｖ以上であるようにす
る。
のサンプリングを開始する前の初期化期間に、サンプリ
ング用アナログスイッチを接続状態にして所定の初期化
電圧を書き込む。比較回路の論理回路のしきい値をＶｔ
ｉｎｖの製造時のばらつき範囲をΔＶｔｉｎｖとする
と、表示データの１階調分の振幅と参照信号の１階調分
の振幅は、それぞれΔＶｔｉｎｖ以上であるようにす
る。
【００２６】また、比較回路のしきい値のばらつきを補
償するため、補正用保持容量と、補正用保持容量をスイ
ッチの出力と第１の所定電圧の間に接続した第１の状態
と、保持容量をサンプリング回路と比較回路の間に接続
した第２の状態の間を切り換える切換回路とを設け、第
１の状態では、参照信号発生回路は、比較回路の論理回
路のしきい値のばらつきの範囲で変化する参照波形を出
力し、駆動信号発生回路は、参照波形に同期して任意の
電圧を中心として参照波形と同じ振幅で変化する波形を
出力し、第２の状態では、参照信号発生回路は参照信号
に任意の電圧を加えた信号を出力し、駆動信号発生回路
は駆動信号を出力し、１水平同期期間内で、表示データ
をサンプリング後に、第１の状態になり、その後に第２
の状態になるようにすることが望ましい。
償するため、補正用保持容量と、補正用保持容量をスイ
ッチの出力と第１の所定電圧の間に接続した第１の状態
と、保持容量をサンプリング回路と比較回路の間に接続
した第２の状態の間を切り換える切換回路とを設け、第
１の状態では、参照信号発生回路は、比較回路の論理回
路のしきい値のばらつきの範囲で変化する参照波形を出
力し、駆動信号発生回路は、参照波形に同期して任意の
電圧を中心として参照波形と同じ振幅で変化する波形を
出力し、第２の状態では、参照信号発生回路は参照信号
に任意の電圧を加えた信号を出力し、駆動信号発生回路
は駆動信号を出力し、１水平同期期間内で、表示データ
をサンプリング後に、第１の状態になり、その後に第２
の状態になるようにすることが望ましい。
【００２７】表示データがディジタル信号の場合には、
サンプリング回路はディジタルラッチ回路とし、比較回
路はディジタル比較回路とし、参照信号発生回路は参照
信号として参照値を発生するカウンタとする。ディジタ
ル比較回路は、表示データと参照値のいずれかが大きい
かを判定する大小判定回路、又は表示データと参照値が
一致するかを判定する一致検出回路で実現でき、ディジ
タルラッチ回路は、大小判定回路又は一致検出回路の出
力でセット又はリセットされる。
サンプリング回路はディジタルラッチ回路とし、比較回
路はディジタル比較回路とし、参照信号発生回路は参照
信号として参照値を発生するカウンタとする。ディジタ
ル比較回路は、表示データと参照値のいずれかが大きい
かを判定する大小判定回路、又は表示データと参照値が
一致するかを判定する一致検出回路で実現でき、ディジ
タルラッチ回路は、大小判定回路又は一致検出回路の出
力でセット又はリセットされる。
【００２８】また、サンプリング回路をディジタルラッ
チ回路とし、比較回路は初期設定可能なカウンタとし、
カウンタの動作制御信号として参照信号を入力し、表示
データをカウンタの初期値として設定した後にカウント
動作させ、桁上がり又は桁下がり信号を比較結果として
出力するようにしてもよい。第３の態様の駆動回路をデ
ータドライバとして有し、液晶に印加する電圧をフレー
ム期間毎に正負逆にする液晶表示装置では、表示フレー
ム毎に、表示セルに正電圧を印加する正電圧印加期間と
負電圧を印加する負電圧印加期間に切り換え、駆動電圧
は、正電圧印加期間と負電圧印加期間で中心レベルに対
して対称な信号であるようにする。
チ回路とし、比較回路は初期設定可能なカウンタとし、
カウンタの動作制御信号として参照信号を入力し、表示
データをカウンタの初期値として設定した後にカウント
動作させ、桁上がり又は桁下がり信号を比較結果として
出力するようにしてもよい。第３の態様の駆動回路をデ
ータドライバとして有し、液晶に印加する電圧をフレー
ム期間毎に正負逆にする液晶表示装置では、表示フレー
ム毎に、表示セルに正電圧を印加する正電圧印加期間と
負電圧を印加する負電圧印加期間に切り換え、駆動電圧
は、正電圧印加期間と負電圧印加期間で中心レベルに対
して対称な信号であるようにする。
【００２９】また、駆動電圧は、非線形で変化するよう
にしてもよい。
にしてもよい。
【００３０】
【発明の実施の形態】図６は、本発明の第１の態様をポ
リシリコンで駆動回路を構成した液晶表示装置（ｐ−Ｓ
ｉＬＣＤ）のデータドライバに適用した第１実施例の構
成を示す図である。図６に示すように、第１実施例の液
晶表示装置は、データドライバ３０の除く部分は従来と
同じ構成である。データドライバ３０は、サンプリング
パルスＳＩとシフトクロックＣＬＫを入力して動作する
シフトレジスタ３１と、シフトレジスタ３１の出力する
サンプリングパルスＳＰ１、…、ＳＰｍに従って表示デ
ータＶｄａｔａをサンプリングして保持するサンプルホ
ールド回路３２−１、…、３２−ｍと、制御信号に従っ
てサンプルホールド回路の出力をラッチすると共に出力
し、負荷ＣＬを駆動する補償型サンプリングバッファ
（ＣＳＢ）３３−１、…、３３−ｍとからなる。この補
償型サンプリングバッファ（ＣＳＢ）３３−１、…、３
３−ｍの除く、シフトレジスタ３１とサンプルホールド
回路３２−１、…、３２−ｍは図１に示した従来のもの
と同じである。
リシリコンで駆動回路を構成した液晶表示装置（ｐ−Ｓ
ｉＬＣＤ）のデータドライバに適用した第１実施例の構
成を示す図である。図６に示すように、第１実施例の液
晶表示装置は、データドライバ３０の除く部分は従来と
同じ構成である。データドライバ３０は、サンプリング
パルスＳＩとシフトクロックＣＬＫを入力して動作する
シフトレジスタ３１と、シフトレジスタ３１の出力する
サンプリングパルスＳＰ１、…、ＳＰｍに従って表示デ
ータＶｄａｔａをサンプリングして保持するサンプルホ
ールド回路３２−１、…、３２−ｍと、制御信号に従っ
てサンプルホールド回路の出力をラッチすると共に出力
し、負荷ＣＬを駆動する補償型サンプリングバッファ
（ＣＳＢ）３３−１、…、３３−ｍとからなる。この補
償型サンプリングバッファ（ＣＳＢ）３３−１、…、３
３−ｍの除く、シフトレジスタ３１とサンプルホールド
回路３２−１、…、３２−ｍは図１に示した従来のもの
と同じである。
【００３１】図７は、第１実施例の補償型サンプリング
バッファ（ＣＳＢ）の構成を示す図であり、サンプルホ
ールド回路（Ｓ／Ｈ）３２も一緒に示してある。図７の
（１）に示すように、Ｓ／Ｈ回路３２は、アナログスイ
ッチ３４と、サンプリング容量３５からなり、サンプリ
ングパルスＳＰに応じてＶｄａｔａをサンプリング容量
３５に保持し、Ｖ１としてＣＳＢ回路３３に出力する。
また、アナログスイッチ４４は、参照電圧Ｖｒｅｆとリ
セット電圧Ｖｒｓｔを選択して、Ｖ２としてＣＳＢ回路
３３に出力する。ＣＳＢ回路３３は、トランジスタ３６
によるソースフォロワ回路で構成したバッファ回路であ
り、制御信号Ａ〜Ｅで制御されるアナログスイッチ３８
〜４２を用いて保持容量３７との接続を切り換える。ま
た、信号Ｆで制御するアナログスイッチ４３によって、
バッファ回路の出力を負荷ＣＬへ出力するかしないかが
制御できるようになっている。更に、各アナログスイッ
チ３８〜４２は、図７の（２）に示すように、Ｐ型とＮ
型のトランジスタを並列に接続すと共に、双方のゲート
容量が概ね等しくなるように構成し、Ｎ型のトランジス
タのゲートに制御信号Ａ〜Ｅを、Ｐ型のトランジスタの
ゲートに制御信号Ａ〜Ｅを反転した信号を入力する。
バッファ（ＣＳＢ）の構成を示す図であり、サンプルホ
ールド回路（Ｓ／Ｈ）３２も一緒に示してある。図７の
（１）に示すように、Ｓ／Ｈ回路３２は、アナログスイ
ッチ３４と、サンプリング容量３５からなり、サンプリ
ングパルスＳＰに応じてＶｄａｔａをサンプリング容量
３５に保持し、Ｖ１としてＣＳＢ回路３３に出力する。
また、アナログスイッチ４４は、参照電圧Ｖｒｅｆとリ
セット電圧Ｖｒｓｔを選択して、Ｖ２としてＣＳＢ回路
３３に出力する。ＣＳＢ回路３３は、トランジスタ３６
によるソースフォロワ回路で構成したバッファ回路であ
り、制御信号Ａ〜Ｅで制御されるアナログスイッチ３８
〜４２を用いて保持容量３７との接続を切り換える。ま
た、信号Ｆで制御するアナログスイッチ４３によって、
バッファ回路の出力を負荷ＣＬへ出力するかしないかが
制御できるようになっている。更に、各アナログスイッ
チ３８〜４２は、図７の（２）に示すように、Ｐ型とＮ
型のトランジスタを並列に接続すと共に、双方のゲート
容量が概ね等しくなるように構成し、Ｎ型のトランジス
タのゲートに制御信号Ａ〜Ｅを、Ｐ型のトランジスタの
ゲートに制御信号Ａ〜Ｅを反転した信号を入力する。
【００３２】図８は、図７のＣＳＢ回路の動作を説明す
るための図である。図８を参照してＣＳＢ回路の動作原
理を説明する。Ａ、Ｂ及びＥを“Ｈ”にしてアナログス
イッチ３８、３９及び４２をオン（接続）状態にし、
Ｃ、Ｄ及びＦを“Ｌ”にしてアナログスイッチ４０、４
１及び４３をオフ（遮断）状態にすると、図７の回路は
図８の（１）に示すような状態になる。また、Ａ、Ｂ及
びＥを“Ｌ”にしてアナログスイッチ３８、３９及び４
２をオン状態にし、Ｃ、Ｄ及びＦを“Ｈ”にしてアナロ
グスイッチ４０、４１及び４３をオン状態にすると、図
７の回路は図８の（２）に示すような状態になる。トラ
ンジスタ３６のしきい値電圧をＶthとすると、第１の状
態では、トランジスタ３６からはＶ1-Vth の電圧が出力
され、保持容量３７はこの電圧に充電される。この動作
を、ここではラッチ動作と呼ぶ。次に第２の状態に切り
換えると、トランジスタ３６のゲートにはＶ２−（Ｖ1-
Vth）の電圧が印加されるので、Ｖ２−Ｖ１の電圧が出
力され、負荷ＣＬはこの電圧に充電される。この動作
を、ここでは書き込み動作と呼ぶ。従って、トランジス
タ３６のしきい値電圧Ｖthは相殺され、負荷ＣＬに印加
される電圧はトランジスタ３６のしきい値電圧Ｖthに影
響されなくなる。従って、トランジスタ３６のしきい値
電圧Ｖthのばらつきにかかわらず、負荷ＣＬに常に一定
の電圧を印加できる。図示のようにソースフォロワ回路
は回路構成が簡単であるが、従来はトランジスタのしき
い値電圧のばらつきにより出力電圧がばらつくという問
題があったが、本発明を適用することにより、小型の回
路構成で出力電圧が一定のバッファ回路が実現できる。
るための図である。図８を参照してＣＳＢ回路の動作原
理を説明する。Ａ、Ｂ及びＥを“Ｈ”にしてアナログス
イッチ３８、３９及び４２をオン（接続）状態にし、
Ｃ、Ｄ及びＦを“Ｌ”にしてアナログスイッチ４０、４
１及び４３をオフ（遮断）状態にすると、図７の回路は
図８の（１）に示すような状態になる。また、Ａ、Ｂ及
びＥを“Ｌ”にしてアナログスイッチ３８、３９及び４
２をオン状態にし、Ｃ、Ｄ及びＦを“Ｈ”にしてアナロ
グスイッチ４０、４１及び４３をオン状態にすると、図
７の回路は図８の（２）に示すような状態になる。トラ
ンジスタ３６のしきい値電圧をＶthとすると、第１の状
態では、トランジスタ３６からはＶ1-Vth の電圧が出力
され、保持容量３７はこの電圧に充電される。この動作
を、ここではラッチ動作と呼ぶ。次に第２の状態に切り
換えると、トランジスタ３６のゲートにはＶ２−（Ｖ1-
Vth）の電圧が印加されるので、Ｖ２−Ｖ１の電圧が出
力され、負荷ＣＬはこの電圧に充電される。この動作
を、ここでは書き込み動作と呼ぶ。従って、トランジス
タ３６のしきい値電圧Ｖthは相殺され、負荷ＣＬに印加
される電圧はトランジスタ３６のしきい値電圧Ｖthに影
響されなくなる。従って、トランジスタ３６のしきい値
電圧Ｖthのばらつきにかかわらず、負荷ＣＬに常に一定
の電圧を印加できる。図示のようにソースフォロワ回路
は回路構成が簡単であるが、従来はトランジスタのしき
い値電圧のばらつきにより出力電圧がばらつくという問
題があったが、本発明を適用することにより、小型の回
路構成で出力電圧が一定のバッファ回路が実現できる。
【００３３】図９は、第１実施例における駆動波形を示
す図である。Ｓ／Ｈ回路３２−１〜３２−ｍは、表示デ
ータ期間にはシフトレジスタ３１の出力するサンプリン
グパルスに応じてＶｄａｔａをサンプリングして保持す
る。サンプリングしたＶｄａｔａは、次のＶｄａｔａを
サンプリングするまで保持される。水平帰線期間の前側
の期間では、Ａ、Ｂ、Ｃ、Ｄ及びＦが“高（Ｈ）”にな
り、Ｅが“低（Ｌ）”になり、ＣＳＢ回路３３−１〜３
３−ｍでは、アナログスイッチ３８〜４０、４１及び４
３オン状態になり、アナログスイッチ４２がオフ状態に
なる。この時、アナログスイッチ４４はＶｒｓｔ（例え
ば、０Ｖ）を選択し、保持容量３７、トランジスタ３６
のゲート入力、及び負荷ＣＬがリセットされる。
す図である。Ｓ／Ｈ回路３２−１〜３２−ｍは、表示デ
ータ期間にはシフトレジスタ３１の出力するサンプリン
グパルスに応じてＶｄａｔａをサンプリングして保持す
る。サンプリングしたＶｄａｔａは、次のＶｄａｔａを
サンプリングするまで保持される。水平帰線期間の前側
の期間では、Ａ、Ｂ、Ｃ、Ｄ及びＦが“高（Ｈ）”にな
り、Ｅが“低（Ｌ）”になり、ＣＳＢ回路３３−１〜３
３−ｍでは、アナログスイッチ３８〜４０、４１及び４
３オン状態になり、アナログスイッチ４２がオフ状態に
なる。この時、アナログスイッチ４４はＶｒｓｔ（例え
ば、０Ｖ）を選択し、保持容量３７、トランジスタ３６
のゲート入力、及び負荷ＣＬがリセットされる。
【００３４】水平帰線期間の後ろの期間では、Ａ、Ｂ及
びＥが“Ｈ”に、Ｃ、Ｄ及びＦが“Ｌ”になり、各ＣＳ
Ｂ回路は図８の（１）に示すような状態になり、保持容
量３７はＳ／Ｈ回路３２−１〜３２−ｍに保持されたそ
の行のＶｄａｔａからトランジスタ３６のしきい値を差
し引いた電圧Ｖ１−Ｖthに充電される。これは、Ｓ／Ｈ
回路３２−１〜３２−ｍに保持されたＶｄａｔａが、Ｃ
ＳＢ回路３３−１、…、３３−ｍに転送されてラッチさ
れたことを意味する。
びＥが“Ｈ”に、Ｃ、Ｄ及びＦが“Ｌ”になり、各ＣＳ
Ｂ回路は図８の（１）に示すような状態になり、保持容
量３７はＳ／Ｈ回路３２−１〜３２−ｍに保持されたそ
の行のＶｄａｔａからトランジスタ３６のしきい値を差
し引いた電圧Ｖ１−Ｖthに充電される。これは、Ｓ／Ｈ
回路３２−１〜３２−ｍに保持されたＶｄａｔａが、Ｃ
ＳＢ回路３３−１、…、３３−ｍに転送されてラッチさ
れたことを意味する。
【００３５】表示データ期間では、Ａ、Ｂ及びＥが
“Ｌ”に、Ｃ、Ｄ及びＦが“Ｈ”になり、アナログスイ
ッチ４４はＶｒｅｆを選択し、走査パルスＧｎが出力さ
れるので、各ＣＳＢ回路は図８の（２）に示すような状
態になり、走査パルスＧｎが出力される行の液晶素子に
Ｖ２−Ｖ１が印加される。図１０は、第１実施例におけ
る表示データ電圧の制御を説明する図である。図の
（１）に示すように、Ｖｒｅｆは１７Ｖと１１の間をフ
レーム毎に変化し、Ｖｄａｔａは、白表示の場合には６
Ｖに黒表示の場合には２Ｖになり、中間調の場合にはそ
の間の電圧になる。従って、負荷ＣＬ、すなわち各液晶
素子に印加される電圧は、図１０の（２）に示すよう
に、白表示の場合にはフレーム毎に１１Ｖと９Ｖの間で
変化し、黒表示の場合にはフレーム毎に１５Ｖと５Ｖの
間で変化する。従って、画素電極に対向するコモン電極
の電位を１０Ｖに設定すれば、液晶素子の電圧は、白表
示の場合にはフレーム毎に１Ｖと−１Ｖの間で変化し、
黒表示の場合には５Ｖと−５Ｖの間で変化する。このよ
うに、第１実施例では、Ｖｄａｔａはフレームにかかわ
らず白表示の場合には６Ｖで黒表示の場合には２Ｖで一
定で、振幅も４Ｖであるにもかかわらず、最終的には液
晶素子にはフレーム毎に正負逆の電圧が印加され、その
振幅も黒表示については１０Ｖである。従って、Ｖｄａ
ｔａを発生する外部回路やＳ／Ｈ回路およびその周辺回
路の低電圧化が可能となり、消費電力の低減や信頼性の
向上が可能である。
“Ｌ”に、Ｃ、Ｄ及びＦが“Ｈ”になり、アナログスイ
ッチ４４はＶｒｅｆを選択し、走査パルスＧｎが出力さ
れるので、各ＣＳＢ回路は図８の（２）に示すような状
態になり、走査パルスＧｎが出力される行の液晶素子に
Ｖ２−Ｖ１が印加される。図１０は、第１実施例におけ
る表示データ電圧の制御を説明する図である。図の
（１）に示すように、Ｖｒｅｆは１７Ｖと１１の間をフ
レーム毎に変化し、Ｖｄａｔａは、白表示の場合には６
Ｖに黒表示の場合には２Ｖになり、中間調の場合にはそ
の間の電圧になる。従って、負荷ＣＬ、すなわち各液晶
素子に印加される電圧は、図１０の（２）に示すよう
に、白表示の場合にはフレーム毎に１１Ｖと９Ｖの間で
変化し、黒表示の場合にはフレーム毎に１５Ｖと５Ｖの
間で変化する。従って、画素電極に対向するコモン電極
の電位を１０Ｖに設定すれば、液晶素子の電圧は、白表
示の場合にはフレーム毎に１Ｖと−１Ｖの間で変化し、
黒表示の場合には５Ｖと−５Ｖの間で変化する。このよ
うに、第１実施例では、Ｖｄａｔａはフレームにかかわ
らず白表示の場合には６Ｖで黒表示の場合には２Ｖで一
定で、振幅も４Ｖであるにもかかわらず、最終的には液
晶素子にはフレーム毎に正負逆の電圧が印加され、その
振幅も黒表示については１０Ｖである。従って、Ｖｄａ
ｔａを発生する外部回路やＳ／Ｈ回路およびその周辺回
路の低電圧化が可能となり、消費電力の低減や信頼性の
向上が可能である。
【００３６】以上のように、第１実施例の液晶表示装置
では、データドライバが、バッファ回路を構成するトラ
ンジスタの特性のばらつきの影響を受けなくなるので、
ｐ−ＳｉＬＣＤにおいて表示品質を向上させることがで
きる。また、補償型サンプリングバッファ（ＣＳＢ）回
路は、サンプルホールド機能を有するため、従来必要で
あった２段のサンプルホールド回路の１段の代わりとし
て使用できるため、回路規模はあまり大きくならず、書
き込み動作を行なう時間をほぼ１水平期間（１Ｈ）に等
しくできる線順次駆動が可能であるため、アナログスイ
ッチを小さくでき、回路サイズを小型にできる。
では、データドライバが、バッファ回路を構成するトラ
ンジスタの特性のばらつきの影響を受けなくなるので、
ｐ−ＳｉＬＣＤにおいて表示品質を向上させることがで
きる。また、補償型サンプリングバッファ（ＣＳＢ）回
路は、サンプルホールド機能を有するため、従来必要で
あった２段のサンプルホールド回路の１段の代わりとし
て使用できるため、回路規模はあまり大きくならず、書
き込み動作を行なう時間をほぼ１水平期間（１Ｈ）に等
しくできる線順次駆動が可能であるため、アナログスイ
ッチを小さくでき、回路サイズを小型にできる。
【００３７】図１１は、第２実施例の液晶表示装置の構
成を示す図である。第２実施例では、第１実施例のサン
プルホールド回路３２−１〜３２−ｍを、補償型サンプ
リングバッファ（ＣＳＢ）で構成した点が、第１実施例
と異なる。図１２は、第２実施例の駆動波形を示す図で
ある。第１の補償型サンプリングバッファ（ＣＳＢ１−
１〜ＣＳＢ１−ｍ）５１−１〜５１−ｍは、サンプリン
グパルスＳＰ１〜ＳＰｍに応じて図８の第１の状態にな
り、保持容量３７に表示データＶｄａｔａがラッチされ
る。ラッチされたＶｄａｔａは次の表示データをラッチ
するまで保持される。このようにして、表示データ期間
に１行分のＶｄａｔａがＣＳＢ１−１〜ＣＳＢ１−ｍに
ラッチされ、ラッチされた１行分のＶｄａｔａは水平帰
線期間に第２の補償型サンプリングバッファ（ＣＳＢ２
−１〜ＣＳＢ２−ｍ）５２−１〜５２−ｍに転送され
る。従って、ＣＳＢ１−１〜ＣＳＢ１−ｍはサンプルホ
ールド回路と同じ働きをする。ＣＳＢ２−１〜ＣＳＢ２
−ｍは、水平帰線期間にＣＳＢ１−１〜ＣＳＢ１−ｍに
保持された１行分のＶｄａｔａをラッチし、表示データ
期間に負荷への書き込みを行なう。
成を示す図である。第２実施例では、第１実施例のサン
プルホールド回路３２−１〜３２−ｍを、補償型サンプ
リングバッファ（ＣＳＢ）で構成した点が、第１実施例
と異なる。図１２は、第２実施例の駆動波形を示す図で
ある。第１の補償型サンプリングバッファ（ＣＳＢ１−
１〜ＣＳＢ１−ｍ）５１−１〜５１−ｍは、サンプリン
グパルスＳＰ１〜ＳＰｍに応じて図８の第１の状態にな
り、保持容量３７に表示データＶｄａｔａがラッチされ
る。ラッチされたＶｄａｔａは次の表示データをラッチ
するまで保持される。このようにして、表示データ期間
に１行分のＶｄａｔａがＣＳＢ１−１〜ＣＳＢ１−ｍに
ラッチされ、ラッチされた１行分のＶｄａｔａは水平帰
線期間に第２の補償型サンプリングバッファ（ＣＳＢ２
−１〜ＣＳＢ２−ｍ）５２−１〜５２−ｍに転送され
る。従って、ＣＳＢ１−１〜ＣＳＢ１−ｍはサンプルホ
ールド回路と同じ働きをする。ＣＳＢ２−１〜ＣＳＢ２
−ｍは、水平帰線期間にＣＳＢ１−１〜ＣＳＢ１−ｍに
保持された１行分のＶｄａｔａをラッチし、表示データ
期間に負荷への書き込みを行なう。
【００３８】ここで、サンプルホールド回路の代わりに
補償型サンプリングバッファ（ＣＳＢ）を使用している
ため、第１のＣＳＢの保持電圧が第２のＣＳＢの入力容
量に影響されることがなくなり、また、第２のＣＳＢの
保持容量をリセットする必要もなくなる。図１３は、第
３実施例の液晶表示装置の構成を示す図である。第３実
施例では、第１実施例のサンプルホールド回路３２−１
〜３２−ｍをなくし、表示データＶｄａｔａを補償型サ
ンプリングバッファ（ＣＳＢ−１〜ＣＳＢ−ｍ）５５−
１〜５５−ｍに直接入力すると共に、ＣＳＢ−１〜ＣＳ
Ｂ−ｍのラッチ動作をサンプリングパルスＳＰ１〜ＳＰ
ｍに同期して順次行い、水平帰線期間（又はラッチ動作
完了から）において書き込みを行なう。なお、第３実施
例では、表示データはディジタルデータＤａｔａであ
り、Ｄ／Ａ変換器５４でアナログデータＶｄａｔａに変
換された後、各ＣＳＢに供給される。
補償型サンプリングバッファ（ＣＳＢ）を使用している
ため、第１のＣＳＢの保持電圧が第２のＣＳＢの入力容
量に影響されることがなくなり、また、第２のＣＳＢの
保持容量をリセットする必要もなくなる。図１３は、第
３実施例の液晶表示装置の構成を示す図である。第３実
施例では、第１実施例のサンプルホールド回路３２−１
〜３２−ｍをなくし、表示データＶｄａｔａを補償型サ
ンプリングバッファ（ＣＳＢ−１〜ＣＳＢ−ｍ）５５−
１〜５５−ｍに直接入力すると共に、ＣＳＢ−１〜ＣＳ
Ｂ−ｍのラッチ動作をサンプリングパルスＳＰ１〜ＳＰ
ｍに同期して順次行い、水平帰線期間（又はラッチ動作
完了から）において書き込みを行なう。なお、第３実施
例では、表示データはディジタルデータＤａｔａであ
り、Ｄ／Ａ変換器５４でアナログデータＶｄａｔａに変
換された後、各ＣＳＢに供給される。
【００３９】図１４は、第３実施例における駆動波形を
示す図である。表示データ期間においては、ＣＳＢ回路
の制御信号ＡとＢが“Ｈ”で、Ｃ、Ｄ及びＦが“Ｌ”で
ある。従って、制御信号ＥとしてサンプリングパルスＳ
Ｐ１〜ＳＰｍが入力された時には、図８の（１）の状態
になり、Ｖｄａｔａが保持容量３７にラッチされる。サ
ンプリングパルスが入力されない時には、保持されたＶ
ｄａｔａがそのまま保持される。１行分のＶｄａｔａが
ラッチされると、制御信号ＡとＢが“Ｌ”に、Ｃ、Ｄ及
びＦが“Ｈ”になり、Ｅは“Ｌ”であるから図８の
（２）の状態になると同時に走査パルスＧｎが印加さ
れ、負荷ＣＬへの書き込みが行なわれる。書き込みが終
了すると走査パルスＧｎの印加が停止し、アナログスイ
ッチ４４からＶｒｓｔが出力され、ＣＳＢ回路がリセト
された後、再びＶｄａｔａのラッチ動作が開始される。
示す図である。表示データ期間においては、ＣＳＢ回路
の制御信号ＡとＢが“Ｈ”で、Ｃ、Ｄ及びＦが“Ｌ”で
ある。従って、制御信号ＥとしてサンプリングパルスＳ
Ｐ１〜ＳＰｍが入力された時には、図８の（１）の状態
になり、Ｖｄａｔａが保持容量３７にラッチされる。サ
ンプリングパルスが入力されない時には、保持されたＶ
ｄａｔａがそのまま保持される。１行分のＶｄａｔａが
ラッチされると、制御信号ＡとＢが“Ｌ”に、Ｃ、Ｄ及
びＦが“Ｈ”になり、Ｅは“Ｌ”であるから図８の
（２）の状態になると同時に走査パルスＧｎが印加さ
れ、負荷ＣＬへの書き込みが行なわれる。書き込みが終
了すると走査パルスＧｎの印加が停止し、アナログスイ
ッチ４４からＶｒｓｔが出力され、ＣＳＢ回路がリセト
された後、再びＶｄａｔａのラッチ動作が開始される。
【００４０】図１５は、第４実施例の液晶表示装置の構
成を示す図である。第４実施例では、表示データがディ
ジタルデータＤａｔａであり、第１実施例のサンプルホ
ールド回路３２−１〜３２−ｍの代わりに、ディジタル
ラッチ５６−１〜５６−ｍと、Ｄ／Ａ変換器５７−１〜
５７−ｍを設けた。他の部分は、第１実施例と同じであ
り、バッファとして補償型サンプリングバッファを使用
しているため、第１実施例と同様にトランジスタの特性
のばらつきの影響を受けない。
成を示す図である。第４実施例では、表示データがディ
ジタルデータＤａｔａであり、第１実施例のサンプルホ
ールド回路３２−１〜３２−ｍの代わりに、ディジタル
ラッチ５６−１〜５６−ｍと、Ｄ／Ａ変換器５７−１〜
５７−ｍを設けた。他の部分は、第１実施例と同じであ
り、バッファとして補償型サンプリングバッファを使用
しているため、第１実施例と同様にトランジスタの特性
のばらつきの影響を受けない。
【００４１】第３及び第４実施例のように構成すると、
ディジタルインターフェースのデータドライバを構成す
ることができ、画像情報をディジタルデータの形で扱う
パーソナルコンピュータなどとの整合性が良くなる。第
１から第４実施例では、表示データＶｄａｔａをＣＳＢ
回路のＶ１として入力する例を説明したが、Ｖｄａｔａ
をＶ２として、所定の電圧ＶｒｅｆをＶ１として入力す
ることも可能である。但し、第２及び第３実施例では、
前段に表示データを保持する回路が必要である。いずれ
にしろ、バッファの出力のばらつきを補正してトランジ
スタの特性の影響をなくすことができる。従って、ｐ−
Ｓｉ・ＬＣＤにおいて、表示品質の高い液晶表示装置を
実現することができるだけでなく、回路の大きさを小さ
くすることが可能である。また、正期間と負期間の切り
換え（交流反転）に対応して表示データと所定の電圧を
制御することによって回路の低電圧化が可能であり、消
費電力の低減や信頼性の向上が可能になる。
ディジタルインターフェースのデータドライバを構成す
ることができ、画像情報をディジタルデータの形で扱う
パーソナルコンピュータなどとの整合性が良くなる。第
１から第４実施例では、表示データＶｄａｔａをＣＳＢ
回路のＶ１として入力する例を説明したが、Ｖｄａｔａ
をＶ２として、所定の電圧ＶｒｅｆをＶ１として入力す
ることも可能である。但し、第２及び第３実施例では、
前段に表示データを保持する回路が必要である。いずれ
にしろ、バッファの出力のばらつきを補正してトランジ
スタの特性の影響をなくすことができる。従って、ｐ−
Ｓｉ・ＬＣＤにおいて、表示品質の高い液晶表示装置を
実現することができるだけでなく、回路の大きさを小さ
くすることが可能である。また、正期間と負期間の切り
換え（交流反転）に対応して表示データと所定の電圧を
制御することによって回路の低電圧化が可能であり、消
費電力の低減や信頼性の向上が可能になる。
【００４２】図１６は、第５実施例の液晶表示装置の構
成を示す図であり、（１）は液晶表示装置の全体構成
を、（２）はデータバスライン毎のデータドライバの出
力部分の構成を示す図である。図１６の（１）に示すよ
うに、データドライバ６０を複数の表示ブロック（ここ
では８個のブロック）に分割し、液晶パネルのデータバ
スラインを対応する表示ブロックのデータドライバに接
続する。データドライバ６０の出力部分は、図１６の
（２）に示すように、サンプリングパルスＳＰに同期し
て表示データＶｄａｔａをサンプリングして保持するサ
ンプルホールド回路６１と、サンプルホールド回路６１
の出力を受けて負荷を駆動するバッファ回路６２と、出
力イネーブル信号ＯＥｎに基づいて動作し、出力を負荷
ＣＬから切り離すスイッチ６３とを有し、サンプリング
したＶｄａｔａの出力をブロック単位で負荷ＣＬへの書
き込み動作を制御できるようになっている。走査ドライ
バ１６は、走査パルスを表示データ期間の開始から遅延
させて出力する。
成を示す図であり、（１）は液晶表示装置の全体構成
を、（２）はデータバスライン毎のデータドライバの出
力部分の構成を示す図である。図１６の（１）に示すよ
うに、データドライバ６０を複数の表示ブロック（ここ
では８個のブロック）に分割し、液晶パネルのデータバ
スラインを対応する表示ブロックのデータドライバに接
続する。データドライバ６０の出力部分は、図１６の
（２）に示すように、サンプリングパルスＳＰに同期し
て表示データＶｄａｔａをサンプリングして保持するサ
ンプルホールド回路６１と、サンプルホールド回路６１
の出力を受けて負荷を駆動するバッファ回路６２と、出
力イネーブル信号ＯＥｎに基づいて動作し、出力を負荷
ＣＬから切り離すスイッチ６３とを有し、サンプリング
したＶｄａｔａの出力をブロック単位で負荷ＣＬへの書
き込み動作を制御できるようになっている。走査ドライ
バ１６は、走査パルスを表示データ期間の開始から遅延
させて出力する。
【００４３】図１７は、図１６の第５実施例の液晶表示
装置における駆動波形を示す図である。各ブロックのサ
ンプルホールド回路６１は、順次送られてくる表示デー
タＶｄａｔａをラッチする。走査パルスは第４のブロッ
クでのサンプリングが終了した直後に出力され、次の行
の第４のブロックでのサンプリングが終了するまで出力
される。次の行の第４のブロックでのサンプリングが終
了すると、次の行に走査パルスが出力される。サンプリ
ングが終了してから走査パルスが出力されるまで時間が
ある第１から第３のブロックでは、サンプルホールド回
路６１にＶｄａｔａを保持し、走査パルスが出力されて
からＯＥｎが立ち上がり、負荷ＣＬへの書き込みが開始
される。第４のブロックは、サンプリングが終了すると
同時に走査パルスが出力されるので、直ちにＯＥｎが立
ち上がり、負荷ＣＬへの書き込みが開始される。第５か
ら第８のブロックでは、サンプリングが終了した時点で
はすでに走査パルスが出力されているので、直ちにＯＥ
ｎが立ち上がり、負荷ＣＬへの書き込みが開始される。
装置における駆動波形を示す図である。各ブロックのサ
ンプルホールド回路６１は、順次送られてくる表示デー
タＶｄａｔａをラッチする。走査パルスは第４のブロッ
クでのサンプリングが終了した直後に出力され、次の行
の第４のブロックでのサンプリングが終了するまで出力
される。次の行の第４のブロックでのサンプリングが終
了すると、次の行に走査パルスが出力される。サンプリ
ングが終了してから走査パルスが出力されるまで時間が
ある第１から第３のブロックでは、サンプルホールド回
路６１にＶｄａｔａを保持し、走査パルスが出力されて
からＯＥｎが立ち上がり、負荷ＣＬへの書き込みが開始
される。第４のブロックは、サンプリングが終了すると
同時に走査パルスが出力されるので、直ちにＯＥｎが立
ち上がり、負荷ＣＬへの書き込みが開始される。第５か
ら第８のブロックでは、サンプリングが終了した時点で
はすでに走査パルスが出力されているので、直ちにＯＥ
ｎが立ち上がり、負荷ＣＬへの書き込みが開始される。
【００４４】図１８は、第５実施例における最大書き込
み時間を説明する図である。前述のように書き込み時間
はできるだけ長いことが望ましい。第１のブロックのサ
ンプルホールド回路は、そのブロックの表示データＸ１
が出力されている時にラッチし、次の行の表示データを
入力するまでの間ラッチしたデータを保持することがで
きる。これは第８のブロックも同様である。従って、す
べてのブロックにおいて表示データのサンプリングが終
了して書き込む表示データが揃っているのは水平帰線期
間であり、水平帰線期間に走査パルスａを出力すればす
べてのブロックで同時に書き込みが行なえる。図１３と
図１４に示した第３実施例はこの水平帰線期間に走査パ
ルスａを出力する例である。しかし、これでは書き込み
期間の長さが十分でなく、より長くすることが望まれ
る。
み時間を説明する図である。前述のように書き込み時間
はできるだけ長いことが望ましい。第１のブロックのサ
ンプルホールド回路は、そのブロックの表示データＸ１
が出力されている時にラッチし、次の行の表示データを
入力するまでの間ラッチしたデータを保持することがで
きる。これは第８のブロックも同様である。従って、す
べてのブロックにおいて表示データのサンプリングが終
了して書き込む表示データが揃っているのは水平帰線期
間であり、水平帰線期間に走査パルスａを出力すればす
べてのブロックで同時に書き込みが行なえる。図１３と
図１４に示した第３実施例はこの水平帰線期間に走査パ
ルスａを出力する例である。しかし、これでは書き込み
期間の長さが十分でなく、より長くすることが望まれ
る。
【００４５】走査パルスは次の行の走査パルスと重なら
ないことが必要であり、最大で１フレーム期間の長さに
することができる。第１のブロックは走査パルスが立ち
上がった後、次の行の表示データのラッチを開始するま
での時間がもっとも短く、この時間で第１ブロックの書
き込み時間が規制される。また、第８のブロックはサン
プリングが最後に終了するため、サンプリングが終了し
てから走査パルスの出力が終了するでの時間がもっとも
短くなり、この時間で第８ブロックの書き込み時間が規
制される。従って、第１のブロックと第８のブロックで
の書き込み時間が等しくなるようにした場合、書き込み
時間がもっとも長くなる。そこで、図１８に示すよう
に、走査パルスを第４のブロックのサンプリングが終了
した直後に立ち上げ、次の行の第４のブロックのサンプ
リングが終了した直後に立ち下げるようにする。する
と、第１のブロックでは、走査パルスが立ち上がってか
ら、次の行の第１のブロックの表示データのサンプリン
グを開始するまでの間書き込みを行なえる。従って、書
き込み期間は、表示データ期間の半分と水平帰線期間の
和になる。同様に、第８のブロックでは、サンプリング
が終了した直後から走査パルスが立ち下がるまでの、表
示データ期間の半分と水平帰線期間の和が書き込み期間
になる。他のブロックはこれより長い書き込み期間が可
能である。例えば、第４のブロックでは走査パルスが出
力されている間書き込みが可能である。しかし、ブロッ
ク毎の書き込み時間は同じであることが望ましいので、
各ブロックでは、書き込み時間が第１及び第８ブロック
の書き込み時間と等しくなるように、ＯＥｎが出力され
る期間は同じ長さにしている。すなわち、表示データ期
間の半分と水平帰線期間の和である。例えば、ＶＧＡモ
ードであれば、表示データ期間は２６μｓであり、水平
帰線期間は６μｓであるので、書き込み時間は約１９μ
ｓになり、第３実施例のように、水平帰線期間を書き込
み期間とするのに比べて約３倍書き込み時間を長くでき
る。従って、点順次駆動方式に比べれば、書き込み期間
を数百倍長くすることが可能になる。
ないことが必要であり、最大で１フレーム期間の長さに
することができる。第１のブロックは走査パルスが立ち
上がった後、次の行の表示データのラッチを開始するま
での時間がもっとも短く、この時間で第１ブロックの書
き込み時間が規制される。また、第８のブロックはサン
プリングが最後に終了するため、サンプリングが終了し
てから走査パルスの出力が終了するでの時間がもっとも
短くなり、この時間で第８ブロックの書き込み時間が規
制される。従って、第１のブロックと第８のブロックで
の書き込み時間が等しくなるようにした場合、書き込み
時間がもっとも長くなる。そこで、図１８に示すよう
に、走査パルスを第４のブロックのサンプリングが終了
した直後に立ち上げ、次の行の第４のブロックのサンプ
リングが終了した直後に立ち下げるようにする。する
と、第１のブロックでは、走査パルスが立ち上がってか
ら、次の行の第１のブロックの表示データのサンプリン
グを開始するまでの間書き込みを行なえる。従って、書
き込み期間は、表示データ期間の半分と水平帰線期間の
和になる。同様に、第８のブロックでは、サンプリング
が終了した直後から走査パルスが立ち下がるまでの、表
示データ期間の半分と水平帰線期間の和が書き込み期間
になる。他のブロックはこれより長い書き込み期間が可
能である。例えば、第４のブロックでは走査パルスが出
力されている間書き込みが可能である。しかし、ブロッ
ク毎の書き込み時間は同じであることが望ましいので、
各ブロックでは、書き込み時間が第１及び第８ブロック
の書き込み時間と等しくなるように、ＯＥｎが出力され
る期間は同じ長さにしている。すなわち、表示データ期
間の半分と水平帰線期間の和である。例えば、ＶＧＡモ
ードであれば、表示データ期間は２６μｓであり、水平
帰線期間は６μｓであるので、書き込み時間は約１９μ
ｓになり、第３実施例のように、水平帰線期間を書き込
み期間とするのに比べて約３倍書き込み時間を長くでき
る。従って、点順次駆動方式に比べれば、書き込み期間
を数百倍長くすることが可能になる。
【００４６】なお、各ブロックはサンプリングを行なっ
ている間に書き込みを開始してもよい。例えば、図１８
で半可能と記した期間は第８のブロックがサンプリング
を行なっている期間であり、この期間内に順次サンプリ
ングが行なわれて表示データが揃っていく。従って、こ
の期間に第８のブロックの書き込みを開始すると、第８
のブロック内で早くサンプリングした表示データは、よ
り長い書き込み時間を確保できる。その場合、サンプリ
ングが終了していない表示データについては、一旦前行
の表示データが書き込まれる事になるが、書き込みが終
了しないような短時間のうちに正しい表示データをサン
プリングして書き込むことになるので、問題は生じな
い。
ている間に書き込みを開始してもよい。例えば、図１８
で半可能と記した期間は第８のブロックがサンプリング
を行なっている期間であり、この期間内に順次サンプリ
ングが行なわれて表示データが揃っていく。従って、こ
の期間に第８のブロックの書き込みを開始すると、第８
のブロック内で早くサンプリングした表示データは、よ
り長い書き込み時間を確保できる。その場合、サンプリ
ングが終了していない表示データについては、一旦前行
の表示データが書き込まれる事になるが、書き込みが終
了しないような短時間のうちに正しい表示データをサン
プリングして書き込むことになるので、問題は生じな
い。
【００４７】図１９は、本発明の第６実施例の液晶表示
装置の構成を示す図である。第６実施例は、２個のブロ
ックに分割する例である。データドライバには、サンプ
リングパルスＳＩとシフトクロックＣＬＫを入力して動
作するシフトレジスタ３１が設けられており、更に各デ
ータバスライン毎に、シフトレジスタ３１の出力するサ
ンプリングパルスに同期して表示データＶｄａｔａをサ
ンプリングして保持するサンプルホールド回路（ＳＨ−
Ｌ１、…、ＳＨ−Ｌｍ、ＳＨ−Ｒ１、…、ＳＨ−Ｒｍ）
６１−Ｌ１、…、６１−Ｌｍ、６１−Ｒ１、…、６１−
Ｒｍと、サンプルホールド回路の出力に従ってデータバ
スラインを駆動するバッファ６２−Ｌ１、…、６２−Ｌ
ｍ、６２−Ｒ１、…、６２−Ｒｍと、バッファとデータ
バスラインの間に設けられたアナログスイッチ６３−Ｌ
１、…、６３−Ｌｍ、６３−Ｒ１、…、６３−Ｒｍとが
設けられており、アナログスイッチのうち左側の６３−
Ｌ１、…は出力制御信号ＯＥ１で制御され、右側の６３
−Ｌｍ、６３−Ｒ１、…、６３−Ｒｍは出力制御信号Ｏ
Ｅ２で制御される。図示のように、バッファはソースフ
ォロワ回路である。
装置の構成を示す図である。第６実施例は、２個のブロ
ックに分割する例である。データドライバには、サンプ
リングパルスＳＩとシフトクロックＣＬＫを入力して動
作するシフトレジスタ３１が設けられており、更に各デ
ータバスライン毎に、シフトレジスタ３１の出力するサ
ンプリングパルスに同期して表示データＶｄａｔａをサ
ンプリングして保持するサンプルホールド回路（ＳＨ−
Ｌ１、…、ＳＨ−Ｌｍ、ＳＨ−Ｒ１、…、ＳＨ−Ｒｍ）
６１−Ｌ１、…、６１−Ｌｍ、６１−Ｒ１、…、６１−
Ｒｍと、サンプルホールド回路の出力に従ってデータバ
スラインを駆動するバッファ６２−Ｌ１、…、６２−Ｌ
ｍ、６２−Ｒ１、…、６２−Ｒｍと、バッファとデータ
バスラインの間に設けられたアナログスイッチ６３−Ｌ
１、…、６３−Ｌｍ、６３−Ｒ１、…、６３−Ｒｍとが
設けられており、アナログスイッチのうち左側の６３−
Ｌ１、…は出力制御信号ＯＥ１で制御され、右側の６３
−Ｌｍ、６３−Ｒ１、…、６３−Ｒｍは出力制御信号Ｏ
Ｅ２で制御される。図示のように、バッファはソースフ
ォロワ回路である。
【００４８】図２０は、第６実施例の駆動波形を示す図
である。第６実施例では、２個のブロックに分割してい
るため、走査パルスＧｎは、右側のブロックのサンプリ
ングが終了した直後に立ち上がり、右側のブロックが次
の行のサンプリングを開始する前に立ち下がる。ＯＥ１
は、走査パルスＧｎの立ち上がりと同時に立ち上がり、
水平帰線期間が終了すると同時に立ち下がる。また、Ｏ
Ｅ２は、水平帰線期間の開始と同時に立ち上がり、走査
パルスの立ち下がりと同時に立ち下がる。従って、左側
と右側のブロックの書き込み時間は、共に表示データ期
間の半分と水平帰線期間の和になる。
である。第６実施例では、２個のブロックに分割してい
るため、走査パルスＧｎは、右側のブロックのサンプリ
ングが終了した直後に立ち上がり、右側のブロックが次
の行のサンプリングを開始する前に立ち下がる。ＯＥ１
は、走査パルスＧｎの立ち上がりと同時に立ち上がり、
水平帰線期間が終了すると同時に立ち下がる。また、Ｏ
Ｅ２は、水平帰線期間の開始と同時に立ち上がり、走査
パルスの立ち下がりと同時に立ち下がる。従って、左側
と右側のブロックの書き込み時間は、共に表示データ期
間の半分と水平帰線期間の和になる。
【００４９】図２１は、本発明の第７実施例の液晶表示
装置の構成を示す図である。第７実施例は、４個のブロ
ックに分割すると共に、走査ドライバも左右２個に分割
し、更にサンプルホールド回路、バッファ及びスイッチ
の代わりに第１実施例の補償型サンプリングバッファ
（ＣＳＢ）を使用している。各データバスライン毎に、
補償型サンプリングバッファ６４−１，１、…が設けら
れており、補償型サンプリングバッファは４個のブロッ
クに分割されており、各ブロックのＣＳＢにはそれぞれ
出力制御信号としてＯＥ１、ＯＥ２、ＯＥ３、ＯＥ４が
入力される。図では、各ブロックの一番左のＣＳＢを示
してあり、第１のブロックの一番左のＣＳＢ（ＣＳＢ−
１，１）が６４−１，１、第２のブロックの一番左のＣ
ＳＢ（ＣＳＢ−２，１）が６４−２，１、第３のブロッ
クの一番左のＣＳＢ（ＣＳＢ−３，１）が６４−３，
１、第４のブロックの一番左のＣＳＢ（ＣＳＢ−４，
１）が６４−４，１である。また、左右に走査ドライバ
１６−Ｌと１６−Ｒが設けられており、第１と第２のブ
ロックのＴＦＴには左側の走査ドライバ１６−Ｌから走
査パルスが供給され、第３と第４のブロックのＴＦＴに
は右側の走査ドライバ１６−Ｒから走査パルスが供給さ
れる。
装置の構成を示す図である。第７実施例は、４個のブロ
ックに分割すると共に、走査ドライバも左右２個に分割
し、更にサンプルホールド回路、バッファ及びスイッチ
の代わりに第１実施例の補償型サンプリングバッファ
（ＣＳＢ）を使用している。各データバスライン毎に、
補償型サンプリングバッファ６４−１，１、…が設けら
れており、補償型サンプリングバッファは４個のブロッ
クに分割されており、各ブロックのＣＳＢにはそれぞれ
出力制御信号としてＯＥ１、ＯＥ２、ＯＥ３、ＯＥ４が
入力される。図では、各ブロックの一番左のＣＳＢを示
してあり、第１のブロックの一番左のＣＳＢ（ＣＳＢ−
１，１）が６４−１，１、第２のブロックの一番左のＣ
ＳＢ（ＣＳＢ−２，１）が６４−２，１、第３のブロッ
クの一番左のＣＳＢ（ＣＳＢ−３，１）が６４−３，
１、第４のブロックの一番左のＣＳＢ（ＣＳＢ−４，
１）が６４−４，１である。また、左右に走査ドライバ
１６−Ｌと１６−Ｒが設けられており、第１と第２のブ
ロックのＴＦＴには左側の走査ドライバ１６−Ｌから走
査パルスが供給され、第３と第４のブロックのＴＦＴに
は右側の走査ドライバ１６−Ｒから走査パルスが供給さ
れる。
【００５０】図２２は、第７実施例における各ブロック
のＣＳＢの動作及び走査パルスを示す図である。図示の
ように、左側の走査ドライバ１６−Ｌから出力される走
査パルスＧＬｎは、第１のブロックのＣＳＢ−１のサン
プリングが終了した時点で立ち上がり、ＣＳＢ−１が次
の行のサンプリングを開始する前に立ち下がる。また、
右側の走査ドライバ１６−Ｒから出力される走査パルス
ＧＲｎは、第３のブロックのＣＳＢ−３のサンプリング
が終了した時点で立ち上がり、ＣＳＢ−３が次の行のサ
ンプリングを開始する前に立ち下がる。ＣＳＢ−１はサ
ンプリングの終了後から次にサンプリングを開始するま
での間書き込みを行ない、ＣＳＢ−２、ＣＳＢ−３及び
ＣＳＢ−４も同様にサンプリングの終了後から次にサン
プリングを開始するまでの間書き込みを行なう。このよ
うに、各ブロックの書き込みの時間は同じで、表示デー
タ期間の３／４と水平帰線期間の和である。
のＣＳＢの動作及び走査パルスを示す図である。図示の
ように、左側の走査ドライバ１６−Ｌから出力される走
査パルスＧＬｎは、第１のブロックのＣＳＢ−１のサン
プリングが終了した時点で立ち上がり、ＣＳＢ−１が次
の行のサンプリングを開始する前に立ち下がる。また、
右側の走査ドライバ１６−Ｒから出力される走査パルス
ＧＲｎは、第３のブロックのＣＳＢ−３のサンプリング
が終了した時点で立ち上がり、ＣＳＢ−３が次の行のサ
ンプリングを開始する前に立ち下がる。ＣＳＢ−１はサ
ンプリングの終了後から次にサンプリングを開始するま
での間書き込みを行ない、ＣＳＢ−２、ＣＳＢ−３及び
ＣＳＢ−４も同様にサンプリングの終了後から次にサン
プリングを開始するまでの間書き込みを行なう。このよ
うに、各ブロックの書き込みの時間は同じで、表示デー
タ期間の３／４と水平帰線期間の和である。
【００５１】図２３は、第７実施例における第１ブロッ
クのＣＳＢ内部の動作を示す図であり、図７に示したＣ
ＳＢのスイッチ３８〜４３の制御信号Ａ〜Ｆと、出力の
変化を示す。第１のブロックの表示データＶｄａｔａが
入力される時には、制御信号ＡとＢは“Ｈ”で、Ｃ、Ｄ
及びＦは“Ｌ”である。この状態で、シフトレジスタ３
１の出力するサンプリングパルスＳＰ１，１、ＳＰ１，
２、…がスイッチ４２の制御信号Ｅとして入力され、保
持容量３８にＶｄａｔａがラッチされる。第１のブロッ
クの表示データＶｄａｔａの入力が終了し、次に第１の
ブロックの表示データＶｄａｔａが入力されるまでの間
は、ＡとＢは“Ｌ”に、Ｃ、Ｄ及びＦは“Ｈ”になり、
Ｅは“Ｌ”であるから、ＣＳＢからはＶｒｅｆと表示デ
ータの差が出力され、負荷ＣＬへの書き込みが行なわれ
る。
クのＣＳＢ内部の動作を示す図であり、図７に示したＣ
ＳＢのスイッチ３８〜４３の制御信号Ａ〜Ｆと、出力の
変化を示す。第１のブロックの表示データＶｄａｔａが
入力される時には、制御信号ＡとＢは“Ｈ”で、Ｃ、Ｄ
及びＦは“Ｌ”である。この状態で、シフトレジスタ３
１の出力するサンプリングパルスＳＰ１，１、ＳＰ１，
２、…がスイッチ４２の制御信号Ｅとして入力され、保
持容量３８にＶｄａｔａがラッチされる。第１のブロッ
クの表示データＶｄａｔａの入力が終了し、次に第１の
ブロックの表示データＶｄａｔａが入力されるまでの間
は、ＡとＢは“Ｌ”に、Ｃ、Ｄ及びＦは“Ｈ”になり、
Ｅは“Ｌ”であるから、ＣＳＢからはＶｒｅｆと表示デ
ータの差が出力され、負荷ＣＬへの書き込みが行なわれ
る。
【００５２】以上のように、第７実施例では、補償型サ
ンプリングバッファを使用することにより比較的簡単な
回路構成であるにもかかわらず、素子特性のばらつきの
影響を受けにくい精度の高い駆動が可能となり、表示品
質が向上する。また、データバスの領域を４つに分割
し、更に、走査バスラインを左右で分割しそれぞれに左
右に設けた別の走査ドライバから走査パルスを供給する
ため、各ブロックとも書き込み時間を表示データ期間の
３／４と水平帰線期間の和という長い時間にすることが
できる。この書き込み時間は１水平期間の約８割であ
り、図１に示したサンプルホールド回路を２段設けたデ
ータドライバに近い書き込み時間が得られる。走査ドラ
イバは２値出力であり、構成は簡単で動作も安定してい
る。そのため、第７実施例のように画面の左右に２個の
走査ドライバ１６─Ｌと１６−Ｒを設けても回路はそれ
ほど複雑にならず、これによりデータドライバの書き込
み時間のマージンが大きくなるので利点が大きい。な
お、走査ドライバを更に多数に分割し、走査パルスをず
らすことで書き込み時間をより長くすることができる。
ンプリングバッファを使用することにより比較的簡単な
回路構成であるにもかかわらず、素子特性のばらつきの
影響を受けにくい精度の高い駆動が可能となり、表示品
質が向上する。また、データバスの領域を４つに分割
し、更に、走査バスラインを左右で分割しそれぞれに左
右に設けた別の走査ドライバから走査パルスを供給する
ため、各ブロックとも書き込み時間を表示データ期間の
３／４と水平帰線期間の和という長い時間にすることが
できる。この書き込み時間は１水平期間の約８割であ
り、図１に示したサンプルホールド回路を２段設けたデ
ータドライバに近い書き込み時間が得られる。走査ドラ
イバは２値出力であり、構成は簡単で動作も安定してい
る。そのため、第７実施例のように画面の左右に２個の
走査ドライバ１６─Ｌと１６−Ｒを設けても回路はそれ
ほど複雑にならず、これによりデータドライバの書き込
み時間のマージンが大きくなるので利点が大きい。な
お、走査ドライバを更に多数に分割し、走査パルスをず
らすことで書き込み時間をより長くすることができる。
【００５３】第５実施例から第７実施例では、表示デー
タがアナログデータである例を示したが、ディジタルの
表示データについても同様に可能である。この場合、図
１３に示した第３実施例のように、表示データの入力部
にＤ／Ａ変換器を設ける構成も、図１５に示した第４実
施例のように、各データバスライン毎にディジタルラッ
チとＤ／Ａ変換器とスイッチを設けるようにしてもよ
い。
タがアナログデータである例を示したが、ディジタルの
表示データについても同様に可能である。この場合、図
１３に示した第３実施例のように、表示データの入力部
にＤ／Ａ変換器を設ける構成も、図１５に示した第４実
施例のように、各データバスライン毎にディジタルラッ
チとＤ／Ａ変換器とスイッチを設けるようにしてもよ
い。
【００５４】以上のように、第５実施例から第７実施例
では、駆動回路一体型のｐ−Ｓｉ・ＬＣＤを例に説明し
たが、本発明の構成や駆動方式はＩＣの形で供給される
アモルファスシリコンＬＣＤ用ドライバＩＣにも適用で
きる。例えば、アナログスイッチとサンプリング容量か
らなるサンプリング回路と、高精度で駆動能力の高いオ
ペアンプからなるバッファ回路と、アナログスイッチか
らなる切離しスイッチとでデータドライバを構成すると
共に、これまで説明した駆動方法を適用すれば、より小
型のドライバＩＣを実現することができる。これによ
り、当然ＩＣの構成が簡単でチップサイズが小さくなる
ことで、ドライバＩＣのコストを下げることができ、Ｌ
ＣＤ全体の低コスト化にも寄与することができる。
では、駆動回路一体型のｐ−Ｓｉ・ＬＣＤを例に説明し
たが、本発明の構成や駆動方式はＩＣの形で供給される
アモルファスシリコンＬＣＤ用ドライバＩＣにも適用で
きる。例えば、アナログスイッチとサンプリング容量か
らなるサンプリング回路と、高精度で駆動能力の高いオ
ペアンプからなるバッファ回路と、アナログスイッチか
らなる切離しスイッチとでデータドライバを構成すると
共に、これまで説明した駆動方法を適用すれば、より小
型のドライバＩＣを実現することができる。これによ
り、当然ＩＣの構成が簡単でチップサイズが小さくなる
ことで、ドライバＩＣのコストを下げることができ、Ｌ
ＣＤ全体の低コスト化にも寄与することができる。
【００５５】また、第５実施例から第７実施例では、比
較的簡単な構成であるにもかかわらず、データドライバ
の書き込み時間が従来の点順次駆動に対しておよそ２桁
以上長く確保することができ、特にｐ−Ｓｉ・ＬＣＤな
どの駆動回路一体型ＬＣＤの大画面化や高精細化が可能
になる。また、このような構成は一般のドライバＩＣに
も適用することができるため、ＬＣＤ全体のドライバの
小型化・低コスト化にも寄与する。
較的簡単な構成であるにもかかわらず、データドライバ
の書き込み時間が従来の点順次駆動に対しておよそ２桁
以上長く確保することができ、特にｐ−Ｓｉ・ＬＣＤな
どの駆動回路一体型ＬＣＤの大画面化や高精細化が可能
になる。また、このような構成は一般のドライバＩＣに
も適用することができるため、ＬＣＤ全体のドライバの
小型化・低コスト化にも寄与する。
【００５６】図２４は、本発明の第８実施例の駆動回路
の構成を示す図であり、この駆動回路はデータドライバ
の出力部分に相当し、各データバスライン毎に設けられ
る。第８実施例では、表示データＶｄａｔａは、図２５
に示すように、階調レベルに応じてＶｇｌからＶｇｈま
で変化するアナログデータであるとする。表示データＶ
ｄａｔａは、サンプリングパルスＳＰに同期して動作す
るアナログスイッチ７１１と保持容量７１２からなる第
１のサンプルホールド回路７１にサンプリングされる。
第１のサンプルホールド回路７１の出力は、制御パルス
ＬＰに同期して動作するアナログスイッチ７２１と保持
容量７２２からなる第２のサンプルホールド回路７２に
ラッチされる。保持容量７２２の基準電位の端子には参
照値発生回路７４からアナログの参照値ＲＥＦが印加さ
れており、保持容量７２２のもう一方の端にはリセット
スイッチ７３が接続してある。そして、第２のサンプル
ホールド回路７２の出力は、インバータ７５に入力され
る。インバータ７５の出力は、ＮＡＮＤ７６と、駆動能
力の大きなインバータ７７に順に入力され、アナログス
イッチ７９を制御する。アナログスイッチ７９は駆動電
圧発生回路の出力を出力するかしないかの制御を行な
う。ＮＡＮＤ７６は、出力イネーブル機能を実現するた
めのもので、ＯＥが“Ｌ”であれば出力が停止され、
“Ｈ”であれば出力が行なわれる。また、インバータ７
７は、駆動能力の強化を行い、ＮＡＮＤ７６とインバー
タ７７で合わせて波形の整形が行なわれる。
の構成を示す図であり、この駆動回路はデータドライバ
の出力部分に相当し、各データバスライン毎に設けられ
る。第８実施例では、表示データＶｄａｔａは、図２５
に示すように、階調レベルに応じてＶｇｌからＶｇｈま
で変化するアナログデータであるとする。表示データＶ
ｄａｔａは、サンプリングパルスＳＰに同期して動作す
るアナログスイッチ７１１と保持容量７１２からなる第
１のサンプルホールド回路７１にサンプリングされる。
第１のサンプルホールド回路７１の出力は、制御パルス
ＬＰに同期して動作するアナログスイッチ７２１と保持
容量７２２からなる第２のサンプルホールド回路７２に
ラッチされる。保持容量７２２の基準電位の端子には参
照値発生回路７４からアナログの参照値ＲＥＦが印加さ
れており、保持容量７２２のもう一方の端にはリセット
スイッチ７３が接続してある。そして、第２のサンプル
ホールド回路７２の出力は、インバータ７５に入力され
る。インバータ７５の出力は、ＮＡＮＤ７６と、駆動能
力の大きなインバータ７７に順に入力され、アナログス
イッチ７９を制御する。アナログスイッチ７９は駆動電
圧発生回路の出力を出力するかしないかの制御を行な
う。ＮＡＮＤ７６は、出力イネーブル機能を実現するた
めのもので、ＯＥが“Ｌ”であれば出力が停止され、
“Ｈ”であれば出力が行なわれる。また、インバータ７
７は、駆動能力の強化を行い、ＮＡＮＤ７６とインバー
タ７７で合わせて波形の整形が行なわれる。
【００５７】図２６と図２７は、第８実施例の駆動波形
を示す図であり、部分的に表示データｘ１の列を入力す
る例を示してある。表示データ期間に入力される表示デ
ータはＶｄａｔａは、サンプリングパルスＳＰ１〜ＳＰ
ｍに同期して第１のサンプルホールド回路７１にサンプ
リングされ、水平帰線期間の最初の部分で、信号ＲＳＴ
によりスイッチ７３がオンして保持容量７２２がリセッ
トされた後、信号ＬＰが“Ｈ”になり、スイッチ７２１
がオンして保持容量７２２が充電される。
を示す図であり、部分的に表示データｘ１の列を入力す
る例を示してある。表示データ期間に入力される表示デ
ータはＶｄａｔａは、サンプリングパルスＳＰ１〜ＳＰ
ｍに同期して第１のサンプルホールド回路７１にサンプ
リングされ、水平帰線期間の最初の部分で、信号ＲＳＴ
によりスイッチ７３がオンして保持容量７２２がリセッ
トされた後、信号ＬＰが“Ｈ”になり、スイッチ７２１
がオンして保持容量７２２が充電される。
【００５８】参照値発生回路７４の出力ＲＥＦは、表示
データ期間内にＶｒｌからＶｒｈまで変化する信号であ
る。ＲＥＦは、図では三角波状に変化するように示して
あるが、かならずしも直線的に変化する波形又は連続し
た波形である必要はなく、要するに時間と電圧値が１対
１に対応し、後述するＤＲＶと同じ波形であればよい。
ＶｒｌとＶｒｈの値は、（Ｖｒｌ＋Ｖｇｈ）≦Ｖｔｉｎ
ｖ、Ｖｔｉｎｖ≦（Ｖｒｈ＋Ｖｇｌ）の条件を満たす必
要がある。なお、Ｖｔｉｎｖは、インバータ７５のしき
い値である。保持容量７２２の保持電位は、ＬＰに応じ
てラッチされた後、基準電位がＲＥＦの波形で変動する
ために、図のように変動する。そしてついにはＶｔｉｎ
を越えてインバータの出力が変化する。この変化するタ
イミングは、保持容量７２２にあらかじめラッチした電
圧、すなわち表示データによって前後するためスイッチ
７９をオンからオフに切り換えるタイミングが表示デー
タに応じて前後する。従って、インバータ７５はＲＥＦ
と表示データの比較を行なう比較回路として作用すると
いえる。駆動電圧発生回路７８の出力ＤＲＶはＲＥＦと
同じ波形であり、上記のタイミングでスイッチ７９がオ
ンからオフに切り換わると、対応するＤＲＶの電圧が負
荷ＣＬにラッチされることになる。
データ期間内にＶｒｌからＶｒｈまで変化する信号であ
る。ＲＥＦは、図では三角波状に変化するように示して
あるが、かならずしも直線的に変化する波形又は連続し
た波形である必要はなく、要するに時間と電圧値が１対
１に対応し、後述するＤＲＶと同じ波形であればよい。
ＶｒｌとＶｒｈの値は、（Ｖｒｌ＋Ｖｇｈ）≦Ｖｔｉｎ
ｖ、Ｖｔｉｎｖ≦（Ｖｒｈ＋Ｖｇｌ）の条件を満たす必
要がある。なお、Ｖｔｉｎｖは、インバータ７５のしき
い値である。保持容量７２２の保持電位は、ＬＰに応じ
てラッチされた後、基準電位がＲＥＦの波形で変動する
ために、図のように変動する。そしてついにはＶｔｉｎ
を越えてインバータの出力が変化する。この変化するタ
イミングは、保持容量７２２にあらかじめラッチした電
圧、すなわち表示データによって前後するためスイッチ
７９をオンからオフに切り換えるタイミングが表示デー
タに応じて前後する。従って、インバータ７５はＲＥＦ
と表示データの比較を行なう比較回路として作用すると
いえる。駆動電圧発生回路７８の出力ＤＲＶはＲＥＦと
同じ波形であり、上記のタイミングでスイッチ７９がオ
ンからオフに切り換わると、対応するＤＲＶの電圧が負
荷ＣＬにラッチされることになる。
【００５９】ここで、ＤＲＶは、図２８の（１）に示す
ように正極性の場合にはＶｄｌ（＋）からＶｄｈ（＋）
まで、図２８の（２）に示すように負極性の場合にはＶ
ｄｌ（−）からＶｄｈ（−）まで変化する波形であり、
ＲＥＦと同様に図示した以外の波形であってもよい。ま
た、インバータ７５とＮＡＮＤ７６の代わりにＮＯＲ回
路を使用し、反転したＯＥを使用してもよい。従って、
第８実施例では、サンプリング回路７１に保持した表示
データＶｄａｔａの値と基準電位ＲＥＦを、インバータ
７５という簡単な構成の比較回路で比較することによ
り、表示データの値に応じてタイミングの異なるパルス
が比較結果として出力されることになる。この比較結果
でスイッチ７９がオフになるタイミングが異なることに
なる。駆動電圧発生回路７８の出力する駆動電圧ＤＲＶ
はＲＥＦと同じように変化するので、結果として表示デ
ータに対応した電圧が負荷ＣＬにラッチされることにな
る。ここで、大きな負荷のＣＬを実際に駆動するのは駆
動電圧発生回路７８とスイッチ７９であり、第１及び第
２のサンプルホールド回路７１と７２などその他の部分
は大きな駆動能力が必要ないため、トランジスタのサイ
ズを小さくして回路全体を小型にすることが可能にな
る。
ように正極性の場合にはＶｄｌ（＋）からＶｄｈ（＋）
まで、図２８の（２）に示すように負極性の場合にはＶ
ｄｌ（−）からＶｄｈ（−）まで変化する波形であり、
ＲＥＦと同様に図示した以外の波形であってもよい。ま
た、インバータ７５とＮＡＮＤ７６の代わりにＮＯＲ回
路を使用し、反転したＯＥを使用してもよい。従って、
第８実施例では、サンプリング回路７１に保持した表示
データＶｄａｔａの値と基準電位ＲＥＦを、インバータ
７５という簡単な構成の比較回路で比較することによ
り、表示データの値に応じてタイミングの異なるパルス
が比較結果として出力されることになる。この比較結果
でスイッチ７９がオフになるタイミングが異なることに
なる。駆動電圧発生回路７８の出力する駆動電圧ＤＲＶ
はＲＥＦと同じように変化するので、結果として表示デ
ータに対応した電圧が負荷ＣＬにラッチされることにな
る。ここで、大きな負荷のＣＬを実際に駆動するのは駆
動電圧発生回路７８とスイッチ７９であり、第１及び第
２のサンプルホールド回路７１と７２などその他の部分
は大きな駆動能力が必要ないため、トランジスタのサイ
ズを小さくして回路全体を小型にすることが可能にな
る。
【００６０】また、従来は比較回路を作るにはオペアン
プを使用するしかなく、回路が大きくなっていたが、第
８実施例のようにインバータで比較回路が形成できれば
小型の構成で線順次駆動が可能であり、大画面化や高精
細化に有効なバスラインへの書き込み時間を長く確保で
きる駆動回路が実現される。なお、第８実施例では第１
及び第２のサンプルホールド回路７１と７２にバッファ
機能のない構成を使用したが、第１実施例に示したソー
スフォロワバッファなどのアナログバッファを少なくと
も第１のサンプルホールド回路７１に使用すれば、第２
のサンプルホールド回路７２のリセットスイッチ７３を
廃止することができる。また、第８実施例では、ＤＲＶ
の波形を反転中心電圧ＶＭから離れるように変化する波
形としたが、ＤＲＶをγ補正波形にしてもよい。例え
ば、中間の階調では、ＤＲＶの変化量を小さく、その他
の階調では大きく設定することにより、コントラストと
階調の両方を両立した高品質の表示を比較的容易に得る
ことができる。
プを使用するしかなく、回路が大きくなっていたが、第
８実施例のようにインバータで比較回路が形成できれば
小型の構成で線順次駆動が可能であり、大画面化や高精
細化に有効なバスラインへの書き込み時間を長く確保で
きる駆動回路が実現される。なお、第８実施例では第１
及び第２のサンプルホールド回路７１と７２にバッファ
機能のない構成を使用したが、第１実施例に示したソー
スフォロワバッファなどのアナログバッファを少なくと
も第１のサンプルホールド回路７１に使用すれば、第２
のサンプルホールド回路７２のリセットスイッチ７３を
廃止することができる。また、第８実施例では、ＤＲＶ
の波形を反転中心電圧ＶＭから離れるように変化する波
形としたが、ＤＲＶをγ補正波形にしてもよい。例え
ば、中間の階調では、ＤＲＶの変化量を小さく、その他
の階調では大きく設定することにより、コントラストと
階調の両方を両立した高品質の表示を比較的容易に得る
ことができる。
【００６１】図２９は、インバータのしきい値のばらつ
きを説明する図である。ＣＭＯＳの場合には、インバー
タなどの論理回路は、概して電源電圧の１／２程度のと
ころにしきい値Ｖｔｉｎがあり、素子特性のばらつきに
よってしきい値のばらつきΔＶｔｉｎｖがある。第８実
施例では、インバータの出力がしきい値で変化するのを
利用して比較回路として機能させているが、しきい値が
ばらつくとスイッチ７９がオフになるタイミングがばら
つくことになる。第９実施例は、このようなインバータ
のしきい値のばらつきの影響を除去するようにした実施
例である。
きを説明する図である。ＣＭＯＳの場合には、インバー
タなどの論理回路は、概して電源電圧の１／２程度のと
ころにしきい値Ｖｔｉｎがあり、素子特性のばらつきに
よってしきい値のばらつきΔＶｔｉｎｖがある。第８実
施例では、インバータの出力がしきい値で変化するのを
利用して比較回路として機能させているが、しきい値が
ばらつくとスイッチ７９がオフになるタイミングがばら
つくことになる。第９実施例は、このようなインバータ
のしきい値のばらつきの影響を除去するようにした実施
例である。
【００６２】図３０は、第９実施例の駆動回路の構成を
示す図である。第９実施例の駆動回路は、図２４に示し
た第８実施例の駆動回路に、スイッチ９１〜９３及び９
５と、補償容量９５を加えた構成を有し、これらのスイ
ッチを切り換えてインバータ７５のしきい値のばらつき
を補正する。図３１は、第９実施例の駆動回路の第１の
状態を示す図である。この状態では、スイッチ９１と９
２は、第２のサンプルホールド回路７２の出力がインバ
ータ７５に入力するように切り換えられ、スイッチ９３
と９５は補償容量９４が負荷ＣＬの駆動線と基準電位の
間に接続されるように切り換えられる。この状態で、参
照値発生回路７４は、図３２に示すように、Ｖｔｉｎｖ
を挟んでΔＶｔｉｎｖ以上の振幅を有する検出用波形Ｒ
ＥＦｃａｌを出力する。また、駆動電圧発生回路７８
は、図３３に示すように、ＲＥＦｃａｌと同じ振幅で、
任意のオフセットＶｏｆｓｔ（ここではＶｏｆｓｔ＝０
Ｖ）を有するＤＲＶｃａｌを出力する。これにより、Ｒ
ＥＦｃａｌがインバータの本来のしきい値を超えるタイ
ミングのＤＲＶｃａｌの電圧を保持する。これは結局、
インバータのしきい値のずれを検出したことになる。
示す図である。第９実施例の駆動回路は、図２４に示し
た第８実施例の駆動回路に、スイッチ９１〜９３及び９
５と、補償容量９５を加えた構成を有し、これらのスイ
ッチを切り換えてインバータ７５のしきい値のばらつき
を補正する。図３１は、第９実施例の駆動回路の第１の
状態を示す図である。この状態では、スイッチ９１と９
２は、第２のサンプルホールド回路７２の出力がインバ
ータ７５に入力するように切り換えられ、スイッチ９３
と９５は補償容量９４が負荷ＣＬの駆動線と基準電位の
間に接続されるように切り換えられる。この状態で、参
照値発生回路７４は、図３２に示すように、Ｖｔｉｎｖ
を挟んでΔＶｔｉｎｖ以上の振幅を有する検出用波形Ｒ
ＥＦｃａｌを出力する。また、駆動電圧発生回路７８
は、図３３に示すように、ＲＥＦｃａｌと同じ振幅で、
任意のオフセットＶｏｆｓｔ（ここではＶｏｆｓｔ＝０
Ｖ）を有するＤＲＶｃａｌを出力する。これにより、Ｒ
ＥＦｃａｌがインバータの本来のしきい値を超えるタイ
ミングのＤＲＶｃａｌの電圧を保持する。これは結局、
インバータのしきい値のずれを検出したことになる。
【００６３】次に、第２の状態では、図３４に示すよう
に、スイッチ９１〜９３及び９５を、補償容量９５が第
２のサンプルホールド回路７２とインバータ７５の間に
接続されるように切り換える。ここでは、極性の関係か
らインバータ側に補償容量９５の負の端子が接続され
る。そして参照値発生回路７４は、第８実施例と同じ参
照値信号ＲＥＦを出力する。これにより、インバータ７
５には検出したしきい値のずれの分を加えた（差し引い
た）電圧が印加されるので、インバータのしきい値のず
れにかかわらず負荷ＣＬには表示データに対応した電圧
が印加される。このように、第９実施例では、比較回路
を構成するインバータにしきい値のばらつきがあった場
合でも、比較的簡単な構成で補償することができ、比較
回路の精度、均一性を向上させることが可能になり、表
示品質を向上させることができるようになる。
に、スイッチ９１〜９３及び９５を、補償容量９５が第
２のサンプルホールド回路７２とインバータ７５の間に
接続されるように切り換える。ここでは、極性の関係か
らインバータ側に補償容量９５の負の端子が接続され
る。そして参照値発生回路７４は、第８実施例と同じ参
照値信号ＲＥＦを出力する。これにより、インバータ７
５には検出したしきい値のずれの分を加えた（差し引い
た）電圧が印加されるので、インバータのしきい値のず
れにかかわらず負荷ＣＬには表示データに対応した電圧
が印加される。このように、第９実施例では、比較回路
を構成するインバータにしきい値のばらつきがあった場
合でも、比較的簡単な構成で補償することができ、比較
回路の精度、均一性を向上させることが可能になり、表
示品質を向上させることができるようになる。
【００６４】第９実施例においては、例えば、垂直帰線
期間において第１の状態になり、参照値発生回路７４と
駆動電圧発生回路７８はそれぞれ図３２と図３３に示す
信号を出力してインバータ７５のしきい値のずれを検出
する。表示期間においては第２の状態になり、表示デー
タに応じた出力が行なわれる。なお、補償容量９４のリ
ークが充分に小さい時には、第１の状態にする頻度をよ
り少なくできる。例えば、電源投入時に１度だけ第１の
状態にすればよい。
期間において第１の状態になり、参照値発生回路７４と
駆動電圧発生回路７８はそれぞれ図３２と図３３に示す
信号を出力してインバータ７５のしきい値のずれを検出
する。表示期間においては第２の状態になり、表示デー
タに応じた出力が行なわれる。なお、補償容量９４のリ
ークが充分に小さい時には、第１の状態にする頻度をよ
り少なくできる。例えば、電源投入時に１度だけ第１の
状態にすればよい。
【００６５】図３５は、第１０実施例の駆動回路の構成
を示す図である。第１０実施例は、第８実施例ではアナ
ログの表示データが入力されるのに対して、ディジタル
の表示データが入力される場合の実施例であり、アナロ
グのサンプルホールド回路７１と７２の代わりにフリッ
プフロップ８１と８２を、参照値発生回路７４の代わり
にカウンタ８３を、比較回路として動作するインバータ
７５の代わりに一致検出回路８４を、ＮＡＮＤ７６の代
わりにＲＳ−ＦＦ（フリップフロップ）８５を使用す
る。各部の動作は、ディジタル的に行なわれる点を除け
ばほぼ同じである。
を示す図である。第１０実施例は、第８実施例ではアナ
ログの表示データが入力されるのに対して、ディジタル
の表示データが入力される場合の実施例であり、アナロ
グのサンプルホールド回路７１と７２の代わりにフリッ
プフロップ８１と８２を、参照値発生回路７４の代わり
にカウンタ８３を、比較回路として動作するインバータ
７５の代わりに一致検出回路８４を、ＮＡＮＤ７６の代
わりにＲＳ−ＦＦ（フリップフロップ）８５を使用す
る。各部の動作は、ディジタル的に行なわれる点を除け
ばほぼ同じである。
【００６６】第１０実施例では、ディジタルの表示デー
タを扱えるためにパーソナルコンピュータなどの機器と
の整合性が向上し、インターフェースの簡略化、高速化
が可能となる。また、ディジタルドライバであるにもか
かわらず、Ｄ／Ａ変換器などのアナログ部品を使用して
おらず、精度の高い駆動と回路構成の小型化が可能にな
る。
タを扱えるためにパーソナルコンピュータなどの機器と
の整合性が向上し、インターフェースの簡略化、高速化
が可能となる。また、ディジタルドライバであるにもか
かわらず、Ｄ／Ａ変換器などのアナログ部品を使用して
おらず、精度の高い駆動と回路構成の小型化が可能にな
る。
【００６７】なお、本実施例では、比較手段として一致
検出の論理回路を使用したが、これでなくても、例え
ば、大小比較の論理回路を使用することもできる。これ
を使用すれば、ＲＳ−ＦＦ８５を省略することができ
る。また、プリセット可能なカウンタを使用して第２の
サンプルホールド回路として動作するＲＳ−ＦＦ８２の
出力をプリセットした後、クロックなどのカウント動作
制御信号をＲＥＦとして与え、ダウンカウント（又はア
ップカウント）して桁あふれ信号（ボロー又はキャリ
ィ）信号を比較結果として利用するように構成してもよ
い。これはカウント動作の初期値の違いによって桁あふ
れのタイミングが異なることを利用したものであり、比
較論理の回路よりもカウンタの方が小型にできるような
プロセスでは回路の小型化に有効である。
検出の論理回路を使用したが、これでなくても、例え
ば、大小比較の論理回路を使用することもできる。これ
を使用すれば、ＲＳ−ＦＦ８５を省略することができ
る。また、プリセット可能なカウンタを使用して第２の
サンプルホールド回路として動作するＲＳ−ＦＦ８２の
出力をプリセットした後、クロックなどのカウント動作
制御信号をＲＥＦとして与え、ダウンカウント（又はア
ップカウント）して桁あふれ信号（ボロー又はキャリ
ィ）信号を比較結果として利用するように構成してもよ
い。これはカウント動作の初期値の違いによって桁あふ
れのタイミングが異なることを利用したものであり、比
較論理の回路よりもカウンタの方が小型にできるような
プロセスでは回路の小型化に有効である。
【００６８】第８から第１０実施例の構成は、駆動回路
一体型のｐ−Ｓｉ・ＬＣＤと、ＩＣの形で供給されるア
モルファスシリコンＬＣＤ用ドライバＩＣの両方に適用
可能であり、より小型のドライバＩＣを実現することが
できる。なお、第８から第１０実施例の構成は、第５か
ら第７実施例の構成に適用可能である。
一体型のｐ−Ｓｉ・ＬＣＤと、ＩＣの形で供給されるア
モルファスシリコンＬＣＤ用ドライバＩＣの両方に適用
可能であり、より小型のドライバＩＣを実現することが
できる。なお、第８から第１０実施例の構成は、第５か
ら第７実施例の構成に適用可能である。
【００６９】
【発明の効果】以上説明したように、本発明によれば、
液晶表示装置の駆動回路を、素子特性のばらつきの影響
を受けないようにすることができ、表示品質の高い液晶
表示装置を小型の回路サイズで実現することができる。
また、正期間と負期間の切り換え（交流反転）に対応し
て表示データと所定の電圧を制御することによって、回
路の低電圧化が可能であり、消費電力の低減や信頼性の
向上が可能になる。
液晶表示装置の駆動回路を、素子特性のばらつきの影響
を受けないようにすることができ、表示品質の高い液晶
表示装置を小型の回路サイズで実現することができる。
また、正期間と負期間の切り換え（交流反転）に対応し
て表示データと所定の電圧を制御することによって、回
路の低電圧化が可能であり、消費電力の低減や信頼性の
向上が可能になる。
【００７０】また、比較的簡単な構成であるにもかかわ
らず、データドライバの書き込み時間が従来の点順次駆
動に対して大幅に長くなるので、データドライバのバッ
ファを小型にでき、回路サイズを小さくできる。更に、
簡単な回路構成で正確な階調駆動を行なうことができる
ので、回路サイズを小型にできる。従って、コストの低
減、表示品質の向上、消費電力の低減、及び信頼性の向
上が可能になる。
らず、データドライバの書き込み時間が従来の点順次駆
動に対して大幅に長くなるので、データドライバのバッ
ファを小型にでき、回路サイズを小さくできる。更に、
簡単な回路構成で正確な階調駆動を行なうことができる
ので、回路サイズを小型にできる。従って、コストの低
減、表示品質の向上、消費電力の低減、及び信頼性の向
上が可能になる。
【００７１】このような効果は、特にｐ−Ｓｉ・ＬＣＤ
で顕著である。
で顕著である。
【図１】液晶表示装置の従来例の構成を示す図である。
【図２】液晶表示装置の従来例の駆動波形を示す図であ
る。
る。
【図３】従来例のバッファ回路の構成を示す図である。
【図４】従来の点順次駆動型液晶表示装置の構成を示す
図である。
図である。
【図５】点順次駆動型の駆動波形を示す図である。
【図６】第１実施例の液晶表示装置の構成を示す図であ
る。
る。
【図７】第１実施例の補償型サンプリングバッファ（Ｃ
ＳＢ）の構成を示す図である。
ＳＢ）の構成を示す図である。
【図８】第１実施例のＣＳＢの動作を説明する図であ
る。
る。
【図９】第１実施例の駆動波形を示す図である。
【図１０】第１実施例における表示データ電圧制御を説
明する図である。
明する図である。
【図１１】第２実施例の液晶表示装置の構成を示す図で
ある。
ある。
【図１２】第２実施例の動作を示す図である。
【図１３】第３実施例の液晶表示装置の構成を示す図で
ある。
ある。
【図１４】第３実施例の駆動波形を示す図である。
【図１５】第４実施例の液晶表示装置の構成を示す図で
ある。
ある。
【図１６】第５実施例の液晶表示装置の構成を示す図で
ある。
ある。
【図１７】第５実施例の駆動波形を示す図である。
【図１８】第５実施例における最大書き込み時間を説明
する図である。
する図である。
【図１９】第６実施例の液晶表示装置の構成を示す図で
ある。
ある。
【図２０】第６実施例の駆動波形を示す図である。
【図２１】第７実施例の液晶表示装置の構成を示す図で
ある。
ある。
【図２２】第７実施例の駆動波形を示す図である。
【図２３】第７実施例の駆動波形を詳細に示す図であ
る。
る。
【図２４】第８実施例の液晶表示装置の駆動回路の構成
を示す図である。
を示す図である。
【図２５】第８実施例の表示データ信号を示す図であ
る。
る。
【図２６】第８実施例の駆動波形を示す図（その１）で
ある。
ある。
【図２７】第８実施例の駆動波形を示す図（その２）で
ある。
ある。
【図２８】第８実施例におけるフレーム毎の駆動波形を
示す図である。
示す図である。
【図２９】インバータのしきい値のばらつきを説明する
図である。
図である。
【図３０】第９実施例の液晶表示装置の駆動回路の構成
を示す図である。
を示す図である。
【図３１】第９実施例における第１の接続状態を示す図
である。
である。
【図３２】第９実施例における第１の接続状態での参照
値信号を示す図である。
値信号を示す図である。
【図３３】第９実施例における第１の接続状態での駆動
信号を示す図である。
信号を示す図である。
【図３４】第９実施例における第２の接続状態を示す示
す図である。
す図である。
【図３５】第１０実施例の液晶表示装置の駆動回路の構
成を示す図である。
成を示す図である。
１１…液晶パネル １２…ＴＦＴ １３…液晶セル １４…走査バスライン １５…データバスライン １６…走査ドライバ ２６…負荷容量 ３０…データドライバ ３１…シフトレジスタ ３２−１〜３２−ｍ…サンプルホールド回路 ３３−１〜３３−ｍ…補償型サンプリングバッファ回路
（ＣＳＢ）
（ＣＳＢ）
Claims (35)
- 【請求項１】 液晶表示装置の表示セルに電圧を印加す
る液晶表示装置の駆動回路であって、 前記表示セルに印加する駆動電圧を出力する駆動バッフ
ァと、 保持容量と、 前記駆動バッファの入力端子に第１の入力電圧が入力さ
れ、前記駆動バッファの出力端子に前記保持容量の第１
の端子を接続し、前記保持容量の第２の端子を第１の所
定電圧の端子に接続した第１の状態と、前記保持容量の
第２の端子に第２の入力電圧を入力し、前記駆動バッフ
ァの入力端子を前記保持容量の第１の端子に接続し、前
記駆動バッファの出力端子から前記表示セルに駆動電圧
を印加する第２の状態の間を切り換える切換回路とを備
えることを特徴とする液晶表示装置の駆動回路。 - 【請求項２】 請求項１に記載の液晶表示装置の駆動回
路であって、 前記切換回路は、 前記駆動バッファの前記出力端子と前記保持容量の前記
第１の端子の間に設けられた第１接続スイッチと、 前記保持容量の前記第２の端子と前記第１の所定電圧の
端子の間に設けられた第２接続スイッチと、 前記保持容量の前記第１の端子と前記第２の入力電圧の
入力端子の間に設けられた第３接続スイッチと、 前記保持容量の前記第１の端子と前記駆動バッファの前
記入力端子の間に設けられた第４接続スイッチと、 前記入力信号の入力端子と前記駆動バッファの入力端子
の間に設けられた第５接続スイッチとを備え、 前記第１の状態では、前記第１、第２及び第５接続スイ
ッチを接続し、前記第３及び第４接続スイッチを遮断
し、 前記第２状態では、前記第１、第２及び第５接続スイッ
チを遮断し、前記第３及び第４接続スイッチを接続する
液晶表示装置の駆動回路。 - 【請求項３】 請求項１又は２に記載の液晶表示装置の
駆動回路であって、 前記駆動バッファの前記出力端子を前記表示セルから切
り離す第６の接続スイッチを備える液晶表示装置の駆動
回路。 - 【請求項４】 請求項１から３のいずれか１項に記載の
液晶表示装置の駆動回路であって、 当該駆動回路は、液晶表示装置の表示パネルの基板上に
集積して形成されている液晶表示装置の駆動回路。 - 【請求項５】 請求項１から４のいずれか１項に記載の
液晶表示装置の駆動回路であって、 前記駆動バッファは、ゲートが入力端子に、ソースが出
力端子に、ドレインが第２の所定電圧に接続されたトラ
ンジスタで構成されるソースフォロワ回路である液晶表
示装置の駆動回路。 - 【請求項６】 請求項２に記載の液晶表示装置の駆動回
路であって、 前記第１から第５接続スイッチは、並列に接続されたゲ
ート容量が等しいＰ型とＮ型のトランジスタを備え、該
２つのトランジスタのゲートに相補信号である制御信号
が印加される液晶表示装置の駆動回路。 - 【請求項７】 請求項１から６のいずれか１項に記載の
液晶表示装置の駆動回路を備えることを特徴とする液晶
表示装置。 - 【請求項８】 請求項７に記載の液晶表示装置であっ
て、 表示データを前記第１の入力電圧として入力し、所定の
電圧を前記第２の入力電圧として入力し、 前記切換回路は、表示データ期間には前記第１の状態
に、水平帰線期間の一部又は全部で前記第２の状態に切
り換える液晶表示装置。 - 【請求項９】 請求項７に記載の液晶表示装置であっ
て、 表示データを順次サンプリングするサンプルホールド回
路を備え、 該サンプルホールド回路の出力を前記駆動回路の前記第
１の入力電圧として入力し、所定の電圧を前記第２の入
力電圧として入力し、 前記切換回路は、水平帰線期間の一部又は全部で前記第
１の状態に切り換えると共に、それ以外の期間に前記第
２の状態に切り換える液晶表示装置。 - 【請求項１０】 請求項９に記載の液晶表示装置であっ
て、 前記サンプルホールド回路は、請求項１から５のいずれ
か１項に記載の液晶表示装置の駆動回路であり、該駆動
回路はサンプルホールド用駆動回路として動作し、前記
サンプルホールド回路の出力が入力される前記駆動回路
は第２の駆動回路として動作し、 前記サンプルホールド用駆動回路は、表示データを前記
第１の入力電圧として入力し、所定の電圧を前記第２の
入力電圧として入力し、前記切換回路は、表示データ期
間には前記第１の状態に、水平帰線期間の一部又は全部
で前記第２の状態に切り換え、 前記第２の駆動回路は、前記サンプルホールド用駆動回
路の出力を前記第１の入力電圧として入力し、所定の電
圧を前記第２の入力電圧として入力し、 前記切換回路は、水平帰線期間の一部又は全部で前記第
１の状態に切り換えると共に、それ以外の期間に前記第
２の状態に切り換える液晶表示装置。 - 【請求項１１】 請求項９に記載の液晶表示装置であっ
て、 前記駆動回路は、前記サンプルホールド回路の出力を前
記第２の入力電圧として入力し、所定の電圧を前記第１
の入力電圧として入力する液晶表示装置。 - 【請求項１２】 請求項７から１０のいずれか１項に記
載の液晶表示装置であって、 表示フレーム毎に、前記表示セルに正電圧を印加する正
電圧印加期間と負電圧を印加する負電圧印加期間に切り
換え、 表示の明暗に対応した表示データの階調電圧を、前記正
電圧印加期間と前記負電圧印加期間で逆向きにすると共
に、前記正電圧印加期間と前記負電圧印加期間の電圧の
変化範囲を等しくし、 前記第２の入力電圧を前記正電圧印加期間と前記負電圧
印加期間で変化させる液晶表示装置。 - 【請求項１３】 請求項７から１２のいずれか１項に記
載の液晶表示装置であって、 前記表示データはディジタル信号であり、 前記表示データを順次ラッチするラッチ回路と、 該ラッチ回路の出力をアナログ信号に変換するＤ／Ａ変
換器とを備え、 該Ｄ／Ａ変換器の出力を前記表示データとして前記駆動
回路に入力する液晶表示装置。 - 【請求項１４】 複数の表示セルを配列した表示セルア
レイと、 走査信号を出力する走査ドライバと、 前記表示セルに印加する駆動電圧を出力するデータドラ
イバとを備える液晶表示装置であって、 前記データドライバは、 表示データを順次サンプリングするサンプルホールド回
路と、 複数の表示ブロックに分割され、表示ブロック毎に前記
サンプルホールド回路の出力に従って表示セルを含む負
荷に電圧を印加する駆動回路と、 前記駆動回路の出力を前記負荷から前記表示ブロック毎
に切り離すスイッチとを備え、 前記走査ドライバが前記走査信号を出力する期間内で
は、各表示ブロックにおいて、前記負荷に前記駆動電圧
が所定の期間印加されることを特徴とする液晶表示装
置。 - 【請求項１５】 請求項１４に記載の液晶表示装置であ
って、 前記負荷に前記駆動電圧が印加される前記所定の期間が
前記走査信号を出力する期間より短い時には、残りの期
間前記スイッチは切り離される液晶表示装置。 - 【請求項１６】 請求項１４又は１５に記載の液晶表示
装置であって、 前記走査パルスは、前記表示データの入力から前記表示
データの信号期間の１／２の時間遅れて出力される液晶
表示装置。 - 【請求項１７】 請求項１４又は１５に記載の液晶表示
装置であって、 前記走査ドライバから前記走査信号が印加されるゲート
バスは、少なくとも１つの前記表示ブロックで構成され
る複数の走査ブロックに分割されており、前記走査ドラ
イバは前記複数の走査ブロック毎に独立に走査パルスを
印加できるように構成されており、 各走査ブロックの前記走査信号はずれており、 各走査ブロックで前記走査信号が出力される期間内で
は、当該走査ブロック内の各表示ブロックにおいて、前
記負荷に前記駆動電圧が所定の期間印加される液晶表示
装置。 - 【請求項１８】 請求項１７に記載の液晶表示装置であ
って、 前記走査ブロック数がｐ個の場合、 ｑ番目の走査ブロックにおいては、前記走査パルスは、
前記表示データの入力から前記表示データの信号期間の
（２（ｑ−１）＋１）／２ｐ遅れて出力される液晶表示
装置。 - 【請求項１９】 請求項１４に記載の液晶表示装置であ
って、 前記走査信号が出力された後、前記表示データがサンプ
リングされる表示ブロックにおいては、前記表示データ
のサンプリング中に前記スイッチが接続状態になる液晶
表示装置。 - 【請求項２０】 請求項１４から１９のいずれか１項に
記載の液晶表示装置であって、 前記サンプルホールド回路は、アナログスイッチと、容
量素子とを有し、 前記駆動回路は、ゲートが入力端子に、ソースが出力端
子に、ドレインが第２の所定電圧に接続されたトランジ
スタで構成されるソースフォロワ回路であり、 前記スイッチはアナログスイッチである液晶表示装置。 - 【請求項２１】 請求項１４から１９のいずれか１項に
記載の液晶表示装置であって、 前記サンプルホールド回路は、ディジタル表示データを
ラッチするラッチ回路であり、 該ラッチ回路の出力をアナログ信号に変換するＤ／Ａ変
換器を備え、 該Ｄ／Ａ変換器の出力を前記駆動回路に入力され、 前記スイッチはアナログスイッチである液晶表示装置。 - 【請求項２２】 液晶表示装置の表示セルに電圧を印加
する液晶表示装置の駆動回路であって、 表示データをサンプリングして保持するサンプリング回
路と、 所定の周期で変化する参照信号を発生する参照信号発生
回路と、 前記サンプリング回路の出力と前記参照電圧を比較して
比較結果を出力する比較回路と、 前記所定の周期で変化する駆動電圧を発生する駆動電圧
発生回路と、 前記比較回路の出力に基づいて前記駆動電圧を出力端子
に接続するスイッチとを備えることを特徴とする液晶表
示装置の駆動回路。 - 【請求項２３】 請求項２２に記載の液晶表示装置の駆
動回路であって、 前記表示データと前記参照信号はアナログ信号であり、 前記サンプリング回路は、サンプリング用アナログスイ
ッチとサンプリング用保持容量とを備え、 前記比較回路は、比較用アナログスイッチと比較用保持
容量で構成される比較用サンプリング回路と、論理回路
とを備え、 前記参照信号を前記比較用保持容量の基準電位として供
給し、前記比較用サンプリング回路で前記表示データを
サンプリングした後、前記参照信号を変化させる液晶表
示装置の駆動回路。 - 【請求項２４】 請求項２３に記載の液晶表示装置の駆
動回路であって、 前記比較回路の前記論理回路はインバータである液晶表
示装置の駆動回路。 - 【請求項２５】 請求項２３に記載の液晶表示装置の駆
動回路であって、 前記サンプリング回路は、出力部に、ソースフォロワの
アナログバッファを備える液晶表示装置の駆動回路。 - 【請求項２６】 請求項２３から２５のいずれか１項に
記載の液晶表示装置の駆動回路であって、 前記表示データのサンプリングを開始する前の初期化期
間に、前記サンプリング用アナログスイッチを接続状態
にして前記サンプリング用保持容量に所定の初期化電圧
を書き込む液晶表示装置の駆動回路。 - 【請求項２７】 請求項２３から２６のいずれか１項に
記載の液晶表示装置の駆動回路であって、 前記比較回路の前記論理回路のしきい値をＶｔｉｎｖの
製造時のばらつき範囲をΔＶｔｉｎｖとすると、前記表
示データの１階調分の振幅と前記参照信号の１階調分の
振幅は、それぞれΔＶｔｉｎｖ以上である液晶表示装置
の駆動回路。 - 【請求項２８】 請求項２３から２７のいずれか１項に
記載の液晶表示装置の駆動回路であって、 補正用保持容量と、 該補正用保持容量を前記スイッチの出力と第１の所定電
圧の間に接続した第１の状態と、前記保持容量を前記サ
ンプリング回路と前記比較回路の間に接続した第２の状
態の間を切り換える切換回路とを備え、 前記第１の状態では、前記参照信号発生回路は、前記比
較回路の前記論理回路のしきい値のばらつきの範囲で変
化する参照波形を出力し、前記駆動信号発生回路は、前
記参照波形に同期して任意の電圧を中心として前記参照
波形と同じ振幅で変化する波形を出力し、 前記第２の状態では、前記参照信号発生回路は前記参照
信号に前記任意の電圧を加えた信号を出力し、前記駆動
信号発生回路は前記駆動信号を出力し、 １水平同期期間内で、表示データをサンプリング後に、
前記第１の状態になり、その後に前記第２の状態になる
液晶表示装置の駆動回路。 - 【請求項２９】 請求項２２に記載の液晶表示装置の駆
動回路であって、 前記表示データはディジタル信号であり、 前記サンプリング回路は、ディジタルラッチ回路であ
り、 前記比較回路は、ディジタル比較回路であり、 前記参照信号発生回路は、参照信号として参照値を発生
するカウンタである液晶表示装置の駆動回路。 - 【請求項３０】 請求項２９に記載の液晶表示装置の駆
動回路であって、 前記ディジタル比較回路は、前記表示データと前記参照
値のいずれかが大きいかを判定する大小判定回路である
液晶表示装置の駆動回路。 - 【請求項３１】 請求項２９に記載の液晶表示装置の駆
動回路であって、 前記ディジタル比較回路は、前記表示データと前記参照
値が一致するかを判定する一致検出回路と、該一致検出
回路の出力でセット又はリセットされるディジタルラッ
チ回路とを備える液晶表示装置の駆動回路。 - 【請求項３２】 請求項２２に記載の液晶表示装置の駆
動回路であって、 前記表示データはディジタル信号であり、 前記サンプリング回路は、ディジタルラッチ回路であ
り、 前記比較回路は、初期設定可能なカウンタであり、該カ
ウンタの動作制御信号として前記参照信号を入力し、前
記表示データを前記カウンタの初期値として設定した後
にカウント動作させ、桁上がり又は桁下がり信号を比較
結果として出力する液晶表示装置の駆動回路。 - 【請求項３３】 請求項２２から３２のいずれか１項に
記載の液晶表示装置の駆動回路を備える液晶表示装置。 - 【請求項３４】 請求項３３に記載の液晶表示装置であ
って、 表示フレーム毎に、前記表示セルに正電圧を印加する正
電圧印加期間と負電圧を印加する負電圧印加期間に切り
換え、 前記駆動電圧は、前記正電圧印加期間と前記負電圧印加
期間で中心レベルに対して対称な信号である液晶表示装
置。 - 【請求項３５】 請求項３３又は３４に記載の液晶表示
装置であって、 前記駆動電圧は、非線形で変化する液晶表示装置。
Priority Applications (5)
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| JP9275911A JPH11119734A (ja) | 1997-10-08 | 1997-10-08 | 液晶表示装置の駆動回路、及び液晶表示装置 |
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