JPH0760301B2 - 液晶駆動回路 - Google Patents

液晶駆動回路

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JPH0760301B2
JPH0760301B2 JP4349886A JP34988692A JPH0760301B2 JP H0760301 B2 JPH0760301 B2 JP H0760301B2 JP 4349886 A JP4349886 A JP 4349886A JP 34988692 A JP34988692 A JP 34988692A JP H0760301 B2 JPH0760301 B2 JP H0760301B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は液晶駆動回路に関し、特
に多階調表示可能な液晶ディスプレイパネルの駆動回路
に関するものである。
【０００２】
【従来の技術】一般に、液晶ディスプレイパネルは階調
表示可能となっており、よってその駆動回路もその階調
に応じた複数ステップの駆動電圧を発生することが必要
とされる。そのために、表示用画像データを入力してシ
フトやラッチ処理を行ってこのラッチ出力に応じて複数
ステップの駆動電圧を順次択一的に選択しつつ液晶ディ
スプレイパネルへ供給するようになっている。
【０００３】図８は従来のこの種の液晶駆動回路の一例
を示すブロック図である。図８に示す様に、この種の液
晶駆動回路はアクティブマトリックス液晶の階調表示を
なす場合、輝度に対応した駆動出力電圧Ｖ0 をトランジ
スタ・スイッチ回路３の駆動出力端子群Ｔ1 〜Ｔk から
ソースラインに与えなければならない。
【０００４】このため、セレクト駆動回路として、画像
データ入力端子の画像入力データを入力するｋ段のｎビ
ットシフト群１５ａ〜１５ｋと、それらのｎビットデー
タをラッチするｎビットラッチ群１６ａ〜１６ｋとを有
し、それらのセレクト信号でセレクト回路群１４ａ〜１
４ｋを駆動する。これらのセレクト回路群１４ａ〜１４
ｋが駆動されると、トランジスタ・スイッチ回路３の出
力トランジスタ群Ｑ11〜Ｑmkの各ゲートが制御されるの
で、各駆動出力端子群Ｔ1 〜Ｔk に駆動出力Ｖ0 を出力
する。
【０００５】すなわち、ｍ階調を表わすｎビットのディ
ジタル画像入力データＶi は画像データ入力端子７から
入力され、クロック入力端子１に加えられたクロックパ
ルスＣＫによりｎビットシフトレジスタ群１５ａ〜１５
ｋに貯えられる。更に、このデータはラッチ入力端子２
に加えられたラッチパルスＬによってｎビットラッチ群
１６ａ〜１６ｋに転送される。
【０００６】ラッチされたデータはセレクト回路群１４
ａ〜１４ｋにより、データ値に応じてトランジスタ・ス
イッチ回路３の駆動出力端子Ｔ1 に接続されている第１
の出力トランジスタ段Ｑ11〜Ｑm1から駆動出力端子Ｔk
に接続されている第ｋの出力トランジスタ段Ｑ1k〜Ｑmk
までの各ｍ個のトランジスタの中のどれか一個をオン状
態にさせる。これにより、ｍ個のレベルの階調ドレイン
電源電圧端子群８ａ〜８ｍに対応する電圧Ｖ1 ，…，Ｖ
m を出力させ、ｍ階調の電圧を外部の液晶ディスプレイ
に供給する。
【０００７】例えば、画像入力データＶi がディジタル
信号（Ｄ0 ，Ｄ1 ，…，Ｄn-1 ）で表わされるとする
と、駆動出力端子Ｔ1 に出力される電圧Ｖ0 は、図９に
示すようになる。
【０００８】すなわち、画像入力データＶi のディジタ
ル信号（Ｄ0 ，Ｄ1 ，…，Ｄn-1 ）＝（０，０，…，
０）のときは、出力端子Ｔ1 に接続されたトランジスタ
Ｑ11がオンとなり、そのときの出力電圧Ｖ0 はＶ1 とな
る。このとき、画像入力データＶi のディジタル信号
（Ｄ0 ，Ｄ1 ，…，Ｄn-1 ）の１つに対して出力トラン
ジスタＱ11，…，Ｑm1）のうち必ず１つがオンとなる。
【０００９】この方式では、階調度の数を増加させよう
とすると、階調電源数がそれに伴って増大するうえに、
スイッチ数も同じ様に増大する。そのため、周辺回路が
増大するのみならず、ＬＳＩ化した場合にもチップサイ
ズが増大して実現性が低下することになる。
【００１０】従って、量産されているこの方式を用いた
液晶ドライバＬＳＩは８〜１６階調程度である。しかし
ながら、液晶パネルはフルカラー化のための階調数が６
４階調以上のものが要求されつつある。よってこの階調
数を増加させる方法として、例えば、特開昭６３−１８
２６９５に示されるようなフィールド分割方法などが提
案されている。
【００１１】この方法では、例えば第１フィールドと第
２フィールドとに分割して異種もしくは同種の電圧を発
生し、みかけ上の階調数を増加させる方法である。その
従来例によると、先の従来例と同様に画像データに応じ
てスイッチにより階調電圧を選択する液晶駆動回路にお
いて、ｑビット（ｑ＞ｍ）の画像データの上位ｍビット
の値に対して１だけ差を付けたｍビットの映像信号が補
正回路により出力される。また入力画像信号の各フレー
ムを２（q-m ）フィールドとし、その画像データの下位
（ｑ−ｍ）ビットの値に応じて入力画像データの上位ｍ
ビット又は上記補正回路の出力ｍビットが上記駆動回路
へ切替手段により切替え供給される。
【００１２】上記補正回路はｍビットの値に対し１加算
する場合と、１減算する場合とがあり、１加算する場合
においては、１フレームのｌ＝２（q-m ）中の下位（ｑ
−ｍ）ビット数だけ補正回路の出力を駆動回路へ供給
し、残りを入力画像データの上位ｍビットを直接供給す
る。
【００１３】補正回路によりｍビットの値に対し、１減
算する場合には、１フレームのｌ＝２（q-m ）中のｌか
ら下位（ｑ−ｍ）ビットの数だけ補正回路の出力を駆動
回路へ供給し、残りを画像データの上位ｍビットを直接
供給する。この様にすることによりみかけ上の階調数を
２q とすることができる。例えば、ｑ＝４，ｍ＝３の場
合、すなわち、各出力８ケのスイッチにより１６階調を
得る場合には、図１０のようになる。
【００１４】
【発明が解決しようとする課題】上述した図８に示す従
来の液晶駆動回路は、階調数が多いとその階調分だけ、
外部に電流容量のある低インピーダンスの電源を接続す
る必要があり、液晶パネルに実装する際に太い引回し配
線が増え、液晶パネルセットも大きくなる。また、液晶
パネルの画素数の増大に伴い、駆動回路も低インピーダ
ンス化する必要が生ずる。さらに、階調数が増大すれ
ば、低インピーダンスでしかも多出力のバッファ回路を
同一の半導体基板上に構成したとき、チップサイズが巨
大になり、駆動回路のコスト高となる。
【００１５】次に、特開昭６３−１８２６９５号公報に
開示された液晶駆動回路は、フィールド分割により少な
い階調数の駆動回路を用いて多階調を得ることができる
が、画質が低下する。すなわち、補正ビットにより中間
調を発生させる時この中間調のフレーム周期が低下し、
フリッカ現象やムービング現象により画質が低下する。
【００１６】したがって、画質の良い駆動を行うには液
晶駆動回路自体が多階調の出力電圧を１水平期間に出力
できる機能を持つ必要がある。そうなると、従来の図８
の液晶駆動回路の問題点が生じることになる。
【００１７】本発明の目的は、少ない外部電源数でしか
も低コストな多階調液晶駆動回路を提供することであ
る。
【００１８】
【課題を解決するための手段】本発明による液晶駆動回
路は、コンデンサ手段と、ｍビット（ｍは２以上の整
数）のディジタル映像信号を第１及び第２ビット群に分
割し第１ビット群のビットの状態に応じて予め定められ
た各電圧を前記コンデンサ手段に供給充電する第１の充
電手段と、この充電状態のコンデンサ手段に対して、前
記第２ビット群のビット状態に応じて予め定められた各
電圧を更に重畳充電する第２の充電手段とを含み、前記
コンデンサ手段の重畳充電電圧を液晶駆動電圧とするよ
うにしたことを特徴とする。
【００１９】
【実施例】以下に本発明の実施例を図面を参照しつつ説
明する。
【００２０】図１は本発明の実施例の液晶駆動回路にお
ける駆動電圧発生回路を示すブロック図である。本例で
は、８ビット画像データ（ＤU3，ＤU2，ＤU1，ＤU0，Ｄ
L3，ＤL2，ＤL1，ＤL0）を与え、２8 ＝２５６階調の駆
動電圧を発生する場合を示している。また、８ビットの
画像データのうち最上位ビットをＤU3とし、最下位ビッ
トをＤL0とし、更に、ＤU3〜ＤU0をメインビットデータ
とし、ＤL3〜ＤL0をサブ（補正）ビットデータと便宜的
に称することにする。
【００２１】メインデコーダ２０は８ビットの画像デー
タのうちメインビットデータＤU0〜ＤU3をデコードする
ものであり、サブデコーダ２１はサブビットデータＤL0
〜ＤL3をデコードする。メインスイッチ回路２２は１６
個のスイッチＳk1〜Ｓk16 からなり、メインデコーダ２
０の出力に応じてそのうちの１つのスイッチがオン制御
される。各スイッチＳk1〜Ｓk16 の各一端にはメイン電
圧Ｖk1〜Ｖk16 が夫々印加され、他端は全て共通接続さ
れてサンプルホールドコンデンサ２３のコモン端子に接
続されている。
【００２２】サブスイッチ回路２４は１６個のスイッチ
Ｓc1〜Ｓc16 からなり、サブデコーダ２１の出力に応じ
てオンするスイッチの組合せが決定されている。これ等
スイッチＳc1〜Ｓc16 の各一端にはサブ電圧Ｖc1〜Ｖc1
6 が夫々印加され、他端は全て共通接続されてサンプル
ホールコンデンサ２３の充電側端子に接続されている。
【００２３】このサンプルホールドコンデンサ２３のコ
モン端子をグランド電位Ｖg に接続するか否かを制御す
るスイッチＳg か設けられており、このスイッチＳg は
制御信号Ｈのインバータ２６による反転信号により行わ
れる。この制御信号Ｈはメインデコーダ２０の活性化を
行うと共に、インバータ２６を介してサブデコーダ２１
の活性化をも行う。
【００２４】サンプルホールドコンデンサ２３のホール
ド出力電圧は出力アンプ２５を介して導出され、駆動電
圧出力ＯＵＴとなっている。
【００２５】図２は図１の駆動電圧発生回路をｍ個用い
て多階調液晶駆動回路を構成した場合のブロック図であ
り、本発明の実施例のブロック図である。ｍ個の駆動電
圧発生回路３１〜３ｍに夫々対応して８ビットシフトレ
ジスタ４１〜４ｍと、８ビットラッチ回路５１〜５ｍと
が設けられている。
【００２６】各シフトレジスタ４１〜４ｍはクロック信
号ＣＫに同期して画像入力データを８ビット（ＤU3〜Ｄ
L0）ずつシフトしつつ取込み、ラッチパルスＬに応答し
てこの８ビットデータを夫々対応する８ビットラッチ回
路５１〜５ｍへ供給する。各ラッチ回路５１〜５ｍの８
ビットラッチデータが対応する駆動電圧発生回路３１〜
３ｍへ夫々供給されるようになっている。
【００２７】尚、各スイッチＳc ，Ｓk ，Ｓg 等の構成
としては、図３に示す周知のトランスファゲート回路を
用いることができる。
【００２８】画像入力データはクロックパルスＣＫによ
り８ビットシフトレジスタ群４１〜４ｍを順次転送され
る。このデータはラッチパルスＬによって８ビットのラ
ッチ回路群５１〜５ｍに夫々転送され保持される。ラッ
チされたデータは対応する駆動電圧発生回路３１〜３ｍ
に夫々入力される。
【００２９】入力されたデータのうちメインデータ（Ｄ
U3，ＤU2，ＤU1，ＤU0）はメインデコーダ２０に入力さ
れ、制御信号Ｈが“０”のときメインデコーダ２０が活
性化されてメインスイッチＳk1〜Ｓk16 を選択する信号
を発生する。また制御信号Ｈが“１”のときはメインス
イッチＳk1〜Ｓk16 は非選択となり、スイッチＳg がオ
ンになると共に、サブ（補間）デコーダ２１が活性化さ
れる。メインデータと制御信号Ｈとメインデコーダ２０
の出力との関係を図６に示す。
【００３０】また、入力されたデータのうちサブ（補
間）データ（ＤL3，ＤL2，ＤL1，ＤL0）はサブデコーダ
２１に入力されサブ（補間）スイッチＳc1〜Ｓc16 を選
択する。選択はメインデコーダ２０と同様に行われる。
【００３１】さらに、図５のタイミングチャートを参照
しながら本発明の実施例の動作を説明する。１水平期間
Ｔ0 の前半のＴ1 の期間に制御信号Ｈを“１”にする。
すると、１水平期間前にラッチされた８ビットの画像デ
ータ（ＤU3〜ＤL0）のサブデータ（ＤL3，…，ＤL0）が
入力されたサブデコーダ２１の前述した動作により、サ
ブ電圧Ｖc がサブスイッチＳc とスイッチＳg を通し
て、ホールドコンデンサ２３に充電される。なお、Ｖg
の電圧は０Ｖ電位である。
【００３２】このとき、メインデコーダ２０は非活性状
態であるために、メインスイッチＳk1〜Ｓk16 はすべて
非選択となる。よって出力バッファアンプ２５の入力電
位ＶcHはサブスイッチＳc で選択されたサブ電位Ｖc と
なる。
【００３３】次に、Ｔ0 の後半の期間Ｔ2 に入ると、制
御信号Ｈは“０”となる。すると、今度はサブデコーダ
２１が非活性状態となり、スイッチＳg もオフとなる。
またメインデコーダ２０はメインデータ（ＤU3，…，Ｄ
U0）に対応したメインスイッチＳk を選択し、階調電圧
Ｖk をホールドコンデンサ２３のコモン電極に与える。
【００３４】従って、ホールドコンデンサ２３の電圧Ｖ
cHはＶk ＋Ｖc となりサブ電圧Ｖcと階調電圧Ｖk との
加算された出力電圧が出力アンプ２５から出力される。
このようにするとこで、画像データと出力電圧との関係
は図７のようになる。すなわち、階調電圧ＶknとＶk(n+
1)との間の電圧幅にサブ電圧Ｖc1，Ｖc2，…，Ｖc16が
入る様にすれば、１６×１６＝２５６階調の電圧が得ら
れるのである。
【００３５】また、Ｖc1，Ｖc2，…，Ｖc16 の電圧幅は
小さいため、サンプリングに要する期間Ｔ1 はＴ0 に比
較して小さくてすむ。従って大きく出力変化させる期間
Ｔ2は長くとれ、出力アンプ２５の負担も少なくて済
む。
【００３６】尚、サブの補間電圧Ｖc とメインの階調電
圧Ｖk とは外部から供給してもよいが、本発明の液晶駆
動回路の第２の実施例として本発明の液晶駆動回路をシ
リコンチップ上に構成する場合、補間電圧Ｖc を内部で
発生する方法について述べる。
【００３７】補間電圧発生回路の回路図を図４に示す。
外部電圧源ＶR から抵抗により分圧された電圧をサブ用
補間電圧Ｖc1〜Ｖc16 として用いる。この場合、ＶR の
値は０．３〜０．４Ｖ程度で良いので、消費電力はそれ
ほど増加せずに外部電源の端子数を低減できることにな
る。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
外部もしくは内部で発生したサブ用の補間電圧をサンプ
リングしてホールドコンデンサにホールドし、ホールド
コンデンサのコモン電極の電圧をメインの階調電源に加
えることにより、補間電圧と階調電圧を加算し（補間電
圧の数×階調電圧の数）の階調数を得ることができるの
で、駆動電圧発生回路のスイッチ数は少なくて済むとい
う効果がある。
【００３９】例えば、２５６階調を得るのに、従来の方
法なら、各出力に２５６ケの出力スイッチが必要なのに
対し、本発明では１６×２＝３２ケのスイッチで済み、
本発明の液晶駆動回路をシリコンチップ上に構成した場
合、チップサイズを小型化でき低コスト化できる。ま
た、液晶駆動回路に供給する電源の配線数もスイッチと
同じだけ低減できる。
【００４０】また、従来のフィールド分割法にる多階調
化のフリッカ現象やムービング現象は、１水平期間中に
２５６階調を発生できるため問題は無く、良質の画像の
液晶駆動が可能となるものである。
【図面の簡単な説明】
【図１】本発明の実施例の一部具体例を示す回路図であ
る。
【図２】本発明の実施例の全体構成を示すブロック図で
ある。
【図３】本発明の実施例に用いるスイッチの回路例を示
す図である。
【図４】本発明の実施例に用いるサブ用の補間電圧発生
回路の例を示す図である。
【図５】本発明の実施例の動作を示すタイムチャートで
ある。
【図６】本発明の実施例における制御信号Ｈと、メイン
データと、メインスイッチＳkの選択との関係を示す図
である。
【図７】本発明の実施例における画像データと出力駆動
電圧との関係を示す図である。
【図８】従来の多階調液晶駆動回路の例を示すブロック
図である。
【図９】図８の回路の画像入力データと、駆動出力電圧
と、スイッチングトランジスタとの関係を示す図であ
る。
【図１０】従来の液晶駆動回路の動作を説明する図であ
る。
【符号の説明】
２０ メインデコーダ ２１ サブ用補間デコーダ ２２ メインスイッチ群 ２３ サンプルホールドコンデンサ ２４ サブ用補間スイッチ群 ２５ 出力アンプ ２６ インバータ ３１〜３ｍ 駆動電圧発生回路 ４１〜４ｍ シフトレジスタ ５１〜５ｍ ラッチ回路 Ｓc1〜Ｓc16 サブスイッチ Ｓg コモンスイッチ Ｓk1〜Ｓk16 メインスイッチ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 コンデンサ手段と、ｍビット（ｍは２以
    上の整数）のディジタル映像信号を第１及び第２ビット
    群に分割し第１ビット群のビットの状態に応じて予め定
    められた各電圧を前記コンデンサ手段に供給充電する第
    １の充電手段と、この充電状態のコンデンサ手段に対し
    て、前記第２ビット群のビット状態に応じて予め定めら
    れた各電圧を更に重畳充電する第２の充電手段とを含
    み、前記コンデンサ手段の重畳充電電圧を液晶駆動電圧
    とするようにしたことを特徴とする液晶駆動回路。
  2. 【請求項２】 前記第１の充電手段は、複数の電圧を前
    記コンデンサ手段へ夫々供給するための複数のスイッチ
    ング手段を有し、この複数のスイッチング手段の各オン
    オフ制御を前記第１ビット群のビット状態に応じて制御
    するようにし、前記第２の充電手段は、複数の電圧を前
    記コンデンサ手段へ夫々供給するための複数のスイッチ
    ング手段を有し、この複数のスイッチング手段の各オン
    オフ制御を前記第２ビット群のビット状態に応じて制御
    するようにしたことを特徴とする請求項１記載の液晶駆
    動回路。
  3. 【請求項３】 前記第１の充電手段は１水平期間の前半
    に前記コンデンサ手段の充電処理を行い、前記第２の充
    電手段は前記１水平期間の後半に前記コンデンサ手段の
    充電処理を行うよう構成されていることを特徴とする請
    求項１または２記載の液晶駆動回路。
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