JPH11119746A - 駆動回路、表示装置および電子機器 - Google Patents
駆動回路、表示装置および電子機器Info
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Abstract
(57)【要約】
【課題】 液晶ディスプレイの駆動回路において、各種
のクロック信号（ドットクロックＤＣ、クロック信号Ｃ
ＬＸ１〜ＣＬＸ４等）のタイミング調整を自動的に行
う。 【解決手段】 ダミー回路２７は、液晶ディスプレイの
データ側駆動回路（図示せず）と同一のＩＣチップ上に
形成され、該データ側駆動回路の１段あたりの回路を模
擬したものである。カウンタ２６は、クロック信号ＯＳ
ＣＩをカウントすることによって遅延時間（信号がダミ
ー回路２７を通過する時間）を計測し、その計測結果が
フレーム周期毎にレジスタ２５に記憶される。カウンタ
２２はこのレジスタ２５に記憶された値を初期値として
クロック信号ＯＳＣＩをカウントし、デコーダ２３はこ
れをデコードすることによって各種のクロック信号を生
成する。温度変化等によってデータ側駆動回路およびダ
ミー回路２７の遅延時間が変化すると、その値がカウン
タ２２の初期値に反映され、各種のクロック信号の生成
タイミングが調整される。
のクロック信号（ドットクロックＤＣ、クロック信号Ｃ
ＬＸ１〜ＣＬＸ４等）のタイミング調整を自動的に行
う。 【解決手段】 ダミー回路２７は、液晶ディスプレイの
データ側駆動回路（図示せず）と同一のＩＣチップ上に
形成され、該データ側駆動回路の１段あたりの回路を模
擬したものである。カウンタ２６は、クロック信号ＯＳ
ＣＩをカウントすることによって遅延時間（信号がダミ
ー回路２７を通過する時間）を計測し、その計測結果が
フレーム周期毎にレジスタ２５に記憶される。カウンタ
２２はこのレジスタ２５に記憶された値を初期値として
クロック信号ＯＳＣＩをカウントし、デコーダ２３はこ
れをデコードすることによって各種のクロック信号を生
成する。温度変化等によってデータ側駆動回路およびダ
ミー回路２７の遅延時間が変化すると、その値がカウン
タ２２の初期値に反映され、各種のクロック信号の生成
タイミングが調整される。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレイ
に用いて好適な駆動回路、この駆動回路により制御され
る表示装置および電子機器に関する。
に用いて好適な駆動回路、この駆動回路により制御され
る表示装置および電子機器に関する。
【０００２】
【従来の技術】従来の液晶表示装置の全体構成を図４を
参照し説明する。この液晶表示装置は、電子機器例えば
液晶プロジェクタのライトバルブとして用いられる液晶
パネルであり、液晶パネルブロック１０と、タイミング
回路ブロック２０と、データ処理ブロック３０とから構
成されている。ブロック２０や３０は、同一のＩＣチッ
プ上に形成されている。
参照し説明する。この液晶表示装置は、電子機器例えば
液晶プロジェクタのライトバルブとして用いられる液晶
パネルであり、液晶パネルブロック１０と、タイミング
回路ブロック２０と、データ処理ブロック３０とから構
成されている。ブロック２０や３０は、同一のＩＣチッ
プ上に形成されている。
【０００３】タイミング回路ブロック２０は、各部で使
用されるタイミング信号（詳細は後述する）を出力す
る。データ処理ブロック３０の内部において、３２は相
展開回路であり、一系統の画像信号Ｄａｔａが入力され
ると、これをＮ相（図示の例ではＮ＝６）の画像データ
Ｄａｔａ１〜６に展開し出力する。なお、画像信号Ｄａ
ｔａをＮ相に展開する理由は、後述するサンプルホール
ドスイッチ１０６ａ〜ｆを介して各ＴＦＴ１１４のソー
ス電極に画像データ信号を印加する時間を長くすること
により、サンプルホールド時間および液晶セル１１６の
充電時間を確保するためである。
用されるタイミング信号（詳細は後述する）を出力す
る。データ処理ブロック３０の内部において、３２は相
展開回路であり、一系統の画像信号Ｄａｔａが入力され
ると、これをＮ相（図示の例ではＮ＝６）の画像データ
Ｄａｔａ１〜６に展開し出力する。なお、画像信号Ｄａ
ｔａをＮ相に展開する理由は、後述するサンプルホール
ドスイッチ１０６ａ〜ｆを介して各ＴＦＴ１１４のソー
ス電極に画像データ信号を印加する時間を長くすること
により、サンプルホールド時間および液晶セル１１６の
充電時間を確保するためである。
【０００４】また、３４は増幅・反転回路であり、画像
データＤａｔａ１〜６のうち反転が必要なものを反転さ
せ、しかる後に適宜反転された画像データＤａｔａ１〜
６を増幅し出力する。なお、反転周期は、パネル全体へ
のデータ信号の印加方式が走査線単位の極性反転、デー
タ信号線単位の極性反転、画素単位の極性反転であるか
に応じて、一水平走査期間あるいはドットクロック周期
に設定される。
データＤａｔａ１〜６のうち反転が必要なものを反転さ
せ、しかる後に適宜反転された画像データＤａｔａ１〜
６を増幅し出力する。なお、反転周期は、パネル全体へ
のデータ信号の印加方式が走査線単位の極性反転、デー
タ信号線単位の極性反転、画素単位の極性反転であるか
に応じて、一水平走査期間あるいはドットクロック周期
に設定される。
【０００５】液晶パネルブロック１０においては、図４
の行方向に沿って平行に配列された複数の走査信号線１
１０ａ，ｂ，ｃ，……と、これらと直交する方向に沿っ
て平行に配列された複数のデータ信号線１１２ａ，ｂ，
ｃ，……とを有する画素部１００が形成されている。
の行方向に沿って平行に配列された複数の走査信号線１
１０ａ，ｂ，ｃ，……と、これらと直交する方向に沿っ
て平行に配列された複数のデータ信号線１１２ａ，ｂ，
ｃ，……とを有する画素部１００が形成されている。
【０００６】図上で走査信号線１１０とデータ信号線１
１２ａ，ｂ，ｃ，……の各交点に対応して、マトリクス
状に画素が形成されている。各画素は、走査信号線１１
０ａ，ｂ，ｃ，……にゲート電極が接続され、データ信
号線１１２ａ，ｂ，ｃ，……にソース電極が接続される
ＴＦＴ１１４と、ＴＦＴ１１４のドレイン電極に接続さ
れる画素電極（図示せず）と、画素電極に接続される保
持容量（図示せず）とから成る。そして、画素電極と、
これに対応する共通電極と、両電極間に挟まれた液晶層
とにより、液晶セル１１６が構成される。
１２ａ，ｂ，ｃ，……の各交点に対応して、マトリクス
状に画素が形成されている。各画素は、走査信号線１１
０ａ，ｂ，ｃ，……にゲート電極が接続され、データ信
号線１１２ａ，ｂ，ｃ，……にソース電極が接続される
ＴＦＴ１１４と、ＴＦＴ１１４のドレイン電極に接続さ
れる画素電極（図示せず）と、画素電極に接続される保
持容量（図示せず）とから成る。そして、画素電極と、
これに対応する共通電極と、両電極間に挟まれた液晶層
とにより、液晶セル１１６が構成される。
【０００７】なお、液晶パネルは、上述したデータ信号
線、走査信号線、ＴＦＴ、画素電極、および保持容量が
形成されるガラス基板（素子基板）と、共通電極が形成
されるガラス基板（対向基板）とを間隙を持って対向さ
せ、その間隙に液晶を挟持させ、封入することにより構
成される。
線、走査信号線、ＴＦＴ、画素電極、および保持容量が
形成されるガラス基板（素子基板）と、共通電極が形成
されるガラス基板（対向基板）とを間隙を持って対向さ
せ、その間隙に液晶を挟持させ、封入することにより構
成される。
【０００８】１０６ａ，ｂ，ｃ，……は素子基板上に形
成されたＴＦＴから成るサンプルホールドスイッチであ
り、各データ信号線１１２に対応して設けられ、所定の
ホールド信号が供給されると、その時点における画像デ
ータＤａｔａ１〜６の電圧レベルを対応するデータ信号
線１１２に出力する。
成されたＴＦＴから成るサンプルホールドスイッチであ
り、各データ信号線１１２に対応して設けられ、所定の
ホールド信号が供給されると、その時点における画像デ
ータＤａｔａ１〜６の電圧レベルを対応するデータ信号
線１１２に出力する。
【０００９】１０４はサンプルホールドスイッチ１０６
ａ，ｂ，ｃ，……を駆動制御するデータ側駆動回路であ
り、素子基板上に形成されて、画像データＤａｔａ１〜
６に同期して各サンプルホールドスイッチ１０６ａ，
ｂ，ｃ，……に上記ホールド信号を供給する（詳細は後
述する）。１０３はデータ線駆動回路を示す。１０５は
走査側駆動回路であり、各走査信号線１１０ａ，ｂ，
ｃ，……に対して走査信号を順次供給する。
ａ，ｂ，ｃ，……を駆動制御するデータ側駆動回路であ
り、素子基板上に形成されて、画像データＤａｔａ１〜
６に同期して各サンプルホールドスイッチ１０６ａ，
ｂ，ｃ，……に上記ホールド信号を供給する（詳細は後
述する）。１０３はデータ線駆動回路を示す。１０５は
走査側駆動回路であり、各走査信号線１１０ａ，ｂ，
ｃ，……に対して走査信号を順次供給する。
【００１０】ここで、走査信号が供給された走査信号線
１１０ａ，ｂ，ｃ，……にゲート電極が接続されている
ＴＦＴ１１４はオン状態になる。そして、データ信号線
１１２ａ，ｂ，ｃ，……画像データが供給されている
と、該データ信号線にソース電極が接続されているＴＦ
Ｔ１１４を介して保持容量が充電される。すなわち、走
査側駆動回路１０５による垂直走査とデータ側駆動回路
１０４による水平走査との交点に対応する液晶セル１１
６が充電されることになる。また、１７０はプリチャー
ジ回路であり、各データ信号線１１２ａ，ｂ，ｃ，……
に画像データが供給される直前、すなわち、一つ前の走
査線の選択が終了して、新たな走査線が選択されて画素
にデータ信号が供給されるまでの間に、各データ信号線
にＴＦＴ１７０ａ，ｂ，ｃ，……を介してプリチャージ
電圧を印加する。
１１０ａ，ｂ，ｃ，……にゲート電極が接続されている
ＴＦＴ１１４はオン状態になる。そして、データ信号線
１１２ａ，ｂ，ｃ，……画像データが供給されている
と、該データ信号線にソース電極が接続されているＴＦ
Ｔ１１４を介して保持容量が充電される。すなわち、走
査側駆動回路１０５による垂直走査とデータ側駆動回路
１０４による水平走査との交点に対応する液晶セル１１
６が充電されることになる。また、１７０はプリチャー
ジ回路であり、各データ信号線１１２ａ，ｂ，ｃ，……
に画像データが供給される直前、すなわち、一つ前の走
査線の選択が終了して、新たな走査線が選択されて画素
にデータ信号が供給されるまでの間に、各データ信号線
にＴＦＴ１７０ａ，ｂ，ｃ，……を介してプリチャージ
電圧を印加する。
【００１１】プリチャージ回路１７０は、素子基板上に
形成され、タイミング回路ブロック２０から供給される
プリチャージ・タイミング信号ＰＲを受けて、ＴＦＴ１
７０ａ，ｂ，ｃ……を介して各データ信号線１１２ａ，
ｂ，ｃ……にパネル外から供給されるプリチャージ電圧
ＶＰを印加する。図４のプリチャージ回路の例はパネル
を走査線単位の極性反転駆動した場合のものであり、電
圧ＶＰは直後にデータ信号線に印加されるデータ信号の
極性と同一極性の電圧に設定され、走査線毎にその極性
が反転される。
形成され、タイミング回路ブロック２０から供給される
プリチャージ・タイミング信号ＰＲを受けて、ＴＦＴ１
７０ａ，ｂ，ｃ……を介して各データ信号線１１２ａ，
ｂ，ｃ……にパネル外から供給されるプリチャージ電圧
ＶＰを印加する。図４のプリチャージ回路の例はパネル
を走査線単位の極性反転駆動した場合のものであり、電
圧ＶＰは直後にデータ信号線に印加されるデータ信号の
極性と同一極性の電圧に設定され、走査線毎にその極性
が反転される。
【００１２】次に、データ側駆動回路１０４の詳細を図
５を参照し説明する。図において１２０，１３０，１４
０，１５０はシフトレジスタであり、図６に示す共通の
入力信号ＤＸがこれらシフトレジスタに供給される。こ
こで、入力信号ＤＸは、図６に示す通り、ドットクロッ
クＤＣの「８」周期に渡って‘Ｈ’レベルになる信号で
ある。また、クロック信号ＣＬＸ１〜ＣＬＸ４は、各々
ドットクロックＤＣの「８」倍の周期を有し、クロック
信号ＣＬＸ２〜ＣＬＸ４は、クロック信号ＣＬＸ１に対
して、各々ドットクロックＤＣの「１」周期、「２」周
期および「３」周期だけ位相が進んでいる。
５を参照し説明する。図において１２０，１３０，１４
０，１５０はシフトレジスタであり、図６に示す共通の
入力信号ＤＸがこれらシフトレジスタに供給される。こ
こで、入力信号ＤＸは、図６に示す通り、ドットクロッ
クＤＣの「８」周期に渡って‘Ｈ’レベルになる信号で
ある。また、クロック信号ＣＬＸ１〜ＣＬＸ４は、各々
ドットクロックＤＣの「８」倍の周期を有し、クロック
信号ＣＬＸ２〜ＣＬＸ４は、クロック信号ＣＬＸ１に対
して、各々ドットクロックＤＣの「１」周期、「２」周
期および「３」周期だけ位相が進んでいる。
【００１３】図５に戻り、シフトレジスタ１２０におい
ては、１２１ａはクロックドインバータであり、その信
号入力端および制御入力端には、各々入力信号ＤＸおよ
びクロック信号ＣＬＸ１が供給される。従って、クロッ
クドインバータ１２１ａの出力信号は、入力信号ＤＸお
よびクロック信号ＣＬＸ１が共に‘Ｈ’レベルである半
周期は‘Ｌ’レベルになり、クロック信号ＣＬＸ１が
‘Ｌ’レベルである半周期はハイインピーダンス状態に
なる。
ては、１２１ａはクロックドインバータであり、その信
号入力端および制御入力端には、各々入力信号ＤＸおよ
びクロック信号ＣＬＸ１が供給される。従って、クロッ
クドインバータ１２１ａの出力信号は、入力信号ＤＸお
よびクロック信号ＣＬＸ１が共に‘Ｈ’レベルである半
周期は‘Ｌ’レベルになり、クロック信号ＣＬＸ１が
‘Ｌ’レベルである半周期はハイインピーダンス状態に
なる。
【００１４】次に、１２１ｂはインバータであり、クロ
ックドインバータ１２１ａの出力信号を反転する。従っ
て、入力信号ＤＸおよびクロック信号ＣＬＸ１が共に
‘Ｈ’レベルである半周期は、インバータ１２１ｂの出
力信号は‘Ｈ’レベルになる。次に、１２１ｃはクロッ
クドインバータであり、その信号入力端にはインバータ
１２１ｂの出力信号が供給され、制御入力端にはクロッ
ク信号−ＣＬＸ１（ＣＬＸ１の反転信号）が供給され
る。
ックドインバータ１２１ａの出力信号を反転する。従っ
て、入力信号ＤＸおよびクロック信号ＣＬＸ１が共に
‘Ｈ’レベルである半周期は、インバータ１２１ｂの出
力信号は‘Ｈ’レベルになる。次に、１２１ｃはクロッ
クドインバータであり、その信号入力端にはインバータ
１２１ｂの出力信号が供給され、制御入力端にはクロッ
ク信号−ＣＬＸ１（ＣＬＸ１の反転信号）が供給され
る。
【００１５】従って、クロック信号ＣＬＸ１および入力
信号ＤＸが共に‘Ｈ’レベルである半周期は、クロック
ドインバータ１２１ｃの出力はハイインピーダンス状態
になる。ここでクロック信号ＣＬＸ１が‘Ｌ’レベルに
なると、その時点におけるインバータ１２１ｂの出力信
号がクロックドインバータ１２１ｃによって反転され、
‘Ｌ’レベルの出力信号がインバータ１２１ｂに供給さ
れる。これにより、クロック信号ＣＬＸ１が‘Ｌ’レベ
ルである半周期においても、インバータ１２１ｂから
‘Ｈ’レベルの信号が出力される。
信号ＤＸが共に‘Ｈ’レベルである半周期は、クロック
ドインバータ１２１ｃの出力はハイインピーダンス状態
になる。ここでクロック信号ＣＬＸ１が‘Ｌ’レベルに
なると、その時点におけるインバータ１２１ｂの出力信
号がクロックドインバータ１２１ｃによって反転され、
‘Ｌ’レベルの出力信号がインバータ１２１ｂに供給さ
れる。これにより、クロック信号ＣＬＸ１が‘Ｌ’レベ
ルである半周期においても、インバータ１２１ｂから
‘Ｈ’レベルの信号が出力される。
【００１６】次に、クロック信号ＣＬＸ１が再び‘Ｈ’
レベルになった時は入力信号ＤＸが‘Ｌ’レベルになる
から、クロックドインバータ１２１ａの出力信号は
‘Ｈ’レベルになり、インバータ１２１ｂの出力信号は
‘Ｌ’レベルになる。従って、インバータ１２１ｂの出
力信号（図６においてＳＲ１−ＯＵＴ１で示す）は、入
力信号ＤＸと等しくなる。
レベルになった時は入力信号ＤＸが‘Ｌ’レベルになる
から、クロックドインバータ１２１ａの出力信号は
‘Ｈ’レベルになり、インバータ１２１ｂの出力信号は
‘Ｌ’レベルになる。従って、インバータ１２１ｂの出
力信号（図６においてＳＲ１−ＯＵＴ１で示す）は、入
力信号ＤＸと等しくなる。
【００１７】次に、１２２ａはクロックドインバータで
あり、その信号入力端および制御入力端には、信号ＳＲ
１−ＯＵＴ１およびクロック信号−ＣＬＸ１が各々供給
される。これにより、信号ＳＲ１−ＯＵＴ１が‘Ｈ’レ
ベルであってクロック信号ＣＬＸ１が‘Ｌ’レベルであ
る半周期において、クロックドインバータ１２２ａの出
力信号は‘Ｈ’レベルになり、他の期間はハイインピー
ダンスになる。換言すれば、クロックドインバータ１２
２ａからはクロックドインバータ１２１ａの出力信号を
半周期だけ遅延させた信号が出力される。
あり、その信号入力端および制御入力端には、信号ＳＲ
１−ＯＵＴ１およびクロック信号−ＣＬＸ１が各々供給
される。これにより、信号ＳＲ１−ＯＵＴ１が‘Ｈ’レ
ベルであってクロック信号ＣＬＸ１が‘Ｌ’レベルであ
る半周期において、クロックドインバータ１２２ａの出
力信号は‘Ｈ’レベルになり、他の期間はハイインピー
ダンスになる。換言すれば、クロックドインバータ１２
２ａからはクロックドインバータ１２１ａの出力信号を
半周期だけ遅延させた信号が出力される。
【００１８】次に、１２２ｂはインバータ、１２２ｃは
クロックドインバータ、１２３ａはクロックドインバー
タであり、各々インバータ１２１ｂ、クロックドインバ
ータ１２１ｃ、と同様に接続されている。但し、クロッ
クドインバータ１２１ｃおよびクロックドインバータ１
２３ａには、反転されていないクロック信号ＣＬＸ１が
供給される。これにより、インバータ１２２ｂの出力信
号（図６においてＳＲ１−ＯＵＴ２で表わす）は、信号
ＳＲ１−ＯＵＴ１に対して、クロック信号ＣＬＸ１の半
周期だけ遅延した信号になる。
クロックドインバータ、１２３ａはクロックドインバー
タであり、各々インバータ１２１ｂ、クロックドインバ
ータ１２１ｃ、と同様に接続されている。但し、クロッ
クドインバータ１２１ｃおよびクロックドインバータ１
２３ａには、反転されていないクロック信号ＣＬＸ１が
供給される。これにより、インバータ１２２ｂの出力信
号（図６においてＳＲ１−ＯＵＴ２で表わす）は、信号
ＳＲ１−ＯＵＴ１に対して、クロック信号ＣＬＸ１の半
周期だけ遅延した信号になる。
【００１９】このように、クロックドインバータ１２１
ａ、インバータ１２１ｂおよびクロックドインバータ１
２１ｃはシフトレジスタ１２０の第１段目を形成し、ク
ロックドインバータ１２２ａ、インバータ１２２ｂおよ
びクロックドインバータ１２２ｃは第２段目を形成す
る。そして、シフトレジスタ１２０の各段からは、入力
信号ＤＸをクロック信号ＣＬＸ１の半周期づつ順次遅延
させた信号が出力されることになる。
ａ、インバータ１２１ｂおよびクロックドインバータ１
２１ｃはシフトレジスタ１２０の第１段目を形成し、ク
ロックドインバータ１２２ａ、インバータ１２２ｂおよ
びクロックドインバータ１２２ｃは第２段目を形成す
る。そして、シフトレジスタ１２０の各段からは、入力
信号ＤＸをクロック信号ＣＬＸ１の半周期づつ順次遅延
させた信号が出力されることになる。
【００２０】また、シフトレジスタ１３０，１４０，１
５０はシフトレジスタ１２０と同様に構成され、クロッ
ク信号ＣＬＸ１に対して各々ドットクロックＤＣの
「１」周期、「２」周期および「３」周期だけ位相が進
んだクロック信号ＣＬＸ２〜ＣＬＸ４によって駆動され
る。この結果、シフトレジスタ１３０，１４０，１５０
の各段の出力信号は、シフトレジスタ１２０の各段の出
力信号に対して各々ドットクロックＤＣの「１」周期、
「２」周期および「３」周期だけ位相が進んだものにな
る。従って、これらシフトレジスタの格段の出力信号
は、図６の信号ＳＲ１−ＯＵＴ１〜ＳＲ３−ＯＵＴ２に
示すように、入力信号ＤＸをドットクロックＤＣの一周
期づつ遅延させた信号に等しくなる。
５０はシフトレジスタ１２０と同様に構成され、クロッ
ク信号ＣＬＸ１に対して各々ドットクロックＤＣの
「１」周期、「２」周期および「３」周期だけ位相が進
んだクロック信号ＣＬＸ２〜ＣＬＸ４によって駆動され
る。この結果、シフトレジスタ１３０，１４０，１５０
の各段の出力信号は、シフトレジスタ１２０の各段の出
力信号に対して各々ドットクロックＤＣの「１」周期、
「２」周期および「３」周期だけ位相が進んだものにな
る。従って、これらシフトレジスタの格段の出力信号
は、図６の信号ＳＲ１−ＯＵＴ１〜ＳＲ３−ＯＵＴ２に
示すように、入力信号ＤＸをドットクロックＤＣの一周
期づつ遅延させた信号に等しくなる。
【００２１】次に、１６０ａ，ｂ，ｃ，……はＮＡＮＤ
回路であり、各シフトレジスタの各段の出力信号と、ド
ットクロックＤＣの「４」周期遅れた出力信号（例え
ば、信号ＳＲ１−ＯＵＴ１と信号ＳＲ１−ＯＵＴ２）と
のＮＡＮＤ演算を行う。また、１６２ａ，ｂ，ｃ，……
はインバータであり、ＮＡＮＤ回路１６０ａ，ｂ，ｃ，
……の信号を反転し、各々信号ＳＬ１−Ｄａｔａ１、Ｓ
Ｌ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……を出力す
る。
回路であり、各シフトレジスタの各段の出力信号と、ド
ットクロックＤＣの「４」周期遅れた出力信号（例え
ば、信号ＳＲ１−ＯＵＴ１と信号ＳＲ１−ＯＵＴ２）と
のＮＡＮＤ演算を行う。また、１６２ａ，ｂ，ｃ，……
はインバータであり、ＮＡＮＤ回路１６０ａ，ｂ，ｃ，
……の信号を反転し、各々信号ＳＬ１−Ｄａｔａ１、Ｓ
Ｌ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……を出力す
る。
【００２２】この結果、図６に示すように、信号ＳＬ１
−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ
３、……は、各出力信号ＳＲ１−ＯＵＴ１、ＳＲ２−Ｏ
ＵＴ１、ＳＲ３−ＯＵＴ１、……と、各々に対して
「４」周期遅れた出力信号との論理積に等しくなり、各
々ドットクロックＤＣの「４」周期幅のパルス幅を有
し、ドットクロックＤＣの「１」周期づつ順次遅延させ
た信号になる。そして、これらの信号がホールド信号と
してサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……
に供給されることにより、画像データＤａｔａ１〜６が
サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……にホ
ールドされることになる。
−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ
３、……は、各出力信号ＳＲ１−ＯＵＴ１、ＳＲ２−Ｏ
ＵＴ１、ＳＲ３−ＯＵＴ１、……と、各々に対して
「４」周期遅れた出力信号との論理積に等しくなり、各
々ドットクロックＤＣの「４」周期幅のパルス幅を有
し、ドットクロックＤＣの「１」周期づつ順次遅延させ
た信号になる。そして、これらの信号がホールド信号と
してサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……
に供給されることにより、画像データＤａｔａ１〜６が
サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……にホ
ールドされることになる。
【００２３】次に、タイミング回路ブロック２０の構成
を図７を参照し説明する。図において２１は発振回路で
あり、ドットクロックＤＣの数倍の周波数を有するクロ
ック信号ＯＳＣＩを出力する。２２はカウンタであり、
水平同期信号ＨＳＹＮＣの立上りに同期してリセットさ
れ、リセットされた後はクロック信号ＯＳＣＩのパルス
数をカウントする。カウンタ２２には、リセットされた
際のカウント値の初期値を入力する初期値入力端ＩＮＩ
Ｔが設けられている。２４はロータリーエンコーダであ
り、製造者またはユーザによって操作され、この初期値
を設定する。２３はデコーダであり、カウンタ２２の出
力値をデコードして、上述したドットクロックＤＣ、入
力信号ＤＸおよびクロック信号ＣＬＸ１〜ＣＬＸ４の
他、各種のタイミング信号を出力する。
を図７を参照し説明する。図において２１は発振回路で
あり、ドットクロックＤＣの数倍の周波数を有するクロ
ック信号ＯＳＣＩを出力する。２２はカウンタであり、
水平同期信号ＨＳＹＮＣの立上りに同期してリセットさ
れ、リセットされた後はクロック信号ＯＳＣＩのパルス
数をカウントする。カウンタ２２には、リセットされた
際のカウント値の初期値を入力する初期値入力端ＩＮＩ
Ｔが設けられている。２４はロータリーエンコーダであ
り、製造者またはユーザによって操作され、この初期値
を設定する。２３はデコーダであり、カウンタ２２の出
力値をデコードして、上述したドットクロックＤＣ、入
力信号ＤＸおよびクロック信号ＣＬＸ１〜ＣＬＸ４の
他、各種のタイミング信号を出力する。
【００２４】
【発明が解決しようとする課題】ところで、図５に示し
た回路においては画像信号Ｄａｔａを「６」相に展開し
たにも拘らず、サンプルホールドスイッチ１０６ａ，
ｂ，ｃ，……におけるサンプルホールド時間はドットク
ロックＤＣの「４」倍に留まっており、スイッチング素
子１０６においてデータ信号の充分なサンプリングがで
きず、不充分な電圧のまま画素に供給されてしまうため
充分なコントラスト比が得られない。これは、単にサン
プルホールド時間を延長することは容易である（例えば
各ＮＡＮＤ回路１６０ａ，ｂ，ｃ，……に対して、シフ
トレジスタのある出力信号と、ドットクロックＤＣの
「３」周期または「２」周期遅延した出力信号とを供給
すれば、サンプルホールド時間はドットクロックＤＣの
「５」倍または「６」倍になる）が、このように構成す
ると、タイミング調整の頻度が高くなるからである。
た回路においては画像信号Ｄａｔａを「６」相に展開し
たにも拘らず、サンプルホールドスイッチ１０６ａ，
ｂ，ｃ，……におけるサンプルホールド時間はドットク
ロックＤＣの「４」倍に留まっており、スイッチング素
子１０６においてデータ信号の充分なサンプリングがで
きず、不充分な電圧のまま画素に供給されてしまうため
充分なコントラスト比が得られない。これは、単にサン
プルホールド時間を延長することは容易である（例えば
各ＮＡＮＤ回路１６０ａ，ｂ，ｃ，……に対して、シフ
トレジスタのある出力信号と、ドットクロックＤＣの
「３」周期または「２」周期遅延した出力信号とを供給
すれば、サンプルホールド時間はドットクロックＤＣの
「５」倍または「６」倍になる）が、このように構成す
ると、タイミング調整の頻度が高くなるからである。
【００２５】この理由を以下説明しておく。図６におい
ては、信号ＳＬ１−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、
ＳＬ３−Ｄａｔａ３、……の立上りまたは立下がりタイ
ミングはクロック信号ＣＬＸ１〜ＣＬＸ４の立上りまた
は立下がりタイミングと一致しているが、実際は各ゲー
ト回路が遅延時間を有するため、これらのタイミングは
一致しない。
ては、信号ＳＬ１−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、
ＳＬ３−Ｄａｔａ３、……の立上りまたは立下がりタイ
ミングはクロック信号ＣＬＸ１〜ＣＬＸ４の立上りまた
は立下がりタイミングと一致しているが、実際は各ゲー
ト回路が遅延時間を有するため、これらのタイミングは
一致しない。
【００２６】例えば、図５の回路をＴＦＴ（薄膜トラン
ジスタ）によって構成すると、信号ＳＬ１−Ｄａｔａ
１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……の
遅延時間は、「５０〜２００」ｎｓｅｃ程度である。こ
の遅延時間は半導体製造プロセスにおける環境によって
ばらつき、温度による変化や経年変化も大きい。従っ
て、サンプルホールド時間をドットクロックＤＣの
「５」倍あるいは「６」倍まで延長すると、信号ＳＬ１
−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ
３、……のタイミングの誤差によって、意図しない画像
データがホールドされる虞がある。
ジスタ）によって構成すると、信号ＳＬ１−Ｄａｔａ
１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ３、……の
遅延時間は、「５０〜２００」ｎｓｅｃ程度である。こ
の遅延時間は半導体製造プロセスにおける環境によって
ばらつき、温度による変化や経年変化も大きい。従っ
て、サンプルホールド時間をドットクロックＤＣの
「５」倍あるいは「６」倍まで延長すると、信号ＳＬ１
−Ｄａｔａ１、ＳＬ２−Ｄａｔａ２、ＳＬ３−Ｄａｔａ
３、……のタイミングの誤差によって、意図しない画像
データがホールドされる虞がある。
【００２７】例えば、図４のような構成においては、本
来はサンプルホールドスイッチ１０６ａによってホール
ドされるべき画像データがサンプルホールドスイッチ１
０６ｇによってホールドされるようなことが考えられ
る。このような不具合が発生すると、液晶パネルブロッ
ク１０に表示される画像にはゴーストが発生する。従っ
て、かかる事態を回避するために、製造者およびユーザ
は、必要に応じてデータ側駆動回路１０４のタイミング
調整を行う必要があった。すなわち、画面を見ながらロ
ータリーエンコーダ２４を操作して最適なポイントを探
さなければならず、煩雑であった。
来はサンプルホールドスイッチ１０６ａによってホール
ドされるべき画像データがサンプルホールドスイッチ１
０６ｇによってホールドされるようなことが考えられ
る。このような不具合が発生すると、液晶パネルブロッ
ク１０に表示される画像にはゴーストが発生する。従っ
て、かかる事態を回避するために、製造者およびユーザ
は、必要に応じてデータ側駆動回路１０４のタイミング
調整を行う必要があった。すなわち、画面を見ながらロ
ータリーエンコーダ２４を操作して最適なポイントを探
さなければならず、煩雑であった。
【００２８】以上のように、従来の液晶ディスプレイの
駆動回路においては、サンプルホールド時間を長く確保
しようとするとタイミング調整の頻度が高くなり、調整
の頻度を下げようとするとサンプルホールド時間を短く
せざるを得ずコントラスト比が低下し、画像品質が劣化
する。
駆動回路においては、サンプルホールド時間を長く確保
しようとするとタイミング調整の頻度が高くなり、調整
の頻度を下げようとするとサンプルホールド時間を短く
せざるを得ずコントラスト比が低下し、画像品質が劣化
する。
【００２９】この発明は上述した事情に鑑みてなされた
ものであり、高い画像品質を有しながら調整作業を簡略
化できる駆動回路、表示装置および電子機器を提供する
ことを目的としている。
ものであり、高い画像品質を有しながら調整作業を簡略
化できる駆動回路、表示装置および電子機器を提供する
ことを目的としている。
【００３０】
【課題を解決するための手段】上記課題を解決するため
請求項１記載の構成にあっては、データ信号が供給され
る複数のデータ信号線と、これらデータ信号線と交差す
る走査信号線と、前記データ信号線と前記走査信号線の
交差に対応してマトリクス状に設けられ、対応する走査
信号線に所定の走査信号が供給されると対応するデータ
信号線のデータ信号が供給される画素とを具備する表示
装置を駆動する駆動装置であって、所定のクロック信号
に同期して前記データ信号を前記データ信号線に供給す
るデータ線駆動回路と、前記データ線駆動回路の少なく
とも一部の回路を模擬するダミー回路と、前記ダミー回
路の遅延時間を測定し、この測定した遅延時間に基づい
て前記クロック信号のタイミングを調整するタイミング
調整回路とを具備することを特徴とする。
請求項１記載の構成にあっては、データ信号が供給され
る複数のデータ信号線と、これらデータ信号線と交差す
る走査信号線と、前記データ信号線と前記走査信号線の
交差に対応してマトリクス状に設けられ、対応する走査
信号線に所定の走査信号が供給されると対応するデータ
信号線のデータ信号が供給される画素とを具備する表示
装置を駆動する駆動装置であって、所定のクロック信号
に同期して前記データ信号を前記データ信号線に供給す
るデータ線駆動回路と、前記データ線駆動回路の少なく
とも一部の回路を模擬するダミー回路と、前記ダミー回
路の遅延時間を測定し、この測定した遅延時間に基づい
て前記クロック信号のタイミングを調整するタイミング
調整回路とを具備することを特徴とする。
【００３１】さらに、請求項２記載の構成にあっては、
請求項１記載の駆動回路において、前記データ線駆動回
路および前記ダミー回路は同一基板上に形成されたこと
を特徴とする。
請求項１記載の駆動回路において、前記データ線駆動回
路および前記ダミー回路は同一基板上に形成されたこと
を特徴とする。
【００３２】さらに、請求項３記載の構成にあっては、
請求項２記載の駆動回路において、前記データ線駆動回
路は、入力信号を順次伝送するシフトレジスタと、この
シフトレジスタの各段の出力信号のタイミングに基づい
て制御されるスイッチング素子を有し、前記ダミー回路
は、前記シフトレジスタの少なくとも１段分の回路とこ
の出力信号のタイミングに基づいて制御されるスイッチ
ング素子とから構成されることを特徴とする。
請求項２記載の駆動回路において、前記データ線駆動回
路は、入力信号を順次伝送するシフトレジスタと、この
シフトレジスタの各段の出力信号のタイミングに基づい
て制御されるスイッチング素子を有し、前記ダミー回路
は、前記シフトレジスタの少なくとも１段分の回路とこ
の出力信号のタイミングに基づいて制御されるスイッチ
ング素子とから構成されることを特徴とする。
【００３３】また、請求項４記載の構成にあっては、デ
ータ信号が供給される複数のデータ信号線と、これらデ
ータ信号線と交差する走査信号線と、前記データ信号線
と前記走査信号線の交差に対応してマトリクス状に設け
られ、対応する走査信号線に所定の走査信号が供給され
ると対応するデータ信号線のデータ信号が供給される画
素とを具備する表示装置を駆動する駆動回路であって、
所定のクロック信号に同期して前記データ信号を対応す
るデータ信号線に供給するデータ線駆動回路と、前記デ
ータ線駆動回路の遅延時間を測定する遅延時間測定回路
と、この測定した遅延時間に基づいて前記クロック信号
のタイミングを調整するタイミング調整回路とを具備す
ることを特徴とする。
ータ信号が供給される複数のデータ信号線と、これらデ
ータ信号線と交差する走査信号線と、前記データ信号線
と前記走査信号線の交差に対応してマトリクス状に設け
られ、対応する走査信号線に所定の走査信号が供給され
ると対応するデータ信号線のデータ信号が供給される画
素とを具備する表示装置を駆動する駆動回路であって、
所定のクロック信号に同期して前記データ信号を対応す
るデータ信号線に供給するデータ線駆動回路と、前記デ
ータ線駆動回路の遅延時間を測定する遅延時間測定回路
と、この測定した遅延時間に基づいて前記クロック信号
のタイミングを調整するタイミング調整回路とを具備す
ることを特徴とする。
【００３４】さらに、請求項５記載の構成にあっては、
請求項４記載の駆動回路において、前記データ信号線に
対してプリチャージ電圧を印加するプリチャージ回路を
具備し、前記データ線駆動回路は入力信号を順次伝送す
るシフトレジスタと、このシフトレジスタの各段の出力
信号のタイミングにより制御されるスイッチング素子と
を有し、前記遅延時間測定回路は、前記シフトレジスタ
に入力信号が供給されてから、前記スイッチング素子の
入力端に前記データ線に印加されたプリチャージ電圧が
現れるまでの時間を前記遅延時間として測定することを
特徴とする。
請求項４記載の駆動回路において、前記データ信号線に
対してプリチャージ電圧を印加するプリチャージ回路を
具備し、前記データ線駆動回路は入力信号を順次伝送す
るシフトレジスタと、このシフトレジスタの各段の出力
信号のタイミングにより制御されるスイッチング素子と
を有し、前記遅延時間測定回路は、前記シフトレジスタ
に入力信号が供給されてから、前記スイッチング素子の
入力端に前記データ線に印加されたプリチャージ電圧が
現れるまでの時間を前記遅延時間として測定することを
特徴とする。
【００３５】さらに、請求項６記載の構成にあっては、
請求項５記載の駆動回路において、前記データ線駆動回
路および前記プリチャージ回路は同一基板上に形成され
たことを特徴とする。
請求項５記載の駆動回路において、前記データ線駆動回
路および前記プリチャージ回路は同一基板上に形成され
たことを特徴とする。
【００３６】また、請求項７記載の構成にあっては、請
求項１ないし６の何れかに記載の駆動回路を有すること
を特徴とする。
求項１ないし６の何れかに記載の駆動回路を有すること
を特徴とする。
【００３７】また、請求項８記載の構成にあっては、請
求項７記載の表示装置を有することを特徴とする。
求項７記載の表示装置を有することを特徴とする。
【００３８】
１．第１実施形態 次に、本発明の第１実施形態の液晶パネルについて説明
する。第１実施形態の全体構成は図４と同様である。ま
た、データ側駆動回路１０４の構成も図５に示したもの
と同様であるが、高いコントラスト比を得るために、サ
ンプルホールドスイッチ１０６ａ，ｂ，ｃ，……におけ
るサンプルホールド時間はドットクロックＤＣの「６」
倍に設定されている（例えば図６における信号ＳＬ１−
Ｄａｔａ１に代えて、信号ＳＲ１−ＯＵＴ１と信号ＳＲ
３−ＯＵＴ１との論理積をとったものが用いられる）。
する。第１実施形態の全体構成は図４と同様である。ま
た、データ側駆動回路１０４の構成も図５に示したもの
と同様であるが、高いコントラスト比を得るために、サ
ンプルホールドスイッチ１０６ａ，ｂ，ｃ，……におけ
るサンプルホールド時間はドットクロックＤＣの「６」
倍に設定されている（例えば図６における信号ＳＬ１−
Ｄａｔａ１に代えて、信号ＳＲ１−ＯＵＴ１と信号ＳＲ
３−ＯＵＴ１との論理積をとったものが用いられる）。
【００３９】また、タイミング回路ブロック２０とし
て、図７のものに代えて図１に示すものが用いられる。
なお、図において図７の各部に対応する部分には同一の
符号を付しその説明を省略する。
て、図７のものに代えて図１に示すものが用いられる。
なお、図において図７の各部に対応する部分には同一の
符号を付しその説明を省略する。
【００４０】図において２６はカウンタであり、そのＳ
ＴＡＲＴ入力端における信号が‘Ｈ’レベルに立上る
と、クロック信号ＯＳＣＩのカウントを開始するととも
に、ＳＴＯＰ入力端における信号が‘Ｈ’レベルに立上
ると、カウントを終了させる。また、２５はレジスタ等
の記憶手段であり、垂直同期信号ＶＳＹＮＣに同期して
カウンタ２６のカウント結果をラッチする。
ＴＡＲＴ入力端における信号が‘Ｈ’レベルに立上る
と、クロック信号ＯＳＣＩのカウントを開始するととも
に、ＳＴＯＰ入力端における信号が‘Ｈ’レベルに立上
ると、カウントを終了させる。また、２５はレジスタ等
の記憶手段であり、垂直同期信号ＶＳＹＮＣに同期して
カウンタ２６のカウント結果をラッチする。
【００４１】２７は液晶パネルブロック１０の素子基板
上にデータ線駆動回路１０３の各素子と同一工程で形成
され、データ線駆動回路１０３を模擬してそこでの回路
の遅延時間を検出するためのダミー回路であり、データ
側駆動回路１０４およびサンプルホールドスイッチ１０
６ａ，ｂ，ｃ，……の「１」段あたりの構成と同様に構
成されている。すなわち、ダミー回路２７は、クロック
ドインバータ１２１ａ等に対応するクロックドインバー
タ２７１と、インバータ１２１ｂ等に対応するインバー
タ２７２と、ＮＡＮＤ回路１６０ａ等に対応するＮＡＮ
Ｄ回路２７３と、インバータ１６２ａに対応するインバ
ータ２７４と、サンプルホールドスイッチ１０６ａ等に
対応するサンプルホールドスイッチ２７５とから構成さ
れている。
上にデータ線駆動回路１０３の各素子と同一工程で形成
され、データ線駆動回路１０３を模擬してそこでの回路
の遅延時間を検出するためのダミー回路であり、データ
側駆動回路１０４およびサンプルホールドスイッチ１０
６ａ，ｂ，ｃ，……の「１」段あたりの構成と同様に構
成されている。すなわち、ダミー回路２７は、クロック
ドインバータ１２１ａ等に対応するクロックドインバー
タ２７１と、インバータ１２１ｂ等に対応するインバー
タ２７２と、ＮＡＮＤ回路１６０ａ等に対応するＮＡＮ
Ｄ回路２７３と、インバータ１６２ａに対応するインバ
ータ２７４と、サンプルホールドスイッチ１０６ａ等に
対応するサンプルホールドスイッチ２７５とから構成さ
れている。
【００４２】また、サンプルホールドスイッチ２７５の
入力端には電源電圧ＶDDが印加され、出力端はカウンタ
２６のＳＴＯＰ入力端に接続されている。そして、カウ
ンタ２６のＳＴＡＲＴ入力端およびクロックドインバー
タ２７１の入力端には入力信号ＤＸが供給される。ダミ
ー回路２７を構成するＴＦＴ等の素子は、データ線駆動
回路１０３の対応する回路素子と同一のサイズ（ＴＦＴ
の場合は同一のチャンネル長、チャンネル幅を有する）
となるように構成されている。すなわち、両者を同一プ
ロセス及び同一構成として、実質的に同一特性とするこ
とが望ましい。
入力端には電源電圧ＶDDが印加され、出力端はカウンタ
２６のＳＴＯＰ入力端に接続されている。そして、カウ
ンタ２６のＳＴＡＲＴ入力端およびクロックドインバー
タ２７１の入力端には入力信号ＤＸが供給される。ダミ
ー回路２７を構成するＴＦＴ等の素子は、データ線駆動
回路１０３の対応する回路素子と同一のサイズ（ＴＦＴ
の場合は同一のチャンネル長、チャンネル幅を有する）
となるように構成されている。すなわち、両者を同一プ
ロセス及び同一構成として、実質的に同一特性とするこ
とが望ましい。
【００４３】また、このダミー回路２７は、基板上での
素子特性のバラツキによらずデータ線駆動回路１０３と
同等の遅延時間を得るためにデータ線駆動回路１０３の
近傍の素子基板上に設けるとよい。
素子特性のバラツキによらずデータ線駆動回路１０３と
同等の遅延時間を得るためにデータ線駆動回路１０３の
近傍の素子基板上に設けるとよい。
【００４４】次に、本実施形態の動作を説明する。
【００４５】まず、水平同期信号ＨＳＹＮＣが立上る
と、カウンタ２２がリセットされ、レジスタ２５の内容
に基づいてカウント値の初期値が設定される。以後、ク
ロック信号ＯＳＣＩが立上る毎にカウント結果がインク
リメントされつつデコーダ２３に供給される。デコーダ
２３にあっては、従来技術のものと同様に、図６に示す
ドットクロックＤＣ、入力信号ＤＸ、クロック信号ＣＬ
Ｘ１〜ＣＬＸ４が生成され、これらがデータ側駆動回路
１０４に供給される。これにより、サンプルホールドス
イッチ１０６ａが駆動される。
と、カウンタ２２がリセットされ、レジスタ２５の内容
に基づいてカウント値の初期値が設定される。以後、ク
ロック信号ＯＳＣＩが立上る毎にカウント結果がインク
リメントされつつデコーダ２３に供給される。デコーダ
２３にあっては、従来技術のものと同様に、図６に示す
ドットクロックＤＣ、入力信号ＤＸ、クロック信号ＣＬ
Ｘ１〜ＣＬＸ４が生成され、これらがデータ側駆動回路
１０４に供給される。これにより、サンプルホールドス
イッチ１０６ａが駆動される。
【００４６】また、画像信号Ｄａｔａは相展開回路３２
において「６」相の画像データＤａｔａ１〜６に展開さ
れ、増幅・反転回路３４を介して各サンプルホールドス
イッチ１０６ａ，ｂ，ｃ，……の入力端に供給される。
これにより、画像データＤａｔａ１〜６がサンプルホー
ルドスイッチ１０６ａ，ｂ，ｃ，……にラッチされ、画
素部１００に画像が表示される。
において「６」相の画像データＤａｔａ１〜６に展開さ
れ、増幅・反転回路３４を介して各サンプルホールドス
イッチ１０６ａ，ｂ，ｃ，……の入力端に供給される。
これにより、画像データＤａｔａ１〜６がサンプルホー
ルドスイッチ１０６ａ，ｂ，ｃ，……にラッチされ、画
素部１００に画像が表示される。
【００４７】一方、入力信号ＤＸが‘Ｈ’レベルに立上
ると、カウンタ２６においてクロック信号ＯＳＣＩのカ
ウントが開始される。この入力信号ＤＸはクロックドイ
ンバータ２７１、インバータ２７２、ＮＡＮＤ回路２７
３、およびインバータ２７４を介して「４」回反転され
つつ遅延され、サンプルホールドスイッチ２７５の制御
入力端に供給される。そして、さらにサンプルホールド
スイッチ２７５の動作時間が経過した後、電源電圧ＶDD
がカウンタ２６のＳＴＯＰ入力端に印加されるから、カ
ウンタ２６におけるカウント動作が終了する。ここで、
入力信号ＤＸと、ダミー回路２７の出力信号と、カウン
タ２６のカウント値との関係を図１０（ｂ）〜（ｄ）に
示す。
ると、カウンタ２６においてクロック信号ＯＳＣＩのカ
ウントが開始される。この入力信号ＤＸはクロックドイ
ンバータ２７１、インバータ２７２、ＮＡＮＤ回路２７
３、およびインバータ２７４を介して「４」回反転され
つつ遅延され、サンプルホールドスイッチ２７５の制御
入力端に供給される。そして、さらにサンプルホールド
スイッチ２７５の動作時間が経過した後、電源電圧ＶDD
がカウンタ２６のＳＴＯＰ入力端に印加されるから、カ
ウンタ２６におけるカウント動作が終了する。ここで、
入力信号ＤＸと、ダミー回路２７の出力信号と、カウン
タ２６のカウント値との関係を図１０（ｂ）〜（ｄ）に
示す。
【００４８】以上の動作が、各水平走査周期毎に繰返さ
れる。そして、「１」フィールド（又は１フレーム）分
の水平走査が終了し、垂直同期信号ＶＳＹＮＣがレジス
タ２５に供給されると、カウンタ２６のカウント結果
（すなわち前のフィールド（フレーム）における最後の
水平走査期間におけるカウント結果）がレジスタ２５に
ラッチされる。これにより、以後水平同期信号ＨＳＹＮ
Ｃがカウンタ２２に供給された際に、このカウント結果
がカウンタ２２におけるカウントの初期値としてプリセ
ットされる。
れる。そして、「１」フィールド（又は１フレーム）分
の水平走査が終了し、垂直同期信号ＶＳＹＮＣがレジス
タ２５に供給されると、カウンタ２６のカウント結果
（すなわち前のフィールド（フレーム）における最後の
水平走査期間におけるカウント結果）がレジスタ２５に
ラッチされる。これにより、以後水平同期信号ＨＳＹＮ
Ｃがカウンタ２２に供給された際に、このカウント結果
がカウンタ２２におけるカウントの初期値としてプリセ
ットされる。
【００４９】ところで、ダミー回路２７はデータ側駆動
回路１０４と同一の基板上に同一プロセスで形成されて
いるから、データ側駆動回路１０４の各段およびサンプ
ルホールドスイッチ１０６ａ，ｂ，ｃ，……とほぼ同一
の遅延時間を有している。カウンタ２６におけるカウン
ト結果はこの遅延時間を示すものであり、このカウント
結果に基づいてカウンタ２２における初期値がプリセッ
トされるから、デコーダ２３から出力されるドットクロ
ックＤＣ、入力信号ＤＸ、およびクロック信号ＣＬＸ１
〜ＣＬＸ４等のタイミング信号は、該カウント結果に相
当する時間だけ早いタイミングで出力されることにな
る。
回路１０４と同一の基板上に同一プロセスで形成されて
いるから、データ側駆動回路１０４の各段およびサンプ
ルホールドスイッチ１０６ａ，ｂ，ｃ，……とほぼ同一
の遅延時間を有している。カウンタ２６におけるカウン
ト結果はこの遅延時間を示すものであり、このカウント
結果に基づいてカウンタ２２における初期値がプリセッ
トされるから、デコーダ２３から出力されるドットクロ
ックＤＣ、入力信号ＤＸ、およびクロック信号ＣＬＸ１
〜ＣＬＸ４等のタイミング信号は、該カウント結果に相
当する時間だけ早いタイミングで出力されることにな
る。
【００５０】換言すれば、カウンタ２２の初期値が
「０」であったと仮定した場合の信号ＤＸの波形が図１
０（ｆ）に示すようなものであれば、カウンタ２６のカ
ウント結果に応じてカウンタ２２の初期値が設定された
場合の信号ＤＸの波形は同図（ｇ）に示すようになる。
「０」であったと仮定した場合の信号ＤＸの波形が図１
０（ｆ）に示すようなものであれば、カウンタ２６のカ
ウント結果に応じてカウンタ２２の初期値が設定された
場合の信号ＤＸの波形は同図（ｇ）に示すようになる。
【００５１】この結果、データ側駆動回路１０４および
サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……にお
ける遅延時間が補償される。そもそも画像データＤａｔ
ａ１〜６は、クロック信号ＯＳＣＩに同期したドットク
ロック周波数で伝送されてくるので、上記遅延時間は、
画像データＤａｔａ１〜６のサンプリングタイミングず
れにつながっていたが、これが補償されることにより、
サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……にお
けるサンプルホールドのタイミングは、画像データＤａ
ｔａ１〜６の伝送タイミングにほぼ正確に一致する。ま
た、温度変化等によってデータ側駆動回路１０４あるい
はサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……の
遅延時間が変化したとしても、同一基板上のダミー回路
２７の遅延時間も同様に変化する筈であるから、直ちに
カウンタ２６のカウント結果に反映される。
サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……にお
ける遅延時間が補償される。そもそも画像データＤａｔ
ａ１〜６は、クロック信号ＯＳＣＩに同期したドットク
ロック周波数で伝送されてくるので、上記遅延時間は、
画像データＤａｔａ１〜６のサンプリングタイミングず
れにつながっていたが、これが補償されることにより、
サンプルホールドスイッチ１０６ａ，ｂ，ｃ，……にお
けるサンプルホールドのタイミングは、画像データＤａ
ｔａ１〜６の伝送タイミングにほぼ正確に一致する。ま
た、温度変化等によってデータ側駆動回路１０４あるい
はサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……の
遅延時間が変化したとしても、同一基板上のダミー回路
２７の遅延時間も同様に変化する筈であるから、直ちに
カウンタ２６のカウント結果に反映される。
【００５２】なお、カウンタ２６のカウント結果を水平
同期信号ＨＳＹＮＣ毎ではなく垂直同期信号ＶＳＹＮＣ
毎ににカウンタ２２に反映している理由は、ダミー回路
２７の遅延時間がカウント値の変化する閾値付近である
場合は水平走査毎にカウント結果がばらつくので、水平
走査毎にＤＸのタイミングを変更して、走査タイミング
が変わることが、画面上にちらつきの生じる原因になり
かねないからである。
同期信号ＨＳＹＮＣ毎ではなく垂直同期信号ＶＳＹＮＣ
毎ににカウンタ２２に反映している理由は、ダミー回路
２７の遅延時間がカウント値の変化する閾値付近である
場合は水平走査毎にカウント結果がばらつくので、水平
走査毎にＤＸのタイミングを変更して、走査タイミング
が変わることが、画面上にちらつきの生じる原因になり
かねないからである。
【００５３】なお、発振回路２１は、フェーズロックト
・ループ（ＰＬＬ）として構成し、水平同期信号ＨＳＹ
ＮＣ，垂直同期信号ＶＳＹＮＣもクロック信号ＯＳＣＩ
をカウントして、形成することが好ましい。
・ループ（ＰＬＬ）として構成し、水平同期信号ＨＳＹ
ＮＣ，垂直同期信号ＶＳＹＮＣもクロック信号ＯＳＣＩ
をカウントして、形成することが好ましい。
【００５４】なお、上記図１においてはデータ線駆動回
路１０３の一段分のダミー回路２７を設けて一段分の遅
延時間を測定したが、本発明はこれに限定されるもので
はなく複数段分の遅延を測定することができる。例え
ば、シフトレジスタ２段分の遅延を測定する場合、サン
プルホールドスイッチ１０６ｅまでの遅延時間を測定す
ることになる。この場合、クロックドインバータ１２１
ａ，インバータ１２１ｂ，クロックドインバータ１２２
ａ、インバータ１２２ｂに対応してこれらを模擬する４
段のインバータを、図１のインバータ２７１に置き換え
て設けることになる。
路１０３の一段分のダミー回路２７を設けて一段分の遅
延時間を測定したが、本発明はこれに限定されるもので
はなく複数段分の遅延を測定することができる。例え
ば、シフトレジスタ２段分の遅延を測定する場合、サン
プルホールドスイッチ１０６ｅまでの遅延時間を測定す
ることになる。この場合、クロックドインバータ１２１
ａ，インバータ１２１ｂ，クロックドインバータ１２２
ａ、インバータ１２２ｂに対応してこれらを模擬する４
段のインバータを、図１のインバータ２７１に置き換え
て設けることになる。
【００５５】この場合、ダミーのクロックドインバータ
はデータ側駆動回路と同様にクロックＣＬＸ１を入力さ
れるクロックドインバータとして構成するとよい。ま
た、カウンタ２６の計算結果は、クロックＣＬＸ１を入
力するシフトレジスタの２段目の出力による遅延を測定
するものであるから、クロックＣＬＸ１の半周期を差し
引いた計算結果を２分の１として、カウンタ２２にプリ
セットされることになる。
はデータ側駆動回路と同様にクロックＣＬＸ１を入力さ
れるクロックドインバータとして構成するとよい。ま
た、カウンタ２６の計算結果は、クロックＣＬＸ１を入
力するシフトレジスタの２段目の出力による遅延を測定
するものであるから、クロックＣＬＸ１の半周期を差し
引いた計算結果を２分の１として、カウンタ２２にプリ
セットされることになる。
【００５６】２．第２実施形態 次に、第１実施形態の液晶パネルを液晶プロジェクタに
適用した例を図２を参照し説明する。
適用した例を図２を参照し説明する。
【００５７】図において１１００は液晶プロジェクタで
あり、その内部に白色光源のランプユニット１１０２が
設けられている。ランプユニット１１０２から射出され
た投写光はライトガイド１１０４内の複数のミラー１１
０６，１１０６，……および２枚のダイクロイックミラ
ー１１０８によってＲＧＢの３原色に分離され、それぞ
れの原色に対応付けられた３枚の液晶パネル１１１０
Ｒ，１１１０Ｇおよび１１１０Ｂに照射され、各液晶パ
ネルがライトバルブとして入射する色光を画像信号に応
じて変調する。
あり、その内部に白色光源のランプユニット１１０２が
設けられている。ランプユニット１１０２から射出され
た投写光はライトガイド１１０４内の複数のミラー１１
０６，１１０６，……および２枚のダイクロイックミラ
ー１１０８によってＲＧＢの３原色に分離され、それぞ
れの原色に対応付けられた３枚の液晶パネル１１１０
Ｒ，１１１０Ｇおよび１１１０Ｂに照射され、各液晶パ
ネルがライトバルブとして入射する色光を画像信号に応
じて変調する。
【００５８】液晶パネル１１１０Ｒ，１１１０Ｇおよび
１１１０Ｂの構成は第１実施形態において説明した通り
である。第１実施形態にて説明したタイミング回路ブロ
ック２０は３つの液晶パネル１１１０Ｒ，１１１０Ｇ，
１１１０Ｂに共通して設け、３つのうち一つの液晶パネ
ルのダミー回路２７からの遅延時間を測定するとよい。
なぜなら、３つの液晶パネルは同一工程で作られるもの
であり、製造バラツキによる遅延時間のずれはわずかで
あるので、タイミング回路ブロック２０を共通して使用
できる。
１１１０Ｂの構成は第１実施形態において説明した通り
である。第１実施形態にて説明したタイミング回路ブロ
ック２０は３つの液晶パネル１１１０Ｒ，１１１０Ｇ，
１１１０Ｂに共通して設け、３つのうち一つの液晶パネ
ルのダミー回路２７からの遅延時間を測定するとよい。
なぜなら、３つの液晶パネルは同一工程で作られるもの
であり、製造バラツキによる遅延時間のずれはわずかで
あるので、タイミング回路ブロック２０を共通して使用
できる。
【００５９】但し、３つの液晶パネルの使用環境が異な
って（周辺温度が異なる）、液晶パネルの特性が互いに
バラツク場合は、各々の液晶パネルにタイミング回路ブ
ロック２７を設けて別々にタイミング調整するとよい。
さて、これら液晶パネルによって変調された光は、ダイ
クロイックプリズム１１１２に３方向から入射される。
ダイクロイックプリズム１１１２においては、レッド
（Ｒ）およびブルー(Ｂ)の光が「９０°」曲げられ、グ
リーン（Ｇ）の光は直進する。従って、各色の画像が合
成され、投写レンズ１１１４を介して、スクリーン等に
カラー画像が投写される。
って（周辺温度が異なる）、液晶パネルの特性が互いに
バラツク場合は、各々の液晶パネルにタイミング回路ブ
ロック２７を設けて別々にタイミング調整するとよい。
さて、これら液晶パネルによって変調された光は、ダイ
クロイックプリズム１１１２に３方向から入射される。
ダイクロイックプリズム１１１２においては、レッド
（Ｒ）およびブルー(Ｂ)の光が「９０°」曲げられ、グ
リーン（Ｇ）の光は直進する。従って、各色の画像が合
成され、投写レンズ１１１４を介して、スクリーン等に
カラー画像が投写される。
【００６０】３．第３実施形態 次に、第１実施形態の液晶パネルをパーソナルコンピュ
ータに適用した例を図３を参照し説明する。
ータに適用した例を図３を参照し説明する。
【００６１】図においてパーソナルコンピュータ１２０
０は、キーボード１２０２を備えた本体部１２０４と、
液晶ディスプレイ１２０６とから構成されている。液晶
ディスプレイ１２０６は、第１実施形態の液晶パネルに
カラーフィルタとバックライトとを付加することによ
り、構成されている。
０は、キーボード１２０２を備えた本体部１２０４と、
液晶ディスプレイ１２０６とから構成されている。液晶
ディスプレイ１２０６は、第１実施形態の液晶パネルに
カラーフィルタとバックライトとを付加することによ
り、構成されている。
【００６２】４．変形例 本発明は上述した実施形態に限定されるものではなく、
例えば以下のように種々の変形が可能である。
例えば以下のように種々の変形が可能である。
【００６３】４．１．上記各実施形態においては、垂直
同期信号ＶＳＹＮＣに同期してカウンタ２６のカウント
結果をレジスタ２５にラッチしたが、ラッチするタイミ
ングは垂直同期信号ＶＳＹＮＣ以外の種々のタイミング
を採用してもよい。例えば、１０秒間隔、１分間隔でラ
ッチしてもよい。
同期信号ＶＳＹＮＣに同期してカウンタ２６のカウント
結果をレジスタ２５にラッチしたが、ラッチするタイミ
ングは垂直同期信号ＶＳＹＮＣ以外の種々のタイミング
を採用してもよい。例えば、１０秒間隔、１分間隔でラ
ッチしてもよい。
【００６４】４．２．上記各実施形態においては、デー
タ側駆動回路１０４およびサンプルホールドスイッチ１
０６ａ，ｂ，ｃ，……の遅延時間を求めるためにダミー
回路２７を用いた。しかし、例えば帰線期間内にデータ
側駆動回路１０４およびサンプルホールドスイッチ１０
６ａ，ｂ，ｃ，……自体の遅延時間を測定し、この結果
に基づいてレジスタ２５の内容をセットしてもよい。
タ側駆動回路１０４およびサンプルホールドスイッチ１
０６ａ，ｂ，ｃ，……の遅延時間を求めるためにダミー
回路２７を用いた。しかし、例えば帰線期間内にデータ
側駆動回路１０４およびサンプルホールドスイッチ１０
６ａ，ｂ，ｃ，……自体の遅延時間を測定し、この結果
に基づいてレジスタ２５の内容をセットしてもよい。
【００６５】この実施形態の変形例を図８に示す。図８
においては、カウンタ２６のカウント停止ＳＴＯＰには
一段目のデータ線１１２ａの電位を途中で抜き出して入
力している。垂直帰線期間中に発生された入力信号ＤＸ
はデータ側駆動回路１０４のシフトレジスタをクロック
信号ＣＬＸによって伝送される。その結果、ＮＡＮＤ１
６０ａ、インバータ１６２ａを介してサンプリングタイ
ミング信号ＳＬ１−Ｄａｔａ１が出力され、サンプルホ
ールドスイッチ１０６ａがＯＮして画像信号Ｄａｔａ１
がデータ線１１２ａに出力される。
においては、カウンタ２６のカウント停止ＳＴＯＰには
一段目のデータ線１１２ａの電位を途中で抜き出して入
力している。垂直帰線期間中に発生された入力信号ＤＸ
はデータ側駆動回路１０４のシフトレジスタをクロック
信号ＣＬＸによって伝送される。その結果、ＮＡＮＤ１
６０ａ、インバータ１６２ａを介してサンプリングタイ
ミング信号ＳＬ１−Ｄａｔａ１が出力され、サンプルホ
ールドスイッチ１０６ａがＯＮして画像信号Ｄａｔａ１
がデータ線１１２ａに出力される。
【００６６】一方、カウンタ２６ではＤＸによりカウン
ト開始されており、データ線１１２ａからパネル外部に
取り出されたＤａｔａ１によりカウント停止する。カウ
ンタ２６のカウント結果はレジスタ２５にラッチされ、
次のフィールド（又はフレーム）における遅延時間の補
償用に用いるために、カウンタ２２の初期値としてプリ
セットされる。なお、レジスタ２５でのラッチタイミン
グは、垂直同期信号ＶＳＹＮＣの発生からカウンタ２６
がカウント停止するまでの期間以上経過後に、カウンタ
２６の結果をラッチする。
ト開始されており、データ線１１２ａからパネル外部に
取り出されたＤａｔａ１によりカウント停止する。カウ
ンタ２６のカウント結果はレジスタ２５にラッチされ、
次のフィールド（又はフレーム）における遅延時間の補
償用に用いるために、カウンタ２２の初期値としてプリ
セットされる。なお、レジスタ２５でのラッチタイミン
グは、垂直同期信号ＶＳＹＮＣの発生からカウンタ２６
がカウント停止するまでの期間以上経過後に、カウンタ
２６の結果をラッチする。
【００６７】このような構成によれば、ダミー回路２７
を設けることなく、垂直期間中に遅延時間を測定でき
る。また、通常、液晶パネルの画素領域の周辺（上下左
右のそれぞれ）の近い数画素分はダミー画素として表示
に寄与しないようにされる。従って、データ線１０２ａ
はダミー画素につながったダミーのデータ線となる。こ
のデータ線１０２ａに遅延時間測定のために引き出し線
を付加しても表示は影響しない。
を設けることなく、垂直期間中に遅延時間を測定でき
る。また、通常、液晶パネルの画素領域の周辺（上下左
右のそれぞれ）の近い数画素分はダミー画素として表示
に寄与しないようにされる。従って、データ線１０２ａ
はダミー画素につながったダミーのデータ線となる。こ
のデータ線１０２ａに遅延時間測定のために引き出し線
を付加しても表示は影響しない。
【００６８】なお、入力信号ＤＸはクロック信号ＯＳＣ
Ｉの出力をカウントして出力されるパルスであるため垂
直帰線期間中でも発生されている。しかし、走査開始の
入力信号ＤＹが走査側駆動回路に出力されないので走査
信号が出力されない。よって、垂直走査期間中はデータ
線駆動回路は動作するが表示が書き換えられるわけでは
ない。
Ｉの出力をカウントして出力されるパルスであるため垂
直帰線期間中でも発生されている。しかし、走査開始の
入力信号ＤＹが走査側駆動回路に出力されないので走査
信号が出力されない。よって、垂直走査期間中はデータ
線駆動回路は動作するが表示が書き換えられるわけでは
ない。
【００６９】また、他のデータ線の出力を取り出して遅
延時間測定することもできる。すなわち、第１実施形態
と同様に、サンプルホールドスイッチ１０６ｅの出力を
取り出して遅延測定する場合、カウンタ２６はデータ線
１１２ｅから出力を取り出してカウント停止する。カウ
ント結果は、同様に、クロック信号ＣＬＸ１の半周期分
を差し引き、１／２した値をカウンタ２２にプリセット
する。」４．３．さらに、帰線期間内にデータ側駆動回
路１０４およびサンプルホールドスイッチ１０６ａ，
ｂ，ｃ，……自体の遅延時間を測定し、この結果に基づ
いてレジスタ２５の内容をセットする実施形態を説明す
る。
延時間測定することもできる。すなわち、第１実施形態
と同様に、サンプルホールドスイッチ１０６ｅの出力を
取り出して遅延測定する場合、カウンタ２６はデータ線
１１２ｅから出力を取り出してカウント停止する。カウ
ント結果は、同様に、クロック信号ＣＬＸ１の半周期分
を差し引き、１／２した値をカウンタ２２にプリセット
する。」４．３．さらに、帰線期間内にデータ側駆動回
路１０４およびサンプルホールドスイッチ１０６ａ，
ｂ，ｃ，……自体の遅延時間を測定し、この結果に基づ
いてレジスタ２５の内容をセットする実施形態を説明す
る。
【００７０】この実施形態の変形例を図９に示す。図９
においては、カウンタ２６のカウント停止ＳＴＯＰに
は、プリチャージ回路１７０においてデータ線１１２ａ
に印加されたプリチャージ電圧がサンプルホールドスイ
ッチ１０６ａを介して相展開した画像信号Ｄａｔａ１に
現れたタイミングを抜き出して入力している。垂直復帰
線期間中に発生された入力信号ＤＸはデータ側駆動回路
１０４のシフトレジスタをクロック信号ＣＬＸによって
伝送される。
においては、カウンタ２６のカウント停止ＳＴＯＰに
は、プリチャージ回路１７０においてデータ線１１２ａ
に印加されたプリチャージ電圧がサンプルホールドスイ
ッチ１０６ａを介して相展開した画像信号Ｄａｔａ１に
現れたタイミングを抜き出して入力している。垂直復帰
線期間中に発生された入力信号ＤＸはデータ側駆動回路
１０４のシフトレジスタをクロック信号ＣＬＸによって
伝送される。
【００７１】その結果、ＮＡＮＤ１６０ａ、インバータ
１６２ａを介してサンプリングタイミング信号ＳＬ１−
Ｄａｔａ１が出力される。一方、ＤＸの発生前に、プリ
チャージタイミング信号ＰＲによりＯＮされたＴＦＴ１
７０ａを介してプリチャージ電圧ＶＰがデータ線１１２
ａには印加されている。従って、垂直帰線期間にはＤａ
ｔａ１には画像信号は出力されていないので、スイッチ
１０６ａがＯＮするとＤａｔａ１にはプリチャージ電圧
が逆流して出力される。
１６２ａを介してサンプリングタイミング信号ＳＬ１−
Ｄａｔａ１が出力される。一方、ＤＸの発生前に、プリ
チャージタイミング信号ＰＲによりＯＮされたＴＦＴ１
７０ａを介してプリチャージ電圧ＶＰがデータ線１１２
ａには印加されている。従って、垂直帰線期間にはＤａ
ｔａ１には画像信号は出力されていないので、スイッチ
１０６ａがＯＮするとＤａｔａ１にはプリチャージ電圧
が逆流して出力される。
【００７２】また、カウンタ２６ではＤＸによりカウン
ト開始されており、パネル外部に取り出されたＤａｔａ
１によりカウント停止する。カウンタ２６のカウント結
果はレジスタ２５にラッチされ、次のフィールド（又は
フレーム）における遅延時間の補償用に用いるために、
カウンタ２２の初期値としてプリセットされる。なお、
レジスタ２５でのラッチタイミングは、垂直同期信号Ｖ
ＳＹＮＣの発生からカウンタ２６がカウント停止するま
での期間以上経過後に、カウンタ２６の結果をラッチす
る。
ト開始されており、パネル外部に取り出されたＤａｔａ
１によりカウント停止する。カウンタ２６のカウント結
果はレジスタ２５にラッチされ、次のフィールド（又は
フレーム）における遅延時間の補償用に用いるために、
カウンタ２２の初期値としてプリセットされる。なお、
レジスタ２５でのラッチタイミングは、垂直同期信号Ｖ
ＳＹＮＣの発生からカウンタ２６がカウント停止するま
での期間以上経過後に、カウンタ２６の結果をラッチす
る。
【００７３】このような構成によれば、ダミー回路２７
を設けることなく、垂直帰線期間中に遅延時間を測定で
きる。なお、通常、液晶パネルの画素領域の周辺（上下
左右のぞれぞれ）の近い数画素分はダミー画素として表
示に寄与しないようにされる。従って、データ線１０２
ａはダミー画素につながったダミーのデータ線となる。
このデータ線１０２ａを遅延時間測定のために用いても
表示には影響しない。
を設けることなく、垂直帰線期間中に遅延時間を測定で
きる。なお、通常、液晶パネルの画素領域の周辺（上下
左右のぞれぞれ）の近い数画素分はダミー画素として表
示に寄与しないようにされる。従って、データ線１０２
ａはダミー画素につながったダミーのデータ線となる。
このデータ線１０２ａを遅延時間測定のために用いても
表示には影響しない。
【００７４】４．４．図４の構成においてはデータ側駆
動回路１０４およびサンプルホールドスイッチ１０６
ａ，ｂ，ｃ，……の双方において遅延が生じるが、この
中でサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……
における遅延時間よりもデータ側駆動回路１０４におけ
る遅延時間の方が大きい。従って、データ側駆動回路１
０４の遅延時間が得られれば充分である場合は、ダミー
回路２７をクロックドインバータ２７１、インバータ２
７２、ＮＡＮＤ回路２７３、およびインバータ２７４の
みによって構成することも考えられる。
動回路１０４およびサンプルホールドスイッチ１０６
ａ，ｂ，ｃ，……の双方において遅延が生じるが、この
中でサンプルホールドスイッチ１０６ａ，ｂ，ｃ，……
における遅延時間よりもデータ側駆動回路１０４におけ
る遅延時間の方が大きい。従って、データ側駆動回路１
０４の遅延時間が得られれば充分である場合は、ダミー
回路２７をクロックドインバータ２７１、インバータ２
７２、ＮＡＮＤ回路２７３、およびインバータ２７４の
みによって構成することも考えられる。
【００７５】４．５．以上の実施例及び変形例におい
て、タイミング回路ブロック２０は、液晶パネルブロッ
ク１０とは別基板上に構成されることを前提に説明して
きたが、タイミング回路ブロック２０も液晶パネルブロ
ック１０の素子基板上に形成しても良い。
て、タイミング回路ブロック２０は、液晶パネルブロッ
ク１０とは別基板上に構成されることを前提に説明して
きたが、タイミング回路ブロック２０も液晶パネルブロ
ック１０の素子基板上に形成しても良い。
【００７６】４．６．第２および第３実施形態において
は電子機器の例として液晶プロジェクタ１１００とパー
ソナルコンピュータ１２００とを挙げたが、これら以外
に各種の電子機器に液晶パネルを適用してもよいことは
言うまでもない。
は電子機器の例として液晶プロジェクタ１１００とパー
ソナルコンピュータ１２００とを挙げたが、これら以外
に各種の電子機器に液晶パネルを適用してもよいことは
言うまでもない。
【００７７】
【発明の効果】以上説明したようにこの発明によれば、
データ側駆動回路あるいはダミー回路の遅延時間に基づ
いてクロック信号のタイミングを自動的に調節するか
ら、高い画像品質を有しながら調整作業を簡略化でき
る。
データ側駆動回路あるいはダミー回路の遅延時間に基づ
いてクロック信号のタイミングを自動的に調節するか
ら、高い画像品質を有しながら調整作業を簡略化でき
る。
【図１】 第１実施形態のタイミング回路ブロック２０
のブロック図である。
のブロック図である。
【図２】 第２実施形態の液晶プロジェクタ１１００の
平面図である。
平面図である。
【図３】 第３実施形態のパーソナルコンピュータ１２
００の正面図である。
００の正面図である。
【図４】 従来の液晶表示装置および第１実施形態の液
晶表示装置の全体ブロック図である。
晶表示装置の全体ブロック図である。
【図５】 従来の液晶表示装置および第１実施形態の液
晶表示装置のデータ側駆動回路１０４の回路図である。
晶表示装置のデータ側駆動回路１０４の回路図である。
【図６】 図５のタイミングチャートである。
【図７】 従来のタイミング回路ブロック２０のブロッ
ク図である。
ク図である。
【図８】 第１実施形態の変形例のブロック図である。
【図９】 第１実施形態の他の変形例のブロック図であ
る。
る。
【図１０】 第１実施形態の各部のタイミングチャート
である。
である。
１０ 液晶パネルブロック ２０ タイミング回路ブロック ２１ 発振回路 ２２ カウンタ ２３ デコーダ ２５ レジスタ ２６ カウンタ ２７ ダミー回路 ３０ データ処理ブロック ３２ 相展開回路 ３４ 増幅・反転回路 １００ 画素部 １０４ データ側駆動回路 １０５ 走査側駆動回路 １０６ａ，ｂ，ｃ，…… サンプルホールドスイッチ
（スイッチング素子） １１０ａ，ｂ，ｃ，…… 走査信号線 １１２ａ，ｂ，ｃ，…… データ信号線 １１４ ＴＦＴ １１６ 液晶セル １２０，１３０，１４０，１５０ シフトレジスタ １２１ａ クロックドインバータ １２１ｂ インバータ １２１ｃ クロックドインバータ １２２ａ クロックドインバータ １２２ｂ インバータ １２２ｃ クロックドインバータ １２３ａ クロックドインバータ １３０，１４０，１５０ シフトレジスタ １６０ａ，ｂ，ｃ，…… ＮＡＮＤ回路 １６２ａ，ｂ，ｃ，…… インバータ １７０ プリチャージ回路 ２７１ クロックドインバータ ２７２ インバータ ２７３ ＮＡＮＤ回路 ２７４ インバータ ２７５ サンプルホールドスイッチ（スイッチング素
子）
（スイッチング素子） １１０ａ，ｂ，ｃ，…… 走査信号線 １１２ａ，ｂ，ｃ，…… データ信号線 １１４ ＴＦＴ １１６ 液晶セル １２０，１３０，１４０，１５０ シフトレジスタ １２１ａ クロックドインバータ １２１ｂ インバータ １２１ｃ クロックドインバータ １２２ａ クロックドインバータ １２２ｂ インバータ １２２ｃ クロックドインバータ １２３ａ クロックドインバータ １３０，１４０，１５０ シフトレジスタ １６０ａ，ｂ，ｃ，…… ＮＡＮＤ回路 １６２ａ，ｂ，ｃ，…… インバータ １７０ プリチャージ回路 ２７１ クロックドインバータ ２７２ インバータ ２７３ ＮＡＮＤ回路 ２７４ インバータ ２７５ サンプルホールドスイッチ（スイッチング素
子）
Claims (8)
- 【請求項１】 データ信号が供給される複数のデータ信
号線と、前記データ信号線と交差する複数の走査信号線
と、前記データ信号線と前記走査信号線の交差に対応し
てマトリクス状に設けられ、対応する走査信号線に所定
の走査信号が供給されると対応するデータ信号線のデー
タ信号が供給される画素とを具備する表示装置を駆動す
る駆動装置であって、 所定のクロック信号に同期して前記データ信号を前記デ
ータ信号線に供給するデータ線駆動回路と、 前記データ線駆動回路の少なくとも一部の回路を模擬す
るダミー回路と、 前記ダミー回路の遅延時間を測定し、 この測定した遅延時間に基づいて前記クロック信号のタ
イミングを調整するタイミング調整回路とを具備するこ
とを特徴とする駆動回路。 - 【請求項２】 前記データ線駆動回路および前記ダミー
回路は同一基板上に形成されたことを特徴とする請求項
１記載の駆動回路。 - 【請求項３】 前記データ線駆動回路は、入力信号を順
次伝送するシフトレジスタと、このシフトレジスタの各
段の出力信号のタイミングに基づいて制御されるスイッ
チング素子を有し、 前記ダミー回路は、前記シフトレジスタの少なくとも１
段分の回路とこの出力信号のタイミングに基づいて制御
されるスイッチング素子とから構成されることを特徴と
する請求項２記載の駆動回路。 - 【請求項４】 データ信号が供給される複数のデータ信
号線と、前記データ信号線と交差する複数の走査信号線
と、前記データ信号線と前記走査信号線の交差に対応し
てマトリクス状に設けられ、対応する走査信号線に所定
の走査信号が供給されると対応するデータ信号線のデー
タ信号が供給される画素とを具備する表示装置を駆動す
る駆動回路であって、 所定のクロック信号に同期して前記データ信号を対応す
るデータ信号線に供給するデータ線駆動回路と、 前記データ線駆動回路の遅延時間を測定する遅延時間測
定回路と、 この測定した遅延時間に基づいて前記クロック信号のタ
イミングを調整するタイミング調整回路とを具備するこ
とを特徴とする駆動回路。 - 【請求項５】 前記データ信号線に対してプリチャージ
電圧を印加するプリチャージ回路を具備し、 前記データ線駆動回路は入力信号を順次伝送するシフト
レジスタと、このシフトレジスタの各段の出力信号のタ
イミングにより制御されるスイッチング素子とを有し、 前記遅延時間測定回路は、前記シフトレジスタに入力信
号が供給されてから、前記スイッチング素子の入力端に
前記データ線に印加されたプリチャージ電圧が現れるま
での時間を前記遅延時間として測定することを特徴とす
る請求項４記載の駆動回路。 - 【請求項６】 前記データ線駆動回路および前記プリチ
ャージ回路は同一基板上に形成されたことを特徴とする
請求項５記載の駆動回路。 - 【請求項７】 請求項１ないし６の何れかに記載の駆動
回路を有することを特徴とする表示装置。 - 【請求項８】 請求項７記載の表示装置を有することを
特徴とする電子機器。
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|---|---|---|---|
| JP28715497A JP3704911B2 (ja) | 1997-10-20 | 1997-10-20 | 駆動回路、表示装置および電子機器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JPH11119746A true JPH11119746A (ja) | 1999-04-30 |
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Family
ID=17713784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28715497A Expired - Lifetime JP3704911B2 (ja) | 1997-10-20 | 1997-10-20 | 駆動回路、表示装置および電子機器 |
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| JP (1) | JP3704911B2 (ja) |
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-
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- 1997-10-20 JP JP28715497A patent/JP3704911B2/ja not_active Expired - Lifetime
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