JPH11119747A - マトリクス型パネルの駆動回路及び駆動方法並びに液晶表示装置 - Google Patents
マトリクス型パネルの駆動回路及び駆動方法並びに液晶表示装置Info
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Abstract
(57)【要約】
【課題】 映像データの同期信号が停止したフリーラン
後の画像の乱れを防止することができるマトリクス型パ
ネルの駆動回路及び駆動方法並びに液晶表示装置を提供
する。 【解決手段】 マトリクス型パネルを駆動する駆動回路
において、駆動回路が必要とする所定のタイミング信号
の入力が停止した後に再開した際、所定期間だけ映像デ
ータとパネルの動作との同期が確立した後に映像データ
をパネルに供給するための駆動制御を行う回路を設け
た。
後の画像の乱れを防止することができるマトリクス型パ
ネルの駆動回路及び駆動方法並びに液晶表示装置を提供
する。 【解決手段】 マトリクス型パネルを駆動する駆動回路
において、駆動回路が必要とする所定のタイミング信号
の入力が停止した後に再開した際、所定期間だけ映像デ
ータとパネルの動作との同期が確立した後に映像データ
をパネルに供給するための駆動制御を行う回路を設け
た。
Description
【０００１】
【発明の属する技術分野】本発明はマトリクス型パネル
の駆動に関し、より詳細には液晶を用いたマトリクス型
パネルの駆動に関する。マトリクス型パネルは表示素子
（画素）をマトリクス状に配列して、データを書き込む
ためにパネルを１水平ライン毎に選択しながら、１水平
ラインのデータを取り込みパネルに出力することで表示
を行うものである。このようなマトリクス型パネルとし
ては、液晶を用いたものが一般的である。例えば、マト
リクス状に配列された画素にＴＦＴ（Thin Film Transi
stor) のスイッチング素子を設けたものや、CS-ON-GATE
と呼ばれるマトリクス電極構造を有するマトリクス型液
晶表示パネルが知られている。
の駆動に関し、より詳細には液晶を用いたマトリクス型
パネルの駆動に関する。マトリクス型パネルは表示素子
（画素）をマトリクス状に配列して、データを書き込む
ためにパネルを１水平ライン毎に選択しながら、１水平
ラインのデータを取り込みパネルに出力することで表示
を行うものである。このようなマトリクス型パネルとし
ては、液晶を用いたものが一般的である。例えば、マト
リクス状に配列された画素にＴＦＴ（Thin Film Transi
stor) のスイッチング素子を設けたものや、CS-ON-GATE
と呼ばれるマトリクス電極構造を有するマトリクス型液
晶表示パネルが知られている。
【０００２】
【従来の技術】図１３は、マトリクス型液晶表示パネル
を用いた液晶表示装置を示すブロック図である。図示す
る液晶表示装置は、表示素子がマトリクス状に配列され
たパネル１０、パネル１０の１水平ラインに書き込むべ
きＲＧＢデータを取り込みパネル１０に出力するデータ
ドライバ１２と、データを書き込むためにパネル１０を
１水平ライン毎に選択するゲートドライバ１４と、デー
タドライバ１２及びゲートドライバにそれぞれ所定のタ
イミング信号（後述する）を出力するタイミング制御回
路１６とからなる。ＲＧＢデータはアナログ映像データ
又はディジタル映像データのいずれでもよく、階調デー
タである。アナログ映像データは、液晶を交流駆動させ
るために交流化されたデータ（交流化されたデータがデ
ータドライバに入力される）。ディジタル映像データ
は、複数ビットからなるデータ（階調データであり、交
流化は通常データドライバ１２内部で行われる。
を用いた液晶表示装置を示すブロック図である。図示す
る液晶表示装置は、表示素子がマトリクス状に配列され
たパネル１０、パネル１０の１水平ラインに書き込むべ
きＲＧＢデータを取り込みパネル１０に出力するデータ
ドライバ１２と、データを書き込むためにパネル１０を
１水平ライン毎に選択するゲートドライバ１４と、デー
タドライバ１２及びゲートドライバにそれぞれ所定のタ
イミング信号（後述する）を出力するタイミング制御回
路１６とからなる。ＲＧＢデータはアナログ映像データ
又はディジタル映像データのいずれでもよく、階調デー
タである。アナログ映像データは、液晶を交流駆動させ
るために交流化されたデータ（交流化されたデータがデ
ータドライバに入力される）。ディジタル映像データ
は、複数ビットからなるデータ（階調データであり、交
流化は通常データドライバ１２内部で行われる。
【０００３】図１４は、ゲートドライバ１４の内部構成
を示すブロック図である。ゲートドライバ１４は、イン
バータ１８、ｎ段のシフトレジスタ２０、及びアンドゲ
ート２２1 〜２２n （ｎは任意の整数）を有する。タイ
ミング制御回路１６からタイミング信号Φｘ、ＳＴＶ、
／ＯＥＧを受け取る。タイミング信号Φｘはシフトクロ
ック信号、ＳＴＶはゲートドライバ１４の動作を開始さ
せるスタートパルス信号、／ＯＥＧはゲートドライバ１
４の出力イネーブル信号である。シフトクロックΦｘの
立ち上がりでスタートパスル信号ＳＴＶがハイレベルの
時に、シフトレジスタ２０はスタート信号ＳＴＶを取り
込み、対応するアンドゲート２２1 にハイレベルを出力
する。アンドゲート２２1 は例えば、パネル１０の１ラ
イン目に接続されており、出力イネーブル信号／ＯＥＧ
がローレベルの時にハイレベルを出力する。アンドゲー
ト２２1 の出力は駆動信号としてパネル１０に与えら
れ、パネル１０の１ライン目が選択される。このよう
に、シフトクロックΦｘが立ち上がるごとにシフト動作
が行われ、パネル１０の２ライン目以降が１ラインずつ
順番に選択される。
を示すブロック図である。ゲートドライバ１４は、イン
バータ１８、ｎ段のシフトレジスタ２０、及びアンドゲ
ート２２1 〜２２n （ｎは任意の整数）を有する。タイ
ミング制御回路１６からタイミング信号Φｘ、ＳＴＶ、
／ＯＥＧを受け取る。タイミング信号Φｘはシフトクロ
ック信号、ＳＴＶはゲートドライバ１４の動作を開始さ
せるスタートパルス信号、／ＯＥＧはゲートドライバ１
４の出力イネーブル信号である。シフトクロックΦｘの
立ち上がりでスタートパスル信号ＳＴＶがハイレベルの
時に、シフトレジスタ２０はスタート信号ＳＴＶを取り
込み、対応するアンドゲート２２1 にハイレベルを出力
する。アンドゲート２２1 は例えば、パネル１０の１ラ
イン目に接続されており、出力イネーブル信号／ＯＥＧ
がローレベルの時にハイレベルを出力する。アンドゲー
ト２２1 の出力は駆動信号としてパネル１０に与えら
れ、パネル１０の１ライン目が選択される。このよう
に、シフトクロックΦｘが立ち上がるごとにシフト動作
が行われ、パネル１０の２ライン目以降が１ラインずつ
順番に選択される。
【０００４】図１５は、図１３に示すデータドライバ１
２の内部構成を示すブロック図である。データドライバ
１２はｍ段のシフトレジスタ２４、スイッチ２６1 〜２
６m（ｍは任意の整数でｍ＝ｎであってもよく、ｍ≠ｎ
でもよい：なお、スイッチ２６m の図示は省略してあ
る）、及びデータラッチ２８1 〜２８m （スイッチ２８
m の図示は省略してある）。データドライバ１２は、タ
イミング制御回路１６が生成するタイミング信号ＳＩ
Ｏ、ＣＬＫ及びＬＥを受け取る。タイミング信号ＳＩＯ
は、データドライバ１２の動作を開始させるスタートパ
ルス信号であり、タイミング信号ＣＬＫはクロック信号
である。また、タイミング信号ＬＥはラッチ制御信号で
ある。シフトレジスタ２４はスタートパルス信号ＳＩＯ
がハイレベルになった状態で、クロック信号ＣＬＫが立
ち上がるとスタートパルス信号ＳＩＯを取り込み、クロ
ック信号ＣＬＫが立ち上がる毎にスタートパルス信号Ｓ
ＩＯをシフトしていく。これにより、スイッチ２６1 、
２６2 、２６3 が順番に選択され、外部からのデータＲ
（赤）、Ｇ（緑）、Ｂ（青）が順番にラッチされてい
く。このようにして、１水平ライン分のデータがすべて
ラッチされた後に、ラッチ制御信号ＬＥがハイレベルに
変化し、ラッチされた１水平ライン分のデータが一度に
パネル１０に出力される。
２の内部構成を示すブロック図である。データドライバ
１２はｍ段のシフトレジスタ２４、スイッチ２６1 〜２
６m（ｍは任意の整数でｍ＝ｎであってもよく、ｍ≠ｎ
でもよい：なお、スイッチ２６m の図示は省略してあ
る）、及びデータラッチ２８1 〜２８m （スイッチ２８
m の図示は省略してある）。データドライバ１２は、タ
イミング制御回路１６が生成するタイミング信号ＳＩ
Ｏ、ＣＬＫ及びＬＥを受け取る。タイミング信号ＳＩＯ
は、データドライバ１２の動作を開始させるスタートパ
ルス信号であり、タイミング信号ＣＬＫはクロック信号
である。また、タイミング信号ＬＥはラッチ制御信号で
ある。シフトレジスタ２４はスタートパルス信号ＳＩＯ
がハイレベルになった状態で、クロック信号ＣＬＫが立
ち上がるとスタートパルス信号ＳＩＯを取り込み、クロ
ック信号ＣＬＫが立ち上がる毎にスタートパルス信号Ｓ
ＩＯをシフトしていく。これにより、スイッチ２６1 、
２６2 、２６3 が順番に選択され、外部からのデータＲ
（赤）、Ｇ（緑）、Ｂ（青）が順番にラッチされてい
く。このようにして、１水平ライン分のデータがすべて
ラッチされた後に、ラッチ制御信号ＬＥがハイレベルに
変化し、ラッチされた１水平ライン分のデータが一度に
パネル１０に出力される。
【０００５】タイミング制御回路１６は、垂直同期信号
Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−ＳＹＮＣから、上記
タイミング信号を生成する。パネル１０は、ゲートドラ
イバ１４からの駆動信号がハイレベルにある１水平ライ
ンに、データドライバ１２からのデータが書き込まれ、
１ライン分のデータがパネル１０に書き込まれる。
Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−ＳＹＮＣから、上記
タイミング信号を生成する。パネル１０は、ゲートドラ
イバ１４からの駆動信号がハイレベルにある１水平ライ
ンに、データドライバ１２からのデータが書き込まれ、
１ライン分のデータがパネル１０に書き込まれる。
【０００６】上述したようなマトリクス型パネルを用い
た表示装置では、以下に説明するフリーランが発生す
る。フリーランとは、入力されるべきタイミング信号が
一時的に入力されない状態を言う。具体的には、垂直同
期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−ＳＹＮＣの入
力が一時的に停止する場合を意味する。
た表示装置では、以下に説明するフリーランが発生す
る。フリーランとは、入力されるべきタイミング信号が
一時的に入力されない状態を言う。具体的には、垂直同
期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−ＳＹＮＣの入
力が一時的に停止する場合を意味する。
【０００７】
【発明が解決しようとする課題】図１６は、図１３〜図
１５に示す構成の動作を示すタイミング図である。図１
６の例では、図中の最初の垂直同期信号Ｖ−ＳＹＮＣの
パルスＰ１が発生した後しばらく水平同期信号Ｈ−ＳＹ
ＮＣが発生しているが、その後垂直同期信号Ｖ−ＳＹＮ
Ｃ及び水平同期信号Ｈ−ＳＹＮＣとも停止していまって
いる。この状態がフリーランである。タイミング回路１
６は垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−Ｓ
ＹＮＣから上述したタイミング信号を生成するものであ
るが、これらの同期信号が停止しても信号ＳＴＶ、Φｘ
及び／ＯＥＧを生成し続けることで、パネル１０に直流
電流が流れるのを防止する。例えば、液晶表示装置がビ
デオデッキで再生された画像を表示する場合、ＲＧＢデ
ータはこのビデオデッキから与えられる。この場合、ビ
デオデッキの再生をポーズにした場合には、フリーラン
状態となり、垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信
号Ｈ−ＳＹＮＣとも停止してしまう。ただし、上記の通
りタイミング制御回路１６はタイミング信号を生成し続
けるので、データの書き込みは可能である。
１５に示す構成の動作を示すタイミング図である。図１
６の例では、図中の最初の垂直同期信号Ｖ−ＳＹＮＣの
パルスＰ１が発生した後しばらく水平同期信号Ｈ−ＳＹ
ＮＣが発生しているが、その後垂直同期信号Ｖ−ＳＹＮ
Ｃ及び水平同期信号Ｈ−ＳＹＮＣとも停止していまって
いる。この状態がフリーランである。タイミング回路１
６は垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−Ｓ
ＹＮＣから上述したタイミング信号を生成するものであ
るが、これらの同期信号が停止しても信号ＳＴＶ、Φｘ
及び／ＯＥＧを生成し続けることで、パネル１０に直流
電流が流れるのを防止する。例えば、液晶表示装置がビ
デオデッキで再生された画像を表示する場合、ＲＧＢデ
ータはこのビデオデッキから与えられる。この場合、ビ
デオデッキの再生をポーズにした場合には、フリーラン
状態となり、垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信
号Ｈ−ＳＹＮＣとも停止してしまう。ただし、上記の通
りタイミング制御回路１６はタイミング信号を生成し続
けるので、データの書き込みは可能である。
【０００８】その後、垂直同期信号Ｖ−ＳＹＮＣのパル
スＰ２が入力し、水平同期信号Ｈ−ＳＹＮＣも入力す
る。この場合、スタートパルス信号ＳＴＶのパルス＃１
は、垂直同期信号Ｖ−ＳＹＮＣのパルスＰ１に起因して
タイミング生成回路１６が生成したものであるが、パル
スＰ２が入力されるとタイミング生成回路１６はこのパ
ルスＰ２に応答してスタートパルス信号ＳＴＶを出力す
る。これが、図１６中のパルス＃２である。この結果、
パルス＃１に応答してΦｘに同期して順次駆動されてい
く水平ラインが途中の行を走査している状態で、つぎの
スタートパルス信号ＳＴＶのパルス＃２で最初の水平ラ
インも走査し始める。この場合には、パネル１０にパル
ス＃１と＃２に応答した２つの水平ラインが走査され
る。そして、本来画面上部に表示されるはずの映像が、
パルス＃１に応答して順次駆動されている水平ラインに
より、画面の途中から表示されることになってしまう。
スＰ２が入力し、水平同期信号Ｈ−ＳＹＮＣも入力す
る。この場合、スタートパルス信号ＳＴＶのパルス＃１
は、垂直同期信号Ｖ−ＳＹＮＣのパルスＰ１に起因して
タイミング生成回路１６が生成したものであるが、パル
スＰ２が入力されるとタイミング生成回路１６はこのパ
ルスＰ２に応答してスタートパルス信号ＳＴＶを出力す
る。これが、図１６中のパルス＃２である。この結果、
パルス＃１に応答してΦｘに同期して順次駆動されてい
く水平ラインが途中の行を走査している状態で、つぎの
スタートパルス信号ＳＴＶのパルス＃２で最初の水平ラ
インも走査し始める。この場合には、パネル１０にパル
ス＃１と＃２に応答した２つの水平ラインが走査され
る。そして、本来画面上部に表示されるはずの映像が、
パルス＃１に応答して順次駆動されている水平ラインに
より、画面の途中から表示されることになってしまう。
【０００９】また、フリーランは、例えば、パネル１０
にワイド表示を行う場合に問題となる。図１７は、縦横
比が４：３のノーマルサイズのパネル１０に、縦横比が
１６：９のワイド表示を行う場合を示す図である。この
場合には、図１７の網点で示す上下の表示領域に黒を表
示して、残りの１６：９の表示領域にワイド表示を行
う。フリーランになると、タイミング制御回路１６に
は、垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−Ｓ
ＹＮＣが供給されない。よって、タイミング制御回路１
６は、同期に関する信号がなくなり、現在パネル１０の
どこを走査しているのかが分からなくなる。この状態
で、垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−Ｓ
ＹＮＣの供給が再開されると、網点の黒部分に一瞬映像
が表示されてしまう可能性がある。このような表示は、
パネル１０を見る者に不快感を与える。
にワイド表示を行う場合に問題となる。図１７は、縦横
比が４：３のノーマルサイズのパネル１０に、縦横比が
１６：９のワイド表示を行う場合を示す図である。この
場合には、図１７の網点で示す上下の表示領域に黒を表
示して、残りの１６：９の表示領域にワイド表示を行
う。フリーランになると、タイミング制御回路１６に
は、垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−Ｓ
ＹＮＣが供給されない。よって、タイミング制御回路１
６は、同期に関する信号がなくなり、現在パネル１０の
どこを走査しているのかが分からなくなる。この状態
で、垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−Ｓ
ＹＮＣの供給が再開されると、網点の黒部分に一瞬映像
が表示されてしまう可能性がある。このような表示は、
パネル１０を見る者に不快感を与える。
【００１０】したがって、本発明は上記問題点を解決
し、フリーラン後の画像の乱れが起こらないマトリクス
型パネルの駆動回路及び駆動方法並びに液晶表示装置を
提供することを目的とする。
し、フリーラン後の画像の乱れが起こらないマトリクス
型パネルの駆動回路及び駆動方法並びに液晶表示装置を
提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１に記載の発明
は、マトリクス型パネルを駆動する駆動回路において、
駆動回路が必要とする所定のタイミング信号の入力が停
止（フリーラン）した後に再開した際、所定期間だけ映
像データとパネルの動作との同期が確立した後に映像デ
ータをパネルに供給するための駆動制御を行う回路を設
けたことを特徴とする駆動回路である。上記回路は、後
述する図１及び図７に示す制御回路、並びに図９に示す
ゲート回路４６と図１２に示す制御回路に相当するもの
である。所定のタイミング信号の入力が停止した後に再
開した時には、パネルの駆動に必要なタイミング信号の
入力が停止しているので、パネルに供給される映像デー
タとパネルの動作とは同期がとれていない。したがっ
て、タイミング信号の再開と同時に映像データをパネル
に書き込むようにすると、直前のフレームがすべて走査
されない状態で新たにデータの書き込みが起こってしま
い、上述した問題が生じてしまう。そこで、駆動回路が
必要とする所定のタイミング信号の入力が停止した後に
再開した際、所定期間だけ上記駆動制御を行って、映像
データとパネル動作の同期を確立した後に映像データを
パネルに供給することで、フリーラン後の映像の乱れの
発生を防止することができる。
は、マトリクス型パネルを駆動する駆動回路において、
駆動回路が必要とする所定のタイミング信号の入力が停
止（フリーラン）した後に再開した際、所定期間だけ映
像データとパネルの動作との同期が確立した後に映像デ
ータをパネルに供給するための駆動制御を行う回路を設
けたことを特徴とする駆動回路である。上記回路は、後
述する図１及び図７に示す制御回路、並びに図９に示す
ゲート回路４６と図１２に示す制御回路に相当するもの
である。所定のタイミング信号の入力が停止した後に再
開した時には、パネルの駆動に必要なタイミング信号の
入力が停止しているので、パネルに供給される映像デー
タとパネルの動作とは同期がとれていない。したがっ
て、タイミング信号の再開と同時に映像データをパネル
に書き込むようにすると、直前のフレームがすべて走査
されない状態で新たにデータの書き込みが起こってしま
い、上述した問題が生じてしまう。そこで、駆動回路が
必要とする所定のタイミング信号の入力が停止した後に
再開した際、所定期間だけ上記駆動制御を行って、映像
データとパネル動作の同期を確立した後に映像データを
パネルに供給することで、フリーラン後の映像の乱れの
発生を防止することができる。
【００１２】請求項２に記載の発明は、請求項１の駆動
回路において、１水平ラインのデータを取り込みパネル
に出力するデータドライバ（実施例のデータドライバ１
２に相当）と、データを書き込むためにパネルを１水平
ライン毎に選択するゲートドライバ（実施例のゲートド
ライバ１４に相当）と、所定のタイミング信号の入力が
停止した後に再開した際、ゲートドライバの出力信号を
所定期間ディスエーブル状態にしてデータの書き込み動
作を禁止する制御回路（実施例の図１及び図７に示す制
御回路に相当）とを有することを特徴とする。映像デー
タとパネル動作との同期が取れるまでデータの書き込み
を禁止することで、フリーラン後の映像の乱れの発生を
防止できる。
回路において、１水平ラインのデータを取り込みパネル
に出力するデータドライバ（実施例のデータドライバ１
２に相当）と、データを書き込むためにパネルを１水平
ライン毎に選択するゲートドライバ（実施例のゲートド
ライバ１４に相当）と、所定のタイミング信号の入力が
停止した後に再開した際、ゲートドライバの出力信号を
所定期間ディスエーブル状態にしてデータの書き込み動
作を禁止する制御回路（実施例の図１及び図７に示す制
御回路に相当）とを有することを特徴とする。映像デー
タとパネル動作との同期が取れるまでデータの書き込み
を禁止することで、フリーラン後の映像の乱れの発生を
防止できる。
【００１３】請求項３に記載の発明は、請求項２の制御
回路において、前記所定期間を可変設定できる回路（図
７に示す構成に相当する）を有することを特徴とする。
実際の映像データとパネル動作との同期が取れるまでに
要する期間は、映像データの出力源（例えば、ＶＴＲ）
によってまちまちである。これに対応するため、所定時
間を可変設定するように構成したものである。
回路において、前記所定期間を可変設定できる回路（図
７に示す構成に相当する）を有することを特徴とする。
実際の映像データとパネル動作との同期が取れるまでに
要する期間は、映像データの出力源（例えば、ＶＴＲ）
によってまちまちである。これに対応するため、所定時
間を可変設定するように構成したものである。
【００１４】請求項４に記載の発明は、請求項１の前記
駆動回路において、１水平ラインのデータを取り込みパ
ネルに出力するデータドライバ（実施例のデータドライ
バ１２に相当する）と、データを書き込むためにパネル
を１水平ライン毎に選択するゲートドライバ（実施例の
ゲートドライバ１４に相当する）と、所定のタイミング
信号の入力が停止した後に再開した際、データドライバ
へ供給されるデータを所定期間所定の値に設定する回路
（実施例のゲート回路４６と図１２の制御回路に相当す
る）とを有することを特徴とする。映像データとパネル
動作との同期が取れた時点で外部からの映像データの供
給を再開することで、フリーラン後の映像の乱れの発生
を防止できる。同期がとれるまでは、パネルに所定の値
のデータ（例えば、青や白）を供給することで、次の映
像表示まで画面が乱れることなく、単一色の表示とな
る。
駆動回路において、１水平ラインのデータを取り込みパ
ネルに出力するデータドライバ（実施例のデータドライ
バ１２に相当する）と、データを書き込むためにパネル
を１水平ライン毎に選択するゲートドライバ（実施例の
ゲートドライバ１４に相当する）と、所定のタイミング
信号の入力が停止した後に再開した際、データドライバ
へ供給されるデータを所定期間所定の値に設定する回路
（実施例のゲート回路４６と図１２の制御回路に相当す
る）とを有することを特徴とする。映像データとパネル
動作との同期が取れた時点で外部からの映像データの供
給を再開することで、フリーラン後の映像の乱れの発生
を防止できる。同期がとれるまでは、パネルに所定の値
のデータ（例えば、青や白）を供給することで、次の映
像表示まで画面が乱れることなく、単一色の表示とな
る。
【００１５】請求項５に記載の発明は、マトリクス型パ
ネルを駆動する駆動方法において、駆動回路が必要とす
る所定のタイミング信号の入力が停止した後に再開した
際、所定期間だけ映像データとパネルの動作との同期が
確立した後に映像データをパネルに供給するための駆動
制御を行うことを特徴とする駆動方法である。請求項１
と同様の作用、効果を有する。
ネルを駆動する駆動方法において、駆動回路が必要とす
る所定のタイミング信号の入力が停止した後に再開した
際、所定期間だけ映像データとパネルの動作との同期が
確立した後に映像データをパネルに供給するための駆動
制御を行うことを特徴とする駆動方法である。請求項１
と同様の作用、効果を有する。
【００１６】請求項６に記載の発明は、請求項５の記載
において、１水平ラインのデータを取り込みパネルに出
力するステップと、データを書き込むためにパネルを１
水平ライン毎に選択するステップと、所定のタイミング
信号の入力が停止した後に再開した際、ゲートドライバ
の出力信号を所定期間ディスエーブル状態にしてデータ
の書き込み動作を禁止するステップとを有することを特
徴とする。請求項２と同様の作用、効果が得られる。
において、１水平ラインのデータを取り込みパネルに出
力するステップと、データを書き込むためにパネルを１
水平ライン毎に選択するステップと、所定のタイミング
信号の入力が停止した後に再開した際、ゲートドライバ
の出力信号を所定期間ディスエーブル状態にしてデータ
の書き込み動作を禁止するステップとを有することを特
徴とする。請求項２と同様の作用、効果が得られる。
【００１７】請求項７に記載の発明は、請求項５の記載
において、１水平ラインのデータを取り込みパネルに出
力するステップと、データを書き込むためにパネルを１
水平ライン毎に選択するステップと、所定のタイミング
信号の入力が停止した後に再開した際、データドライバ
へ供給されるデータを所定期間所定の値に設定する回路
とを有することを特徴とする。請求項４と同様の作用、
効果が得られる。
において、１水平ラインのデータを取り込みパネルに出
力するステップと、データを書き込むためにパネルを１
水平ライン毎に選択するステップと、所定のタイミング
信号の入力が停止した後に再開した際、データドライバ
へ供給されるデータを所定期間所定の値に設定する回路
とを有することを特徴とする。請求項４と同様の作用、
効果が得られる。
【００１８】請求項８に記載の発明は、液晶を用いたマ
トリクス型パネルと、これを駆動する駆動回路を有する
液晶表示装置において、前記駆動回路は請求項１ないし
４のいずれか一項記載のものであることを特徴とする液
晶表示装置である。請求項１ないし４の作用、効果をも
った液晶表示装置が得られる。
トリクス型パネルと、これを駆動する駆動回路を有する
液晶表示装置において、前記駆動回路は請求項１ないし
４のいずれか一項記載のものであることを特徴とする液
晶表示装置である。請求項１ないし４の作用、効果をも
った液晶表示装置が得られる。
【００１９】
【発明の実施の形態】以下、本発明の実施例を説明す
る。図１は、本発明の第１の実施例による駆動回路中の
制御回路の構成を示すブロック図である。図示する制御
回路は、図１３に示す液晶表示装置のタイミング回路１
６内に設けられる。すなわち、本発明の第１の実施例に
よる液晶表示装置は、図１３に示すブロック構成におい
て、タイミング回路１６内に図１に示す制御回路を具備
したものである。以下、図１に示す制御回路を具備した
タイミング制御回路をタイミング制御回路１６０とす
る。制御回路は、垂直同期信号Ｖ−ＳＹＮＣ、水平同期
信号Ｈ−ＳＹＮＣ及びサンプリングクロックＣＬＫ１を
入力し、出力イネーブル信号／ＯＥＧを生成するもので
ある。なお、液晶表示装置の駆動回路は、上記タイミン
グ制御回路１６０に加え、データドライバ１２及びゲー
トドライバ１４を含むものである。
る。図１は、本発明の第１の実施例による駆動回路中の
制御回路の構成を示すブロック図である。図示する制御
回路は、図１３に示す液晶表示装置のタイミング回路１
６内に設けられる。すなわち、本発明の第１の実施例に
よる液晶表示装置は、図１３に示すブロック構成におい
て、タイミング回路１６内に図１に示す制御回路を具備
したものである。以下、図１に示す制御回路を具備した
タイミング制御回路をタイミング制御回路１６０とす
る。制御回路は、垂直同期信号Ｖ−ＳＹＮＣ、水平同期
信号Ｈ−ＳＹＮＣ及びサンプリングクロックＣＬＫ１を
入力し、出力イネーブル信号／ＯＥＧを生成するもので
ある。なお、液晶表示装置の駆動回路は、上記タイミン
グ制御回路１６０に加え、データドライバ１２及びゲー
トドライバ１４を含むものである。
【００２０】図２は、図１に示す制御回路を具備するタ
イミング制御回路１６０の動作を示す図である。図１６
に示す従来のタイミング制御回路１６との相違点は、出
力イネーブル信号／ＯＥＧにある。フリーラン後にタイ
ミング信号、すなわち垂直同期信号Ｖ−ＳＹＮＣ、水平
同期信号Ｈ−ＳＹＮＣが入力されると、出力イネーブル
信号／ＯＥＧをハイレベルにしてパネル１０へのデータ
の書き込みを止める（ディスエーブル状態）。そして、
正規のタイミング信号（すなわち、タイミング制御回路
１６に垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−
ＳＹＮＣが実際に供給される）が入った２フレーム目か
ら出力イネーブル信号／ＯＥＧをローレベルにしてパネ
ル１０にデータを書き始める。垂直同期信号Ｖ−ＳＹＮ
Ｃ及び水平同期信号Ｈ−ＳＹＮＣの供給が再開された１
フレーム目は、ＲＧＢデータとゲートドライバ１４との
同期はとれていない。しかしながら、２フレーム目から
は、垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−Ｓ
ＹＮＣとＲＧＢデータとは同期がとれているので、２フ
レーム目からＲＧＢデータの書き込みを開始すること
で、パネル１０の第１ラインから正しくデータを書き込
むことができ、従来の問題点は解消できる。なお、ＲＧ
Ｂデータは前述したアナログ映像データ又はディジタル
映像データのいずれでもよく、階調データである。
イミング制御回路１６０の動作を示す図である。図１６
に示す従来のタイミング制御回路１６との相違点は、出
力イネーブル信号／ＯＥＧにある。フリーラン後にタイ
ミング信号、すなわち垂直同期信号Ｖ−ＳＹＮＣ、水平
同期信号Ｈ−ＳＹＮＣが入力されると、出力イネーブル
信号／ＯＥＧをハイレベルにしてパネル１０へのデータ
の書き込みを止める（ディスエーブル状態）。そして、
正規のタイミング信号（すなわち、タイミング制御回路
１６に垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−
ＳＹＮＣが実際に供給される）が入った２フレーム目か
ら出力イネーブル信号／ＯＥＧをローレベルにしてパネ
ル１０にデータを書き始める。垂直同期信号Ｖ−ＳＹＮ
Ｃ及び水平同期信号Ｈ−ＳＹＮＣの供給が再開された１
フレーム目は、ＲＧＢデータとゲートドライバ１４との
同期はとれていない。しかしながら、２フレーム目から
は、垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−Ｓ
ＹＮＣとＲＧＢデータとは同期がとれているので、２フ
レーム目からＲＧＢデータの書き込みを開始すること
で、パネル１０の第１ラインから正しくデータを書き込
むことができ、従来の問題点は解消できる。なお、ＲＧ
Ｂデータは前述したアナログ映像データ又はディジタル
映像データのいずれでもよく、階調データである。
【００２１】図１に戻り、上記制御を可能とする制御回
路は、フリーラン認識回路３０、正規タイミング認識回
路３２、微分パルス生成回路３４、ＪＫフリップフロッ
プ３６1 、３６2 、３６3 、及びアンドゲート３８1 、
３８2 を具備する。フリーラン認識回路３０は、垂直同
期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−ＳＹＮＣから
図２にしめすようなフリーラン状態を検出して、フリー
ラン認識信号を出力する。検出結果は、ＪＫフリップフ
ロップ３６1 、３６2 及びアンドゲート３８2に与えら
れる。正規タイミング認識回路３２は、垂直同期信号Ｖ
−ＳＹＮＣ及びサンプリングクロックＣＬＫ１から、垂
直同期信号Ｖ−ＳＹＮＣのパルス期間をサンプリングク
ロックＣＬＫ１でカウントし、正規のタイミングで垂直
同期信号Ｖ−ＳＹＮＣが供給されているかどうかを判断
し、その判断結果である正規タイミング認識信号をアン
ドゲート３８2 に出力する。なお、フリーラン認識回路
３０及び正規タイミング認識回路３２の内部構成例は、
後述する。また、サンプリングクロックＣＬＫ１は外部
から供給しても良いし、駆動回路の内部で生成しても良
い。
路は、フリーラン認識回路３０、正規タイミング認識回
路３２、微分パルス生成回路３４、ＪＫフリップフロッ
プ３６1 、３６2 、３６3 、及びアンドゲート３８1 、
３８2 を具備する。フリーラン認識回路３０は、垂直同
期信号Ｖ−ＳＹＮＣ及び水平同期信号Ｈ−ＳＹＮＣから
図２にしめすようなフリーラン状態を検出して、フリー
ラン認識信号を出力する。検出結果は、ＪＫフリップフ
ロップ３６1 、３６2 及びアンドゲート３８2に与えら
れる。正規タイミング認識回路３２は、垂直同期信号Ｖ
−ＳＹＮＣ及びサンプリングクロックＣＬＫ１から、垂
直同期信号Ｖ−ＳＹＮＣのパルス期間をサンプリングク
ロックＣＬＫ１でカウントし、正規のタイミングで垂直
同期信号Ｖ−ＳＹＮＣが供給されているかどうかを判断
し、その判断結果である正規タイミング認識信号をアン
ドゲート３８2 に出力する。なお、フリーラン認識回路
３０及び正規タイミング認識回路３２の内部構成例は、
後述する。また、サンプリングクロックＣＬＫ１は外部
から供給しても良いし、駆動回路の内部で生成しても良
い。
【００２２】ＪＫフリップフロップ３６3 は、フリーラ
ン認識回路３０でフリーラン動作を認識後、正規タイミ
ング認識回路３２で正規タイミングが入力されるとセッ
トされ、出力イネーブル信号／ＯＥＧをハイレベルにす
る。ＪＫフリップフロップ３６1 と３６2 はフリーラン
認識回路３０の出力信号でセットされる。ＪＫフリップ
フロップ３６1 は、その後の正規タイミングの最初（１
フレーム目）の垂直同期信号Ｖ−ＳＹＮＣでクリアされ
る。また、ＪＫフリップフロップ３６2 は、２回目（２
フレーム目）の垂直同期信号Ｖ−ＳＹＮＣでクリアされ
る。微分パルス生成回路３４は、ＪＫフリップフロップ
３６2 の出力の立ち下がりに応答したパルス信号を生成
し、ＪＫフリップフロップ３６3 をクリアする。これに
より、出力イネーブル信号／ＯＥＧはローレベルにな
る。
ン認識回路３０でフリーラン動作を認識後、正規タイミ
ング認識回路３２で正規タイミングが入力されるとセッ
トされ、出力イネーブル信号／ＯＥＧをハイレベルにす
る。ＪＫフリップフロップ３６1 と３６2 はフリーラン
認識回路３０の出力信号でセットされる。ＪＫフリップ
フロップ３６1 は、その後の正規タイミングの最初（１
フレーム目）の垂直同期信号Ｖ−ＳＹＮＣでクリアされ
る。また、ＪＫフリップフロップ３６2 は、２回目（２
フレーム目）の垂直同期信号Ｖ−ＳＹＮＣでクリアされ
る。微分パルス生成回路３４は、ＪＫフリップフロップ
３６2 の出力の立ち下がりに応答したパルス信号を生成
し、ＪＫフリップフロップ３６3 をクリアする。これに
より、出力イネーブル信号／ＯＥＧはローレベルにな
る。
【００２３】図３は、図１に示すフリーラン認識回路３
０の一構成例を示すブロック図である。フリーラン認識
回路３０はカウンタ３０1 と３０2 とを具備する。映像
信号（ＲＧＢデータ）は、１垂直同期期間中に、水平同
期はＮＴＳＣ方式で２６２．５本、ＰＡＬ方式で３１
２．５本ある。垂直同期信号Ｖ−ＳＹＮＣでカウンタ３
０2 をクリアにした後、カウンタ３０1 がカウントする
水平同期信号Ｈ−ＳＹＮＣの数がＮＴＳＣ方式で２６３
以上カウントしても、次の垂直同期信号Ｖ−ＳＹＮＣが
カウンタ３０2 に与えられない場合には、タイミング信
号、すなわち垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信
号Ｈ−ＳＹＮＣの入力がないと判断し、カウンタ３０1
はフリーラン認識信号を出力する。
０の一構成例を示すブロック図である。フリーラン認識
回路３０はカウンタ３０1 と３０2 とを具備する。映像
信号（ＲＧＢデータ）は、１垂直同期期間中に、水平同
期はＮＴＳＣ方式で２６２．５本、ＰＡＬ方式で３１
２．５本ある。垂直同期信号Ｖ−ＳＹＮＣでカウンタ３
０2 をクリアにした後、カウンタ３０1 がカウントする
水平同期信号Ｈ−ＳＹＮＣの数がＮＴＳＣ方式で２６３
以上カウントしても、次の垂直同期信号Ｖ−ＳＹＮＣが
カウンタ３０2 に与えられない場合には、タイミング信
号、すなわち垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信
号Ｈ−ＳＹＮＣの入力がないと判断し、カウンタ３０1
はフリーラン認識信号を出力する。
【００２４】図４は、図１に示す正規タイミング認識回
路３２の一構成例を示すブロック図である。正規タイミ
ング認識回路３２は、図４（Ａ）に示すように、アップ
／ダウンカウンタ３２1 で構成される。図４（Ｂ）に示
すように、実際の垂直同期信号Ｖ−ＳＹＮＣには等化パ
ルスが入っているため、Ｖ−ＳＹＮＣ間をサンプリング
クロックＣＬＫ１でサンプリングし、サンプリング回数
を積分する。すなわち、アップ／ダウンカウンタ３２1
は垂直同期信号Ｖ−ＳＹＮＣをサンプリングクロックＣ
ＬＫ１でカウントする。そして、アップ／ダウンカウン
タ３２1 の最大値が１６であるとして、しきい値８以上
であれば、垂直同期信号Ｖ−ＳＹＮＣが入力されている
と判断し、正規タイミング認識信号を出力する（アップ
／ダウンカウンタ３２1 の出力がハイレベル）。
路３２の一構成例を示すブロック図である。正規タイミ
ング認識回路３２は、図４（Ａ）に示すように、アップ
／ダウンカウンタ３２1 で構成される。図４（Ｂ）に示
すように、実際の垂直同期信号Ｖ−ＳＹＮＣには等化パ
ルスが入っているため、Ｖ−ＳＹＮＣ間をサンプリング
クロックＣＬＫ１でサンプリングし、サンプリング回数
を積分する。すなわち、アップ／ダウンカウンタ３２1
は垂直同期信号Ｖ−ＳＹＮＣをサンプリングクロックＣ
ＬＫ１でカウントする。そして、アップ／ダウンカウン
タ３２1 の最大値が１６であるとして、しきい値８以上
であれば、垂直同期信号Ｖ−ＳＹＮＣが入力されている
と判断し、正規タイミング認識信号を出力する（アップ
／ダウンカウンタ３２1 の出力がハイレベル）。
【００２５】以上のように、水平同期信号Ｈ−ＳＹＮＣ
及び垂直同期信号Ｖ−ＳＹＮＣから出力イネーブル信号
／ＯＥＧを制御回路で生成することにより、図２に示す
動作が実現できる。なお、ゲートドライバ１４に与える
他のタイミング信号ＳＴＶ及びΦｘの生成は、例えば図
５（Ａ）、（Ｂ）に示すカウンタ４０、４２で行える。
カウンタ４０は周期的カウンタで、垂直同期信号Ｖ−Ｓ
ＹＮＣを受けて所定値までカウントすると、次に垂直同
期信号Ｖ−ＳＹＮＣがなくても初期値からカウント動作
を行う。また、カウント中に垂直同期信号Ｖ−ＳＹＮＣ
が入力されると、初期値からカウントをし始める。カウ
ンタ４０の出力信号がスタートパルス信号ＳＴＶであ
る。カウンタ４２はスタートパルス信号ＳＴＶを受け、
所定回数だけ出力パルスΦｘを発生する。
及び垂直同期信号Ｖ−ＳＹＮＣから出力イネーブル信号
／ＯＥＧを制御回路で生成することにより、図２に示す
動作が実現できる。なお、ゲートドライバ１４に与える
他のタイミング信号ＳＴＶ及びΦｘの生成は、例えば図
５（Ａ）、（Ｂ）に示すカウンタ４０、４２で行える。
カウンタ４０は周期的カウンタで、垂直同期信号Ｖ−Ｓ
ＹＮＣを受けて所定値までカウントすると、次に垂直同
期信号Ｖ−ＳＹＮＣがなくても初期値からカウント動作
を行う。また、カウント中に垂直同期信号Ｖ−ＳＹＮＣ
が入力されると、初期値からカウントをし始める。カウ
ンタ４０の出力信号がスタートパルス信号ＳＴＶであ
る。カウンタ４２はスタートパルス信号ＳＴＶを受け、
所定回数だけ出力パルスΦｘを発生する。
【００２６】図６に、データドライバ１２の動作を含め
た回路動作のタイミング図を示す。シフトクロック信号
Φｘの１パルス当り１水平ラインが選択され、この間に
データドライバ１２に与えられるＲＧＢデータが選択さ
れた水平ラインに、ラッチ制御信号ＬＥに同期して一度
に書き込まれる。図７は、本発明の第２の実施例による
駆動回路中の制御回路のブロック図である。なお、図７
中、図１に示す構成要素と同一のものには同一の参照番
号を付けてある。図７に示す制御回路は、タイミング制
御回路１６０内の一部で、出力イネーブル信号／ＯＥＧ
を生成する。
た回路動作のタイミング図を示す。シフトクロック信号
Φｘの１パルス当り１水平ラインが選択され、この間に
データドライバ１２に与えられるＲＧＢデータが選択さ
れた水平ラインに、ラッチ制御信号ＬＥに同期して一度
に書き込まれる。図７は、本発明の第２の実施例による
駆動回路中の制御回路のブロック図である。なお、図７
中、図１に示す構成要素と同一のものには同一の参照番
号を付けてある。図７に示す制御回路は、タイミング制
御回路１６０内の一部で、出力イネーブル信号／ＯＥＧ
を生成する。
【００２７】第２の実施例は、フリーラン後の正規のタ
イミングで垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信号
Ｈ−ＳＹＮＣが入力されても、映像データを供給するソ
ースによっては、正規の映像が表示されるまで、数フィ
ールドを要するものがある点を考慮したものである。図
７に示す制御回路は、図１に示す構成に、ＪＫフリップ
フロップ３６4 、３６5 、及びマルチプレクサ（ＭＰ
Ｘ）４４を図示の通り設けることで構成される。前述し
たように、ＪＫフリップフロップ３６2 の出力（図７で
はこれをＴ１とする）は、垂直同期信号Ｖ−ＳＹＮＣの
供給再開後の２フレーム目からデータを書き込むよう
に、出力イネーブル信号／ＯＥＧを生成する。ＪＫフリ
ップフロップ３６4 の出力Ｔ２は、垂直同期信号Ｖ−Ｓ
ＹＮＣの供給再開後の３フレーム目からデータを書き込
むように、出力イネーブル信号／ＯＥＧを生成する。Ｊ
Ｋフリップフロップ３６5 の出力Ｔ３は、垂直同期信号
Ｖ−ＳＹＮＣの供給再開後の４フレーム目からデータを
書き込むように、出力イネーブル信号／ＯＥＧを生成す
る。マルチプレクサ４４は選択器として動作し、上記出
力Ｔ１、Ｔ２、Ｔ３のいずれかを選択信号に従い選択
し、微分パルス生成回路３４に出力する。選択信号は外
部から供給するものであっても良いし、タイミング制御
回路１６０内にスイッチを設け、Ｔ１〜Ｔ３のいずれか
を選択するようにスイッチで設定することとしても良
い。選択された信号Ｔ１〜Ｔ３に応じて、出力イネーブ
ル信号／ＯＥＧがハイレベルになっている期間が決ま
る。
イミングで垂直同期信号Ｖ−ＳＹＮＣ及び水平同期信号
Ｈ−ＳＹＮＣが入力されても、映像データを供給するソ
ースによっては、正規の映像が表示されるまで、数フィ
ールドを要するものがある点を考慮したものである。図
７に示す制御回路は、図１に示す構成に、ＪＫフリップ
フロップ３６4 、３６5 、及びマルチプレクサ（ＭＰ
Ｘ）４４を図示の通り設けることで構成される。前述し
たように、ＪＫフリップフロップ３６2 の出力（図７で
はこれをＴ１とする）は、垂直同期信号Ｖ−ＳＹＮＣの
供給再開後の２フレーム目からデータを書き込むよう
に、出力イネーブル信号／ＯＥＧを生成する。ＪＫフリ
ップフロップ３６4 の出力Ｔ２は、垂直同期信号Ｖ−Ｓ
ＹＮＣの供給再開後の３フレーム目からデータを書き込
むように、出力イネーブル信号／ＯＥＧを生成する。Ｊ
Ｋフリップフロップ３６5 の出力Ｔ３は、垂直同期信号
Ｖ−ＳＹＮＣの供給再開後の４フレーム目からデータを
書き込むように、出力イネーブル信号／ＯＥＧを生成す
る。マルチプレクサ４４は選択器として動作し、上記出
力Ｔ１、Ｔ２、Ｔ３のいずれかを選択信号に従い選択
し、微分パルス生成回路３４に出力する。選択信号は外
部から供給するものであっても良いし、タイミング制御
回路１６０内にスイッチを設け、Ｔ１〜Ｔ３のいずれか
を選択するようにスイッチで設定することとしても良
い。選択された信号Ｔ１〜Ｔ３に応じて、出力イネーブ
ル信号／ＯＥＧがハイレベルになっている期間が決ま
る。
【００２８】なお、更にＪＫフリップフロップ及びアン
ドゲートを設けて、５フレーム以降からデータを書き込
むようにしても良い。次に、本発明の第３の実施例につ
いて説明する。図９は、本発明の第３の実施例による駆
動回路を具備した液晶表示装置のブロック図である。図
９において、前述した構成要素と同一のものには同一の
参照番号を付けてある。第１及び第２の実施例では、ゲ
ートドライバ１４に与える出力イネーブル信号／ＯＥＧ
を制御する構成であった。これに対し、第３の実施例
は、フリーラン後に垂直同期信号Ｖ−ＳＹＮＣの供給が
再開された際、所定の期間、外部からのＲＧＢデータを
マスクしてデータドライバ１２に与えないようにするこ
とを特徴とする。図９に示すタイミング制御回路２６０
は、上記マスクする期間を指示するＲＧＢマスク信号を
生成して、ゲート回路４６に与える。マスク期間中は、
外部からの映像データを供給する代わりに、パネル１０
の表示を青や白の所定の色に固定するようにする。
ドゲートを設けて、５フレーム以降からデータを書き込
むようにしても良い。次に、本発明の第３の実施例につ
いて説明する。図９は、本発明の第３の実施例による駆
動回路を具備した液晶表示装置のブロック図である。図
９において、前述した構成要素と同一のものには同一の
参照番号を付けてある。第１及び第２の実施例では、ゲ
ートドライバ１４に与える出力イネーブル信号／ＯＥＧ
を制御する構成であった。これに対し、第３の実施例
は、フリーラン後に垂直同期信号Ｖ−ＳＹＮＣの供給が
再開された際、所定の期間、外部からのＲＧＢデータを
マスクしてデータドライバ１２に与えないようにするこ
とを特徴とする。図９に示すタイミング制御回路２６０
は、上記マスクする期間を指示するＲＧＢマスク信号を
生成して、ゲート回路４６に与える。マスク期間中は、
外部からの映像データを供給する代わりに、パネル１０
の表示を青や白の所定の色に固定するようにする。
【００２９】図１０は図９に示すゲート回路４６の一構
成例を示すブロック図であり、（Ａ））はＲＧＢデータ
がアナログ映像データの場合、（Ｂ）、（Ｃ）はディジ
タル映像データの場合の構成である。まず、図１０
（Ａ）に示すゲート回路４６は、スイッチ４６1 及びイ
ンバータ４６2 、４６3 、４６4 を有する。スイッチ４
６1 は、図９に示すタイミング制御回路２６０からＲ、
Ｇ、Ｂ毎にマスク信号を受け取るとともに、外部から映
像信号ＩＮ−Ｒ、ＩＮ−Ｇ、ＩＮ−Ｂを受け取る。スイ
ッチ４６1 は映像を表示するか、ＲＧＢマスクによる単
一色を表示するかを選択する。交流駆動は、タイミング
制御回路２６０からの反転制御信号を受けて動作するイ
ンバータ４６2 、４６3 、４６4 で行われる。例えば、
青を表示する場合、ＲＧＢマスクの内のＢ信号を選択
し、これを受けてスイッチ４６1 はＢ信号のみをロウレ
ベル、Ｒ、Ｇ信号をハイレベルにする。
成例を示すブロック図であり、（Ａ））はＲＧＢデータ
がアナログ映像データの場合、（Ｂ）、（Ｃ）はディジ
タル映像データの場合の構成である。まず、図１０
（Ａ）に示すゲート回路４６は、スイッチ４６1 及びイ
ンバータ４６2 、４６3 、４６4 を有する。スイッチ４
６1 は、図９に示すタイミング制御回路２６０からＲ、
Ｇ、Ｂ毎にマスク信号を受け取るとともに、外部から映
像信号ＩＮ−Ｒ、ＩＮ−Ｇ、ＩＮ−Ｂを受け取る。スイ
ッチ４６1 は映像を表示するか、ＲＧＢマスクによる単
一色を表示するかを選択する。交流駆動は、タイミング
制御回路２６０からの反転制御信号を受けて動作するイ
ンバータ４６2 、４６3 、４６4 で行われる。例えば、
青を表示する場合、ＲＧＢマスクの内のＢ信号を選択
し、これを受けてスイッチ４６1 はＢ信号のみをロウレ
ベル、Ｒ、Ｇ信号をハイレベルにする。
【００３０】図１０（Ｂ）に示す構成のゲート回路４６
は、複数ビット（ｎビット）のＲ、Ｇ、Ｂディジタル信
号を処理するもので、左側のアンドゲート４６60〜４６
6n、４６70〜４６7n、オアゲート４６80〜４６8nを有
し、マスク時に青を表示する。青を表示する場合、Ｂ０
−ＩＮ〜Ｂｎ−ＩＮは、ＲＧＢマスク信号を受けたオア
ゲート４６80〜４６8nでマスクされる。Ｒ０−ＩＮ〜Ｒ
ｎ−ＩＮ及びＧ０−ＩＮ〜Ｇｎ−ＩＮは、アンドゲート
４６60〜４６6n、４６70〜４６7nで、ＲＧＢマスク信号
をインバータ４６5 で反転した信号とアンド論理がとら
れる。ゲート出力はＢ０〜Ｂｎ＝１、Ｒ０〜Ｒｎ＝Ｇ０
〜Ｇｎ＝０となり、青が表示される。図１０（Ｃ）に示
す構成のゲート回路４６は、白を表示するもので、オア
ゲート４７ 10〜４７1n、４７20〜４７2n、４７30〜４７
3nを有する。ＲＧＢマスク信号によりゲート出力は全て
ハイレベルとなり、白が表示される。
は、複数ビット（ｎビット）のＲ、Ｇ、Ｂディジタル信
号を処理するもので、左側のアンドゲート４６60〜４６
6n、４６70〜４６7n、オアゲート４６80〜４６8nを有
し、マスク時に青を表示する。青を表示する場合、Ｂ０
−ＩＮ〜Ｂｎ−ＩＮは、ＲＧＢマスク信号を受けたオア
ゲート４６80〜４６8nでマスクされる。Ｒ０−ＩＮ〜Ｒ
ｎ−ＩＮ及びＧ０−ＩＮ〜Ｇｎ−ＩＮは、アンドゲート
４６60〜４６6n、４６70〜４６7nで、ＲＧＢマスク信号
をインバータ４６5 で反転した信号とアンド論理がとら
れる。ゲート出力はＢ０〜Ｂｎ＝１、Ｒ０〜Ｒｎ＝Ｇ０
〜Ｇｎ＝０となり、青が表示される。図１０（Ｃ）に示
す構成のゲート回路４６は、白を表示するもので、オア
ゲート４７ 10〜４７1n、４７20〜４７2n、４７30〜４７
3nを有する。ＲＧＢマスク信号によりゲート出力は全て
ハイレベルとなり、白が表示される。
【００３１】図１１は、上記ＲＧＢマスク信号と他の信
号との関係を示すタイミング図である。フリーラン状態
からフリーラン状態終了後所定の期間まで（図１１の例
では、再開時から１フレームまで）、ＲＧＢマスク信号
はハイレベルに設定される。このようにして、ＲＧＢデ
ータの１水平ライン目とパネルの１ライン目の表示の同
期が取れた時点でＲＧＢデータをパネル１０に供給す
る。
号との関係を示すタイミング図である。フリーラン状態
からフリーラン状態終了後所定の期間まで（図１１の例
では、再開時から１フレームまで）、ＲＧＢマスク信号
はハイレベルに設定される。このようにして、ＲＧＢデ
ータの１水平ライン目とパネルの１ライン目の表示の同
期が取れた時点でＲＧＢデータをパネル１０に供給す
る。
【００３２】図１２は、図１１に示すＲＧＢマスク信号
を生成する制御回路の一構成例である。図示するタイミ
ング制御回路は、図９に示すタイミング制御回路２６０
内に設けられている。なお、前述した構成要素と同一の
ものには同一の参照番号を付けてある。図１２に示す回
路は、図１の構成から正規タイミング認識回路３２を取
り除いた構成である。すなわち、フリーラン認識回路３
０の出力信号は直接ＪＫフリップフロップ３６3 に与え
られている。ＪＫフリップフロップ３６3 はフリーラン
状態が認識されるとセットされ、垂直同期信号Ｖ−ＳＹ
ＮＣの供給が再開された後２フレーム目の開始時点でク
リアされる。
を生成する制御回路の一構成例である。図示するタイミ
ング制御回路は、図９に示すタイミング制御回路２６０
内に設けられている。なお、前述した構成要素と同一の
ものには同一の参照番号を付けてある。図１２に示す回
路は、図１の構成から正規タイミング認識回路３２を取
り除いた構成である。すなわち、フリーラン認識回路３
０の出力信号は直接ＪＫフリップフロップ３６3 に与え
られている。ＪＫフリップフロップ３６3 はフリーラン
状態が認識されるとセットされ、垂直同期信号Ｖ−ＳＹ
ＮＣの供給が再開された後２フレーム目の開始時点でク
リアされる。
【００３３】上記制御回路は、図１２に示す構成に限定
されない。例えば、図７に示すように、ＪＫフリップフ
ロップ３６4 、３６5 、アンドゲート３８3 、３８4 及
びマルチプレクサ４４を図１２に示す回路に付加して、
垂直同期信号Ｖ−ＳＹＮＣの供給の再開後２フレーム以
上の期間をマスクするようにすることもできる。以上、
本発明の第１ないし第３の実施例を説明した。本発明は
液晶表示装置に限定されるものではなく、他のマトリク
ス型パネルを用いた装置を含むものである。
されない。例えば、図７に示すように、ＪＫフリップフ
ロップ３６4 、３６5 、アンドゲート３８3 、３８4 及
びマルチプレクサ４４を図１２に示す回路に付加して、
垂直同期信号Ｖ−ＳＹＮＣの供給の再開後２フレーム以
上の期間をマスクするようにすることもできる。以上、
本発明の第１ないし第３の実施例を説明した。本発明は
液晶表示装置に限定されるものではなく、他のマトリク
ス型パネルを用いた装置を含むものである。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
映像データの同期信号が停止したフリーラン後の画像の
乱れを防止することができるマトリクス型パネルの駆動
回路及び駆動方法並びに液晶表示装置を提供することが
できる。
映像データの同期信号が停止したフリーラン後の画像の
乱れを防止することができるマトリクス型パネルの駆動
回路及び駆動方法並びに液晶表示装置を提供することが
できる。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示す構成を具備した液晶表示装置の動作
を示すタイミング図である。
を示すタイミング図である。
【図３】図１に示すフリーラン認識回路の一構成例を示
すブロック図である。
すブロック図である。
【図４】正規タイミング認識回路の一構成例及びタイミ
ングを示す図である。
ングを示す図である。
【図５】液晶表示装置のタイミング制御回路内の一構成
例を示す図である。
例を示す図である。
【図６】図１に示す構成を具備した液晶表示装置の動作
を示すタイミング図である。
を示すタイミング図である。
【図７】本発明の第２の実施例を示すブロック図であ
る。
る。
【図８】図７に示す構成を具備した液晶表示装置の動作
を示すタイミング図である。
を示すタイミング図である。
【図９】本発明の第３の実施例による液晶表示装置を示
すブロック図である。
すブロック図である。
【図１０】図９に示すゲート回路４６の一構成例を示す
図である。
図である。
【図１１】図９に示す液晶表示装置の動作を示すタイミ
ング図である。
ング図である。
【図１２】図９に示す液晶表示装置のタイミング生成回
路の一構成例を示すブロック図である。
路の一構成例を示すブロック図である。
【図１３】液晶表示装置の構成を示すブロック図であ
る。
る。
【図１４】図１３に示すゲートドライバの一構成例を示
すブロック図である。
すブロック図である。
【図１５】図１３に示すデータドライバの一構成例を示
すブロック図である。
すブロック図である。
【図１６】図１３に示す液晶表示装置の動作を示すタイ
ミング図である。
ミング図である。
【図１７】拡大表示の一例を説明するための図である。
１０ パネル １２ データドライバ １４ ゲートドライバ １６ タイミング生成回路 ３０ フリーラン認識回路 ３２ 正規タイミング認識回路 ３４ 微分パルス生成回路 ３６1 〜３６5 ＪＫフリップフロップ ３８1 〜３８4 アンドゲート ４４ マルチプレクサ（ＭＰＸ） ４６ ゲート回路 １６０、２６０ タイミング生成回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小野寺 俊也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 岸田 克彦 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 宮本 啓文 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (8)
- 【請求項１】 マトリクス型パネルを駆動する駆動回路
において、 駆動回路が必要とする所定のタイミング信号の入力が停
止した後に再開した際、所定期間だけ映像データとパネ
ルの動作との同期が確立した後に映像データをパネルに
供給するための駆動制御を行う回路を設けたことを特徴
とする駆動回路。 - 【請求項２】 前記駆動回路は、 １水平ラインのデータを取り込みパネルに出力するデー
タドライバと、 データを書き込むためにパネルを１水平ライン毎に選択
するゲートドライバと、 所定のタイミング信号の入力が停止した後に再開した
際、ゲートドライバの出力信号を所定期間ディスエーブ
ル状態にしてデータの書き込み動作を禁止する制御回路
と を有することを特徴とする請求項１記載の駆動回路。 - 【請求項３】 前記制御回路は、前記所定期間を可変設
定できる回路を有することを特徴とする請求項２記載の
駆動回路。 - 【請求項４】 前記駆動回路は、 １水平ラインのデータを取り込みパネルに出力するデー
タドライバと、 データを書き込むためにパネルを１水平ライン毎に選択
するゲートドライバと、 所定のタイミング信号の入力が停止した後に再開した
際、データドライバへ供給されるデータを所定期間だけ
所定の値に設定する回路とを有することを特徴とする請
求項１記載の駆動回路。 - 【請求項５】 マトリクス型パネルを駆動する駆動方法
において、 駆動回路が必要とする所定のタイミング信号の入力が停
止した後に再開した際、所定期間だけ映像データとパネ
ルの動作との同期が確立した後に映像データをパネルに
供給するための駆動制御を行うことを特徴とする駆動方
法。 - 【請求項６】 １水平ラインのデータを取り込みパネル
に出力するステップと、 データを書き込むためにパネルを１水平ライン毎に選択
するステップと、 所定のタイミング信号の入力が停止した後に再開した
際、ゲートドライバの出力信号を所定期間ディスエーブ
ル状態にしてデータの書き込み動作を禁止するステップ
とを有することを特徴とする請求項５記載の駆動方法。 - 【請求項７】 １水平ラインのデータを取り込みパネル
に出力するステップと、 データを書き込むためにパネルを１水平ライン毎に選択
するステップと、 所定のタイミング信号の入力が停止した後に再開した
際、データドライバへ供給されるデータを所定期間所定
の値に設定する回路とを有することを特徴とする請求項
５記載の駆動方法。 - 【請求項８】 液晶を用いたマトリクス型パネルと、こ
れを駆動する駆動回路を有する液晶表示装置において、 前記駆動回路は請求項１ないし４のいずれか一項記載の
ものであることを特徴とする液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9287339A JPH11119747A (ja) | 1997-10-20 | 1997-10-20 | マトリクス型パネルの駆動回路及び駆動方法並びに液晶表示装置 |
| US09/093,446 US6593918B2 (en) | 1997-10-20 | 1998-06-08 | Matrix-type panel driving circuit and method and liquid crystal display device |
| KR10-1998-0023154A KR100377592B1 (ko) | 1997-10-20 | 1998-06-19 | 매트릭스형패널의구동회로와구동방법및액정표시장치 |
| TW087109956A TW388850B (en) | 1997-10-20 | 1998-06-20 | Matrix-type panel driving circuit and method and liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9287339A JPH11119747A (ja) | 1997-10-20 | 1997-10-20 | マトリクス型パネルの駆動回路及び駆動方法並びに液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11119747A true JPH11119747A (ja) | 1999-04-30 |
Family
ID=17716100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9287339A Pending JPH11119747A (ja) | 1997-10-20 | 1997-10-20 | マトリクス型パネルの駆動回路及び駆動方法並びに液晶表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6593918B2 (ja) |
| JP (1) | JPH11119747A (ja) |
| KR (1) | KR100377592B1 (ja) |
| TW (1) | TW388850B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006098923A (ja) * | 2004-09-30 | 2006-04-13 | Toshiba Matsushita Display Technology Co Ltd | 平面型表示装置 |
| JP2011119804A (ja) * | 2009-11-30 | 2011-06-16 | Fujitsu Ten Ltd | 映像処理装置および映像処理方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3508837B2 (ja) * | 1999-12-10 | 2004-03-22 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 液晶表示装置、液晶コントローラ、ビデオ信号伝送方法 |
| US9087493B2 (en) * | 2006-12-01 | 2015-07-21 | Lg Display Co., Ltd. | Liquid crystal display device and driving method thereof |
| TWI385633B (zh) * | 2008-03-06 | 2013-02-11 | Novatek Microelectronics Corp | 用於一液晶顯示器之驅動裝置及其相關輸出致能訊號轉換裝置 |
| TWI406222B (zh) * | 2009-05-26 | 2013-08-21 | Chunghwa Picture Tubes Ltd | 具有輸出致能控制電路之閘極驅動器 |
| US20110102395A1 (en) * | 2009-11-04 | 2011-05-05 | Himax Technologies Limited | Method and system of controlling halt and resume of scanning an lcd |
| CN103177682B (zh) * | 2013-03-26 | 2015-05-13 | 京东方科技集团股份有限公司 | 一种显示驱动电路及其驱动方法、显示装置 |
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|---|---|---|---|---|
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| JPH03226181A (ja) * | 1990-01-31 | 1991-10-07 | Nec Home Electron Ltd | 水平偏向回路 |
| JPH06178206A (ja) * | 1992-12-09 | 1994-06-24 | Mitsubishi Electric Corp | 画面表示切替方法 |
| JPH07333577A (ja) * | 1994-06-14 | 1995-12-22 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06149181A (ja) | 1992-11-02 | 1994-05-27 | Nippondenso Co Ltd | 映像表示装置 |
| JP3307486B2 (ja) * | 1993-11-19 | 2002-07-24 | 富士通株式会社 | 平面表示装置及びその制御方法 |
| JPH08179721A (ja) | 1994-12-22 | 1996-07-12 | Sony Corp | 表示装置 |
| JP3135810B2 (ja) * | 1995-01-31 | 2001-02-19 | シャープ株式会社 | 画像表示装置 |
| JPH0944118A (ja) | 1995-07-31 | 1997-02-14 | Sanyo Electric Co Ltd | インターフェイス回路 |
| JP3516323B2 (ja) * | 1996-05-23 | 2004-04-05 | シャープ株式会社 | シフトレジスタ回路および画像表示装置 |
-
1997
- 1997-10-20 JP JP9287339A patent/JPH11119747A/ja active Pending
-
1998
- 1998-06-08 US US09/093,446 patent/US6593918B2/en not_active Expired - Fee Related
- 1998-06-19 KR KR10-1998-0023154A patent/KR100377592B1/ko not_active Expired - Fee Related
- 1998-06-20 TW TW087109956A patent/TW388850B/zh not_active IP Right Cessation
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| JP2011119804A (ja) * | 2009-11-30 | 2011-06-16 | Fujitsu Ten Ltd | 映像処理装置および映像処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6593918B2 (en) | 2003-07-15 |
| KR19990036532A (ko) | 1999-05-25 |
| KR100377592B1 (ko) | 2003-08-02 |
| US20010043201A1 (en) | 2001-11-22 |
| TW388850B (en) | 2000-05-01 |
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