JPH11121453A - 半導体装置を形成する方法 - Google Patents

半導体装置を形成する方法

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JPH11121453A
JPH11121453A JP10231211A JP23121198A JPH11121453A JP H11121453 A JPH11121453 A JP H11121453A JP 10231211 A JP10231211 A JP 10231211A JP 23121198 A JP23121198 A JP 23121198A JP H11121453 A JPH11121453 A JP H11121453A
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oxygen
nitrogen
semiconductor substrate
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JP10231211A
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Philip J Tobin
フィリップ・ジェイ・トビン
I Hedge Lama
ラマ・アイ・ヘッジ
Sen Shin-Fan
シン−ファン・セン
Omera David
デービッド・オーメラ
Wan Victor
ビクター・ワン
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 制御された／仕立てられた酸素濃度および酸
素プロフィールを有する高いＫのオキシナイトライドゲ
ート誘電体を形成可能にする。 【解決手段】 オキシナイトライドゲート誘電体層２０
２，２０４を形成する方法はまず半導体基板２００を処
理工程１０−２８によって清浄化する。任意選択的な窒
化および酸化がステップ５０および６０によって行なわ
れ薄い界面層２０２を形成する。バルクオキシナイトラ
イドゲート被着がステップ７０によって行なわれて注文
仕立てされた酸素および窒素プロフィールおよび濃度を
有するバルクゲート誘電体材料２０４を形成する。次に
バルク誘電体層２０４を多結晶シリコンまたはアモルフ
ァスシリコン層２０８でインシトゥキャッピングする。
層２０８は下に横たわるゲート誘電体２０４の注文仕立
てされた酸素および窒素プロフィールおよび濃度をその
後の酸素環境へのウェーハの露出に対して保護する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般的には半導体の
製造に関し、かつより特定的には、ゲート誘電体として
使用するための仕立てられた（ｔａｉｌｏｒｅｄ）酸素
プロフィールを備えた窒化シリコン（ｓｉｌｉｃｏｎ
ｎｉｔｒｉｄｅ）を製作することに関する。
【０００２】
【従来の技術】集積回路（ＩＣ）産業においては、金属
酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥ
Ｔ）の性能は２つの主な装置特性によって制御される。
ＭＯＳＦＥＴ装置の性能は該ＭＯＳＦＥＴ装置のゲート
電極の長さを低減し、および／または該ＭＯＳＦＥＴ装
置のゲート誘電体の厚さを低減することにより向上させ
ることができる。集積回路産業は熱ゲート酸化物（ｔｈ
ｅｒｍａｌ ｇａｔｅ ｏｘｉｄｅ）の厚さがほぼ６０
オングストロームより小さくなるポイントまで進歩して
きている。ゲート誘電体が６０オングストロームより小
さい厚さへと進歩するに応じて、熱ゲート酸化の理論的
および実用的な限界に今や接近しつつある。従って、集
積回路産業はＭＯＳトランジスタの性能の新しいレベル
への進歩を続けるためにゲート誘電体材料として熱酸化
物に置き換えることができる材料を開発するよう試みて
いる。
【０００３】この目的のため、熱酸化物ゲート誘電体に
置き換えるための可能性あるゲート誘電体として窒化シ
リコン（ＳｉｘＮｙ）材料が提案されている。窒化シリ
コン材料の誘電率はほぼ熱酸化物の２倍（８．０対４．
０）であるから、より薄い熱酸化物のゲート誘電体の同
じ等価酸化物厚さ（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ
ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）または有効酸化物厚さ
を達成する一方でより厚い窒化シリコン層を物理的に被
着またはデポジットすることができる。例示の目的で、
ほぼ８０オングストロームの厚さまで被着された窒化シ
リコンのゲート誘電体は、より薄いＥＯＴがＭＯＳＦＥ
Ｔの性能にとってより有利であるＭＯＳＦＥＴの性能に
関して、４０オングストロームの厚さまで被着された熱
酸化物のゲート誘電体とほぼ等価でる。同じレベルのＥ
ＯＴ／性能を維持しながらゲート誘電体の厚さを物理的
に増大することは有利であり、その理由は物理的により
厚い窒化物層はゲート−チャネルリーケージ電流を低減
し一方ＭＯＳＦＥＴの性能は悪影響を受けないようにす
ることができるからである。
【０００４】
【発明が解決しようとする課題】ゲート誘電体の形成の
ための第１の従来技術の窒化シリコンの解決方法は低圧
化学蒸着された（ＬＰＣＶＤ）窒化シリコン材料を使用
することである。この技術の代わりとして、ラピッドサ
ーマル（ｒａｐｉｄ ｔｈｅｒｍａｌ）化学蒸着（ＲＴ
ＣＶＤ）窒化シリコン膜もまた熱ゲート酸化物を置き換
えるのに使用するため提案されている。これらのＬＰＣ
ＶＤおよびＲＴＣＶＤ窒化シリコン層をゲート誘電体と
して使用することは有利ではない。第１に、これらの窒
化シリコン層は高い水素濃度の影響を受けこれは結果と
して、ＭＯＳＦＥＴのしきい値電圧（Ｖｔ）に悪影響を
与える大きな電子捕捉または捕獲（ｅｌｅｃｔｒｏｎ
ｔｒａｐｐｉｎｇ）を生じる結果となる。これらのＬＰ
ＣＶＤ窒化シリコンおよびＲＴＣＶＤ窒化シリコン層は
不安定な容量−電圧（Ｃ−Ｖ）性能および不安定な電流
−電圧（Ｉ−Ｖ）性能を生じることが実験的にまたは経
験的に観察されている。さらに、これらの窒化シリコン
膜は酸素を含む雰囲気または環境において容易に酸化
し、この酸化は極めて制御しがたい様式で生じる。この
酸素濃度は材料の比誘電率（ｅｒ）を制御しかつそれに
よってＭＯＳ装置の性能を制御するから、窒化シリコン
層のこの制御されない酸化は都合が悪くかつウエーハご
とにおよびロットごとに根本的に異なるＭＯＳＦＥＴ性
能を生じさせる。
【０００５】技術上提案された他の解決方法はＮ２Ｏを
使用するラピッドサーマル処理（ＲＴＰ）ポストアニー
ル工程にさらされるＬＰＣＶＤまたはＲＴＣＶＤ窒化シ
リコン層を使用することである。このポストアニール解
決方法はより安定な容量−電圧（Ｃ−Ｖ）性能およびよ
り安定な電流−電圧（Ｉ−Ｖ）性能を備えたＭＯＳＦＥ
Ｔを生じるが、これらの層の酸化は依然として不都合な
ものとして残っている。露出されたポストアニール窒化
物層の制御されない酸化は結果として材料の誘電率を大
幅に低下させ、それによってＥＯＴ値を増大することに
よりトランジスタ性能を低下させる。これらの窒化物材
料に対してｅｒ＝４．７のオーダの誘電率が測定されお
り、この誘電率はほぼｅｒ＝４．０の現存する熱酸化物
の誘電率に対して大きな改善ではない。
【０００６】集積回路（ＩＣ）産業における他の解決方
法はアンモニア（ＮＨ３）環境を使用してＭＯＳＦＥＴ
のチャネル領域の露出されたＳｉの直接的な窒化（ｎｉ
ｔｒｉｄａｔｉｏｎ）により窒化シリコン層を形成する
ことである。この方法もまた膜形成後に窒化物の周囲環
境の酸化を受け、それによって完成したゲート誘電体膜
の誘電率（ｅｒ）が前に述べたように悪影響を受ける可
能性がある。さらに、この窒化プロセスを使用して窒化
できる材料の厚さは本質的に自己制限的なものであり、
それによって適切な厚さのゲート誘電体材料をこのプロ
セスを使用して形成することはできない。プラズマ処理
はこのプロセスを使用してより厚いゲート酸化物の形成
を可能にするが、この膜の周囲環境による酸化は依然と
してこの技術を使用する上での制限要因である。
【０００７】このゲート誘電体の問題に対する他の提案
された解決方法は膜（ｍｅｍｂｒａｎｅ）誘電体技術で
ある。この技術は安定なＣＶ性能およびＩＶ性能を有す
る安定なＭＯＳトランジスタを形成するが、この膜誘電
体の大きな酸素濃度は誘電率に悪影響を与えそれによっ
てＭＯＳＦＥＴ性能もまた悪影響を受ける。
【０００８】窒化シリコン材料のジェット蒸着（Ｊｅｔ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＪＶＤ）がＭＯ
ＳＦＥＴのためのゲート誘電体として使用するために提
案されている。この材料は安定なＣ−Ｖ性能および安定
なＩ−Ｖ性能を有する安定なＭＯＳＦＥＴを形成する
が、これらのＪＶＤ材料の酸素汚染は高い。実験または
経験により被着の後の窒化シリコン面の大きな周囲環境
による酸化が示されており、それによってこれらの材料
の誘電率（ｅｒ）は典型的には酸化されない窒化シリコ
ン材料の誘電率より低い。
【０００９】従って、低減されたＣ−ＶおよびＩ−Ｖ性
能を生じることなくかつ酸素を含む環境によって不利な
酸化を生じることのない新しい高いＫの（ｈｉｇｈ−
Ｋ）材料の必要性が存在する。この新しいゲート誘電体
はシリコン材料への界面近くに選択的に形成されて良質
のゲート誘電体膜を生成するために必要な酸素を提供す
るいくらかの酸素をもつべきである。さらに、この新し
いゲート誘電体は従来技術が酸素環境に露出された場合
に従来技術においてみられる制御できない酸化を避けな
ければならない。実質的なゲート誘電体の酸化は避けら
れる必要があり、それによってゲート誘電体材料の結果
としての誘電率が不利に低減されてＭＯＳＦＥＴの性能
（すなわち、ゲートリーケージ電流）が影響を受けない
ようにしなければならない。さらに、この新しいゲート
誘電体のバルク酸素プロフィールおよび濃度は誘電率
（ｅｒ）の劣化を避けるために時間にわたり十分に低く
かつ十分に安定にされるべきである。このゲート誘電体
は伝統的な熱ゲート誘電体層および他の知られた窒化物
ゲート誘電体の解決方法に対してＭＯＳトランジスタ性
能を強化することになる。
【００１０】それが比較的容易に形成されかつよく知ら
れた特性およびシリコンとの高い品質の界面を有すると
いう事実のため二酸化シリコンが一般にはゲート酸化物
として使用される。しかしながら、装置またはデバイス
がより小さな寸法に作られ続けると、二酸化シリコン層
の厚さは強固なゲート誘電体膜を製作するにはあまりに
も小さすぎるようになる。従って、窒化物および窒化物
様の（ｎｉｔｒｉｄｅ−ｌｉｋｅ）層が試されてきてお
り、それはこれらが二酸化シリコンと比較してより高い
誘電率を有するためである。しかしながら、窒化物化合
物を形成する場合に問題が生じる可能性がある。より詳
細には、窒化シリコンの伝統的なＬＰＣＶＤ被着は低い
窒素−シリコン原子比率および高い水素含有量のため比
較的高い量の電子捕獲を有する層を形成する。また、被
着された膜における窒素−シリコンの原子比率は広い範
囲のアンモニア−ジクロロシラン（ｄｉｃｈｌｏｒｏｓ
ｉｌａｎｅ）気体流量比にわたりほぼ一定である。伝統
的なＬＰＣＶＤは長々しいプロセスであり、それは長々
しい加熱および冷却時間と組み合わされた低い被着レー
トのためである。さらに、伝統的なＬＰＣＶＤプロセス
は形成される装置の電気的特性に対して悪影響を与える
可能性がある。
【００１１】この問題に対する１つの試みはジクロロシ
ランを完全に塩素化されたまたは塩素で処理されたシラ
ン化合物（ｆｕｌｌｙ ｃｈｌｏｒｉｎａｔｅｄ ｓｉ
ｌａｎｅ ｃｏｍｐｏｕｎｄ）で置き換えることであろ
う。シラン化合物がより塩素化されるに応じて、一般
に、被着のための温度がより高くなる。高い温度の被着
はこれらがしきい値調整型の注入およびパンチスルー注
入を含む装置内ですでに形成されているきわどい（ｃｒ
ｉｔｉｃａｌ）注入を変化させまたは動かす可能性があ
るため避けられるべきである
【００１２】この問題に対処するさらに別の方法はプラ
ズマ増強被着（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｄｅ
ｐｏｓｉｔｉｏｎ）または注入によって形成された窒素
が濃厚な（ｎｉｔｒｏｇｅｎ−ｒｉｃｈ）窒化シリコン
膜を使用することである。プラズマ処理は典型的にはソ
ースガスとしてシラン（ｓｉｌａｎｅ）を使用しかつバ
ルク内に多量の水素を導入する。プラズマはまた膜被着
の間に装置にプラズマ損傷を生じさせる。さらに別の実
施形態では、伝統的な窒化シリコン層を被着しそれに続
いて窒素の注入を行うことができる。しかしながら、こ
れは良好な選択肢ではなく、それは注入は膜に損傷を生
じさせるからである。さらに、窒素の深さを制御するこ
とは特に窒化シリコンの厚さが薄くなるに応じて困難に
なるであろう。窒素は厚さにわたり一様に拡散される必
要がありかつたいていの場合窒素濃度が不足するその２
つの最も外側の面に近い膜の部分が少なくとも存在す
る。注入またはプラズマ被着の後にアニール工程を行う
ことができるが、アニール工程は発生する損傷を完全に
修復することができないものと考えられる。
【００１３】窒化シリコン膜内の水素に関連する問題は
一般にトラップ（捕獲：ｔｒａｐｓ）と関係がある。バ
ルクにおける水素に関連するトラップは膜のリーケージ
電流を増大する。トラップは一般に懸垂結合またはダン
グリングボンド（ｄａｎｇｌｉｎｇ ｂｏｎｄｓ）を有
する界面または層の部分である。トラップは一般に望ま
しくなくかつ可能であれば避けられるべきである。
【００１４】
【課題を解決するための手段】一般に、本発明は制御さ
れた／仕立てられた酸素濃度および制御された／仕立て
られた酸素プロフィールをそれらにわたり有する高いＫ
のオキシナイトライド（ｏｘｙｎｉｔｒｉｄｅ）ゲート
誘電体を形成する方法に関連する。この仕立てられた酸
素プロフィールおよび濃度はそのままの位置でのまたは
原位置のまたはインシトゥ（ｉｎ ｓｉｔｕ）導電性ゲ
ート電極層によってオキシナイトライドゲート誘電体の
原位置のまたはインシトゥキャッピングのためその後の
室内環境によって悪影響を受けることはない。
【００１５】このオキシナイトライドゲート誘電体の始
めの酸素濃度および制御された酸素プロフィールは始め
に水素含有環境において半導体基板表面の半導体基板の
予備または事前清浄化（ｐｒｅ−ｃｌｅａｎ）を行うこ
とによって可能とされる。この事前清浄化は半導体基板
の表面における酸素汚染が制御されおよび／または最小
にされることを保証する。次に任意選択的な半導体基板
界面層が半導体基板の表面に形成され、この任意選択的
な界面は半導体基板をアンモニアまたは酸化窒素（ｎｉ
ｔｒｉｃ ｏｘｉｄｅ）のような窒素含有環境および／
または一酸化二窒素（ｎｉｔｒｏｕｓ ｏｘｉｄｅ）の
ような酸素含有ガスのいずれかに対し半導体基板の制御
された露出によって所定の量の窒素および／または酸素
を含むよう形成される。
【００１６】この任意選択的な制御された界面が形成さ
れた後に、ゲート誘電体材料のバルクが形成される。ゲ
ート誘電体材料のバルクは好ましくはシランまたはジク
ロロシランおよびアンモニアガス流を使用して窒化シリ
コン膜の低圧化学蒸着（ＬＰＣＶＤ）を行うことにより
形成される。シランまたはジクロロシラン（ＤＣＳ）お
よびアンモニアガス流の間、制御された一酸化二窒素の
ガス流も提供されて窒化シリコンが酸素のある濃度およ
びプロフィールによってドーピングされてオキシナイト
ライド膜を形成する。前記一酸化二窒素のガス流はゲー
ト誘電体被着のある期間の間にわたり制御可能な方法で
変更されてオキシナイトライドゲート誘電体層のバルク
深さ（ｂｕｌｋ ｄｅｐｔｈ）にわたり所望の酸素プロ
フィールおよび所望の酸素濃度を生じさせる。他のＳｉ
含有ガスもシランおよびジクロロシランの代わりに使用
できることに注目すべきである。
【００１７】このバルクオキシナイトライドゲート誘電
体膜の形成の後に、バルク材料の頭部面の任意選択的な
酸化を行うことができる。次にバルクオキシナイトライ
ド層の上にインシトゥ（ｉｎ ｓｉｔｕ）多結晶シリコ
ンまたはアモルファスシリコン（ａ−Ｓｉ）キャッピン
グ層（導電性キャップ）が形成されて前記酸素プロフィ
ールおよびオキシナイトライドの濃度がその後変化する
ことから保護しかつＭＯＳトランジスタのためのその後
のゲート電極のパターニングを可能にする。酸素に対す
る障壁であるシリコン含有層または導電性ゲート層によ
るオキシナイトライドゲート誘電体のインシトゥキャッ
ピングの主な目的は下に横たわるゲート誘電体の酸素プ
ロフィールおよび酸素濃度がその後の室内環境へのまた
は酸素含有処理環境（例えば、Ｏ２プラズマ処理）への
露出によって都合の悪い変更を受けないようにすること
である。さらに、高温アルゴン（Ａｒ）または窒素（Ｎ
２）アニールを多結晶シリコンキャップの形成の前にあ
るいは多結晶シリコンキャップの形成の後に使用してゲ
ート誘電体構造内の水素濃度を低減させることができ
る。
【００１８】結果として得られるものは縦方向に仕立て
られた（ｖｅｒｔｉｃａｌｌｙ ｔａｉｌｏｒｅｄ）酸
素プロフィールおよび縦方向に仕立てられた酸素濃度を
有する誘電体層であり、この酸素プロフィールおよび濃
度はその後の処理環境によるその後の損傷から保護され
る。ここに開示されるゲート誘電体層は前記窒化物ゲー
ト誘電体膜に加えられる所望の酸素プロフィールおよび
濃度に応じて典型的には５．０および８．０の間におよ
ぶ高い誘電率（ｅｒ）を有する。このオキシナイトライ
ドゲート誘電体材料の物理的な厚さは典型的には２５オ
ングストロームおよび１００オングストロームの間にあ
り、それによってこの材料の有効または実効酸化物厚さ
（ＥＯＴ）はほぼ１２オングストロームおよび５０オン
グストロームの間にある。ゲート誘電体のインシトゥキ
ャッピングはゲート誘電体のその後の酸化が避けられる
ことを保証し、それによってオキシナイトライドゲート
誘電体の長期間のＭＯＳ性能強化特性が保たれる。さら
に、ここで開示されるプロセスは酸素が依然として臨界
点（ｃｒｉｔｉｃａｌ ｐｏｉｎｔｓ）においてゲート
誘電体内で選択的に提供されることを保証しそれによっ
て酸化物の装置品質が改善される。さらに、ここで開示
されるゲート誘電体を使用することはゲート電極−チャ
ネル領域リーケージ電流を低減し、それによって高い動
作速度を維持しながら低電力の装置を製造できるように
なる。
【００１９】
【発明の実施の形態】本発明はさらに図１〜図１２を参
照してよりよく理解することができる。説明の簡単化お
よび明瞭化のために、図面に示された各要素は必ずしも
比例して描かれていないことが理解されるであろう。例
えば、いくつかの要素の寸法は明瞭化のために他の要素
に対して誇張されている。さらに、適切と考えられる場
合には、対応するまたは同様の要素を示すために参照番
号が図面にわたり反復されている。
【００２０】図１はフローチャートで、本発明に係わる
改善されたオキシナイトライドゲート誘電体領域を形成
するために使用されるプロセスを示す。図１のプロセス
はステップ１０で始まる。ステップ１０においては、半
導体ウエーハが提供され、該半導体ウエーハは半導体処
理の初期段階を開始している。該ウエーハは技術的に知
られているようにフィールド酸化物アイソレーション、
トレンチアイソレーション、その他を含むよう処理され
ていてもよくあるいは処理されていなくてもよい。この
半導体基板は、フッ化水素（ｈｙｄｒｏｆｌｕｏｒｉ
ｃ：ＨＦ）環境のような、水素含有環境または雰囲気に
さらされて半導体基板表面のエクスシトゥ（ｅｘ ｓｉ
ｔｕ）水性事前洗浄または清浄化を行う。このフッ化水
素（ＨＦ）処理は酸素原子および／または他の自然汚染
物を半導体基板の頭部面から除去するために行われる。
ＨＦ水性事前清浄化の代わりとして、半導体基板上にＨ
Ｆ蒸気清浄化（ＨＦ ｖａｐｏｒ ｃｌｅａｎ）を行い
同様の機能を達成することができる。半導体基板のイオ
ンミリング（ｉｏｎ ｍｉｌｌｉｎｇ）または反応性イ
オンエッチング（ＲＩＥ）もある程度使用することがで
きる。さらに、エクスシトゥＨＦ処理が開示されている
が、バッチツールおよびクラスタツールも存在しその場
合ＨＦ蒸気清浄化をここでその後説明される処理の残り
と共に原位置またはインシトゥで行うことができる。一
般に、ステップ１０は自然酸化物および同様の汚染物か
ら清浄化された水素パッシベイト（不動態化）あるいは
ターミネイト（終端）された（ｈｙｄｒｏｇｅｎ−ｐａ
ｓｓｉｖａｔｅｄ ｏｒ ｔｅｒｍｉｎａｔｅｄ）半導
体基板を生成するために行われる。
【００２１】ステップ１０の後に、前記事前清浄化され
た半導体基板は少なくとも２つの異なるＣＶＤチェンバ
を備えたクラスタＣＶＤツール（通常の処理環境）内に
置かれる。ステップ２０において、半導体ウエーハがこ
れら少なくとも２つのクラスタ化されたＣＶＤチェンバ
の内の第１のものに入れられる。この第１のチェンバは
エピタキシャルシリコンチェンバまたは多結晶シリコン
被着チェンバと称される。この第１のチェンバにある間
に、ステップ１０において清浄化された、半導体ウエー
ハは温度上昇（ｔｅｍｐｅｒａｔｕｒｅ ｒａｍｐｉｎ
ｇ）が行われている間に不活性環境にさらされる。ステ
ップ２０は好ましくは半導体ウエーハを窒素（Ｎ２）雰
囲気、水素（Ｈ２）雰囲気、またはそれらの組合せの内
のひとつまたはそれ以上に露出することを含む。ステッ
プ２０に示された処理の間に、ウエーハの温度はほぼ室
温から好ましくはセ氏１０８０度の高い処理温度まで上
昇される。この最終的な処理温度は実質的にセ氏８００
度〜セ氏１２００度の範囲内にある任意の温度とするこ
とができることに注目することが重要である。
【００２２】ステップ２０においては、周囲環境の不活
性ガス流は半導体基板表面の窒化が生じないことを保証
するものが最も有利である。それより下ではＮ２が半導
体ウエーハ上に窒化された面を生成することなく流れる
ことができる臨界的温度があることに注目することが重
要である。この臨界的温度の上では、窒素（Ｎ２）は好
ましくはチェンバから除かれかつ水素（Ｈ２）雰囲気と
置き換えられて臨界的温度より上での窒化を防止すべき
である。従って、好ましいステップ２０においては、窒
素ガスは前記臨界温度より低い温度でチェンバに与えら
れ一方この窒素流はいったん温度が前記臨界温度に到達
しおよび／または前記臨界温度を超えると急速にまたは
徐々に水素ガス流と置き換えられる。この組み合わされ
たＮ２／Ｈ２ランプを行うことにより、ステップ１０に
おいて水素パッシベイト（不動態化）された事前清浄化
された半導体基板面がさらにステップ２０の温度上昇プ
ロセスにわたり保護される。
【００２３】ウエーハがクラスタツールの第１のチェン
バに配置されたとき、酸素が捕獲され（ｔｒａｐｐｅ
ｄ）またはシステム中に存在する可能性がある。この酸
素はステップ２０の温度上昇の間にウエーハを汚染する
可能性がある。従って、ステップ３０においては、半導
体基板表面の上における残留酸化物または新しく形成さ
れた酸化物が、水素のような、還元環境でアニーリング
によって除去される。従って、処理ツールへのウエーハ
の導入による固有の酸化はステップ３０の水素アニール
処理によって除去することができる。好ましい形式で
は、ステップ３０の水素アニールはほぼ２０秒の間ほぼ
セ氏１０８０度で行われる。しかしながら、他の温度お
よび時間も使用できかつ他のガス流および組成を使用し
てステップ３０に関して説明した酸化物除去機能を行う
ことが可能なことに注目すべきである。
【００２４】次に、ステップ４０において、ウエーハは
前記少なくとも２つのクラスタ化されたＣＶＤチェンバ
の内の第２のチェンバに転送される。この第２のクラス
タ化されたチェンバは窒化物ＬＰＣＶＤチェンバと称さ
れる。
【００２５】ステップ５０において、半導体基板の表面
の任意選択的な窒化が行なわれる。ステップ５０および
６０の双方は任意選択的なものでありかつ処理は直接ス
テップ４０からステップ７０へと続いてもよいことに注
目すべきである。さらに、ステップ５０または６０の内
の１つのみ、かつ両方ではなく、をここに開示される処
理フローにおいて行なうこともできる。ステップ５０は
任意選択的なものであるから、ステップ５０はゲート誘
電体を完全に機能するようにしかつここに教示されるよ
うに有利なものとするために全ての状況において行なわ
れる必要はない。ステップ５０は典型的にはシリコン半
導体基板のその後の酸化が低減されることを保証するた
めステップ２０〜４０が行なわれた後に半導体基板の窒
化されたパッシベイト頭部面を提供するために行なわれ
ることになる。通常、ステップ５０の処理は半導体基板
をほぼセ氏７５０度でほぼ１０秒の間アンモニア（ＮＨ
３）環境に露出することによって行なわれる。ステップ
５０の窒化プロセスは特定の実施形態に対して必要とさ
れるように異なる温度および異なる時間の間行なうこと
もできることに注目することが重要である。さらに、ス
テップ５０のＮＨ３はＮＯ，Ｎ２，Ｎ２Ｈ４またはそれ
らの組合わせのような他の窒素含有ガスで置き換えるこ
とができる。ＮＯは窒素および酸素の双方を備えている
が、半導体基板のシリコンは窒素に原子結合する傾向に
あり、それによって窒化された面、かつ酸化された面で
はなく、がステップ５０においてＮＯソースガスを使用
して形成されることに注目すべきである。
【００２６】任意選択的なステップ５０を行なった後、
任意選択的なステップ６０を行なうことができる。ステ
ップ６０においては、半導体ウェーハの頭部の露出面が
酸素を含む気体ソース流を使用して酸化される。好まし
い形式では、ステップ６０はセ氏９００度で１０秒間行
なわれ、それによってウェーハがこの時間の間Ｎ２Ｏか
らなる気体流にさらされる。被着の温度および酸化の時
間は同じ結果を依然として達成する一方で変えることが
できることに注目することが重要である。さらに、ステ
ップ６０で使用されるＮ２Ｏ（すなわち、酸素含有ガ
ス）は酸素（Ｏ２）、オゾン（Ｏ３）または二酸化炭素
（ＣＯ２）と置き換えることができる。ステップ６０の
任意選択的なプロセスは半導体基板に対するゲート誘電
体の界面の信頼性を改善するために使用される。例え
ば、ステップ６０はステップ５０において形成された窒
化された材料中に存在する窒素に関連する捕獲サイトま
たはトラップサイト（ｔｒａｐ ｓｉｔｅｓ）の多くを
除去するために使用できる。
【００２７】任意選択的なステップ５０および６０の後
に、好ましいステップ７０が行なわれる。ステップ７０
においては、ＬＰＣＶＤまたはＲＴＣＶＤ窒化シリコン
被着プロセスが行なわれる。窒化シリコン被着は好まし
くはジクロロシラン（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ：
ＤＣＳ）およびアンモニア（ＮＨ３）環境を使用してセ
氏７５０度で行なわれる。ウェーハがＤＣＳ／ＮＨ３気
体環境に露出されている間に、いくらかの量のＮ２Ｏが
チェンバ内にＮＨ３のフローと重なってまたはＮＨ３の
フローと互いに排他的に（例えば、ＮＨ３のフローの前
または後に）流入されるのが好ましい。ステップ７０に
関して説明されるＮＨ３ガスは任意の窒素含有ガスと置
き換えることができ、かつステップ７０に関して説明さ
れるＮ２Ｏは任意の酸素含有ガスと置き換えできること
に注目することが重要である。ステップ７０における誘
電体材料のバルクを被着する時間にわたり、酸素含有ガ
ス（Ｎ２Ｏ）および窒素含有ガス（ＮＨ３）の流量の一
方または双方が制御された様式で変えられる。チェンバ
に流れる窒素含有ガスおよびチェンバ内に流れる酸素含
有ガスの間の比率をこのように変えることはオキシナイ
トライドゲート誘電体膜のバルク材料にわたり酸素プロ
フィールおよび／または窒化物プロフィールの内の１つ
またはそれ以上の注文仕立て（ｃｕｓｔｏｍ−ｔａｉｌ
ｏｒｉｎｇ）を可能にする。この原子Ｏおよび原子Ｎの
プロフィール現象のさらなる説明および図示について
は、図２〜図８を参照されたい。最終的なゲート誘電体
膜内の酸素の結果としてのレベルは窒化物ゲート誘電体
膜における不利な電荷捕捉またはチャージトラップ（ｃ
ｈａｒｇｅ ｔｒａｐｐｉｎｇ）を抑圧するために充分
高くすべきであるが、高い誘電率（ｅｒ）を維持するた
め充分低くしそれによってＭＯＳトランジスタの性能が
改善されかつゲート／チャネルのリーケージ電流が低減
されるようにすべきである。ここに教示されるゲート誘
電体の最終的な比誘電率（ｅｒ）は典型的には酸素含有
ガスの流量および最終的な膜における酸素のプロフィー
ルに依存して５．０および８．０の間となるであろう。
【００２８】ステップ８０において、ステップ７０にお
いて形成されたオキシナイトライドの頭部の表面酸化
（ｓｕｐｅｒｆｉｃｉａｌ ｏｘｉｄａｔｉｏｎ）が行
なわれる。好ましくは、この表面酸化はステップ７０に
おいてバルクオキシナイトライドのゲート誘電体材料を
形成するために使用された同じ処理チェンバ内のＮ２Ｏ
環境を使用して行なわれるが、他の酸素含有分子も使用
できる。
【００２９】ステップ８０の後に、ウェーハは再びＣＶ
Ｄクラスタツールにおける第１のチェンバに転送され
る。別の形式では、ステップ９０はウェーハがＣＶＤク
ラスタツールにおける第３の処理チェンバに転送される
ことを要求することができる。ステップ９０において、
ウェーハはステップ１０〜８０によって形成された誘電
体材料のキャッピング操作（ｃａｐｐｉｎｇ ｏｐｅｒ
ａｔｉｏｎ）を行なうよう配置され、それによってこの
キャッピング操作がゲート誘電体材料の深さにわたる注
文仕立ての酸素のプロフィールおよび窒素濃度がその後
の処理にわたり実質的に不変に留まることを保証する。
【００３０】ステップ１００において、不活性ガス環境
または雰囲気中でインシトゥ（ｉｎｓｉｔｕ）高温アニ
ールが行なわれる。好ましくは、ステップ１００におい
て使用される不活性ガスはアルゴン（Ａｒ）または窒素
（Ｎ２）のいずれかとされる。好ましくは、この高温の
インシトゥアニールはセ氏１０８０度でほぼ２０秒間行
なわれる。このアニール処理は最終的なゲート誘電体構
造から水素原子を除去するために行なわれる。これらの
水素原子は、ステップ１０〜９０のような、前の処理工
程においてウェーハをアンモニア、ＨＦ、Ｈ２または同
様の水素含有ガスにさらすことによってゲート誘電体構
造内に導入されている可能性がある。
【００３１】任意選択的なステップ１００が行なわれた
後、ステップ１１０によってゲート誘電体のインシトゥ
キャッピングが行なわれる。ステップ１１０において
は、多結晶シリコンおよび／またはアモルファスシリコ
ン（ａ−Ｓｉ）がステップ１０〜１００において前に形
成された誘電体層の上にほぼ５０オングストロームから
１，０００オングストロームの厚さまで被着される。こ
の多結晶シリコンのキャッピング層はその後のウェーハ
の酸素含有環境への何らかの露出がステップ１０〜９０
によって形成されたオキシナイトライドのゲート誘電体
の仕立てられかつ意図された酸素／窒素プロフィールに
悪影響を与えないようにすることを保証する。
【００３２】ステップ１２０においては、ステップ１０
０に加えてまたはステップ１００に代えてさらに別の任
意選択的な高温アニールを行なうことができる。この高
温アニールはステップ１００に関して説明した高温アニ
ールと同様のものでありかつ最終的なゲート誘電体構造
から水素を除去するために使用される。ステップ１２０
においては、ウェーハはまた室温に近づけるために温度
が熱的に下方向に下げられてクラスタＣＶＤ処理ツール
からのウェーハの除去を容易に可能とする。
【００３３】図２〜図８は２つの特別の目的を達成する
働きを成す。第１に、図２〜図８の左側部分２０５は図
１に関して前に説明した処理から得られる装置の断面を
示している。図２〜図８の右側部分２１０は図１によっ
て説明した処理によって形成される種々の材料のシリコ
ン、酸素、および窒素濃度／プロフィールを示してい
る。
【００３４】図２は、シリコン半導体基板２００が提供
されることを示している。好ましい形式では、半導体基
板２００はシリコンウェーハであり、その上に数多くの
集積回路（ＩＣ）が形成される。しかしながら、ここで
教示される半導体基板２００は技術的に知られた任意の
半導体基板とすることができる。図２の右側部分２１０
において、半導体基板材料が主としてシリコンから作成
されていることが示されている（１０１５原子／ｃ
ｍ２）。半導体基板のバルク領域はいくらかのより低い
レベルの酸素および窒素原子濃度（それぞれ、１０１２
および１０９原子／ｃｍ２）を含んでいる。半導体基板
材料２００の上側部分は自然酸化物（ｎａｔｉｖｅ ｏ
ｘｉｄｅ）領域を含み、酸素濃度がシリコン濃度を犠牲
にして増大している。半導体基板２００のこの上部の自
然酸化物部分においては、シリコン原子のパーセンテー
ジ濃度はやや低下しており、一方酸素原子の濃度は数桁
の大きさで（ｂｙ ｏｒｄｅｒｓ ｏｆ ｍａｇｎｉｔ
ｕｄｅ）増大している。図２に示される半導体基板２０
０の酸素が豊富なまたは濃厚な上部自然酸化物領域の厚
さは典型的には深さで１０オングストロームまたはそれ
以下のオーダである。図２に示されるように、半導体基
板のバルクにわたる窒素濃度はバルクから半導体基板の
表面へとほぼ一定である。
【００３５】図３は、図１のステップ１０〜３０からの
処理の後に半導体基板２００内で行なわれる組成または
構成の変化を示す。図１のステップ１０〜３０について
前に説明したように、ＨＦ処理および酸化物除去処理が
ステップ１０〜３０において使用されて半導体基板２０
０の頭部面から酸化物材料をクリーニングし／除去す
る。図３に示されるように、このＨ２アニールおよびＨ
Ｆ処理は結果として半導体基板２００の表面から自然酸
化物および酸素原子を除去し、それによって純粋のシリ
コン面が再び半導体基板２００の表面に復活される。半
導体基板のＳｉおよびＯの表面濃度は今や実質的にバル
クの半導体基板組成と同じであることに注意を要する。
【００３６】図４は、図１のステップ５０において説明
された任意選択的な処理を示す。ステップ５０において
は、シリコン表面の任意選択的な窒化がアンモニア（Ｎ
Ｈ３）または同様の窒素含有ガスを使用して行なわれ
る。図４に示されるように、この窒化ステップ５０は結
果として左側領域２０５に示されるように半導体基板２
００の頭部面上に薄い窒化された層２０２を形成するこ
とになる。また図４に示されるように、この層２０２内
のシリコン濃度はバルク半導体基板２００のものよりや
や低く、また層２０２の窒素原子濃度は半導体基板２０
０のものより大きく増大されている。言い換えれば、層
２０２は高い濃度のＮおよびＳｉの双方を備えた層であ
り、一方バルク半導体基板２００は高い濃度のＳｉのみ
を有する。図４における層２０２は実質的にナイトライ
ドＳｉｘＮｙである。層２００および２０２にわたる酸
素濃度はステップ５０の処理の後に図４において実質的
に異なるものではない。
【００３７】図５は、図１のステップ６０において説明
された任意選択的なプロセスを示す。ステップ６０にお
いては、ステップ５０によって形成された窒化された面
（図４の層２０２を参照）が酸素含有ガスに露出され、
それによって層２０２の表面内への所定の深さがやや酸
化される。ステップ６０においては、図５に示されるよ
うに、膜２０２の酸素濃度が図１のステップ６０に関し
て説明した酸素への露出によりやや増大している。図５
の層２０２の頭部面に近くのこの酸素濃度の増大（図１
のステップ６０の処理による）は結果として酸素濃度が
膜２０２の頭部に向かって増大するに応じて窒素濃度の
少しの減少を生じる。しかしながら、図５に示される、
ステップ６０の酸化処理は膜２０２の頭部の窒素濃度が
依然として膜２０２の頭部における酸素濃度より大きい
ように行なわれる。
【００３８】図６は、図１のステップ７０に関して前に
説明した処理から生じる結果としての構造およびＳｉ／
Ｏ／Ｎ濃度を示している。図１のステップ７０において
は、総合または全ゲート誘電体２０６のバルク２０４が
形成される。このバルク層２０４はジクロロシラン（Ｄ
ＣＳ）ソース、窒素含有ソース、および酸素含有ソース
を使用してシリコンオキシナイトライド材料のＬＰＣＶ
Ｄによって形成される。好ましくは、図１のステップ７
０のためにジクロロシラン（ＤＣＳ）、ＮＨ３およびＮ
２Ｏが使用される。図６はバルク材料２０４の初期被着
の間に高いレートでＮ２Ｏがチェンバに流入された効果
を示している。高い初期Ｎ２Ｏ流量のため、層２０４の
下側部分は１つまたはそれ以上のＳｉ／Ｎ原子を犠牲に
して高い酸素濃度を有する。したがって、図６はステッ
プ７０における材料の始めの増分的被着の間のＮ２Ｏの
この高い初期流量から生じる酸素濃度のバンプまたは動
揺（ｂｕｍｐ）５００を示している。酸素濃度バンプ５
００は層２０２（図１のステップ６０で形成される）お
よび層２０４（図１のステップ７０で形成される）の間
の界面近くの酸素原子の濃度のｄスパイク（ｄ ｓｐｉ
ｋｅ）（例えば、１０オングストロームより小さい厚
さ）である。
【００３９】Ｎ２Ｏフローが比較的高い、この短い期間
の後に、Ｎ２Ｏフローがステップ７０の被着プロセスの
中間期間の間流量が低減される。ステップ７０の被着の
中間期間の間のこのＮ２Ｏフローの低減は結果として層
２０４の中間部分５０２の酸素濃度が図６に示されるよ
うに低減されることになる。ステップ７０の被着プロセ
スの終り近くで、Ｎ２Ｏ流量は再び増大されて層２０４
の頭部被着部分５０４近くで増大した酸素濃度を生じ
る。図６はアンモニアフローならびに図６のジクロロシ
ランフローがほぼ一定に保たれる結果を示しており、こ
れによってほぼ一定のシリコンおよび窒素プロフィール
／組成が膜２０４にわたり生じる。しかしながら、図６
および図１のステップ７０は明らかに酸素（Ｏ）、シリ
コン（Ｓｉ）および／または窒素（Ｎ）の内の任意のも
のの任意のプロフィールを絶対的および／または相対的
ガスフロー制御によってバルク２０４に増分的にかつ注
文仕立てで作製できることを示していることに注目する
ことが重要である。したがって、窒素含有ガス（Ｎ
Ｈ３）、シリコン含有ガス（ＤＣＳ）、および／または
酸素含有ガス（Ｎ２Ｏ）の内の任意の１つまたはそれ以
上をステップ７０の総合的な被着処理時間にわたり非常
に正確にコンピュータ制御することができ結果として任
意の用途についも望ましい任意の酸素、シリコンおよび
／または窒素プロフィールを生じることができる。オキ
シナイトライドゲート誘電体２０６にわたるこれらのＳ
ｉ／Ｎ／Ｏプロフィールはほぼ４．０および８．０の間
の任意の所望の誘電率またはＭＯＳトランジスタ性能を
増強しかつ保持するために必要な任意の所望の酸素分布
を得るために変更できる。
【００４０】図７は、図１のステップ８０に関して説明
した任意選択的な酸化プロセスを示す。ステップ８０に
おいて、Ｎ２Ｏガス流がウェーハ面にわたって存在す
る。このＮ２Ｏの任意選択的な流れは図７の層２０４に
わたる酸素（Ｏ）の濃度を増大し一方この同じ層２０４
の頭部面の窒素濃度を低減する。この濃度変化は図７に
明瞭に示されておりかつ総合的なプロセスにおいて任意
選択的なものである。
【００４１】ステップ８０（図７を参照）の完了の後
に、図１のステップ９０〜１２０が行なわれ、この場合
ステップ９０〜１２０を行なうことから得られる装置が
図８に示されている。ステップ９０〜１２０において、
インシトゥ多結晶シリコンまたはアモルファスシリコン
（ａ−Ｓｉ）キャッピング層２０８が直接バルク誘電体
材料２０４の頭部上に被着される。図８に示されるよう
に、層２０８のシリコン濃度は高く、多結晶シリコンお
よび／またはアモルファスシリコン層２０８の酸素およ
び窒素濃度は半導体基板材料２００に対するものと同様
である。典型的には、多結晶シリコン材料２０８の酸素
および窒素組成は半導体基板２００の酸素および窒素組
成よりもほぼ２桁の大きさだけ大きい。図８に示されか
つ図１のステップ１１０に関して説明したように、キャ
ッピング多結晶シリコン層２０８は下に横たわる材料２
０２および２０４をその後の室内環境または酸素含有環
境（例えば、Ｏ２プラズマアッシング：ａｓｈｉｎｇ）
の不利な酸化の影響から保護する。層２０８の頭部面に
存在するいずれの酸素原子も層２０２および２０４の酸
素プロフィールを変えるために層２０８を通って容易に
拡散することはできない。したがって、層２０２および
２０４に関して図８に示されたＳｉ／Ｏ／Ｎ形成プロフ
ィールはその後いずれのその後の半導体処理から最終的
なＩＣ装置のパッケージングおよび出荷にわたって保存
される。保護キャッピングのために、誘電率、有効また
は実効酸化物厚さ（ＥＯＴ）、および層２０２および２
０４を使用するＭＯＳトランジスタの性能能力は従来技
術と異なり時間にわたって適切に保存される。
【００４２】図９は、特定のポイントを説明するために
図１の変更された処理から取られた測定結果を示す。図
９の特定のポイントはキャッピング多結晶シリコン層２
０８またはキャッピングアモルファスシリコン層２０８
のインシトゥ被着が図８の下に横たわるオキシナイトラ
イドゲート誘電体２０６の仕立てられた酸素濃度および
酸素プロフィールを保護する所望の目的に適切に作用す
ることである。図９は、図９の右側部分において、シリ
コン半導体基板の存在を示している。図９の中間部分は
ここに開示されたプロセスによって形成される窒化シリ
コン層の高い窒素濃度を明瞭に示している。図９の中間
部分の窒化シリコン層はクラスタＣＶＤツールの第２の
チェンバで形成される。
【００４３】図９において形成される窒化シリコンはほ
とんど全く酸素成分を持たない比較的純粋の窒化シリコ
ン層（ＳｉｘＮｙ）であることに注目することが重要で
ある。したがって、図９は図９の中間部分における窒化
シリコン層の酸素濃度が非常に低いことを示している。
低い酸素濃度を備えた窒化シリコン層の形成の後に、キ
ャッピング多結晶シリコンまたはアモルファスシリコン
層が第１のＣＶＤクラスタチェンバにおいて図９の左側
部分に形成されている。図９の酸素濃度データから分か
るように、図９の左側部分における多結晶キャッピング
層の形成は図９の中間部分における純粋の窒化シリコン
ゲートの低い酸素濃度が時間にわたり乱されないことを
保証する。したがって、要するに、図９は下に横たわる
オキシナイトライドゲート誘電体内に注文仕立てされた
非常に低い酸素プロフィールであってもここに開示され
るその後被着されるインシトゥ多結晶シリコンキャッピ
ング層によって実質的に変更されない状態に保たれるこ
とを示す。したがって、図１のステップ７０において生
成されかつ図８に示されたいずれのカスタム化された窒
素および酸素プロフィールも図９の結果によって明瞭に
示されるように図８のキャッピング層２０８によって保
存されることになる。
【００４４】図９はオージェ（Ａｕｇｅｒ）分析を示し
ているが、図１０はＳＩＭＳ分析を使用して同じ装置を
示す。ＳＩＭＳ分析は低濃度原子元素に対してより敏感
である。したがって、図１０は図９のオキシナイトライ
ドゲート誘電体内の酸素濃度のより詳細な分析である。
図１０のＳＩＭＳ分析はここに述べられた処理を使用し
て形成されるオキシナイトライドゲート誘電体の酸素濃
度およびプロフィールが充分に保護される点で図９のオ
ージェ分析を追認または確認する。実際に、ここに教示
された多結晶シリコンキャッピング層は０．５パーセン
ト程の低さの酸素濃度が長い期間の間ゲート誘電体内で
維持できるようにする。
【００４５】図１１および図１２は、ステップ７０に関
してここに教示された処理が、必要とされるオキシナイ
トライドゲート誘電体層内の異なる酸素濃度および酸素
プロフィールを形成するためにカスタム化できることを
示している。これらのカスタム化された酸素プロフィー
ルおよび濃度はキャッピング多結晶シリコン層またはア
モルファスシリコン層によって保護されかつ保存され
る。図１１は、ほぼ２０原子パーセントのオキシナイト
ライドゲート誘電体層内の酸素のピーク濃度が図１のプ
ロセスを使用して達成できることを示している。しかし
ながら、図１２はガス流の変更、特にＮ２Ｏガス流の変
更またはステップ７０における他の同様の酸素含有ガス
流への変更は結果としてオキシナイトライドゲート誘電
体領域内に異なる酸素濃度を生じ得ることを示してい
る。特に、図１２はほぼ１５原子パーセントのピークＯ
濃度を示している。
【００４６】〈他の実施形態〉本発明は一般的には半導
体製造に関し、かつより特定的には、ラピッドサーマル
化学蒸着プロセスを使用して窒素が豊富な窒化シリコン
膜を製作することに関する。本発明の別の実施形態はラ
ピッドサーマル化学蒸着システムを使用して形成された
窒素が豊富な窒化シリコン層を有するゲート誘電体を形
成する。本発明の一実施形態が図１３〜図２０に示され
かつ以下に説明される。
【００４７】図１３は、半導体基板１３の一部の断面図
を示す。本明細書で使用されているように、半導体装置
基板１３は単結晶ウェーハ、半導体オンインシュレータ
ウェーハまたは半導体装置を形成するために使用される
任意の他の基板を含む。この特定の例では、基板１３は
低濃度ドープされたｐ型シリコンである。半導体基板内
にはフィールドアイソレーション領域１２が形成され
る。この特定の実施形態では、フィールドアイソレーシ
ョン領域１２はシャロウトレンチ（ｓｈａｌｌｏｗ ｔ
ｒｅｎｃｈ）・フィールドアイソレーションプロセスを
使用して形成される。
【００４８】ゲート誘電体層２３が図１４に示されるよ
うに基板１３の上に形成される。この実施形態における
ゲート誘電体層２３はラピッドサーマル化学蒸着システ
ムを使用して形成される窒素が豊富な（ｎｉｔｒｏｇｅ
ｎ ｒｉｃｈ）窒化シリコン層を含む。より特定的に
は、これを形成するために使用されるガスはアンモニア
（ＮＨ３）およびジクロロシラン（ＳｉＣｌ２Ｈ２）を
含む。一般に、この被着のための温度は達成するのに２
時間以上を必要とする伝統的なＬＰＣＶＤプロセスを使
用して形成される伝統的な窒化シリコンとほぼ同じであ
る。より詳細には、前記温度は一般にほぼセ氏６５０度
〜セ氏８００度の範囲にある。伝統的なＬＰＣＶＤバッ
チプロセスと異なり、圧力は典型的には伝統的なＬＰＣ
ＶＤシステムに対するものよりも高い。この特定の実施
形態では、圧力は２０トールより大きくかつ一般にほぼ
１〜１００トールの範囲内にある。
【００４９】ジクロロシランに対するアンモニアの比率
は典型的には少なくとも１０：１でありかつもし装置に
対するリーケージ電流が問題であれば増大することがで
きる。これらの化学物質の代わりとして、他の窒素含有
およびシリコン含有ガスを使用することができる。例え
ば、ヒドラジン（ｈｙｄｒａｚｉｎｅ：Ｎ２Ｈ２）また
はアミド（ａｍｉｄｅｓ）、例えばエチレンジアミン
（ｅｔｈｙｌｅｎｅ ｄｉａｍｉｎｅ）、アンモニウム
アジド（ａｍｍｏｎｉｕｍ ａｚｉｄｅ）、アゾイミド
サイクロヘキシルアミン（ａｚｏｉｍｉｄｅ ｃｙｃｌ
ｏｈｅｘｙｌ ａｍｉｎｅ）その他を窒素ソースガスと
して使用することができる。前記ジクロロシランは、被
着温度がセ氏６５０〜８００度の範囲内にあるようにす
べきであるシリコンソースのために使用される種または
スピーシズ（ｓｐｅｃｉｅｓ）のような、他の塩素含有
シラン化合物（例えば、ＳｉＣｌｘＨｙ、ここでｘ＋ｙ
＝４）または塩素含有ジシラン（ｄｉｓｉｌａｎｅ）化
合物（例えば、Ｓｉ２ＣｌａＨｂ、ここでａ＋ｂ＝６）
と置き換えることができる。さらに、伝統的なＰＥＣＶ
Ｄと異なり、この被着はプラズマを使用することなく行
なわれる。ゲート誘電体膜２３は、ほぼ３．９の誘電率
を有する、二酸化シリコンおよびほぼ７．８の誘電率を
有する、伝統的な窒化シリコンと比較して、ほぼ６．３
〜６．７の範囲の誘電率を有する。
【００５０】図１５は、導入または供給ガス対ゲート誘
電体層２３内の窒素−シリコン原子比率に対する窒素−
シリコン原子ガス流比のプロットを示す。このグラフに
見られるように、伝統的なＬＰＣＶＤプロセスに対する
窒化シリコン膜の組成は典型的には広い範囲の供給ガス
比率にわたり一定である。プラズマ被着の場合には、ゲ
ート誘電体層内の窒素−シリコンの比率はガス比率によ
って変るが、きわめて高い窒素−シリコンガス流比まで
窒素が濃厚なもの（ｎｉｔｒｏｇｅｎ ｒｉｃｈ）とは
ならないであろう。他の２つのプロセスと異なり、本発
明の１実施形態に係わるプロセスはほぼ３の窒素−シリ
コン原子ガス流比（すなわち、供給ガスの）におけるゲ
ート誘電体層２３において１．５より大きな窒素−シリ
コン比率に到達する。典型的には、前記プロセスは少な
くともほぼ１０：１のガス流比で実行されてゲート誘電
体層にわたる低いリーケージ電流を保証する。
【００５１】次に導電層４３がゲート誘電体層２３の上
に形成される。導電層４３はドーピングされたシリコ
ン、ポリサイド（ｐｏｌｙｃｉｄｅ）、あるいはタング
ステン、モリブデン、その他のような他の金属ゲート材
料を含むこともできる。
【００５２】図１７に示されるようにトランジスタが形
成される。導電層４３（図１６）がパターニングされて
ゲート電極５３を形成する。保護層５２が次にゲート電
極５３の側部に沿って形成されかつ側壁スペーサが保護
層５２に隣接して形成される。ドーピングされた領域５
６が基板１３内に形成されてソースおよびドレイン領域
（すなわち、電流伝達電極）を形成する。スペーサおよ
びドーピングされた領域５６の形成の順序は領域がシリ
サイド化または珪化されるか否かのプロセスおよび拡散
係数並びに時間および熱サイクルに関連する考慮事項に
依存して変えることができる。ドープ領域５６は典型的
には基板と比較して反対の導電型である。したがって、
この特定の実施形態では、ドープ領域５６は少なくとも
毎立方センチメートルあたり少なくとも１Ｅ１９原子の
ドーパント濃度まで強くｎ型ドーピングされる。ドープ
領域５６のドーピング種（ｄｏｐｉｎｇ ｓｐｅｃｉｅ
ｓ）はリン、ひ素、その他を含む。
【００５３】処理は図１８に示される実質的に完成した
装置を形成するために続けられる。トランジスタを形成
した後に、層間（ｉｎｔｅｒｌｅｖｅｌ）誘電体層６３
が次に形成されかつパターニングされてドープ領域５６
の１つへと伸びるコンタクト開口６２を形成する。例え
ば、ゲート誘電体層２３のためのエッチング化学はリン
酸（ｐｈｏｓｐｈｏｒｉｃ ａｃｉｄ）湿式エッチング
を含むことができる。導電性プラグ６４が次にコンタク
ト開口６２内に形成される。導電性プラグは接着障壁層
６４２および導電性充填材料６４４を含む。接着／障壁
層６４２は典型的にはチタン／窒化チタンその他を含
み、かつ導電性充填材料６４４は典型的にはタングステ
ン、ドーピングされたシリコン、その他を含む。次に第
１のレベルの相互接続６６が層間誘電体層６３および導
電性プラグ６４の上に形成される。導電性相互接続は典
型的には接着／障壁層６６２および、アルミニウム、
銅、その他のような、高度に導電性の膜６６４を含む。
次に、パッシベイション層６８が相互接続６６の上に形
成されて実質的に完成した装置の形成を終了する。明ら
かに、複数の絶縁膜を層間誘電体層６３およびパッシベ
イション層６８内に含めることができる。他の電気的接
続がトランジスタに対して行なわれかつ付加的な層間誘
電体層および相互接続を、もし必要であれば、形成する
ことができる。
【００５４】ゲート誘電体層を形成する前記方法はまた
層間誘電体層６３またはパッシベイション層６８の一部
または全部を形成するのに使用することができる。さら
に、層間誘電体層は比較的厚いから、ゲート誘電体層に
見られるリーケージ電流は大きな問題ではない。したが
って、１０：１より小さい窒素／シリコンガス流比を装
置の性能に大きな影響を与えることなく層間誘電体層お
よびパッシベイション層のために使用することができ
る。ほぼ３：１〜１０：１の範囲の窒素／シリコン比を
使用できる。
【００５５】本発明の前述の実施形態はラピッドサーマ
ル化学蒸着を使用することを含んでいるが、高い被着レ
ートおよび高い圧力条件を有する別の構成を有する被着
ツールもまた前記膜を形成する上で使用できることに注
目すべきである。ラピッドサーマル化学蒸着システムに
ついては、チェンバにおける時間は典型的には１分より
短い。したがって、前記プロセスは比較的迅速な様式で
形成できる良好な高品質の強固な誘電体層を形成するた
めに使用できる。
【００５６】ラピッドサーマル化学蒸着における被着レ
ートはほぼ毎秒約１オングストローム〜毎秒約１０オン
グストロームの範囲にある。いくつかの層間誘電体層は
それらの厚みのため形成するのが困難であるかもしれな
いが、この膜は層間誘電体層内の研磨ストッパ（ｐｏｌ
ｉｓｈ ｓｔｏｐ）またはエッチストッパ（ｅｔｃｈｓ
ｔｏｐ）として集積してデュアル埋込みまたはデュアル
インレイ（ｄｕａｌ−ｉｎｌａｉｄ）相互接続その他の
適切な形成を可能にすることができる。
【００５７】高性能マイクロプロセッサおよび、スタテ
ィックランダムアクセスメモリセルのような、メモリセ
ルのためのトランジスタを形成することに加えて、本発
明はそれ以外にドレイン電流が問題である用途、例えば
バッテリ動作システムにおいて使用されるべき装置を必
要とする用途、において使用することができる。さら
に、本発明のプロセスに従って形成された誘電体膜は記
憶容量のためのキャパシタ誘電体として使用できかつフ
ローティングゲートメモリ装置の場合は、それはトンネ
ル誘電体または集積誘電体層として使用することもでき
る。
【００５８】
【発明の効果】本発明を使用するプロセスの１つの利点
はゲート誘電体層２３を通るリーケージ電流密度の量を
低減することである。より詳細には、図１９に示される
ように、熱酸化物層は毎センチメートルあたり１メガボ
ルトより小さい電界に達するまで毎立方センチメートル
あたり１マイクロアンペアより低い電流密度を持つこと
はない。多くの装置はほぼ毎センチメートルあたり５メ
ガボルトで動作する。毎センチメートルあたり５メガボ
ルトでは、熱酸化物層はほぼ毎平方センチメートルあた
り１ミリアンペアの電流密度を有する。図１９はまたラ
ピッドサーマル処理装置を使用する場合におけるガス流
比の相違を示している。より詳細には、反応ガスにおけ
る１シリコン原子あたりに１窒素原子のガス流比は熱酸
化物のものに非常に類似した電流密度プロットを与え
る。前記比率が少なくとも１：１である場合にいくらか
の改善があるが、電流密度対電界のプロットはほぼ熱酸
化物について見られるものと同じである。毎センチメー
トルあたりほぼ５メガボルトにおいて、電流密度は１：
１の比率で形成される熱酸化物または窒化物膜に対する
よりも１０：１の比率に対してほぼ３桁の大きさだけ小
さい。したがって、図１９におけるプロットにより本発
明のプロセスは良好なリーケージ電流密度特性を備えた
ゲート誘電体層を形成するために使用できることが分か
る。前記比率を３０：１へと増大することは１０：１の
比率を使用して形成された膜とほぼ同じ電流密度特性を
持つことになる。
【００５９】さらに、窒化シリコン膜は熱誘電体層と比
較してホウ素（ｂｏｒｏｎ）の浸透に対してより耐性が
ありかつまた伝統的なＳｉ３Ｎ４膜または従来技術にお
けるＰＥＣＶＤの窒素が濃厚なＳｉＮ層に見られる水素
に関連するトラッピングの問題を持たないであろう。
【００６０】図２０は、容量に対するゲートに印加され
た電圧のプロットを含む。本発明により、フラットバン
ド電圧（ｆｌａｔ ｂａｎｄ ｖｏｌｔａｇｅ）の変化
はほぼ０ミリボルトのフラットバンドシフトを有する熱
酸化物と比較してほぼ２ミリボルトであることが分か
る。このフラットバンド電圧の変化は装置の性能を達成
する上で重大なものとなることはないと思われる。
【００６１】本発明の他の利点はそれが今日入手可能な
材料および機器を使用して用いることが可能なことであ
る。前記プロセスを製造工程のフローに統合するために
新しい機器および材料の特性づけは必要ではない。
【００６２】本発明が特定の実施形態に関連して説明さ
れかつ図示されたが、本発明はこれらの示された実施形
態に限定されるものではない。当業者は本発明の精神お
よび範囲から離れることなく修正および変更を行なうこ
とができることを認識するであろう。したがって、本発
明は添付の特許請求の範囲に入る全ての変更および修正
を含むものと考える。
【図面の簡単な説明】
【図１】本発明に係わる改善されたゲート誘電体材料を
形成するためのプロセスを示すフローチャートである。
【図２】本発明に係わる改善されたゲート誘電体の形成
およびこのゲート誘電体材料の原子組成を断面図および
対応するＸＹプロットで示す説明図である。
【図３】本発明に係わる改善されたゲート誘電体の形成
およびこのゲート誘電体材料の原子組成を断面図および
対応するＸＹプロットで示す説明図である。
【図４】本発明に係わる改善されたゲート誘電体の形成
およびこのゲート誘電体材料の原子組成を断面図および
対応するＸＹプロットで示す説明図である。
【図５】本発明に係わる改善されたゲート誘電体の形成
およびこのゲート誘電体材料の原子組成を断面図および
対応するＸＹプロットで示す説明図である。
【図６】本発明に係わる改善されたゲート誘電体の形成
およびこのゲート誘電体材料の原子組成を断面図および
対応するＸＹプロットで示す説明図である。
【図７】本発明に係わる改善されたゲート誘電体の形成
およびこのゲート誘電体材料の原子組成を断面図および
対応するＸＹプロットで示す説明図である。
【図８】本発明に係わる改善されたゲート誘電体の形成
およびこのゲート誘電体材料の原子組成を断面図および
対応するＸＹプロットで示す説明図である。
【図９】本発明にしたがってインシトゥ多結晶シリコン
キャッピングされた窒化シリコン層が効果的にその後の
酸化環境から保護できることを示すオージェデータを示
すＸＹプロットグラフである。
【図１０】本発明に係わる図９に示されたオージェデー
タと同様のＳＩＭＳデータを示すＸＹプロットグラフで
ある。
【図１１】オキシナイトライドゲート誘電体のバルク部
分にわたる酸素濃度および酸素プロフィールの双方が注
文仕立てできかつ時間にわたり適切に保護されることに
よって、本発明によって、ＭＯＳＦＥＴ性能が改善され
ることを示すデータのＸＹプロットグラフである。
【図１２】オキシナイトライドゲート誘電体のバルク部
分にわたる酸素濃度および酸素プロフィールの双方が注
文仕立てできかつ時間にわたり適切に保護されることに
よって、本発明によって、ＭＯＳＦＥＴ性能が改善され
ることを示すデータのＸＹプロットグラフである。
【図１３】フィールドアイソレーション領域を形成した
後の半導体装置基板の一部を示す断面図である。
【図１４】本発明の１実施形態にしたがってゲート誘電
体層を形成した後の図１３の基板を示す断面図である。
【図１５】３つの異なる種類の被着システムに対する窒
素ソースガス対シリコンソースガス比率と比較して膜内
の窒素対シリコン原子比率を示すグラフである。
【図１６】ゲート誘電体層の上に導電層を形成した後の
図２の基板を示す断面図である。
【図１７】金属絶縁体半導体電界効果トランジスタを形
成した後の図１６の基板を示す断面図である。
【図１８】実質的に完成した装置を形成した後の図１７
の基板を示す断面図である。
【図１９】誘電体材料にわたる電流密度とその誘電体層
にわたる電界との比較を示す説明図である。
【図２０】１０：１のアンモニア対ＤＣＳガス比率を使
用してＲＴＣＶＤによって形成された伝統的な熱酸化物
および窒化シリコンに対する容量対ゲート電位を示すグ
ラフである。
【符号の説明】
２００ 半導体基板 ２０２，２０４ オキシナイトライドゲート誘電体層 ２０６ 相互ゲート誘電体層 ２０８ 多結晶シリコンまたはアモルファスシリコン層 １２ フィールドアイソレーション領域 １３ 半導体装置基板 ２３ ゲート誘電体層 ４３ 導電層 ５２ 保護層 ５３ ゲート電極 ５４ 側壁スペーサ ５６ ドープ領域 ６２ コンタクト開口 ６３ 層間誘電体層 ６４ 導電性プラグ ６６ 相互接続 ６８ パッシベイション層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラマ・アイ・ヘッジ アメリカ合衆国テキサス州78759、オース チン、スパイスブラッシュ・ドライブ 9214 (72)発明者 シン−ファン・セン アメリカ合衆国テキサス州78746、オース チン、ダンフォース・コウブ 8100 (72)発明者 デービッド・オーメラ アメリカ合衆国テキサス州78729、オース チン、ドリンジェンバート 12620 (72)発明者 ビクター・ワン アメリカ合衆国テキサス州78731、オース チン、ツイン・バリー・ドライブ 4842

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ゲート誘電体を形成することによって半
    導体装置を形成する方法であって、 半導体基板を提供する段階、 誘電体被着プロセスの間において、前記半導体基板を前
    記ゲート誘電体を形成する間の第１の期間の間窒素含有
    ガスに露出しかつ第２の期間の間酸素含有ガスに露出す
    る段階、そして前記ゲート誘電体を形成する間に時間と
    共に前記窒素含有ガスに対する酸素含有ガスの比率を変
    えて前記ゲート誘電体の厚さにわたり変化する酸素−窒
    素プロフィールを生成する段階であって、前記ゲート誘
    電体は窒素原子および酸素原子の双方を含むもの、 を具備することを特徴とするゲート誘電体を形成するこ
    とによって半導体装置を形成する方法。
  2. 【請求項２】 さらに、 前記ゲート誘電体を形成する間に時間にわたり前記窒素
    含有ガスの流量を変更して変化する酸素−窒素プロフィ
    ールを形成する段階、 を具備することを特徴とする請求項１に記載の方法。
  3. 【請求項３】 半導体構造であって、 １つの面を有する半導体基板、 前記半導体基板の上の誘電体領域、そして前記誘電体領
    域の頭部上の導電性領域であって、前記誘電体領域と前
    記導電性領域との間の界面領域はほぼ８．０より小さい
    原子パーセントの酸素を含み、前記導電性領域はほぼ
    ４．０より小さい原子パーセントの酸素を含むもの、 を具備することを特徴とする半導体構造。
  4. 【請求項４】 ゲート誘電体を形成する方法であって、 半導体基板を提供する段階、 露出の段階に先立ち前記半導体基板を予備清浄化する段
    階であって、該予備清浄化する段階はＳｉＯ２を除去し
    かつ水素で終端する面を残すもの、 前記半導体基板を窒素含有ガスに露出することによって
    前記半導体基板の表面の窒化を行なう段階、そして前記
    半導体基板を窒素含有ガスおよび酸素含有ガスの双方に
    露出して前記ゲート誘電体の形成を続け、前記酸素含有
    ガスに対する窒素含有ガスの比率が前記ゲート誘電体を
    形成する間に時間と共に調整されて前記ゲート誘電体の
    厚さにわたりある酸素−窒素プロフィールを生成し、前
    記ゲート誘電体の最終的な組成は窒素原子および酸素原
    子の双方を含み、それによって前記ゲート誘電体の誘電
    率（ｅ）が５．０より大きくなるようにする段階、 を具備することを特徴とするゲート誘電体を形成する方
    法。
  5. 【請求項５】 半導体装置を形成する方法であって、 基板を化学蒸着チェンバ内に配置する段階、 前記基板の上に窒素含有ガスおよびシリコン含有ガスを
    流す段階、 前記基板の上に横たわる窒素が豊富な窒化シリコン膜を
    被着する段階であって、前記被着する段階は非プラズマ
    幇助プロセスであるもの、そして前記化学蒸着チェンバ
    から前記基板を除去する段階であって、前記基板を前記
    化学蒸着チェンバ内に配置するステップと前記化学蒸着
    チェンバから前記基板を除去する間に経過する処理時間
    はほぼ１０分より短いもの、 を具備することを特徴とする半導体装置を形成する方
    法。
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