JPH01143252A - 半導体装置 - Google Patents

半導体装置

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JPH01143252A
JPH01143252A JP62300905A JP30090587A JPH01143252A JP H01143252 A JPH01143252 A JP H01143252A JP 62300905 A JP62300905 A JP 62300905A JP 30090587 A JP30090587 A JP 30090587A JP H01143252 A JPH01143252 A JP H01143252A
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JP
Japan
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silicon layer
polycrystalline silicon
semiconductor device
resistance
resistance element
Prior art date
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Pending
Application number
JP62300905A
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English (en)
Inventor
Manzo Saito
斉藤　万蔵
Kenji Okamura
健司 岡村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to US07/276,108 priority patent/US4961103A/en
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Pending legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、抵抗率制御特性が高い高抵抗素子を有する半
導体装置に関する。
〔従来の技術〕
従来、半導体装置の高抵抗素ｒは、酸素が不純物として
添加された多結晶シリコン層に、さらにリンあるいはヒ
素等をイオン注入法で添加して形成している。
〔発明が解決しようとする問題点〕
このような従来の半導体装置の高抵抗素子は、抵抗素子
全体が同一の酸素含有量を有する多結晶シリコン層によ
って形成されている。この高抵抗素子が微細でかつ高抵
抗化を図るためには、多結晶シリコン層の膜厚を薄くす
る必要がある。ところで素子の表面は、素子の安定性を
図るために一般的に酸化させるので、多結晶シリコン層
は膜厚がさらに減少する。酸化による膜ノブの減少、特
に微小結晶粒界面の増速酸化による界面近傍の実効膜厚
の急減によって、１ｔηい膜厚の場合抵抗率のバラツキ
が無視できなくなる。このため一般的に多結晶シリコン
層をあまり薄くできない、また、抵抗率の制御性は、＃
素含右１．Ｈの少ない方が良いことも一般的である。し
たがって、高抵抗化を図り、抵抗体の抵抗−（イの制御
性の向上を［４るためには、耐素含右、＋、′、が少な
く、膜厚の薄い多結晶シリコン層を用い、しかも、表面
酸化によるｌ模厚変動の影響を少なくしなければならな
いという矛盾する問題があった。
本発明の目的は上記の問題に鑑み、抵抗体として高抵抗
化を図りかつ、その抵抗率の制御性の向上を図ることが
可能な高抵抗素子を有する半導体装置を提供することに
ある。
〔問題点を解決するための手段〕
本発明の半導体装置は、多結晶シリコンを主成分とする
高抵抗体を有する半導体装置において、前記高抵抗体を
、所定の抵抗値をうるように酸素含有量を定めた第１多
結晶シリコン層と、該第１多結晶シリコン層上に形成し
た該第１多結晶シリコン層より酸素の含有量が多い第２
多結晶シリコン層とより構成したものである。
〔作用〕
本発明では、抵抗体の電気抵抗は第１多結晶シリコン層
で定まり、第２多結晶シリコン層は第１多結晶シリコン
層より酸素の含有量を多くしてはるかに高抵抗とするこ
とで、抵抗体の抵抗値に影響をケえることなく、しかも
第１多結晶シリコン層の酸化に対するマスクの役割もし
ている。
〔実施例〕
以下に、本発明の実施例を図面を参照して説明する。
第１図（ａ）〜（ｂ）は、本発明の第１実施例の主要工
程を示す要部断面図である。
（ａ）に示すように、シリコン基板ｌ」−に酸化膜２を
形成する０次に減圧気相Ｉ＆長装置（図示さず）によっ
て、温度６２０℃で、モノシラン（ＳｉＨ４）、−酸化
二窒Ｚ　（Ｎ２０）の混合比１ｏｌｌの雰囲気中で、酸
素を４重に％含有する第１多結晶シリコン層３を３０Ｏ
Ａ成長させる。そして、この第１多結晶シリコン層３上
に、−に述した減圧気相成長装置によって、−酸化二窒
素の流量を多くしたモノシラン（ＳｉＨａ）、−酸化二
窒素（Ｎ２０）　（１）混合ｌｊ、５：１の雰囲気中で
、酸素を７重量％含有する第２多結晶シリコン層４をｘ
ｏｏｏｉ成長させる。
そして、（ｂ）に示すように、第２多結品シリコン層４
を酸化して、酸化膜５を８０ＯＡ成長させる。この時、
第２多結晶シリコン層４の膜厚は、減少するが、第１多
結晶シリコン層３に対する酸化の保護膜としての機能は
十分に果たし得る膜厚を残している。したがって、第１
多結晶シリコン層３の膜厚は、全く変化することがなく
、第１多結晶シリコン層３中に含有される酸素の州は、
第２多結晶シリコン層４と比較して少なく、抵抗値は、
第１多結品シリコン層３の特性で支配される。即ち、第
１多結晶シリコン層３は膜厚が３０ＯＡと極めて薄いに
もかかわらず、かつ、引き続く酸化工程を経ても膜厚の
低減の影響を受けることがない。
次に、酸化ｌｌ！２６をさらに全面に形成してコンタク
ト孔７を開孔した後に、アルミニウム電極８を形成する
。
次に、本発明をスタティック型半導体記憶装置の製造工
程に適用した第２実施例を第２図を参照して説明する。
第２図は、第２実施例の要部断面図である。この第２実
施例は、シリコン基板１に−，にフィールド酸化膜９を
形成後、前述した第１実施例と同様に酸素が４重量％含
有した第１多結晶シリコン層３と、酸素が７重量％含有
した第２多結晶シリコン層４をそれぞれ成長させる。そ
して、第２多結晶シリコン層４を酸化して、酸化膜５を
成長させる。そして、ＣＶＤ法により酸化膜６をさらに
成長させた後、後工程のマスクとして所定の開孔部を形
成しておく。第１多結晶シリコン層３とシリコン基板ｌ
との界面の酸化膜は、予め選択的に除去されている。そ
のために、酸化膜６を保Ｘ５膜として所定の位置にリン
を拡散して、リンが拡散された第３多結晶シリコン層１
０と第４多結晶シリコン層１１と拡散層１２が形成され
る。この、第３多結晶シリコン層１０と第４多結晶シリ
コン層１１と拡散層１２との間には、酸化膜が存在しな
いので、両名１ｒｌ′Ｉにおいては、電気的導通が得ら
れる。そして、最後に酸化膜１３を成長させて表面を保
護してスタティック型半導体記憶装置を形成する。
以上説明したように第２実施例は、スタティック型半導
体記憶装置の製造工程に適用した場合について説明した
が、他の種類の半導体装置にも適用可能なことはいうま
でもない。
高抵抗素子を形成するために必要な酸素含有量は１０５
重量以上とすると、抵抗率が高くなりすぎ実質的に抵抗
制御がしにくい、そこで１０％重量以下とすることが必
要である。
またさらに、リン・ヒ素・ホウ素等の原子をイオン注入
法で添加することで抵抗調整を行なうことが有効なこと
はいうまでもない。
〔発明の効果〕
以上説明したように、本発明の半導体装置の高抵抗体は
、所定の抵抗値を与える第１多結品シリコン層の上に、
第２多結晶シリコン層として第１多結晶シリコン層より
酸素の含有量を多くして、酸化に対して保護マスクの作
用を行なう層を形成させたものである。抵抗体の電気的
特性は第１多結晶シリコン層で定まり、しかも第２多結
晶シリコン層によって酸化による変化を受けなくなる。
したがって半導体装置に高抵抗体を組込むときに、安定
に形成できるという優れた効果がある。このことによっ
て、スタティック型半導体記憶装置等の様に高抵抗体を
使用する半導体装置を制御性良く、歩留りが良く、かつ
低コストで製作できる。また、抵抗値を微細形状で十分
に大きくすることが可１財になるので、１メガビツト・
スタティック型半導体記憶装置等の超高集積回路のｔＡ
造が可能になる。
【図面の簡単な説明】
第１図は本発明の第１実施例の集積回路装置の製造方法
の主要工程断面図、第２図は本発明の第２実施例の集積
回路装置の主要工程断面図である。 １・・・シリコン基板、 ２．５，６．１３・・・酸化膜５ ３・・・第１多結品シリコン層。 ４・・・第２多結晶シリコン層、 ７・・・コンタクト孔、 ８・・・アルミニウム電極、 ９・・・フィールド酸化膜、 １０・・・第３多結晶シリコン層、 １１・・・：５４多結晶シリコン層、 １２・・・拡散層。 特許出願人　　日本電気株式会社 代理人　弁理士　　　内　　　原　　　　晋第１図 （ｂ）

Claims (1)

    【特許請求の範囲】
  1. 　多結晶シリコンを主成分とする高抵抗体を有する半導
    体装置において、前記高抵抗体を、所定の抵抗値をうる
    ように酸素含有量を定めた第１多結晶シリコン層と、該
    第１多結晶シリコン層上に形成した該第１多結晶シリコ
    ン層より酸素の含有量が多い第２多結晶シリコン層とか
    ら構成していることを特徴とする半導体装置。
JP62300905A 1987-11-27 1987-11-27 半導体装置 Pending JPH01143252A (ja)

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JP62300905A JPH01143252A (ja) 1987-11-27 1987-11-27 半導体装置
US07/276,108 US4961103A (en) 1987-11-27 1988-11-23 Semiconductor device having polycrystalline silicon resistor

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