JPH11122045A

JPH11122045A - Ｆｅｔミキサ回路

Info

Publication number: JPH11122045A
Application number: JP28078297A
Authority: JP
Inventors: Yukari Arai; ゆかり新井
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-10-14
Filing date: 1997-10-14
Publication date: 1999-04-30

Abstract

(57)【要約】（修正有）【課題】周波数が比較的低いＬＯ信号を用いて、ＩＦ
信号とミキシングして、高出力で周波数が高いＲＦ信号
を取り出す。【解決手段】ソース接地されたＦＥＴ１０２、および
ＦＥＴ１０４とから構成され、ＦＥＴ１０２のゲート１
０２ａと、ＦＥＴ１０４のゲート１０４ａとは、一端に
ＬＯポート１１０を有する逆相入力手段１０６により並
列に接続され、この逆相入力手段は、ＬＯポートから入
力されるＬＯ信号の周波数に対して実質的に１／２の波
長に相当する電気長を有しており、そして、ＦＥＴ１０
２および１０４の両者のゲートは、ゲートバイアス１２
６に接続されており、ＦＥＴ１０２および１０４の両者
のドレイン１０２ｂ，１０４ｂは、ドレインバイアス電
圧印加用回路１３０、電力合成器１０８およびＲＦポー
ト１１４に接続されており、さらに、両ＦＥＴ１０２お
よび１０４のソース１０２ｃおよび１０４ｃは、ＩＦポ
ート３１４に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＦＥＴ（電界効
果型トランジスタ）を用いて、局部発振信号（ＬＯ信
号）と、入力信号（例えば、中間周波数としてのＩＦ信
号）との、それぞれの周波数の和や差の周波数成分（例
えば、無線周波数としてのＲＦ信号）を発生させるミキ
サ回路（ＦＥＴミキサ回路）に関する。

【０００２】なお、ＬＯ信号とＩＦ信号との、それぞれ
の周波数の和の値を有する周波数成分を発生させるミキ
サ回路をアップコンバータといい、それぞれの周波数の
差の値を有する周波数成分を発生させるミキサ回路をダ
ウンコンバータといい、特に、この発明は、アップコン
バータに適したＦＥＴミキサ回路に関する。

【０００３】

【従来の技術】従来のＦＥＴミキサ回路として、例え
ば、文献１（Ｔ．Ｈｉｒｏｔａｅｔａｌ．，１９８４
ＩＥＥＥＭＴＴＶｏｌ．ＭＴＴ−３２（７）ｐ
ｐ．６７９〜６８３，Ｊｕｌｙ１９８４）に開示さ
れた回路がある。

【０００４】この発明を説明するに先立ち、図６を参照
して、この従来のＦＥＴミキサ回路を説明する。すなわ
ち、このＦＥＴミキサ回路１０は、基本的に、一つのＦ
ＥＴ（電界効果型トランジスタ）１２と、ゲートバイア
ス電圧印加用回路２２と、ゲートバイアス電圧の印加の
ための高周波遮断用回路２０と、ドレインバイアス電圧
印加用回路３０と、ドレインバイアス電圧の印加のため
の高周波遮断用回路２８と、ＬＯポート（局部周波数発
振ポート）３２と、ＩＦポート（中間周波数発振ポー
ト）３４と、ＲＦポート（無線周波数発振ポート）３６
とを備えている。

【０００５】そして、この従来のＦＥＴミキサ回路は、
下記のような回路構成となっている。ＦＥＴ１２のゲー
ト１２ａは、ＬＯ信号入力整合回路１４を介してＬＯ信
号が入力されるＬＯポート３２に接続されている。この
ＬＯポート３２と、ＬＯ信号入力整合回路１４との接続
点ｂに、ローパス構成のＩＦ信号入力整合回路（ＩＦフ
ィルタ）１８が接続されている。そして、このＩＦフィ
ルタ１８は、コンデンサ３８ａを介して、ＩＦポート３
４に接続されている。また、このＩＦフィルタ１８と、
コンデンサ３８ａの接続中点ａとは、上述した高周波遮
断用回路２０を介して、直流（ＤＣ）のゲートバイアス
電圧を印加するためのゲートバイアス電圧印加用回路２
２に接続されている。

【０００６】さらに、このＦＥＴ１２のドレイン１２ｂ
は、ＲＦ信号出力整合回路１６およびコンデンサ３８ｂ
の直列回路を介してＲＦポート３６に接続されている。
このＲＦ信号出力整合回路１６とコンデンサ３８ｂとの
接続中点ｃは、ＲＦ阻止フィルタ２６、高周波遮断用回
路２８およびコンデンサ３８ｃの直列回路を介して、グ
ランド（アース端子）４０に接続されている。そして、
ＲＦ阻止フィルタ２６と、高周波遮断用回路２８との接
続中点ｄに対して、ドレインバイアス電圧印加用回路３
０が接続してある。また、ＦＥＴ１２のソース１２ｃ
を、グランド４０に接続してある。

【０００７】ここで、従来のＦＥＴミキサ回路１０にお
いて、ＬＯポート３２に入力される超高周波のＬＯ信号
は、ミリ波発振器（図示せず）で発振された信号を、ア
ンプ（図示せず）を用いて増幅して得るか、または逓倍
器（図示せず）を用いて周波数を増加させて得ている。
このＬＯ信号がＬＯポート３２に入力されると、かかる
ＬＯ信号は、ＬＯ信号入力整合回路１４を介して、ソー
ス接地されたＦＥＴ１２のゲート１２ａに入力される。

【０００８】また、ＩＦポート３４からは、比較的低周
波数（例えば、１〜５ＧＨｚ）のＩＦ信号（中間周波
数）が、接続点ｂを介して、ＦＥＴ１２のゲート１２ａ
に入力される。

【０００９】そして、ゲートバイアス電圧印加用回路２
２から、高周波遮断用回路２０を介して、ＦＥＴ１２の
ゲート１２ａに対してゲートバイアス電圧が印加され、
ドレインバイアス電圧印加用回路３０から、ＦＥＴ１２
のドレイン１２ｂに対してドレインバイアス電圧が印加
されており、ＦＥＴ１２の動作点の位置が調節されてい
る。

【００１０】したがって、ＦＥＴ１２のゲート１２ａに
入力されたＬＯ信号と、ＩＦ信号とは、それぞれかかる
ＦＥＴ１２内でミキシングされて、それぞれの周波数が
加算された値、すなわち、ＬＯ信号の周波数（以下、Ｌ
Ｏ周波数）と、ＩＦ信号の周波数（以下、ＩＦ周波数）
とが合算され、これらの周波数の和の値を有するＲＦ信
号となる。すなわち、このＦＥＴミキサ回路１０は、Ｆ
ＥＴ１２の非線形特性により、超高周波であるＬＯ信号
の入力に起因してＬＯ信号の入力側の反射係数が変調さ
れた状態で、ＬＯ信号とＩＦ信号とがミキシングされて
ＲＦ信号となる。そして、このＲＦ信号は、ＲＦポート
３６から出力される。

【００１１】また、ＲＦ阻止フィルタ２６は、高周波遮
断用回路２８やドレインバイアス電圧印加用回路３０へ
のＲＦ信号の入力を有効に防止しつつ、ＦＥＴ１２のド
レイン１２ｂに対して、直流（ＤＣ）であるドレインバ
イアス電圧を印加可能としてある。

【００１２】

【発明が解決しようとする課題】しかしながら、従来の
ＦＥＴミキサ回路においては、超高周波であるＬＯ信号
と、比較的低周波であるＩＦ信号とを直接的に一つのＦ
ＥＴを用いてミキシングしていた。そのため、例えば５
０ＧＨｚ程度のＬＯ信号をミリ波発振器で発生させるた
めには、ミリ波発振器の性能上、ＬＯ信号の出力が低下
してしまうという問題があった。例えば、周波数３０Ｇ
ＨｚのＬＯ信号を発生させるミリ波発振器においては、
０ｄＢｍ程度の出力であったものが、周波数６０ＧＨｚ
のＬＯ信号を発生させるミリ波発振器においては、−６
ｄＢｍ程度の出力に低下してしまうのである。

【００１３】したがって、５０ＧＨｚ程度の超高周波で
あるＬＯ信号を用いて、例えば１〜５ＧＨｚ程度の周波
数を有するＩＦ信号をミキシングする場合には、ミリ波
発振器とＬＯポートとの間に、アンプを設けて、低出力
のＬＯ信号の出力を、例えば０ｄＢｍ程度まで増加させ
る必要があった。

【００１４】一方、３０ＧＨｚ未満の比較的低周波のＬ
Ｏ信号をミリ波のなかでも特に準ミリ波と一般に呼ぶ
が、かかる準ミリ波のＬＯ信号であれば、一般的なミリ
波発振器を用いても、比較的高い出力のＬＯ信号として
発生させることができる。しかしながら、かかるＬＯ信
号（準ミリ波）の周波数としては不十分なため、ミリ波
発振器とＬＯポートとの間に、逓倍器を設けて、ＬＯ信
号（準ミリ波）の周波数を増加させる必要があった。

【００１５】したがって、いずれの場合も、ＦＥＴミキ
サ回路におけるＬＯポートの近傍に、アンプや逓倍器を
設けるためのスペースや配線を設ける必要があり、かか
るＦＥＴミキサ回路が大規模（大面積）化したり、ある
いはＦＥＴミキサ回路設計の自由度が過度に制限される
などの問題があった。

【００１６】このため、一般的な発振器を用いて発振さ
れる、出力は高いが、例えば２０〜３０ＧＨｚ程度の、
周波数が比較的低いＬＯ信号であっても、逓倍器を設け
る必要なくＩＦ信号とミキシングすることができる、小
規模であって、ＦＥＴミキサ回路設計の自由度が高いＦ
ＥＴミキサ回路の出現が望まれていた。

【００１７】

【課題を解決するための手段】この発明における第１の
実施形態のＦＥＴ（電界効果型トランジスタ）を用いた
ミキサ回路によれば、ミキサ回路に使用するＦＥＴとし
て、ソース接地された第１のＦＥＴと、ソース接地され
た第２のＦＥＴとを備えている。第１のＦＥＴのゲート
が片端に接続され、かつ、第２のＦＥＴのゲートがもう
一方の片端に接続された伝送ラインを備え、この伝送ラ
インは、一端にＬＯポートが接続してあり、また、この
伝送ラインは、ＬＯポートから入力されるＬＯ信号の周
波数に対して、実質的に１／２の波長に相当する電気長
を有しており、さらに、この伝送ラインにおける第１の
ＦＥＴのゲートおよび第２のＦＥＴのゲートから実質的
に電気長が等しい位置にＩＦポートが接続してある。

【００１８】また、第１のＦＥＴのゲートおよび第２の
ＦＥＴのゲートに対して、ゲートバイアス電圧印加用回
路が接続してあり、また、第１のＦＥＴのドレインおよ
び該第２のＦＥＴのドレインに対して、ドレインバイア
ス電圧印加用回路が接続してある。

【００１９】そして、第１のＦＥＴのドレインと、第２
のＦＥＴのドレインとは、電力合成器を用いて接続して
あるとともに、この電力合成器における第１のＦＥＴの
ドレインおよび第２のＦＥＴのドレインから実質的に電
気長が等しい位置にＲＦポートが接続してある。

【００２０】このようにＦＥＴミキサ回路（第１の実施
形態）を構成すると、伝送ラインの効果により、並列関
係にある第１のＦＥＴのドレインと、第２のＦＥＴのド
レインとの電力合成器における接続点がＬＯ信号に対し
て仮想的な短絡点となる。すなわち、ＬＯ信号の基本波
は、第１のＦＥＴのドレインおよび第２のＦＥＴのドレ
インから、それぞれ電力合成器に入力された時点におい
て、伝送ラインを通過したものとそうでないものとで、
それぞれの位相が逆相関係にあるため位相的に打ち消し
合うことができる。

【００２１】それに対して、第１のＦＥＴおよび第２の
ＦＥＴでそれぞれ発生するＬＯ信号の基本波の２倍の周
波数を有する第２次高調波は、第１のＦＥＴのドレイン
および第２のＦＥＴのドレインから、それぞれ電力合成
器に入力された時点において、位相が同相関係にあるた
め、位相的に打ち消し合うことがない。

【００２２】したがって、第１のＦＥＴおよび第２のＦ
ＥＴのそれぞれにおいて、ＬＯポートから入力されたＬ
Ｏ信号の周波数は比較的低いものの、かかるＬＯ信号の
第２次高調波を高い出力のまま、高い周波数（ＬＯポー
トから入力されたＬＯ信号の周波数の約２倍）のＬＯ信
号として使用することができる。すなわち、かかるＬＯ
信号の第２次高調波と、ＩＦ信号とが、第１のＦＥＴお
よび第２のＦＥＴのそれぞれにおいてミキシングされる
ため、高い出力の信号をＲＦ信号としてＲＦポートから
取り出すことができる。

【００２３】なお、伝送ラインは安価であり、また、伝
送ラインを用いるとＬＯ信号の周波数の実質的に１／２
の波長に相当する電気長の設計が容易である点でも好ま
しい。

【００２４】また、この発明における第２の実施形態の
ＦＥＴ（電界効果型トランジスタ）を用いたミキサ回路
によれば、ミキサ回路に使用するＦＥＴとして、ソース
接地された第１のＦＥＴと、ソース接地された第２のＦ
ＥＴとを備えている。また、第１のＦＥＴのゲートが片
端に接続され、かつ、第２のＦＥＴのゲートがもう一方
の片端に接続された伝送ラインを備え、この伝送ライン
は、一端にＬＯポートが接続してあり、また、この伝送
ラインは、ＬＯポートから入力されるＬＯ信号の周波数
の、実質的に１／２の波長に相当する電気長を有してい
る。

【００２５】また、第１のＦＥＴのゲートおよび第２の
ＦＥＴのゲートに対しては、ゲートバイアス電圧印加用
回路が接続してあり、第１のＦＥＴのドレインおよび第
２のＦＥＴのドレインに対しては、ＩＦポートと、ドレ
インバイアス電圧印加用回路とが接続してあり、このＩ
Ｆポートから第１のＦＥＴのドレインおよび第２のＦＥ
Ｔのドレインまでの電気長を実質的に等しくしてある。

【００２６】さらに、第１のＦＥＴのドレインと、第２
のＦＥＴのドレインとは、電力合成器を用いて接続して
あるとともに、この電力合成器における第１のＦＥＴの
ドレインおよび第２のＦＥＴのドレインから実質的に電
気長が等しい位置にＲＦポートが接続してある。

【００２７】このようにＦＥＴミキサ回路（第２の実施
形態）を構成すると、第１の実施形態のＦＥＴミキサ回
路と同様に、伝送ラインの効果により、並列関係にある
第１のＦＥＴのドレインと、第２のＦＥＴのドレインと
の電力合成器における接続点がＬＯ信号に対して仮想的
な短絡点となって、ＬＯ信号の基本波は打ち消し合って
消える（キャンセルされる。）。その一方、第１のＦＥ
Ｔおよび第２のＦＥＴでそれぞれ発生するＬＯ信号の基
本波の２倍の周波数を有する第２次高調波は、第１のＦ
ＥＴのドレインおよび第２のＦＥＴのドレインから、そ
れぞれ電力合成器に入力された時点において、位相が同
相関係にあるため位相的に打ち消し合うことがなく、高
い出力の、高い周波数のＬＯ信号として使用することが
できる。

【００２８】そして、また、第２の実施形態のＦＥＴミ
キサ回路によれば、ＩＦポートが、ＦＥＴのドレイン側
に設けてあり、かかるＦＥＴのドレインに対してＩＦ信
号を入力しているためＦＥＴのＳ₁₂（ＦＥＴのドレイン
からゲートへの帰還）が小さいことより、ＩＦ信号のＬ
Ｏポートへのリークが抑制されるという効果も得られ
る。よって、これらのポート間の分離が図られ、ＩＦ信
号が減少することなく、ＩＦ信号と、ＬＯ信号の第２次
高調波とを、より効率的にミキシングすることができ
る。

【００２９】また、この発明における第３の実施形態の
ＦＥＴ（電界効果型トランジスタ）を用いたミキサ回路
によれば、ミキサ回路に使用するＦＥＴとして、ソース
接地された第１のＦＥＴと、ソース接地された第２のＦ
ＥＴとを備えている。また、第１のＦＥＴのゲートが片
端に接続され、かつ、第２のＦＥＴのゲートがもう一方
の片端に接続された伝送ラインを備え、この伝送ライン
は、一端にＬＯポートが接続してあり、また、この伝送
ラインは、ＬＯポートから入力されるＬＯ信号の周波数
に対して、実質的に１／２の周波数における波長に相当
する電気長を有している。

【００３０】そして、第１のＦＥＴのゲートおよび第２
のＦＥＴのゲートに対して、ゲートバイアス電圧印加用
回路が接続してあり、第１のＦＥＴのドレインおよび第
２のＦＥＴのドレインに対して、ドレインバイアス電圧
印加用回路が接続してあり、第１のＦＥＴのソースおよ
び第２のＦＥＴのソースに対して、ＩＦポートが接続し
てあり、このＩＦポートから第１のＦＥＴのソースおよ
び第２のＦＥＴのソースまでの電気長を実質的に等しく
してある。

【００３１】さらに、第１のＦＥＴのドレインと、第２
のＦＥＴのドレインとは、電力合成器を用いて接続して
あるとともに、この電力合成器における第１のＦＥＴの
ドレインおよび第２のＦＥＴのドレインから実質的に電
気長が等しい位置にＲＦポートが接続してある。

【００３２】このようにＦＥＴミキサ回路（第３の実施
形態）を構成すると、第１の実施形態および第２の実施
形態のＦＥＴミキサ回路と同様に、伝送ラインの効果に
より、並列関係にある第１のＦＥＴのドレインと、第２
のＦＥＴのドレインとの接続点がＬＯ信号に対して仮想
的な短絡点となって、ＬＯ信号の基本波は打ち消し合っ
て消える（キャンセルされる。）。その一方、第１のＦ
ＥＴおよび第２のＦＥＴでそれぞれ発生するＬＯ信号の
基本波の２倍の周波数を有する第２次高調波は、第１の
ＦＥＴのドレインおよび第２のＦＥＴのドレインから、
それぞれ電力合成器に入力された時点において、位相が
同相関係にあるため位相的に打ち消し合うことがなく、
高い出力の、高い周波数のＬＯ信号として使用すること
ができる。

【００３３】そして、また、第３の実施形態のＦＥＴミ
キサ回路によれば、ＬＯポートを第１および第２のＦＥ
Ｔのゲートに対して設け、かかる第１および第２のＦＥ
ＴのゲートにＬＯ信号を入力し、また、ＩＦポートを第
１および第２のＦＥＴのソースに対して設け、かかる第
１および第２のＦＥＴのソースにＩＦ信号を入力し、さ
らに、ＲＦポートを第１および第２のＦＥＴのドレイン
に対して設け、かかる第１および第２のＦＥＴのドレイ
ンから、ＲＦ信号を取り出している。すなわち、３端子
ＦＥＴのそれぞれの端子（ゲート、ソース、ドレイン）
に対して、ＬＯポート、ＩＦポートおよびＲＦポートを
それぞれ設けてあるため、ＩＦ信号がＬＯポートやＲＦ
ポートへリ−クされるおそれがなく、ＩＦ信号と、ＬＯ
信号の第２次高調波とをより効率的にミキシングするこ
とができるとともに、それぞれのポート間のアイソレー
ション（分離）を確実なものとすることができる。

【００３４】また、このようにＦＥＴミキサ回路（第３
の実施形態）を構成すると、ＬＯポートと、ＩＦポート
と、ＲＦポートとが、それぞれ物理的に離れた位置に配
置することが可能となり、これらのＬＯポート等以外の
他の回路要素を含めて、ＦＥＴミキサ回路全体の設計性
および配置性がより良好となる。

【００３５】また、この発明のＦＥＴミキサ回路（第３
の実施形態）において、第１のＦＥＴのソースおよび第
２のＦＥＴのソースに対して、それぞれソース接地回路
を設けることが好ましい。

【００３６】このように第１のＦＥＴのソース側および
第２のＦＥＴのソース側に、それぞれソース接地回路を
設けてＦＥＴミキサ回路（第３の実施形態）を構成する
と、これらのソース接地回路をハイパス構成または帯域
阻止フィルタとすることにより、接地に関してＩＦ周波
数においては開放とする一方、他の周波数に対しては、
短絡させることができる。

【００３７】よって、ＩＦ信号が第１および第２のＦＥ
Ｔのソースから、グランド（接地）に流れるおそれが少
なくなり、結果として、ＲＦ信号をＲＦポートからより
効率良く出力することができる。

【００３８】また、この発明のＦＥＴミキサ回路（第１
〜３の実施形態）において、電力合成器は、ウィルキン
ソン形電力合成器であることが好ましい。電力合成器と
してのウィルキンソン形電力合成器は、逆相の周波数の
信号成分どうしを正確に打ち消し合う（キャンセル）こ
とが可能であり、また、これらの回路自体の構成も簡単
なため、ＦＥＴミキサ回路自体をより小面積とすること
ができるためである。

【００３９】また、この発明のＦＥＴミキサ回路（第１
〜３の実施形態）において、ＬＯ信号が入力される第１
のＦＥＴのゲートおよび第２のＦＥＴのゲートに対し
て、それぞれＬＯ信号入力整合回路を設けてあることが
好ましい。

【００４０】このように第１のＦＥＴのゲート側および
第２のＦＥＴのゲート側に、それぞれＬＯ信号入力整合
回路を設けてあると、ＬＯポートと、第１のＦＥＴ、第
２のＦＥＴ、および伝送ラインとのインピーダンスマッ
チングがそれぞれ図られ、第１のＦＥＴのゲートおよび
第２のＦＥＴのゲートに対し、それぞれＬＯポートから
ＬＯ信号をより効率よく入力することができる。

【００４１】また、この発明のＦＥＴミキサ回路（第１
〜３の実施形態）において、ＩＦポートに対して、ＩＦ
信号入力整合回路を設けることが好ましい。

【００４２】このようにＩＦ信号入力整合回路をＩＦポ
ートに対して設けてあると、ＩＦポートと、第１のＦＥ
Ｔ、第２のＦＥＴ、および伝送ラインとのインピーダン
スマッチングがそれぞれ図られ、第１のＦＥＴのゲート
および第２のＦＥＴのゲートに対し、それぞれＩＦポー
トから、ＩＦ信号をより効率よく入力することができ
る。

【００４３】また、この発明のＦＥＴミキサ回路（第１
〜３の実施形態）において、ＩＦポートに対して、ロー
パス構成のＩＦ信号入力整合回路を設けることが好まし
い。

【００４４】このようにローパス構成のＩＦ信号入力整
合回路をＩＦポートに対して設けてあると、高周波のＬ
Ｏ信号が、ＩＦポートにリーク（漏洩）するおそれが少
なくなり、また、第１のＦＥＴのゲートおよび第２のＦ
ＥＴのゲートに対し、それぞれ、比較的低周波のＩＦ信
号をより効率よく入力することができる。

【００４５】また、この発明のＦＥＴミキサ回路（第１
〜３の実施形態）において、ＲＦポートに対して、ＲＦ
信号出力整合回路を設けることが好ましい。

【００４６】このようにＲＦ信号出力整合回路を、ＲＦ
ポートに対して設けてあると、ＲＦポートと、第１およ
び第２のＦＥＴとの間のインピーダンスマッチングがそ
れぞれ図られ、第１および第２のＦＥＴのドレインから
ＲＦ信号をより効率よくＲＦポートに対して出力するこ
とができる。

【００４７】また、この発明のＦＥＴミキサ回路（第１
〜３の実施形態）において、ＲＦポートに対して設けた
ＲＦ信号出力整合回路をハイパス構成とすることが好ま
しい。

【００４８】このようにＲＦ信号出力整合回路をハイパ
ス構成とすると、ＲＦポートと、第１および第２のＦＥ
Ｔとのインピーダンスマッチングがそれぞれ図られると
ともに、比較的低周波のＩＦ信号がＲＦポートに対して
出力されたとしても、このＩＦ信号を、かかるハイパス
構成のＲＦ信号出力整合回路により遮断することができ
る。よって、ＲＦポートに対して、第１および第２のＦ
ＥＴのドレインから、それぞれ、ＲＦ信号をより効率よ
く出力することができる。

【００４９】また、この発明のＦＥＴミキサ回路（第１
〜３の実施形態）において、ゲートバイアス電圧印加用
回路に対して、ゲートバイアス電圧印加のための高周波
遮断用回路を設けることが好ましい。

【００５０】このように高周波遮断用回路を、ゲートバ
イアス電圧印加用回路に対して、電力合成器で合成され
た第２次高調波に基づくＲＦ信号が、バイアス電圧印加
用回路に対して入力されるのを効率良く防止することが
できる。

【００５１】また、この発明のＦＥＴミキサ回路（第１
〜３の実施形態）において、ドレインバイアス電圧印加
用回路に対して、ドレインバイアス電圧印加のための高
周波遮断用回路を設けることが好ましい。

【００５２】このように高周波遮断用回路をドレインバ
イアス電圧印加用回路に対して設けることにより、ＩＦ
ポートから出力されたＩＦ信号が、ドレインバイアス電
圧印加用回路に入力されるのを効率良く防止することが
できる。

【００５３】

【発明の実施の形態】以下、図１〜図５を参照して、こ
の発明の第１〜第３の実施形態のＦＥＴミキサ回路につ
き説明する。但し、図１〜図５は、この発明が理解でき
る程度にＦＥＴミキサ回路やその構成回路の一部を概略
的に示してあるにすぎない。よって、言うまでもなく、
この発明のＦＥＴミキサ回路は、これらの実施形態に理
由なく限定されるものではない。

【００５４】まず、図１は、この発明の第１の実施形態
のＦＥＴミキサ回路１００を示しており、信号入力部
と、ＦＥＴ部と、信号出力部とを備えている。これらの
信号入力部と、ＦＥＴ部と、信号出力部との位置関係
を、それぞれ、図中、Ｘ、ＹおよびＺの矢印で大まかに
表している。

【００５５】そして、信号入力部Ｘは、ＬＯポート１１
０、ＩＦポート１１２および遅延回路としての伝送ライ
ン１０６（図中、左側の点線で囲んで示してある。）等
の構成を備えている。また、好ましくは、この、伝送ラ
インとして、マイクロストリップライン、コプレーナ線
路その他のラインを用いるのが良い。

【００５６】また、ＦＥＴ部Ｙは、第１のＦＥＴ（電界
効果型トランジスタ）１０２および第２のＦＥＴ１０４
を有している。ＦＥＴ１０２および１０４におけるそれ
ぞれのゲート１０２ａおよび１０４ａに対して、一つの
ゲートバイアス電圧印加用回路１２６が接続されてい
る。また、ＦＥＴ１０２および１０４におけるそれぞれ
のドレイン１０２ｂおよび１０４ｂに対して、一つのド
レインバイアス電圧印加用回路１３０が接続されてい
る。尚、第１および第２のＦＥＴ１０２および１０４の
それぞれのソース１０２ｃおよび１０４ｃはグランド１
４０に接続されている。

【００５７】また、信号出力部Ｚは、ＲＦポート１１４
および電力合成器（同相のディバイダとも称する。）と
してのウィルキンソン（Ｗｉｌｋｉｎｓｏｎ）形電力合
成器（以下、電力合成器）１０８（図中、右側の点線で
囲んで示してある。）等の構成を備えている。

【００５８】ここで、第１のＦＥＴ１０２のゲート１０
２ａと、第２のＦＥＴ１０４のゲート１０４ａとは、伝
送ライン１０６により並列的に接続してある。したがっ
て、伝送ライン１０６の実質的な中間位置、すなわち、
伝送ライン１０６の片端（一端）Ｑ１と、もう一方の片
端（他端）Ｑ２とからそれぞれ電気長が等しい（等距離
に位置する）Ｂ点を始点として、第１のＦＥＴ１０２を
介して、電力合成器１０８における第１のＦＥＴのドレ
イン１０２ｂおよび第２のＦＥＴのドレイン１０４ｂか
ら実質的に電気長が等しい位置、すなわちＲＦポート１
１４が接続してある位置のＤ点に通じる一つの回路と、
同様に、伝送ライン１０６のＢ点から、第２のＦＥＴ１
０４を介して、電力合成器１０８におけるＤ点に通じる
もう一つの回路とが、それぞれ構成されている。

【００５９】そして、この伝送ライン１０６は、この一
端にＬＯポート１１０が接続してあり、このＬＯポート
１１０に対して、発振器（図示せず）からＬＯ信号を供
給可能としてある。なお、この例では、ＬＯポート１１
０は、第２のＦＥＴ１０４側の伝送ライン１０６の一端
に接続してあるが、第１のＦＥＴ１０２側の伝送ライン
１０６の一端であっても良い。そして、ＬＯ信号は、こ
の発振器（図示せず）を用いて発生させた、高出力では
あるが周波数が比較的低い信号である。但し、この発明
のＦＥＴミキサ回路１００に使用されるＬＯ信号の周波
数としては、準ミリ波（３０ＧＨｚ未満）に該当する、
例えば２０〜３０ＧＨｚの範囲内のものが好ましいが、
ミリ波（３０ＧＨｚ以上）に該当する、例えば３５ＧＨ
ｚ程度の周波数を有するＬＯ信号を使用する場合もあ
る。

【００６０】また、ＬＯポート１１０から入力されたＬ
Ｏ信号は、一方において、第１のＦＥＴ１０２のゲート
１０２ａに、伝送ライン１０６を介して入力され、他方
において、第２のＦＥＴ１０４のゲート１０４ａには、
伝送ライン１０６を経ずに入力する。すなわち、ＬＯ信
号は、２つに実質的に等分割されて、個別のＦＥＴ１０
２および１０４へ入力されるようになっている。

【００６１】そして、このように第１のＦＥＴ１０２の
ゲート１０２ａに入力されたＬＯ信号を、便宜的に、第
１のＬＯ信号と呼び、同様に、第２のＦＥＴ１０４のゲ
ート１０４ａに入力されたＬＯ信号を、便宜的に、第２
のＬＯ信号と呼ぶ。以下、同様である。

【００６２】なお、ＬＯポート１１０から入力されたＬ
Ｏ信号が２つに実質的に等分割されて、第１のＬＯ信号
および第２のＬＯ信号として、第１のＦＥＴ１０２のゲ
ート１０２ａおよび第２のＦＥＴ１０４のゲート１０４
ａにそれぞれ安定して入力されるように、第１のＦＥＴ
１０２（この場合、伝送ライン１０６等を含む。）と、
第２のＦＥＴ１０４との間のインピーダンスマッチング
が図られていることが好ましい。この例では、これらの
インピーダンスマッチングを図るために、ＬＯ信号入力
整合回路１１６を伝送ライン１０６の一方の端部（片
端）Ｑ１と、第１のＦＥＴのゲート１０２ａとの間に設
けるとともに、別のＬＯ信号入力整合回路１１８を、伝
送ライン１０６の他方の端部（片端）Ｑ２、すなわち、
ＬＯポート１１０と、第２のＦＥＴ１０４のゲート１０
４ａとの間に設けてある。

【００６３】そして、伝送ライン１０６は、ＬＯポート
１１０から入力されるＬＯ信号の周波数における、実質
的に１／２波長に相当する電気長を有している。具体的
に、ＬＯ信号の周波数をｆ_LOとすると、その１／２の周
波数（ｆ_LO／２）に相当する実効的な波長（λ）に等し
い電気長を伝送ライン１０６は有している。したがっ
て、ＬＯポート１１０から入力されたＬＯ信号のうち第
１のＬＯ信号については、第２のＬＯ信号と異なり、伝
送ライン１０６を通過するための時間を要する。

【００６４】そのため、この第１のＬＯ信号が第１のＦ
ＥＴ１０２のゲート１０２ａに入力される時刻と、伝送
ライン１０６を通過しないで第２のＬＯ信号が、第２の
ＦＥＴ１０４のゲート１０４ａに入力された時刻とを比
較すると、第１のＬＯ信号は実質的に１／２波長分に相
当する時間だけ遅れることとなる。このことは、第１の
ＦＥＴ１０２のゲート１０２ａにおける第１のＬＯ信号
の波形と、第２のＦＥＴ１０４のゲート１０４ａの第２
のＬＯ信号の波形とは、いわゆる逆相関係にあることを
意味する。

【００６５】この点、図４を参照してより詳細に説明す
る。横軸には、時間（相対値）を取ってあり、縦軸に
は、振幅（相対値）を取ってある。そして、第１のＦＥ
Ｔ１０２のゲート１０２ａに入力された時の第１のＬＯ
信号の波形を点線で、同様に、第２のＦＥＴ１０４のゲ
ート１０４ａに入力された時の第２のＬＯ信号の波形を
実線で、それぞれ示してある。第１のＬＯ信号の波形を
表す点線と、第２のＬＯ信号の波形を表す実線とは、時
間軸に沿って線対称の関係にあり、これらの波形は、上
述したように逆相関係にあることがわかる。

【００６６】なお、図中、記号Ｔは、伝送ライン１０６
を通過するための所要時間、したがって、第１のＬＯ信
号の波長と第２のＬＯ信号との波長のずれに相当する時
間を示す。

【００６７】よって、後述するように、逆相関係にある
第１のＬＯ信号と、第２のＬＯ信号とは、電力合成器と
してのウィルキンソン形電力合成器１０８に入力された
としても、それぞれ打ち消し合うため（キャンセル）、
ＬＯ信号そのものがＲＦポートに出力することはない。

【００６８】ここで、図５を用いて、電力合成器として
のウィルキンソン形電力合成器について簡単に説明す
る。かかるウィルキンソン形電力合成器４００は、第１
の電気長θの１／４波長インピーダンス変成器４０２
と、抵抗４０４と、第２の電気長θの１／４波長インピ
ーダンス変成器４０６とから基本的に構成されている。
この電力合成器４００の二つのインピーダンス変成器４
０２および４０６との出力側の共通接続点は、ＲＦポー
ト１１４に結合され、インピーダンス変成器４０２と、
抵抗４０４との接続点は、ドレイン１０２ｂに結合さ
れ、およびインピーダンス変成器４０６と、抵抗４０４
との接続点は、ドレイン１０４ｂに結合されされる。

【００６９】尚、第１のＦＥＴ１０２のドレイン１０２
ｂにおけるインピーダンスをＺ_L1とし、第２のＦＥＴ１
０４のドレイン１０４ｂにおけるインピーダンスをＺ_L2
とし、第１の電気長θの１／４波長インピーダンス変成
器４０２のインピーダンスをＺ₁ とし、第２の電気長θ
の１／４波長インピーダンス変成器４０６のインピーダ
ンスをＺ₂ としたとき、合成された特性インピーダンス
Ｚ₀ は以下の関係にある。

【００７０】Ｚ₁ ＝（２Ｚ₀ ）^3/4 Ｚ_L1 ^1/4 （１）Ｚ₂ ＝（２Ｚ₀ ）^3/4 Ｚ_L2 ^1/4 （２）次に、図１に戻り、ＬＯ信号とミキシングされるＩＦ信
号（中間周波数信号）の、ＦＥＴミキサ回路１００への
入力について説明する。ＩＦ信号発生器（図示せず）で
発振されるＩＦ信号は、ＬＯ信号と比較すると、一般に
かなり低周波であり、例えば、１〜５ＧＨｚ程度の周波
数を有している。

【００７１】そのため、このＦＥＴミキサ回路１００の
例では、ＩＦポート１１２と、伝送ライン１０６との間
に、ローパス構成のＩＦ信号入力整合回路１２０が設け
てある。そして、このＩＦ信号入力整合回路１２０を通
過したＩＦ信号は、伝送ライン１０６の片端Ｑ１と、も
う一方の片端Ｑ２とからそれぞれ電気長が等しい位置
（図１中、記号Ｂで表してある。）に入力される。

【００７２】よって、ＩＦ信号発生器（図示せず）にお
いて発生したＩＦ信号がＩＦポート１１２に入力される
と、かかるローパス構成のＩＦ信号入力整合回路１２０
を介して、伝送ライン１０６に入力される。そして、ロ
ーパス構成のＩＦ信号入力整合回路１２０により、ＩＦ
ポート１１２と、第１のＦＥＴ１０２、第２のＦＥＴ１
０４および伝送ライン１０６とのそれぞれの間のインピ
ーダンスマッチングが図られるとともに、ＩＦ信号の周
波数のうち高調波成分がカットされ、この例では、例え
ば１〜５ＧＨｚ程度の範囲の所望の周波数成分に制御さ
れる。また、このＩＦ信号入力整合回路１２０により、
ＬＯポート１１０から入力されたＬＯ信号のうち第１の
ＦＥＴ１０２に入力されるはずの第１のＬＯ信号が、Ｉ
Ｆポート１１２にリーク（漏洩）しないようにしてあ
る。

【００７３】したがって、入力されたＩＦ信号は、実質
的に２つに等分割され、第１のＩＦ信号および第２のＩ
Ｆ信号として、それぞれ、第１のＦＥＴ１０２のゲート
１０２ａおよび第２のＦＥＴ１０４のゲート１０４ａに
入力される。そして、ＩＦ信号が入力されたＢ点から、
第１のＦＥＴ１０２のゲート１０２ａおよび第２のＦＥ
Ｔ１０４のゲート１０４ａまでの電気長がそれぞれ実質
的に等しいため、後述するように、かかるＩＦ信号と、
ＬＯ信号の第２次高調波とを効率よくミキシングするこ
とができる。

【００７４】次に、第１のＦＥＴ１０２および第２のＦ
ＥＴ１０４における、ＬＯ信号の第２次高調波と、上述
したＩＦ信号とのミキシングについて説明する。すなわ
ち、アップコンバータの場合、ＦＥＴにおける周波数ミ
キシング効果により、前述したＬＯ信号の周波数と、Ｉ
Ｆ信号の周波数との和の周波数を有するＲＦ信号が発生
する。

【００７５】よって、第１のＦＥＴ１０２においては、
第１のＬＯ信号と、第１のＩＦ信号とがミキシングさ
れ、第１のＲＦ信号が発生する。同様に、第２のＦＥＴ
１０４においては、第２のＬＯ信号と、第２のＩＦ信号
とがミキシングされ、第２のＲＦ信号が発生する。

【００７６】そして、電力合成器１０８において、逆相
の高周波成分どうしは打ち消し合い（キャンセル）、同
相の高周波成分どおしのみを合成することができるよう
になっている。よって、このＦＥＴミキサ回路１００に
おいては、図１に示す電力合成器１０８における接続点
ＤがＬＯ信号の基本波に対して仮想的な短絡点となる。
すなわち、ＬＯ信号の基本波は、第１のＦＥＴのドレイ
ンおよび第２のＦＥＴのドレインから、それぞれ電力合
成器に入力された時点において、伝送ラインを通過した
ものとそうでないものとで、それぞれの位相が逆相関係
にあるため位相的に打ち消し合うことができる。

【００７７】なお、かかる接続点Ｄは、このＦＥＴミキ
サ回路１００の例では、この点Ｄから電力合成器１０８
の片端（一端）Ｑ３までおよびもう一方の片端（他端）
Ｑ４までのそれぞれの電気長が実質的に等しくなる位置
であり、また、前述したように、第１のＦＥＴ１０２の
ドレイン１０２ｂおよび第２のＦＥＴ１０４のドレイン
１０４ｂからも電気長が実質的に等しい位置としてあ
る。

【００７８】その一方、第１のＦＥＴ１０２および第２
のＦＥＴ１０４において、これらの第１および第２のＦ
ＥＴ１０２および１０４に、ＬＯ信号のような高周波が
入力されると、これらのＦＥＴ１０２および１０４の非
線形特性のために、ＬＯ信号の入力（ゲート）側の反射
係数がこのＬＯ信号の入力に起因して変調され、ＬＯ信
号における基本波の２倍の波長を有する第２次高調波が
発生することが知られている。

【００７９】具体的に、ω１とω２の２つの周波数成分
が、非線形半導体素子に入力されると、以下の式（３）
にのっとった周波数の第２次高調波（ω_1、1 ）が発生す
ることが知られている。

【００８０】 ω_m、n ＝｜ｍω１＋ｎω２｜（ｍ、ｎ＝０、±１、±２…）（３）そして、これらのＦＥＴ１０２および１０４における、
ＬＯ信号の入力（ゲート）側の反射係数が変調されやす
いように、ゲートバイアス電圧およびドレインバイアス
電圧が調節されている。すなわち、これらのＦＥＴ１０
２および１０４の動作点が、それぞれの飽和領域に位置
するようにこれらのバイアス電圧が調節されている。

【００８１】なお、ＦＥＴの飽和領域とは、ＦＥＴのＶ
_DS−Ｉ_D 特性において、ドレイン・ソース間電圧Ｖ_DSの
値を増加しても、ドレイン電流値Ｉ_D がほとんど変化し
ない状態（平坦）となる場合の、かかるドレイン・ソー
ス間電圧の一定範囲をいう。

【００８２】したがって、この例のＦＥＴミキサ回路
（第１の実施形態）１００の第１のＦＥＴ１０２および
第２のＦＥＴ１０４において、第１のＬＯ信号から第１
の第２次高調波が、そして同様に、第２のＬＯ信号から
第２の第２次高調波がそれぞれ発生する。

【００８３】よって、第１のＦＥＴ１０２においては、
第１の第２次高調波と第１のＩＦ信号とが、第２のＦＥ
Ｔ１０４においては、第２の第２次高調波と第２のＩＦ
信号とが、それぞれミキシングされて第２次高調波に基
づいた第１および第２のＲＦ信号が発生する。

【００８４】但し、前述したように、ＩＦ信号は、両側
波帯に分かれるため、ＬＯ信号の周波数をＬＯとし、Ｉ
Ｆ信号の周波数をＩＦとすると、第２次高調波に基づい
た第１および第２のＲＦ信号の周波数は、２ＬＯ±ＩＦ
となる。

【００８５】そして、これらの第１の第２次高調波およ
び第２の第２次高調波は、それぞれＬＯ信号における基
本波の２倍の波長を有しているため、第１の第２次高調
波の波形と、第２の第２次高調波の波形とが、完全に一
致し同相の関係となっている。

【００８６】したがって、これらの第２次高調波に基づ
いた第１および第２のＲＦ信号は、電力合成器１０８に
おいてそれぞれ効率的に合成され、第２次高調波に基づ
いたＲＦ信号として、電力合成器１０８における接続点
Ｄに設けてあるＲＦポート１１４から取り出すことがで
きる。

【００８７】なお、かかる接続点Ｄは、前述したよう
に、このＦＥＴミキサ回路１００の例では、電力合成器
１０８の片端Ｑ３からもう一方の片端Ｑ４までの電気長
の実質的に中間位置に該当するため、ＲＦポート１１４
から第１のＦＥＴ１０２のドレイン１０２ｂおよび第２
のＦＥＴ１０４のドレイン１０４ｂまでの電気長がそれ
ぞれ等しくなり、ＲＦポート１１４に入力されるまでに
第２次高調波に基づいた第１および第２のＲＦ信号の位
相がずれるおそれがない。

【００８８】また、このように電力合成器１０８を利用
してＲＦ信号を取り出すと、第１のＦＥＴ１０２のドレ
イン１０２ｂおよび第２のＦＥＴ１０４のドレイン１０
４ｂから、ＲＦポート１１４への伝送ラインをそれぞれ
別途設ける必要がなくなる点でも良い。

【００８９】その他、この発明のＦＥＴミキサ回路（第
１の実施形態）１００の例では、第１のＦＥＴ１０２の
ゲート１０２ａ側に設けてあるＬＯ信号入力整合回路１
１６と、伝送ライン１０６との間の接続点Ｃには、高周
波遮断用回路（ゲートバイアス電圧印加用）１２４およ
びコンデンサ１３８が順次に接続してあり、コンデンサ
１３８の他端をグランド１４０に接続してある。

【００９０】したがって、この高周波遮断用回路１２４
は、チョークインダクタンスとしての機能を果たし、第
１のＦＥＴ１０２で発生した第１の第２次高調波および
第２のＦＥＴ１０４で発生した第２の第２次高調波が、
それぞれ、ゲートバイアス電圧印加用回路１２６にリー
ク（漏洩）されるのを防止している。

【００９１】また、このゲートバイアス電圧印加用回路
１２６は、高周波遮断用回路１２４を介して、接続点Ｃ
に接続してあり、直流（ＤＣ）である所定のゲートバイ
アス電圧を、第１のＦＥＴ１０２のゲート１０２ａおよ
び第２のＦＥＴ１０４のゲート１０４ａに印加して、Ｌ
Ｏ信号における第２次高調波が発生しやすいようにして
いる。すなわち、これらのＦＥＴ１０２および１０４の
飽和領域でこれらのＦＥＴ１０２および１０４を、それ
ぞれ動作させている。

【００９２】なお、この例では、一つのゲートバイアス
電圧印加用回路１２６により、第１のＦＥＴ１０２のゲ
ート１０２ａおよび第２のＦＥＴ１０４のゲート１０４
ａに対してゲートバイアス電圧を印加しているが、必要
があれば、二つのゲートバイアス電圧印加用回路を設け
て、第１のＦＥＴ１０２のゲート１０２ａおよび第２の
ＦＥＴ１０４のゲート１０４ａに対し、それぞれ別のゲ
ートバイアス電圧印加用回路からゲートバイアス電圧を
印加することも可能である。

【００９３】また、この発明のＦＥＴミキサ回路（第１
の実施形態）１００の例では、ＲＦ信号出力整合回路１
２２と、接続点Ｄとの間の接続点Ｅに対して、高周波遮
断用回路（ドレインバイアス電圧印加用）１２８および
コンデンサ１３８が接続されていて、さらにコンデンサ
１３８の他端をグランド１４０に接続してある。したが
って、この高周波遮断用回路１２８は、チョークインダ
クタンスとしての機能を果たし、電力合成器１０８で合
成された、第２次高調波に基づくＲＦ信号が、ドレイン
バイアス電圧印加用回路１３０にリーク（漏洩）される
のを防止している。

【００９４】なお、この例では、一つのドレインバイア
ス電圧印加用回路１３０により、第１のＦＥＴ１０２の
ドレイン１０２ｂおよび第２のＦＥＴ１０４のドレイン
１０４ｂに対してドレインバイアス電圧を印加している
が、必要があれば、二つのドレインバイアス電圧印加用
回路を設けて、第１のＦＥＴ１０２のドレイン１０２ｂ
および第２のＦＥＴ１０４のドレイン１０４ｂに対し、
それぞれ別のドレインバイアス電圧印加用回路からドレ
インバイアス電圧を印加することも可能である。

【００９５】また、このドレインバイアス電圧印加用回
路１３０は、高周波遮断用回路（ドレインバイアス電圧
印加用）１２８を介して、接続点Ｅに接続してあり、直
流（ＤＣ）である所定のバイアス電圧を、第１のＦＥＴ
１０２のドレイン１０２ｂおよび第２のＦＥＴ１０４の
ドレイン１０４ｂにそれぞれ印加して、上述したゲート
バイアス電圧印加用回路１２６とともに、ＬＯ信号にお
ける第２次高調波が発生しやすいようにしている。すな
わち、これらのＦＥＴ１０２および１０４の飽和領域で
これらのＦＥＴ１０２および１０４を、動作させてい
る。

【００９６】次に、この発明の第２の実施形態のＦＥＴ
ミキサ回路について説明する。すなわち、図２は、この
発明の第２の実施形態のＦＥＴミキサ回路２００を示し
ている。なお、かかる第２の実施形態のＦＥＴミキサ回
路２００の説明に当たり、第１の実施形態のＦＥＴミキ
サ回路１００と共通する構成については適宜省略し、異
なる構成部分を中心に説明する。また、第２の実施形態
のＦＥＴミキサ回路２００において、第１の実施形態の
ＦＥＴミキサ回路１００と共通する構成については、同
一の番号を付してある。

【００９７】そして、この第２の実施形態のＦＥＴミキ
サ回路２００は、ＬＯポート１１０および伝送ライン１
０６等から構成される信号入力部Ｘと、第１のＦＥＴ
（電界効果型トランジスタ）１０２および第２のＦＥＴ
１０４から構成されるＦＥＴ部Ｙと、ＲＦポート１１４
および電力合成器１０８等から構成される信号出力部Ｚ
とから構成されており、基本的な構成は第１の実施形態
のＦＥＴミキサ回路１００と同様である。

【００９８】したがって、第１の実施形態のＦＥＴミキ
サ回路１００と同様に、第２の実施形態のＦＥＴミキサ
回路２００においても、第１のＦＥＴ１０２のゲート１
０２ａと、第２のＦＥＴ１０４のゲート１０４ａとは、
伝送ライン１０６により並列的に接続してある。

【００９９】そして、この伝送ライン１０６の一端に
は、ＬＯポート１１０が設けてあり、このＬＯポート１
１０から、発振器（図示せず）で発生させた、高出力で
はあるが、周波数が比較的低い、例えば２０〜３０ＧＨ
ｚのＬＯ信号を、第１のＦＥＴ１０２のゲート１０２ａ
には、伝送ライン１０６を介した配線を通じて、および
第２のＦＥＴ１０４のゲート１０４ａには、直接的に配
線を通じて、２つに実質的に等分割して入力することが
できるようになっている。

【０１００】また、第１の実施形態のＦＥＴミキサ回路
１００と同様に、この第２の実施形態のＦＥＴミキサ回
路２００においても、ＬＯ信号が実質的に２つに等分割
されて、第１のＬＯ信号および第２のＬＯ信号として、
第１のＦＥＴ１０２のゲート１０２ａおよび第２のＦＥ
Ｔ１０４のゲート１０４ａに対して、それぞれが安定し
て入力されるように、第１のＦＥＴ１０２（この場合、
伝送ライン１０６等を含む。）と、第２のＦＥＴ１０４
との間のインピーダンスマッチングが図られている。そ
のため、ＬＯ信号入力整合回路１１６、１１８が、それ
ぞれ、第１のＦＥＴ１０２のゲート１０２ａおよび第２
のＦＥＴ１０４のゲート１０４ａの直前に設けてある。

【０１０１】そして、この場合の構成でも、伝送ライン
１０６は、ＬＯポート１１０から入力されるＬＯ信号の
周波数に対して、実質的に１／２の波長に相当する電気
長を有している。したがって、既に第１の実施形態のＦ
ＥＴミキサ回路１００の説明で述べた理由により、第２
のＦＥＴ１０４のゲート１０４ａに入力する第２のＬＯ
信号と比較して、第１のＬＯ信号は、第１のＦＥＴ１０
２のゲート１０２ａに実質的に１／２波長分だけ遅れて
入力する。このため、第１のＬＯ信号と、第２のＬＯ信
号とは、互いに逆相関係となる。

【０１０２】よって、これらのＬＯ信号の基本波に基づ
いた第１のＬＯ信号と、第２のＬＯ信号とを用いて、第
１のＦＥＴ１０２および第２のＦＥＴ１０４においてＩ
Ｆ信号（中間周波数信号）とをミキシングしても、電力
合成器１０８において、それぞれが打ち消し合う（キャ
ンセル）ためＬＯ信号そのものがＲＦポートに出力する
ことはなく、合成信号をＲＦ信号としてＲＦポート１１
４から取り出すことはできない。すなわち、図２に示す
電力合成器１０８における接続点ＤがＬＯ信号の基本波
に対して仮想的な短絡点となる。

【０１０３】しかしながら、この第２の実施形態のＦＥ
Ｔミキサ回路２００の第１のＦＥＴ１０２および第２の
ＦＥＴ１０４においても、第１の実施形態のＦＥＴミキ
サ回路１００と同様に、これらの第１および第２のＦＥ
Ｔ１０２および１０４に、ＬＯ信号のような高周波成分
が入力されると、これらのＦＥＴ１０２および１０４の
非線形特性により、ＬＯ信号の入力（ゲート）側の反射
係数がこのＬＯ信号の入力に起因して変調され、ＬＯ信
号における基本波の２倍の波長を有する、第１および第
２の第２次高調波がそれぞれ発生する。よって、この第
２の実施形態のＦＥＴミキサ回路２００においても、か
かる同相の関係を有する第１の第２次高調波および第２
の第２次高調波を用いることができる。

【０１０４】ここで、この第２の実施形態のＦＥＴミキ
サ回路２００においては、ＩＦ信号（中間周波数信号）
のＦＥＴミキサ回路への入力の方法が、第１の実施形態
のＦＥＴミキサ回路１００とは大きく異なっている。す
なわち、第１の実施形態のＦＥＴミキサ回路１００にお
いては、伝送ライン１０６に対してＩＦポート１１２を
接続してＩＦ信号を入力する代わりに、この第２の実施
形態のＦＥＴミキサ回路２００においては、第１のＦＥ
Ｔ１０２のドレイン１０２ｂおよび第２のＦＥＴ１０４
のドレイン１０４ｂに対して、ＩＦ信号入力整合回路２
２０を介してＩＦポート２１２を設けて、ＩＦ信号を入
力する構成としてある。

【０１０５】そして、第１のＦＥＴ１０２のドレイン１
０２ｂおよび第２のＦＥＴ１０４のドレイン１０４ｂ
と、電力合成器１０８との間に、それぞれ接続点Ｆ、Ｈ
を設け、さらに、かかる接続点ＦおよびＨの間の配線の
実質的に中間位置である接続点Ｇから、ＩＦ信号を入力
するようにしてある。

【０１０６】なお、ＩＦ信号を入力するためのＩＦポー
ト２１２およびＩＦ信号入力整合回路２２０の構成自体
は、基本的に、第１の実施形態のＦＥＴミキサ回路１０
０におけるＩＦポート１１２およびＩＦ信号入力整合回
路１２０の構成と同様であるため、ここでは説明を省略
する。

【０１０７】そして、ＩＦポート２１２から入力され、
ＩＦ信号入力整合回路２２０を通過したＩＦ信号は、接
続点Ｇで正確に２分割され、第１のＩＦ信号および第２
のＩＦ信号として、それぞれ、第１のＦＥＴ１０２のド
レイン１０２ｂおよび第２のＦＥＴ１０４のドレイン１
０４ｂに入力される。よって、かかる第１および第２の
ＩＦ信号と、上述した第２次高調波に基づいた第１およ
び第２のＬＯ信号とを、それぞれ第１のＦＥＴ１０２お
よび第２のＦＥＴ１０４内において効率よくミキシング
して、第２次高調波に基づいた第１および第２のＲＦ信
号を発生させることができる。

【０１０８】すなわち、この第２の実施形態のＦＥＴミ
キサ回路２００においても、第２次高調波に基づいた第
１および第２のＲＦ信号を電力合成器１０８においてそ
れぞれを効率的に合成し、第２次高調波に基づいたＲＦ
信号として、電力合成器１０８の接続点Ｄに設けてある
ＲＦポート１１４から取り出すことができる。

【０１０９】また、この第２の実施形態のＦＥＴミキサ
回路２００においては、ＩＦポート２１２が、第１およ
び第２のＦＥＴ１０２および１０４のドレイン側１０２
ｂ、１０４ｂに対して設けてあるため、ＩＦ信号がＬＯ
ポート１１０へリーク（漏洩）されるおそれがない。よ
って、ＩＦ信号をより有効に利用することができ、ＩＦ
信号とＬＯ信号の第２次高調波とを、より効率的にミキ
シングすることができる。

【０１１０】その他、この第２の実施形態のＦＥＴミキ
サ回路２００において、第１の実施形態のＦＥＴミキサ
回路１００の説明で既に述べた理由と同様の理由で、第
１のＦＥＴ１０２のゲート１０２ａ側に設けてあるＬＯ
信号入力整合回路１１６と、伝送ライン１０６との間の
接続点Ｃには、高周波遮断用回路１２４、コンデンサ１
３８、グランド１４０およびゲートバイアス電圧印加用
回路１２６が接続してあり、また、ＲＦ信号出力整合回
路１２２と、電力合成器１０８の接続点Ｄとの間の接続
点Ｅに対して、高周波遮断用回路１２８、コンデンサ１
３８、グランド１４０およびドレインバイアス電圧印加
用回路１３０が接続してある。

【０１１１】次に、この発明の第３の実施形態のＦＥＴ
ミキサ回路を説明する。すなわち、図３は、この発明の
第３の実施形態のＦＥＴミキサ回路３００を示してい
る。なお、かかる第３の実施形態のＦＥＴミキサ回路３
００の説明に当たり、第１の実施形態のＦＥＴミキサ回
路１００および第２の実施形態のＦＥＴミキサ回路２０
０と共通する構成については適宜省略し、これらと異な
る構成部分について中心に説明する。また、第３の実施
形態のＦＥＴミキサ回路３００において、第１の実施形
態のＦＥＴミキサ回路１００あるいは第２の実施形態の
ＦＥＴミキサ回路２００と共通する構成については、同
一の番号を付してある。

【０１１２】そして、この第３の実施形態のＦＥＴミキ
サ回路３００は、ＬＯポート１１０および伝送ライン１
０６等から構成される信号入力部Ｘと、第１のＦＥＴ１
０２および第２のＦＥＴ１０４から構成されるＦＥＴ部
Ｙと、ＲＦポート１１４および電力合成器１０８等から
構成される信号出力部Ｚとから構成されており、基本的
な構成は第１の実施形態および第２の実施形態のＦＥＴ
ミキサ回路１００、２００と同様である。

【０１１３】したがって、この第３の実施形態のＦＥＴ
ミキサ回路３００においても、第１のＦＥＴ１０２のゲ
ート１０２ａと、第２のＦＥＴ１０４のゲート１０４ａ
とは、伝送ライン１０６により、並列的に接続してあ
る。そして、この伝送ライン１０６の一端には、ＬＯポ
ート１１０が設けてあり、このＬＯポート１１０から、
発振器（図示せず）を用いて発生させた、高出力ではあ
るが周波数が比較的低いＬＯ信号を、第１のＦＥＴ１０
２のゲート１０２ａには、伝送ライン１０６を介し配線
を通じて、および第２のＦＥＴ１０４のゲート１０４ａ
には、直接的に配線を通じて、２つに等分割して入力す
ることができるようになっている。

【０１１４】また、第１の実施形態のＦＥＴミキサ回路
１００の説明で述べた理由と同様の理由により、この第
３の実施形態のＦＥＴミキサ回路３００においても、Ｌ
Ｏ信号入力整合回路１１６および１１８が、それぞれ、
第１のＦＥＴ１０２のゲート１０２ａおよび第２のＦＥ
Ｔ１０４のゲート１０４ａの直前に設けてある。

【０１１５】そして、この場合の構成でも、伝送ライン
１０６は、ＬＯポート１１０から入力されるＬＯ信号の
周波数の実質的に１／２の波長に相当する電気長を有し
ている。従って、既に第１の実施形態のＦＥＴミキサ回
路１００の説明で述べた理由により、第２のＦＥＴ１０
４のゲート１０４ａに入力する第２のＬＯ信号と比較し
て、第１のＬＯ信号は、第１のＦＥＴ１０２のゲート１
０２ａに実質的に１／２波長分だけ遅れて入力する。よ
って、第１のＬＯ信号と、第２のＬＯ信号とは、互いに
逆相関係となる。

【０１１６】よって、これらのＬＯ信号の基本波に基づ
いた第１のＬＯ信号と、第２のＬＯ信号とを用いて、第
１のＦＥＴ１０２および第２のＦＥＴ１０４においてＩ
Ｆ信号（中間周波数信号）をミキシングしても、電力合
成器１０８において打ち消し合う（キャンセル）ため、
ＬＯ信号そのものがＲＦポートに出力することはなく、
合成信号をＲＦ信号としてＲＦポート１１４から取り出
すことはできない。すなわち、図３に示す電力合成器１
０８における接続点ＤがＬＯ信号の基本波に対して仮想
的な短絡点となる。

【０１１７】その一方、この第３の実施形態におけるＦ
ＥＴミキサ回路３００の第１のＦＥＴ１０２および第２
のＦＥＴ１０４においても、第１の実施形態のＦＥＴミ
キサ回路１００と同様に、これらの第１および第２のＦ
ＥＴ１０２および１０４に、ＬＯ信号のような高周波が
入力されると、これらのＦＥＴ１０２および１０４の非
線形特性により、ＬＯ信号の入力（ゲート）側の反射係
数がこのＬＯ信号の入力に起因して変調され、ＬＯ信号
における基本波の２倍の波長を有する第２次高調波（第
１および第２の第２次高調波）が、それぞれのＦＥＴ１
０２および１０４において発生する。

【０１１８】したがって、この第３の実施形態のＦＥＴ
ミキサ回路３００においても、かかる同相の関係を有す
る第１の第２次高調波および第２の第２次高調波を用い
て、第１のＦＥＴのソース１０２ｃおよび第２のＦＥＴ
のソース１０４ｃに入力されたＩＦ信号と、それぞれミ
キシングすることができる。

【０１１９】ここで、この第３の実施形態のＦＥＴミキ
サ回路３００においては、ＩＦ信号（中間周波数信号）
のＦＥＴミキサ回路への入力の方法が、第１の実施形態
のＦＥＴミキサ回路１００および第２の実施形態のＦＥ
Ｔミキサ回路２００とは大きく異なっている。すなわ
ち、第１の実施形態のＦＥＴミキサ回路１００では、第
１のＦＥＴ１０２のゲート１０２ａおよび第２のＦＥＴ
１０４のゲート１０４ａに対してＩＦ信号を入力する構
成としてあり、また、第２の実施形態のＦＥＴミキサ回
路２００では、第１のＦＥＴ１０２のドレイン１０２ｂ
および第２のＦＥＴ１０４のドレイン１０４ｂに対して
ＩＦ信号を入力する構成としてあるが、この第３の実施
形態のＦＥＴミキサ回路３００では、第１のＦＥＴ１０
２のソース１０２ｃおよび第２のＦＥＴ１０４のソース
１０４ｃに対してＩＦ信号をそれぞれ入力する構成とし
てある。

【０１２０】すなわち、第１のＦＥＴ１０２のソース１
０２ｃおよび第２のＦＥＴ１０４のソース１０４ｃに対
して、ＩＦ信号入力整合回路３２２およびＩＦポート３
１４をこの順に接続してある。なお、この例では、ＩＦ
信号入力整合回路３２２およびＩＦポート３１４をそれ
ぞれ一つ設けてあり、接続点Ｉを介して、第１のＦＥＴ
１０２のソース１０２ｃおよび第２のＦＥＴ１０４のソ
ース１０４ｃに対して、それぞれＩＦ信号を入力するこ
とができるようにしてある。

【０１２１】そして、このＩＦポート３１４から第１の
ＦＥＴ１０２のソース１０２ｃおよび第２のＦＥＴ１０
４のソース１０４ｃまでの電気長を実質的に等しくして
ある。したがって、ＩＦポート３１４から入力されたＩ
Ｆ信号は、ＩＦ信号入力整合回路３２２を通過した後、
接続点Ｉで２等分され、それぞれ第１のＩＦ信号および
第２のＩＦ信号として、第１のＦＥＴ１０２のソ−ス１
０２ｃおよび第２のＦＥＴ１０４のソース１０４ｃに入
力される。よって、かかる第１および第２のＩＦ信号
と、上述した第２次高調波に基づいた第１および第２の
ＬＯ信号とを、それぞれ第１のＦＥＴ１０２および第２
のＦＥＴ１０４内において効率よくミキシングして、第
２次高調波に基づいた第１および第２のＲＦ信号を発生
させることができる。

【０１２２】一方、第１のＦＥＴ１０２のソース１０２
ｃおよび第２のＦＥＴ１０４のソース１０４ｃと、分岐
点Ｉの途中に、さらに接続点ＪおよびＫがそれぞれ設け
てあり、これらの接続点ＪおよびＫにソース接地回路３
１０、３２０、コンデンサ１３８およびグランド（接
地）１４０が設けてある。

【０１２３】したがって、このように第１のＦＥＴ１０
２のソース１０２ｃおよび第２のＦＥＴ１０４のソース
１０４ｃに対して、それぞれソース接地回路３１０およ
び３２０を設けてＦＥＴミキサ回路３００を構成する
と、これらのソース接地回路３１０および３２０をハイ
パス構成または帯域阻止フィルタ（構成）とすることに
より、ＩＦ信号の周波数においては開放（ＩＦ信号がリ
ークしない）とする一方、他の周波数に対しては、その
周波数を有する信号をグランド１４０に短絡させること
ができる。よって、ＩＦ信号が第１および第２のＦＥＴ
のソース１０２ｃおよび１０４ｃに入力されずに、グラ
ンド１４０に流れるおそれが少なくなり、結果として、
ＲＦ信号をＲＦポート１１４からより効率良く出力する
ことができる。

【０１２４】すなわち、以上のとおり、この第３の実施
形態のＦＥＴミキサ回路３００においても、第２次高調
波に基づいた第１および第２のＲＦ信号を電力合成器１
０８においてそれぞれを効率的に合成し、第２次高調波
に基づいたＲＦ信号として、電力合成器１０８の接続点
Ｄに設けてあるＲＦポート１１４から取り出すことがで
きる。

【０１２５】また、この第３の実施形態のＦＥＴミキサ
回路３００においては、ＬＯポート１１０は、第１およ
び第２のＦＥＴ１０２および１０４のゲート１０２ａ、
１０４ａに対して設けてあり、ＩＦポート２１２は、第
１および第２のＦＥＴ１０２および１０４のソース１０
２ｃ、１０４ｃに対して設けてあり、ＲＦポート１１４
は、第１および第２のＦＥＴ１０２および１０４のドレ
イン１０２ｂ、１０４ｂに対して設けてある。したがっ
て、各ポートがＦＥＴにより分離されているので、ＬＯ
信号と、ＩＦ信号と、ＲＦ信号とが、それぞれリーク
（漏洩）されるおそれがない。すなわち、ＩＦ信号と、
ＬＯ信号の第２次高調波とを、より効率的にミキシング
することができる。

【０１２６】さらに、この第３の実施形態のＦＥＴミキ
サ回路３００の構成においては、ＬＯポート１１０と、
ＩＦポート３１４と、ＲＦポート１１４とは、それぞ
れ、第１および第２のＦＥＴ１０２および１０４のそれ
ぞれのゲート１０２ａ、１０４ａと、ソース１０２ｃ、
１０４ｃとドレイン１０２ｂ、１０４ｂとに割り振られ
ているため、回路設計の自由度も飛躍的に増大する。

【０１２７】その他、この第３の実施形態のＦＥＴミキ
サ回路３００において、第１の実施形態のＦＥＴミキサ
回路１００の説明で既に述べた理由と同様の理由で、第
１のＦＥＴ１０２のゲート１０２ａ側に設けてあるＬＯ
信号入力整合回路１１６と、伝送ライン１０６との間の
接続点Ｃには、一つの高周波遮断用回路１２４、コンデ
ンサ１３８、グランド１４０およびゲートバイアス電圧
印加用回路１２６が接続してあり、また、ＲＦ信号出力
整合回路１２２と、電力合成器１０８の接続点Ｄとの間
の接続点Ｅに対して、一つの高周波遮断用回路１２８、
コンデンサ１３８、グランド１４０およびドレインバイ
アス電圧印加用回路１３０が接続してある。

【０１２８】尚、上述した構成例では、遅延回路として
伝送ラインを用いているが、この伝送ラインに代わり、
１８０°ハイブリッドを用いても、この発明のＦＥＴミ
キサ回路を構成できる。

【０１２９】

【発明の効果】この発明の第１〜３の実施形態のＦＥＴ
（電界効果型トランジスタ）ミキサ回路によれば、第１
のＦＥＴのゲートと、第２のＦＥＴのゲートとを、遅延
回路としての伝送ラインを用いて並列に接続する等によ
り、高出力ではあるが、周波数が比較的低いＬＯ信号を
用いて、高出力であって、周波数が高いＲＦ信号をＲＦ
ポートから取り出すことができるようになった。

【０１３０】よって、第１〜第３の実施形態のＦＥＴミ
キサ回路によれば、一般的なミリ波発振器を用いて発振
される、出力は高いが周波数が低いＬＯ信号であって
も、逓倍器を設けることなくＩＦ信号とミキシングする
ことができるようになり、回路設計の自由度が大きい、
小面積のＦＥＴミキサ回路を提供することが可能となっ
た。

【図面の簡単な説明】

【図１】この発明のＦＥＴミキサ回路（第１の実施形
態）を説明するための図である。

【図２】この発明のＦＥＴミキサ回路（第２の実施形
態）を説明するための図である。

【図３】この発明のＦＥＴミキサ回路（第３の実施形
態）を説明するための図である。

【図４】この発明のＦＥＴミキサ回路におけるＬＯ信号
を説明するための図である。

【図５】ウイルキンソン形電力合成器を説明するための
図である。

【図６】従来のＦＥＴミキサ回路を説明するための図で
ある。

【符号の説明】

１０、１００、２００、３００：ＦＥＴミキサ回路１２、１０２、１０４：ＦＥＴ（電界効果型トランジス
タ）１２ａ、１０２ａ、１０４ａ：ゲ−ト１２ｂ、１０２ｂ、１０４ｂ：ドレイン１２ｃ、１０２ｃ、１０４ｃ：ソース１４、１１６、１１８：ＬＯ信号入力整合回路１６、１２２：ＲＦ信号出力整合回路１８、１２０、２２０、３２２：ＩＦ信号入力整合回路２０、１２４：高周波遮断用回路（ゲートバイアス電圧
印加用）２２、１２６：ゲートバイアス電圧印加用回路２６：ＲＦ阻止フィルタ２８、１２８：高周波遮断用回路（ドレインバイアス電
圧印加用）３０、１３０：ドレインバイアス電圧印加用回路３２、１１０：ＬＯポート３４、１１２、２１２、３１４：ＩＦポート３６、１１４：ＲＦポート３８ａ、３８ｂ、３８ｃ、１３８：コンデンサ４０、１４０：グランド１０６：伝送ライン１０８：電力合成器（ウイルキンソン形電力合成器）３１０、３２０：ソース接地回路４００：ウィルキンソン形電力合成器４０２、４０６：１／４波長インピーダンス変成器４０４：抵抗

Claims

【特許請求の範囲】

【請求項１】ＦＥＴ（電界効果型トランジスタ）を用
いたミキサ回路において、ソース接地された第１のＦＥＴと、ソース接地された第
２のＦＥＴとを備え、前記第１のＦＥＴのゲートが片端に接続され、かつ、前
記第２のＦＥＴのゲートがもう一方の片端に接続された
伝送ラインを備え、該伝送ラインは、一端にＬＯポート
が接続してあり、該伝送ラインは、該ＬＯポートから入
力されるＬＯ信号の周波数に対して、実質的に１／２の
波長に相当する電気長を有しており、該伝送ラインの前
記第１のＦＥＴのゲートおよび前記第２のＦＥＴのゲー
トから実質的に電気長が等しい位置にＩＦポートが接続
してあり、前記第１のＦＥＴのゲートおよび前記第２のＦＥＴのゲ
ートに対して、ゲートバイアス電圧印加用回路が接続し
てあり、前記第１のＦＥＴのドレインおよび前記第２のＦＥＴの
ドレインに対して、ドレインバイアス電圧印加用回路が
接続してあり、さらに、該第１のＦＥＴのドレインと、該第２のＦＥＴ
のドレインとは、電力合成器を用いて接続してあるとと
もに、該電力合成器における前記第１のＦＥＴのドレイ
ンおよび前記第２のＦＥＴのドレインから実質的に電気
長が等しい位置にＲＦポートが接続してあることを特徴
とするＦＥＴミキサ回路。
【請求項２】請求項１に記載のＦＥＴミキサ回路にお
いて、前記電力合成器は、ウィルキンソン形電力合成器
であることを特徴とするＦＥＴミキサ回路。
【請求項３】請求項１または２に記載のＦＥＴミキサ
回路において、ＬＯ信号が入力される前記第１のＦＥＴ
のゲート側および前記第２のＦＥＴのゲート側に、それ
ぞれＬＯ信号入力整合回路を設けてあることを特徴とす
るＦＥＴミキサ回路。
【請求項４】請求項１〜３のいずれか１項に記載のＦ
ＥＴミキサ回路において、前記ＩＦポートに対して、Ｉ
Ｆ信号入力整合回路を設けてあることを特徴とするＦＥ
Ｔミキサ回路。
【請求項５】請求項４に記載のＦＥＴミキサ回路にお
いて、前記ＩＦ信号入力整合回路を、ローパス構成とし
てあることを特徴とするＦＥＴミキサ回路。
【請求項６】請求項１〜５のいずれか１項に記載のＦ
ＥＴミキサ回路において、前記ＲＦポートに対して、Ｒ
Ｆ信号出力整合回路を設けてあることを特徴とするＦＥ
Ｔミキサ回路。
【請求項７】請求項６に記載のＦＥＴミキサ回路にお
いて、前記ＲＦ信号出力整合回路を、ハイパス構成とし
てあることを特徴とするＦＥＴミキサ回路。
【請求項８】請求項１〜７のいずれか１項に記載のＦ
ＥＴミキサ回路において、前記ゲートバイアス電圧印加
用回路に対して、高周波遮断用回路が設けてあることを
特徴とするＦＥＴミキサ回路。
【請求項９】請求項１〜８のいずれか１項に記載のＦ
ＥＴミキサ回路において、前記ドレインバイアス電圧印
加用回路に対して、高周波遮断用回路が設けてあること
を特徴とするＦＥＴミキサ回路。
【請求項１０】ＦＥＴを用いたミキサ回路において、ソース接地された第１のＦＥＴと、ソース接地された第
２のＦＥＴとを備え、前記第１のＦＥＴのゲートが片端に接続され、かつ、前
記第２のＦＥＴのゲートがもう一方の片端に接続された
伝送ラインを備え、該伝送ラインは、一端にＬＯポート
が接続してあり、また、該伝送ラインは、該ＬＯポート
から入力されるＬＯ信号の周波数に対して、実質的に１
／２の波長に相当する電気長を有しており、前記第１のＦＥＴのゲートおよび前記第２のＦＥＴのゲ
ートに対して、ゲートバイアス電圧印加用回路が接続し
てあり、前記第１のＦＥＴのドレインおよび前記第２のＦＥＴの
ドレインに対して、ＩＦポートと、ドレインバイアス電
圧印加用回路とが接続してあり、該ＩＦポートから前記
第１のＦＥＴのドレインおよび前記第２のＦＥＴのドレ
インまでの電気長を実質的に等しくしてあり、さらに、前記第１のＦＥＴのドレインと、前記第２のＦ
ＥＴのドレインとは、電力合成器を用いて接続してある
とともに、該電力合成器における前記第１のＦＥＴのド
レインおよび前記第２のＦＥＴのドレインから実質的に
電気長が等しい位置にＲＦポートが接続してあることを
特徴とするＦＥＴミキサ回路。
【請求項１１】請求項１０に記載のＦＥＴミキサ回路
において、前記電力合成器は、ウィルキンソン形電力合
成器であることを特徴とするＦＥＴミキサ回路。
【請求項１２】請求項１０または１１に記載のＦＥＴ
ミキサ回路において、ＬＯ信号が入力される前記第１の
ＦＥＴのゲート側および前記第２のＦＥＴのゲート側
に、それぞれＬＯ信号入力整合回路を設けてあることを
特徴とするＦＥＴミキサ回路。
【請求項１３】請求項１０〜１２のいずれか１項に記
載のＦＥＴミキサ回路において、前記ＩＦポートに対し
て、ＩＦ信号入力整合回路を設けてあることを特徴とす
るＦＥＴミキサ回路。
【請求項１４】請求項１３に記載のＦＥＴミキサ回路
において、前記ＩＦ信号入力整合回路を、ローパス構成
としてあることを特徴とするＦＥＴミキサ回路。
【請求項１５】請求項１０〜１４のいずれか１項に記
載のＦＥＴミキサ回路において、前記ＲＦポートに対し
て、ＲＦ信号出力整合回路を設けてあることを特徴とす
るＦＥＴミキサ回路。
【請求項１６】請求項１５に記載のＦＥＴミキサ回路
において、前記ＲＦ信号出力整合回路を、ハイパス構成
としてあることを特徴とするＦＥＴミキサ回路。
【請求項１７】請求項１０〜１６のいずれか１項に記
載のＦＥＴミキサ回路において、前記ゲートバイアス電
圧印加用回路に対して、高周波遮断用回路が設けてある
ことを特徴とするＦＥＴミキサ回路。
【請求項１８】請求項１０〜１７のいずれか１項に記
載のＦＥＴミキサ回路において、前記ドレインバイアス
電圧印加用回路に対して、高周波遮断用回路が設けてあ
ることを特徴とするＦＥＴミキサ回路。
【請求項１９】ＦＥＴを用いたミキサ回路において、ソース接地された第１のＦＥＴと、ソース接地された第
２のＦＥＴとを備え、前記第１のＦＥＴのゲートが片端に接続され、かつ、前
記第２のＦＥＴのゲートがもう一方の片端に接続された
伝送ラインを備え、該伝送ラインは、一端にＬＯポート
が接続してあり、また、該伝送ラインは、該ＬＯポート
から入力されるＬＯ信号の周波数に対して、実質的に１
／２の波長に相当する電気長を有しており、前記第１のＦＥＴのゲートおよび前記第２のＦＥＴのゲ
ートに対して、ゲートバイアス電圧印加用回路が接続し
てあり、前記第１のＦＥＴのドレインおよび前記第２のＦＥＴの
ドレインに対して、ドレインバイアス電圧印加用回路を
接続してあり、前記第１のＦＥＴのソースおよび前記第２のＦＥＴのソ
ースに対して、ＩＦポートを接続してあり、該ＩＦポー
トから前記第１のＦＥＴのソ−スおよび前記第２のＦＥ
Ｔのソ−スまでの電気長を実質的に等しくしてあり、さらに、前記第１のＦＥＴのドレインと、前記第２のＦ
ＥＴのドレインとは、電力合成器を用いて接続してある
とともに、該電力合成器における前記第１のＦＥＴのド
レインおよび前記第２のＦＥＴのドレインから実質的に
電気長が等しい位置にＲＦポートが接続してあることを
特徴とするＦＥＴミキサ回路。
【請求項２０】請求項１９に記載のＦＥＴミキサ回路
において、前記第１のＦＥＴのソ−スおよび前記第２の
ＦＥＴのソ−スに対して、それぞれソ−ス接地回路が設
けてあることを特徴とするＦＥＴミキサ回路。
【請求項２１】請求項１９または２０に記載のＦＥＴ
ミキサ回路において、前記電力合成器は、ウィルキンソ
ン形電力合成器であることを特徴とするＦＥＴミキサ回
路。
【請求項２２】請求項１９〜２１のいずれか１項に記
載のＦＥＴミキサ回路において、ＬＯ信号が入力される
前記第１のＦＥＴのゲート側および前記第２のＦＥＴの
ゲート側に、それぞれＬＯ信号入力整合回路を設けてあ
ることを特徴とするＦＥＴミキサ回路。
【請求項２３】請求項１９〜２２のいずれか１項に記
載のＦＥＴミキサ回路において、前記ＩＦポートに対し
て、ＩＦ信号入力整合回路を設けてあることを特徴とす
るＦＥＴミキサ回路。
【請求項２４】請求項２３に記載のＦＥＴミキサ回路
において、前記ＩＦ信号入力整合回路を、ローパス構成
としてあることを特徴とするＦＥＴミキサ回路。
【請求項２５】請求項１９〜２４のいずれか１項に記
載のＦＥＴミキサ回路において、前記ＲＦポートに対し
て、ＲＦ信号出力整合回路を設けてあることを特徴とす
るＦＥＴミキサ回路。
【請求項２６】請求項２５に記載のＦＥＴミキサ回路
において、前記ＲＦ信号出力整合回路を、ハイパス構成
としてあることを特徴とするＦＥＴミキサ回路。
【請求項２７】請求項１９〜２６のいずれか１項に記
載のＦＥＴミキサ回路において、前記ゲートバイアス電
圧印加用回路に対して、高周波遮断用回路が設けてある
ことを特徴とするＦＥＴミキサ回路。
【請求項２８】請求項１９〜２７のいずれか１項に記
載のＦＥＴミキサ回路において、前記ドレインバイアス
電圧印加用回路に対して、高周波遮断用回路が設けてあ
ることを特徴とするＦＥＴミキサ回路。