JPH11122078A

JPH11122078A - マッチドフィルタ

Info

Publication number: JPH11122078A
Application number: JP29937797A
Authority: JP
Inventors: Nagaaki Shu; 長明周; Giyouriyou Hata; 暁凌秦; Teruhei Shu; 旭平周; Kunihiko Suzuki; 邦彦鈴木
Original assignee: TAKATORI IKUEIKAI KK
Current assignee: TAKATORI IKUEIKAI KK
Priority date: 1997-10-16
Filing date: 1997-10-16
Publication date: 1999-04-30

Abstract

(57)【要約】【目的】タップ数可変のマッチドフィルタにおける回
路規模縮小。【構成】乗数をシフトレジスタによって循環させ、シ
フトレジスタの最終段出力および中途の出力を入力切換
手段に接続して、タップ数を可変にし、コントロールの
優先順位をタップ数コントロール、スリープコントロー
ル、リフレッシュコントロールの順位に設定して、コン
トロールの単純化を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はフィルタ回路に係り、移
動体通信や無線ＬＡＮ等におけるスペクトラム拡散通信
システムのためのマッチドフィルタに関する。

【０００２】

【従来の技術】マッチドフィルタ（整合フィルタ）は、
２つの信号の同一性を判定するためのフィルタであり、
スペクトラム拡散方式の通信において、信号を受信すべ
きユーザは受信信号を自らの拡散符号を用いたマッチド
フィルタで処理し、その相関ピークを検出して、同期捕
捉および保持を行う。

【０００３】ここに拡散符号をＰＮ（ｉ）、チップ時間
Ｔｃ、拡散率Ｍ、ある時刻（ｔ）における入力信号をＳ
（ｔ）、ある時刻ｔにおける相関出力信号Ｒ（ｔ）とす
ると、式（１）が得られる。

【数１】となる。なおＰＮ（ｉ）は１ビットデータのデータ列で
ある。

【０００４】同期捕捉のためにはダブルサンプリングあ
るいはより多くのサンプリングを行う必要があり、複数
系統のマッチドフィルタを用い、上記式（１）の演算を
複数系統で同時に実行しその演算結果を択一的に出力
し、あるいは加算する。このようなマッチドフィルタ回
路の実現のために従来はデジタル回路あるいはＳＡＷ
（表面音波）素子が使用されていたが、デジタル回路で
は回路規模が大きくなって消費電力が大となり、移動体
通信には適さず、一方ＳＡＷ素子では１素子による全体
回路実現が容易でなくまたＳ／Ｎ比が低いという問題が
あった。

【０００５】そこで発明者等は、特願平９−１１６５２
３号において、拡散符号が１ビットデータ列であること
に注目し、入力信号を時系列のアナログ信号としてサン
プルホールドした後、これをマルチプレクサによって
「１」または「−１」の系列に分岐し、それぞれの時系
列信号を容量結合によって並列加算し、小規模かつ省電
力のＬＳＩによって高速処理を行うマッチドフィルタを
提案している。

【０００６】ここにマッチドフィルタの要求仕様は通信
速度、ユーザー数、回線状況等によって変化し、多様な
要求仕様に対応するために複数の回路を用意すると回路
規模および消費電力が増大する。

【０００７】

【発明が解決しようとする課題】本発明はこの背景のも
とに創案されたもので、タップ数が可変でありかつ回路
規模を最小限に抑えたマッチドフィルタを提供すること
を目的とする。

【０００８】

【課題を解決するための手段】本発明に係るマッチドフ
ィルタは、乗数をシフトレジスタによって循環させ、シ
フトレジスタの最終段出力および中途の出力を入力切換
手段に接続して、タップ数を可変にし、コントロールの
優先順位をタップ数コントロール、スリープコントロー
ル、リフレッシュコントロールの順位に設定して、コン
トロールの単純化を図る。

【０００９】

【実施例】次に本発明に係るマッチドフィルタの第１実
施例を図面に基づいて説明する。

【００１０】図１において、マッチドフィルタのコント
ロールの階層は、「ＲＥＳＥＴ」を最上位、第２層とし
て、ダブルサンプリングのための２つのシステムクロッ
ク「ＣＬＫ０」、「ＣＬＫ１」および「ＰＮ符号」、第
３層として「タップ数コントロール」、第４層として
「演算設定」、「ショートコード、ロングコード設
定」、第５層として「スリープコントロール」、第６層
として「リフレッシュコントロール」が設定され、より
上位の階層が優先順位が高い。

【００１１】スリープコントロールがリフレッシュコン
トロールより上位に位置するということは、スリープ中
の回路はリフレッシュする必要がないため、これらの回
路に対してリフレッシュ信号よりスリープ信号が優先さ
れ、タップ数コントロールがリフレッシュおよびスリー
プのコントロールが上位に位置するということは、スリ
ープやリフレッシュの制御信号よりタップ数コントロー
ル信号が優先されることを意味する。これによってコン
トロール系が単純化され、その回路規模は小さくなる。

【００１２】携帯端末が待受け状態にあるとき、電力消
費を抑えるために間欠受信が行なわれるが、このときサ
ンプルホールド回路は間欠的に作動し、大部分の時間ス
リープモードとなる。この間欠受信時にはサンプルホー
ルド回路、加算回路は大部分の時間スリープモードとな
り、間欠的動作となる。

【００１３】タップ数コントロールに関しては、ＰＮコ
ードが格納されたシフトレジスタの分岐をコントロール
し、所定タップ数でＰＮコードを循環させる。また必要
タップ数が減少して不要になったサンプルホールド回路
および加算回路はスリープモードに設定される。

【００１４】図２はフィルタ回路の全体構成を示すブロ
ック図であり、クロック生成回路ＣＬＫＲから相互に反
転したクロックＣＬＫ０、ＣＬＫ１が生成されている。
ＣＬＫ０はマッチドフィルタ全体の基準となるシステム
クロックとして使用され、ＣＬＫ１はＣＬＫ０の中間の
タイミングのサンプリング信号である。これによってダ
ブルサンプリングが可能とされている。

【００１５】ＣＬＫ０はスリープコントロール回路ＳＬ
ＰＣＮＴおよびリフレッシュコントロール回路ＲＥＦＣ
ＮＴに入力され、これら回路はＣＬＫ０を基準とした所
定の周期で回路のスリープおよびリフレッシュを行う。

【００１６】図２において、マッチドフィルタは入力信
号Ｖｉｎが入力されたサンプルホールド部ＳＨを有し、
ＣＬＫ０、ＣＬＫ１はこのサンプルホールド部にタイミ
ング信号として入力されている。サンプルホールド部は
Ｖｉｎを時系列で保持し、この時系列信号に対して、所
定の拡散符号（ＰＮ符号）を乗ずる。拡散符号として
は、ショートコードＰＮＳロングコードＰＮＬが設定さ
れ、ＰＮＳはショートコードレジスタＳＣＲＥＧから出
力され、ＰＮＬはロングコードレジスタＬＣＲＥＧから
出力される。これら拡散符号は入力切替回路ＩＮＳＷを
介してシフトレジスタＳＲＥＧに入力される。

【００１７】シフトレジスタＳＲＥＧはＣＬＫ０に同期
してデータシフトを行い、その中途の複数段階および最
終段から帰還出力ＩＲ１、ＩＲ２、．．．、ＩＲｎが出
力されている。サンプルホールド部ＳＨにはシフトレジ
スタＳＲＥＧの全ての段階の出力が入力され、これら出
力によってサンプルホールド部内部の１ビット乗算回路
がコントロールされる。サンプルホールド部ＳＨの出力
は加算回路ＡＤＤに入力されて加算される。加算回路Ａ
ＤＤはダブルサンプリングのそれぞれの信号について加
算を行い、両者の加算結果Ｖｏｕｔ１、Ｖｏｕｔ２を出
力する。

【００１８】入力切替回路ＩＮＳＷにはタップ数コント
ール信号ＴＣＮＴが入力され、ＩＮＳＷはこのコントロ
ール信号に基づいて、シフトレジタの帰還出力ＩＲ１〜
ＩＲｎのいずれか１つを選択する。選択された出力はシ
フトレジスタの入力に導かれ、これによってタップ数に
応じた段数のシフトレジスタによる拡散符号循環が行わ
れる。

【００１９】図３において、サンプルホールド部ＳＨ
は、個々の時系列データのための複数のサンプルホール
ド回路ＳＨ１１、ＳＨ１２、．．．、ＳＨ１ｎよりなる
第１サンプルホールド回路群Ｇ１、サンプルホールド回
路ＳＨ２１、ＳＨ２２、．．．、ＳＨ２ｎよりなる第２
サンプルホールド回路群Ｇ２を有し、これらサンプルホ
ールド回路にはアナログ入力電圧Ｖｉｎが並列に入力さ
れている。

【００２０】第１サンプルホールド回路群の各サンプル
ホールド回路ＳＨ１ｉ（ｉ＝１〜ｎ）と第２サンプルホ
ールド回路群の各サンプルホールド回路ＳＨ２ｉ（ｉ＝
１〜ｎ）とは対応して設けられ、いずれか一方のサンプ
ルホールド回路群によって、Ｖｉｎを所定数の時系列デ
ータとして取込む。第１サンプルホールド回路群におけ
る各サンプルホールド回路ＳＨ１ｉは（ｎ＋１）チップ
時間を周期として順次リフレッシュされ、そのリフレッ
シュされるサンプルホールド回路の代替としてサンプル
ホールド回路ＳＨ１ａが使用される。サンプルホールド
回路ＳＨ１１〜ＳＨ１ｎが使用されている間に、このと
きサンプルホールド回路ＳＨ１ａがリフレッシュされ
る。同様に第２サンプルホールド回路群Ｇ２におけるサ
ンプルホールド回路ＳＨ２１〜ＳＨ２ｎは順次リフレッ
シュされ、その代替としてサンプルホールド回路ＳＨ２
ａが使用される。またＳＨ２１〜ＳＨ２ｎの作動時にＳ
Ｈ２ａがリフレッシュされる。なお以上のリフレッシュ
はタップ数コントロールとは無関係に実行され、タップ
数減少により不要となったサンプルホールド回路もリフ
レッシュされる。前述のように、これによって制御系の
単純化が図られている。

【００２１】サンプルホールド回路群Ｇ１とサンプルホ
ールド回路群Ｇ２とはクロックＣＬＫ０、ＣＬＫ１によ
ってそれぞれ取込みタイミングを設定され、各クロック
はチップ時間を周期とするとともに、相互に１／２チッ
プ時間の位相のずれを有する。従って、例えば、１／２
チップ時間ごとに、ＳＨ１１、ＳＨ２１、ＳＨ１２、Ｓ
Ｈ２２、．．．、ＳＨ１ｎ、ＳＨ２ｎにおいて順次Ｖｉ
ｎが取込まれる。その後次周期以降のデータについて、
ＳＨ１１〜ＳＨ２ｎによるデータ取込みを繰返す。この
ようにサンプルホールド回路間でデータ転送を行わない
構成とすれば、転送誤差の発生を防止し得る。

【００２２】グループＧ１のサンプルホールド回路ＳＨ
１１〜ＳＨ１ｎ、ＳＨ１ａに対応して複数のマルチプレ
クサＭＵＸ１１〜ＭＵＸ１ｎ、ＭＵＸ１ａが設けられ、
グループＧ２のＳＨ２１〜ＳＨ２ｎ、ＳＨ２ａに対応し
てマルチプレクサＭＵＸ２１〜ＭＵＸ２ｎ、ＭＵＸ２ａ
が設けられている。マルチプレクサＭＵＸ１ｉは拡散符
号に応じて、拡散符号が「１」のときに正の出力Ｖｏ１
ｉｐを、また「０」のときに負の出力Ｖｏ１ｉｍを出力
し、マルチプレクサＭＵＸ２ｉは、拡散符号が「１」の
ときに正の出力Ｖｏ２ｉｐを、また「０」のときに負の
出力Ｖｏ２ｉｍを出力する。ＭＵＸ１ａ、ＭＵＸ２ａは
ＳＨ１ａ、ＳＨ２ａの出力を、代替しているサンプルホ
ールド回路に対する拡散符号に応じて正出力Ｖｏ１ａ
ｐ、Ｖｏ２ａｐまたはＶｏ１ａｍ、Ｖｏ２ａｍを出力す
る。１グループのｉ番目のマルチプレクサＭＵＸ１ｉは
正負の出力Ｖｏ１ｉｐ、Ｖｏ１ｉｍを出力し、拡散符号
が「１」のときには正の出力Ｖｏ１ｉｐが有効であり、
「０」のときに負の出力Ｖｏ１ｉｍが有効である。ここ
に有効な出力とは入力信号がそのまま伝達された出力で
あり、無効な出力には基準電圧（数値「０」に対応）が
出力される。同様にＭＵＸ２ｉは正出力Ｖｏ２ｉｐ、負
出力Ｖｏ２ｉｍを出力し、拡散符号に応じて一方の出力
が有効出力となる。

【００２３】サンプルホールド回路のリフレッシュタイ
ミングの理解を容易にするため、仮にタップ数が６であ
ったとして、ＳＨ１１〜ＳＨ１６、ＳＨ１ａのリフレッ
シュのタイミングを図４に示す。図中実線のパルスが生
じている時点でサンプルホールドが行なわれ、破線のパ
ルスの時点でリフレッシュが行なわれる。まずＳＨ１１
がリフレッシュされ、このＳＨ１１の代替としてＳＨ１
ａがサンプルホールドを行う。このとき保持されたデー
タはＳＨ１１の次のサンプルホールド時点までＳＨ１ａ
によって保持され、次のサンプルホールドが開始された
ときに、今度はＳＨ１ａがリフレッシュされる。ＳＨ１
２はＳＨ１ａのリフレレッシュ終了後直ちにリフレッシ
ュされ、そのときのデータはＳＨ１ａにより保持され
る。同様にしてＳＨ１３のサンプルホールドおよびリフ
レッシュが行なわれる。

【００２４】タップ数が半分の３に減少したときのリフ
レッシュタイミングは図５のとおりであり、タップ数の
減少にともなって各サンプルホールド回路の動作周波数
は２倍になるが、リフレッシュタイミングは図４の場合
と同様に設定されている。このようにタップ数に無関係
にリフレッシュコントロールを行うので制御系が単純化
される。なお以上の回路は代替となるサンプルホールド
回路を１個設けているがこれを複数設けることも可能で
ある。この場合、サンプルホールド回路および代替用の
サンプルホールドのリフレッシュ頻度を高めることがで
きる。

【００２５】図６において、サンプルホールド回路ＳＨ
1１は、入力電圧Ｖｉ４に接続されたスイッチＳＷ４
３、スイッチＳＷ４３の出力に接続されたキャパシタン
スＣ４２、キャパシタンスＣ４２の出力に接続された３
段直列のＣＭＯＳインバータよりなるインバータ回路Ｉ
ＮＶ４を有する。ＩＮＶ４の出力は帰還キャパシタンス
Ｃ４１を介してＩＮＶ４の入力に接続され、これによっ
てＶｉ４の反転が良好な線形性をもってその出力に生じ
るようになっている。ＳＷ４３が閉成されると、Ｃ４２
はＶｉ４に対応した電荷で充電され、ＩＮＶ４のフィー
ドバック機能により出力の線形特性が保証される。そし
て、その後スイッチＳＷ４３が開放されたときにサンプ
ルホールド回路ＳＨ1１はＳ（ｔ）を保持することにな
る。

【００２６】スイッチＳＷ４３はクロックＣＬＫ０によ
ってコントロールされ、ＳＷ４３が一旦閉成された後、
入力電圧を取り込むべき時点においてＳＷ４３を開放す
る。キャパシタンスＣ４１の両端にはリフレッシュスイ
ッチＳＷ４２が接続され、リフレッシュ時にはこのスイ
ッチが閉成されてキャパシタンスＣ４１の電荷が解消さ
れる。ＩＮＶ４の入力は、ＣＭＯＳの電源電圧Ｖｄｄの
１／２である基準電圧Ｖｒｅｆで安定しており、キャパ
シタンスＣ４２の入力にはスイッチＳＷ４４を介して基
準電圧Ｖｒｅｆが接続されている。リフレッシュに際し
ては、ＳＷ４４は閉成され、その両端が同電位となるた
めキャパシタンスＣ４２の電荷が解消される。

【００２７】サンプルホールド回路ＳＨ１１のＩＮＶ４
入力には、さらに接地されたスイッチＳＷ４１が接続さ
れ、サンプルホールド回路ＳＨ１１を使用しないときに
は、ＳＷ４１は閉成され、ＳＷ４２は開放される。これ
によってＩＮＶ４入力が接地され飽和領域に安定するた
め、ＩＮＶ４における電力消費は停止する。

【００２８】ＩＮＶ４はＣ４１による帰還路が形成され
たときに、充分な位相余裕および／またはゲイン余裕が
なければ発振することになる。このため中間のＣＭＯＳ
インバータに対する負荷となるレジスタンスや最終段Ｃ
ＭＯＳの出力に対するローパスフィルタとなる接地キャ
パシタンス等を採用すべきである。なおＳＨ１２〜ＳＨ
１ｎ、ＳＨ２１〜ＳＨ２ｎは同様に構成されているので
説明を省略する。

【００２９】図７に示すように、スイッチＳＷはｎ型Ｍ
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ５よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ５を接続
し、ｎＭＯＳのソースの端子を同様の構成のダミートラ
ンジスタＤＴ５を介して出力端子Ｖｏｕｔ５に接続して
なる。トランジスタ回路Ｔ５におけるｎＭＯＳトランジ
スタのゲートにはＣＬＫ０が入力され、ｐＭＯＳトラン
ジスタのゲートにはＣＬＫ０をインバータＩ５で反転し
た信号が入力されている。これによって、ＣＬＫ０がハ
イレベルのときには、Ｔ５が導通し、ローレベルのとき
にはＴ５は遮断される。

【００３０】図８に示すように、マルチプレクサＭＵＸ
１１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ６
１、Ｔ６２のｎＭＯＳのソース側の端子を共通出力端子
Ｖｏｕｔ６に接続してなり、Ｔ６１におけるｎＭＯＳの
ドレイン側の端子にはＳＨ１１の出力（図中Ｖｉｎ６１
で示す。）を接続し、Ｔ６２のドレインにはＳＨ２１の
出力（図中Ｖｉｎ６２で示す。）が接続されている。ト
ランジスタ回路Ｔ６１におけるｎＭＯＳトランジスタの
ゲートおよびトランジスタ回路Ｔ６２におけるｐＭＯＳ
トランジスタのゲートには信号Ｓ６（拡散符号）が入力
され、Ｔ６１のｐＭＯＳおよびＴ６２のｎＭＯＳのゲー
トにはＳ６をインバータＩ６で反転した信号が入力され
ている。これによって、Ｓ６がハイレベルのときには、
Ｔ６１が導通してＴ６２は遮断され、ローレベルのとき
にはＴ６２が導通しＴ６１が遮断される。ここにＶｉｎ
６１はサンプルホールド回路ＳＨ１１の出力であり、Ｖ
ｉｎ６２は基準電圧である。

【００３１】すなわちＭＵＸ１１は、Ｓ６のコントロー
ルによりＳＨ１１またはＳＨ２１の出力を択一的に出力
し得る。なおＭＵＸ１２〜ＭＵＸ１ｎ、ＭＵＸ２１〜Ｍ
ＵＸ２ｎはＭＵＸ１１と同様に構成されているので説明
を省略する。

【００３２】図９において、前記加算回路ＡＤＤはＶｏ
ｕｔ１出力部ＡＤＰ１およびＶｏｕｔ２出力部ＡＤＰ２
よりなり、各出力部において正の成分の和から負の成分
の和を減算する。ＡＤＰ１とＡＤＰ２は同様に構成され
ているので、図９ではＡＤＰ１のみを詳細に示し、ＡＤ
Ｐ２をブロックで示している。ＡＤＰ１はＶｏ１１ｐ〜
Ｖｏ１ｎｐが入力されたキャパシタンスＣｐ１〜Ｃｐｎ
の出力を統合してなる容量結合を有し、この容量結合の
出力は、奇数段直列のＣＭＯＳインバータよりなるイン
バータ回路ＩＮＶ７１に入力されている。Ｖｏ１１ｍ〜
Ｖｏ１ｎｍはキャパシタンスＣｍ１〜Ｃｍｎにそれぞれ
入力され、これらキャパシタンスは出力が統合されて容
量結合が構成されている。この容量結合の出力はＩＮＶ
７１と同様のインバータ回路ＩＮＶ７２に入力されてい
る。ＩＮＶ７１はその入出力が帰還キャパシタンスＣＦ
７１によって接続され、ＩＮＶ７２はその入出力が帰還
キャパシタンスＣＦ７２によって接続されている。ＩＮ
Ｖ７１の出力はスイッチＲＳＷ、中間キャパシタンスＣ
Ｃ７を順次介してＩＮＶ７２の入力に接続されている。
スイッチＲＳＷはＣＣ７の入力をＩＮＶ７１出力または
基準電圧Ｖｒｅｆに接続し、ＩＮＶ７１に接続したとき
には、Ｖｏ１１ｐ〜Ｖｏ１ｎｐの加算結果からＶｏ１１
ｍ〜Ｖｏ１ｎｍの和を減じた結果がＶｏｕｔ１として出
力される。ＩＮＶ７１の入出力にはＣＦ７１と並列にス
イッチＳＲＳＷ１が接続され、ＩＮＶ７１の入力にはグ
ランドに接続されたスイッチＳＬＳＷ１が接続されてい
る。ＩＮＶ７２の入出力にはＣＦ７２と並列にスイッチ
ＳＲＳＷ２が接続され、ＩＮＶ７２の入力にはグランド
に接続されたスイッチＳＬＳＷ２が接続されている。

【００３３】ここにＶｏ１１ｐ〜Ｖｏ１ｎｐ、Ｖｏ１１
ｍ〜Ｖｏ１ｎｍとＶｏｕｔ１との関係は式（２）のとお
りであり、上記減算が実行されていることが分る。

【数２】式（２）において、ＣＦ７１＝ＣＦ７２＝ＣＣ７＝ＣＦ
とおくと式（２）は式（３）のように単純化される。な
お、以上の式（２）、（３）はインバータ回路の閾値電
圧Ｖｄｄ／２を基準としている。

【数３】

【００３４】前記式（１）のＳ（ｔ−ｉ・Ｔｃ）は各サ
ンプルホールド回路で保持された電圧であり、ＰＮ
（ｉ）はその時点で各サンプルホールド回路に与えるべ
き拡散符号である。ある時点で保持された信号の順序に
対して拡散符号は一定であり、新たな信号を取り込むタ
イミングでは最も古い信号に替えて新たな信号を取り込
む。この際各サンプルホールド回路ＳＨ１１〜ＳＨ１
ｎ、ＳＨ２１〜ＳＨ２ｎとＰＮ（ｉ）の対応関係がずれ
ることになり、前述のようにシフトレジスタにおいてク
ロックＣＬＫ０に同期してＰＮ符号をシフト、巡回させ
る。

【００３５】図１０は前記クロックＣＬＫ０、ＣＬＫ１
のタイミングを示すものであり、1個のサンプルホール
ド回路のサンプリング周期をｔｓとするとき、ＣＬＫ０
とＣＬＫ１とはｔｓ／２の位相差を有する。

【００３６】図１１において、前記シフトレジスタＳＲ
ＥＧは複数の小シフトレジスタＳＲ９１、ＳＲ９２、Ｓ
Ｒ９３、．．．、ＳＲ９ｋを直列に接続してなり、各シ
フトレジスタから前記出力ＩＲ１、ＩＲ２、．．．、Ｉ
ＲＫが出力されている。すなわち前記入力切替回路ＩＮ
ＳＷ側の制御により帰還出力を選択するので、シフトレ
ジスタＳＲＥＧ自体は極めて単純な構成となる。

【００３７】図１２において、入力切替回路ＩＮＳＷは
複数入力１出力のセレクタＳＥＬ１０よりなり、前記拡
散符号ＰＮＳおよびＰＮＬ、タップ数コントロール信号
ＴＣＮＴ、帰還出力ＩＲ１〜ＩＲｎがＳＥＬ１０に入力
されている。ＳＥＬ１０はこれらの入力の１つを選択し
て出力ＤＤ１０に導く。

【００３８】

【発明の効果】前述のとおり、本発明に係るマッチドフ
ィルタは、乗数をシフトレジスタによって循環させ、シ
フトレジスタの最終段出力および中途の出力を入力切換
手段に接続して、タップ数を可変にし、コントロールの
優先順位をタップ数コントロール、スリープコントロー
ル、リフレッシュコントロールの順位に設定して、コン
トロールの単純化を図るので、タップ数が可変でありか
つ回路規模を最小限に抑え得るという優れた効果を有す
る。

【図面の簡単な説明】

【図１】本発明に係るマッチドフィルタの１実施例の
階層構造を示す概念図である。

【図２】同実施例におけるマッチドフィルタを示すブ
ロック図である。

【図３】同実施例におけるサンプルホールド回路を示
すブロック図である。

【図４】サンプルホールド回路のリフレッシュタイミ
ングを模式的に示すタイミング図である。

【図５】図４と異なるタップ数のサンプルホールド回
路のリフレッシュタイミングを模式的に示すタイミング
図である。

【図６】図３のマッチドフィルタ内のサンプルホール
ド回路を示す回路図である。

【図７】図６のサンプルホールド回路におけるスイッ
チを示す回路図である。

【図８】同実施例におけるマルチプレクサを示す回路
図である。

【図９】同実施例における加算回路を示す回路図であ
る。

【図１０】図２のクロックＣＬＫ０、ＣＬＫ１を示す
タイミング図である。

【図１１】図２のシフトレジスタを示すブロック図で
ある。

【図１２】図２の入力切替回路を示すブロック図であ
る。

【符号の説明】

ＳＨ．．．サンプルホールド部Ｇ１、Ｇ２．．．グループＳＨ１１〜ＳＨ１ｎ、ＳＨ１ａ、ＳＨ２１〜ＳＨ２ｎ、
ＳＨ２ａ．．．サンプルホールド回路ＭＵＸ１１〜ＭＵＸ１ｎ、ＭＵＸ１ａ、ＭＵＸ２１〜Ｍ
ＵＸ２ｎ、ＭＵＸ２ａ．．．マルチプレクサＣＬＫＲ．．．クロック生成回路ＣＬＫ０、ＣＬＫ１．．．クロックＳＬＰＣＮＫ．．．スリープコントロール回路ＲＥＦＣＮＫ．．．リフレッシュコントロール回路ＰＮＳ．．．ソートコードＰＮＬ．．．ロングコードＳＣＲＥＧ．．．ショートコードレジスタＬＣＲＥＧ．．．ロングコードレジスタＩＮＳＷ．．．入力切替回路ＳＲＥＧ．．．シフトレジスタＩＲ１〜ＩＲｎ．．．帰還出力Ｃ４１〜Ｃ４２．．．キャパシタンスＳＬＳＷ１、ＳＬＳＷ２、ＳＲＳＷ１、ＳＲＳｗ２、Ｓ
Ｗ、ＳＷ４１、ＳＷ４２．．．スイッチＴ５、Ｔ６１、Ｔ６２．．．トランジスタ回路Ｖｒｅｆ．．．基準電圧発生回路Ｖｉｎ、Ｖｉ４、Ｖｉｎ５、Ｖｉｎ６１、Ｖｉｎ６２
．．．入力電圧Ｖｏ４、Ｖｏｕｔ５、Ｖｏｕｔ６．．．出力電圧ＳＥＬ１０．．．セレクタ。 1整理番号＝ＹＺ１９９７０３６Ａ

フロントページの続き (72)発明者鈴木邦彦東京都世田谷区北沢３−５−18鷹山ビル株式会社鷹山内

Claims

【特許請求の範囲】

【請求項１】アナログ入力電圧が並列に接続され、こ
のアナログ入力電圧をキャパシタンスにより時系列で保
持する複数のサンプルホールド回路と；これらサンプル
ホールド回路に対応した段数のシフトレジスタであっ
て、前記アナログ入力電圧に対する２値乗数を格納する
シフトレジスタと；前記サンプルホールド回路に対応し
て設けられ、前記各２値乗数に呼応して経路を切替る複
数のマルチプレクサと；これらマルチプレクサのそれぞ
れの出力の和を容量結合によって算出するとともに、一
方の出力の和から他方の出力の和を減ずる加算回路と；
を備えたマッチドフィルタにおいて、前記乗数として使
用される複数のデータと、前記シフトレジスタの最終段
出力および中途の出力とが接続され、これらを択一的に
出力する入力切換手段と；前記サンプルホールド回路お
よび加算回路における動作不要な回路要素への給電を停
止するスリープコントロール回路と；前記サンプルホー
ルド回路のキャパシタンスおよび加算回路の容量結合の
電荷を解消するリフレッシュコントロール回路と；を備
え、前記入力切替回路によるシフトレジスタ出力の選択
によってマッチドフィルタタップ数のコントロールを可
能とし、前記スリープコントロール回路およびリフレッ
シュコントロール回路のコントロールに優先してこのタ
ップ数をコントロールし、リフレッシュコントロール回
路の動作に優先してスリープコントロールを実行するよ
うになっていることを特徴とするマッチドフィルタ。
【請求項２】スリープコントロール回路は一定のクロ
ック信号が入力され、このクロック信号の所定の周期で
スリープ信号を出力し、リフレッシュコントロール回路
は前記クロック信号が入力され、スリープコントロール
信号とは異なる周期でリフレッシュ信号を出力し、スリ
ープ信号とリフレッシュ信号が同時に生成されていると
きにはリフレッシュ信号は無視されるようになっている
ことを特徴とする請求項１記載のマッチドフィルタ。
【請求項３】入力切換手段にはさらにショートコード
レジスタおよびロングコードレジスタが接続され、この
入力切換手段からシフトレジスタにロングコードまたは
ショートコードが入力されることを特徴とする請求項１
記載のマッチドフィルタ。
【請求項４】サンプルホールド回路は：入力電圧に接
続されたスイッチと；このスイッチの出力に接続された
第１キャパシタンスと；この第１キャパシタンスの出力
に接続された奇数段のＣＭＯＳインバータよりなる第１
反転増幅部と；この第１反転増幅部の出力を入力に接続
する第１帰還キャパシタンスと；前記第１反転増幅部の
出力または基準電圧を択一的に出力する第１マルチプレ
クサおよび乗算回路とを備えたサンプルホールド回路
と；を備えていることを特徴とする請求項１記載のマッ
チドフィルタ。
【請求項５】サンプルホールド回路は所定の順序で順
次リフレッシュされ、リフレッシュされるサンプルホー
ルド回路の代替となる１個のサンプルホールド回路がさ
らに設けられ、タップ数コントロールにより、動作すべ
きサンプルホールド回路が変化したときにも同一のタイ
ミングでリフレッシュを行うことを特徴とする請求項１
記載のマッチドフィルタ。