JPH11126174A - マイクロプロセッサのメモリ情報読込装置および読込方法 - Google Patents

マイクロプロセッサのメモリ情報読込装置および読込方法

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JPH11126174A
JPH11126174A JP10204602A JP20460298A JPH11126174A JP H11126174 A JPH11126174 A JP H11126174A JP 10204602 A JP10204602 A JP 10204602A JP 20460298 A JP20460298 A JP 20460298A JP H11126174 A JPH11126174 A JP H11126174A
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data
microprocessor
information data
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JP10204602A
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English (en)
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Yutaka Etsuriko
裕 江釣子
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • G06F21/62—Protecting access to data via a platform, e.g. using keys or access control rules
    • G06F21/6209—Protecting access to data via a platform, e.g. using keys or access control rules to a single file or object, e.g. in a secure envelope, encrypted and accessed using a key, or with access control rules appended to the object itself

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Abstract

(57)【要約】 【課題】 メモリに記憶されているマイクロプロセッサ
の情報データを第三者が知得した場合でも、そのソフト
ウェアを解析することができないようにする。 【解決手段】 マイクロプロセッサ１１と、これを動作
させるための情報データ（ソフトウェア）を記憶するＲ
ＯＭ２と、ＲＯＭ２の情報データを読み出してマイクロ
プロセッサに読み込ませる読込手段とを備えており、読
込手段にはＲＯＭ２から読み出した情報データを所定の
規則で変換してマイクロプロセッサ１１に読み込ませる
データ変換回路１２を備える。マイクロプロセッサ１１
に読み込ませる本来の情報データを予め所定の規則でデ
ータ逆変換してＲＯＭ２に記憶させておけば、本来の情
報データとは全く異なる情報データがＲＯＭ２に記憶さ
れることになり、第三者がＲＯＭ２内の情報データを知
得した場合でも、マイクロプロセッサの本来の情報デー
タを解析することは困難になる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はマイクロプロセッサ
におけるメモリ情報の読み出し、書き込みを行う際に利
用される読込回路に関し、特にマイクロプロセッサの外
部メモリに対する記憶情報の読込装置とその読込方法に
関する。
【０００２】
【従来の技術】近年、コンピュータ、家庭電化製品、通
信機器等のような電子的な制御機構を備える機器では殆
どの場合マイクロプロセッサが内蔵されている。マイク
ロプロセッサはそれ単体では動作できず、マイクロプロ
セッサを動作させるための情報（命令とデータ、以下、
ソフトウェアと称する）が必要であり、そのためのソフ
トウェアを記憶しておくメモリが必要とされる。マイク
ロプロセッサは、このメモリからソフトウェアを順序的
に読み出し、予め規定されている動作仕様に照らし合わ
せてソフトウェアを解読し、その結果に基づいて各種演
算や動作を行う。このマイクロプロセッサの動作仕様は
各マイクロプロセッサの品種毎に規定されており、かつ
広く一般に公開されている。
【０００３】
【発明が解決しようとする課題】ところで、近年のマイ
クロプロセッサを用いて電子的な制御を行っている装置
では、制御対象に対するハードウェアとソフトウェアの
役割分担についてみると、ソフトウェアの比重が増加す
る傾向にあり、ソフトウェアの内容がその装置のノウハ
ウとなり得るようになってきている。このため、メモリ
に記憶されているソフトウェアが第三者に知られること
は企業のノウハウを無償で提供してしまうことになり、
開発費を回収する上での障害になっている。
【０００４】しかしながら、従来のマイクロプロセッサ
を用いた機器では、前記したようにマイクロプロセッサ
の動作仕様は広く公開されているため、マイクロプロセ
ッサとメモリとを内蔵した装置を入手した第三者は、メ
モリに記憶されているソフトウェエアを解析することが
でき、これにより前記した企業のノウハウが簡単に知ら
れてしまうことになる。特に、装置の正当な使用者を認
識して不正使用を排除する機能をもった装置や、装置を
使用する毎に課金情報を収集して使用者に使用対価を請
求する機能をもった装置等では、これらの対策をソフト
ウェアにて実現している場合が多く、このような装置に
おいてソフトウェアが第三者に解析されてしまうと、第
三者に不正使用され、或いは無償使用されてしまうこと
になる。
【０００５】本発明の目的は、メモリに記憶されている
ソフトウェアを第三者が解析することができないように
したメモリ情報の読込装置を提供することにある。ま
た、本発明の他の目的は、メモリに記憶されているソフ
トウェアを第三者が解析することができないようにマイ
クロプロセッサに対してソフトウェアを入力させること
が可能なメモリ情報の読込方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明のメモリ情報読込
装置は、マイクロプロセッサと、このマイクロプロセッ
サを動作させるための情報データを記憶するメモリ手段
と、このメモリ手段に記憶されている前記情報データを
読み出して前記マイクロプロセッサに読み込ませる読込
手段とを備え、前記読込手段にはメモリ手段から読み出
した情報データを、該情報データの読み込み中に動的に
変更されるデータにより変換するデータ変換回路を備え
ることを特徴とする前記データ変換回路は、前記動的に
変更されるデータが記憶されるレジスタと、メモリ手段
から読み出した情報データと前記レジスタのデータとを
論理演算して前記読み出した情報データをデータ変換す
る論理回路と、前記読み出した情報データとデータ変換
した情報データとを選択するデータ切替回路とを備え、
前記メモリ手段から情報データを読み出してマイクロプ
ロセッサに読み込む際に前記データ切替回路でデータ変
換した情報データをマイクロプロセッサに読み込むよう
に切替動作させる構成とする。或いは、前記レジスタに
記憶されるデータが周期的に変更されることを特徴とす
る請求項１または２記載のマイクロプロセッサのメモリ
情報読込装置。また、前記レジスタに記憶されるデータ
は前記メモリ手段に記憶され、前記読込手段は、所定の
タイミングにて前記データを読込み、前記レジスタに格
納することを特徴とする。また、前記データが前記メモ
リ手段内の分割ブロック単位に変更されることを特徴と
する。また、本発明の読込方法は、マイクロプロセッサ
と、このマイクロプロセッサを動作させるための情報デ
ータを記憶するメモリ手段と、このメモリ手段に記憶さ
れている前記情報データを読み出して前記マイクロプロ
セッサに読み込ませる読込手段とを備え、前記読込手段
ではメモリ手段から読み出した情報データを、該情報デ
ータの読み込み中に動的に変更されるデータにより変換
して前記マイクロプロセッサに読み込ませることを特徴
とする。
【０００７】メモリ手段に記憶されている情報データ
は、読込手段によって所定の規則でデータ変換されてマ
イクロプロセッサに読み込まれるため、本来マイクロプ
ロセッサに読み込ませる情報データを予め所定の規則で
データ逆変換してメモリ手段に記憶させておくことで、
本来の情報データとは全く異なる情報データがメモリ手
段に記憶されることになり、第三者がメモリ手段の情報
データを知得した場合でも、マイクロプロセッサの本来
の情報データを解析することは困難になる。
【０００８】
【発明の実施の形態】次に、本発明の実施例を図面を参
照して説明する。図１は本発明を適用した電子機器のマ
イクロプロセッサとメモリを含む制御回路のブロック回
路図である。同図において、マイクロプロセッサ１１
は、例えば１つのディスクリート装置としてパッケージ
された処理装置１内に内蔵された構成とされており、こ
の処理装置１に外部ＲＯＭ２と外部ＲＡＭ３とがそれぞ
れデータバス４及びアドレスバス５を介して接続され、
更に各種制御ライン６，７が接続されている。この実施
例ではマイクロプロセッサ１１は８ビットのものが用い
られており、前記データバス４及びアドレスバス５はそ
れぞれ８ビットのデータがパラレル状態で伝達される。
なお、前記ＲＯＭ２には、前記マイクロプロセッサ１１
を動作させるためのソフトウェアとしての情報データが
記憶される。また、ＲＡＭ３にはそれ以外の情報デー
タ、例えば電子機器を制御するために使用者等が設定す
る条件等のデータが記憶される。
【０００９】前記処理装置１には、メモリ情報読込装置
の主要部を構成するデータ変換回路１２が設けられてお
り、このデータ変換回路１２は８ビットの内部データバ
ス１３を介して前記マイクロプロセッサ１１と前記デー
タバス４との間に介挿される。更に、処理装置１には、
前記マイクロプロセッサ１１からのアドレスデータに基
づいて前記ＲＯＭ２及びＲＡＭ３の各番地、及びデータ
変換回路１２内の後述するレジスタを指定するためのデ
ータを出力し、かつＲＯＭ２、ＲＡＭ３、及びデータ変
換回路１２を活性化するための制御信号を出力するアド
レスデコーダ１４を備えている。
【００１０】前記データ変換回路１２の第１例を図２の
ブロック回路図に示す。なお、この構成は８ビットのデ
ータバス４の１本のデータビット線（ここでは、最下位
ビット線とする）についての構成であり、実際には８本
のデータビット線のそれぞれに同様な回路が構成されて
いるものとする。データビット線４１には迂回線４２が
設けられ、この迂回線４２は排他的論理和ゲート１５の
一方の入力に接続されている。また、前記データビット
線４１とこの排他的論理和ゲート１５の出力となる迂回
線４２はそれぞれデータ切替器１６に接続されており、
このデータ切替器１６によっていずれか一方がデータビ
ット線４３に選択的に出力されるように構成されてい
る。このデータ切替器１６は前記制御ライン６を通して
前記アドレスデコーダ１４からの制御信号によって切替
動作されるものである。また、このデータ切替器１６の
出力に接続されるデータビット線４３は前記内部データ
バス１３を通してマイクロプロセッサ１１に接続されて
いるものである。
【００１１】また、前記排他的論理和ゲート１５の他方
の入力にはレジスタ１７が接続される。このレジスタ１
７は前記データ切替器１６に出力されるデータ（以下、
キーワードと称する）をラッチし、ラッチしたキーワー
ドを排他的論理和ゲート１５に出力する。なお、このレ
ジスタ１７には初期値として予め設定されたキーワード
がラッチされているものとする。更に、前記アドレスバ
ス５に接続される内部アドレスバス５１には内部アドレ
スデコーダ１８が接続され、この内部アドレスデコーダ
１８が特定の番地を認識したときに制御ライン６１を通
して前記レジスタ１７に制御信号を出力し、レジスタ１
７におけるデータラッチ動作を行うように構成される。
【００１２】ここで、マイクロプロセッサ１１はＲＯＭ
２或いはＲＡＭ３からデータを読み出して入力させるた
めにアドレスバス５にアドレスデータを出力するが、８
ビットであるために、アドレスデータで指定できる範囲
は０番地から２５５番地であり、図３に示すように、こ
の番地のうち、０〜１２７番地はＲＯＭ２に割り当てら
れており、１２８〜２５５番地はＲＡＭ３に割り当てら
れており、特に２５５番地は前記データ変換回路１２の
レジスタ１７へラッチさせるデータ領域分として割り当
てられている。
【００１３】この構成において、マイクロプロセッサ１
１はＲＯＭ２に記憶されているソフトウェアを読み出
し、これをデータバス４，１３を通して入力し、ソフト
ウェアに従った所定の動作を行う。この動作を行うため
に、マイクロプロセッサ１１からアドレスバス５にアド
レスデータが出力されると、アドレスデコーダ１４はア
ドレスデータが指定する番地を解析し、０〜１２７番地
が指定されたときには制御ライン６を通してＲＯＭ２を
活性化し、同時にデータ変換回路１２を活性化する。
【００１４】ＲＯＭ２が活性化されると、指定された番
地のデータがデータバス４に読み出されて処理装置１の
データ変換回路１２に入力される。これと同時にデータ
変換回路１２も活性化されているため、データ切替器１
６はデータビット線の迂回路４２側に切替接続され、排
他的論理和ゲート１５を通したデータを選択し、内部デ
ータバス１３を通してマイクロプロセッサ１１に入力さ
せる。
【００１５】このとき、排他的論理和ゲート１５では、
一方の入力にデータが、他方の入力にレジスタ１７にラ
ッチされているキーワードとしてのデータがそれぞれ入
力され、ここで排他的論理和がとられるため、ＲＯＭ２
から読み出されたデータはレジスタ１７のキーワードに
基づいてデータ変換されることになり、マイクロプロセ
ッサ１１は読み出されたデータとは異なるデータが入力
され、このデータに基づいて動作されることになる。こ
のことは、逆にみれば所定のデータをマイクロプロセッ
サ１１に入力させる際には、レジスタ１７のキーワード
によって逆方向に変換したデータを予めＲＯＭ２に記憶
させておけば、このデータをＲＯＭ２から読み込むこと
により所定のデータをマイクロプロセッサに入力させる
ことが可能となる。
【００１６】したがって、この構成の制御回路では、本
来のソフトウェアを構成するデータが、レジスタ１７に
ラッチされているキーワードに基づいて逆変換されたデ
ータがＲＯＭ２に記憶されることになるため、仮にＲＯ
Ｍ２に記憶されているデータが第三者に知られることが
あっても、レジスタ１７にラッチされたキーワードを知
ることができない限り、第三者がＲＯＭ２に記憶されて
いるデータに基づいてマイクロプロセッサに対するソフ
トウェアを解析することはできなくなる。
【００１７】なお、一般にはアセンブラやコンパイラを
使用してオブジェクトファイルを作成し、さらにリンカ
等を使用してオブジェクトファイル結合して実行ファイ
ルを出力する。実行ファイルはマイクロプロセッサが直
接命令を解読することが可能な形式であり、前記した本
来のソフトウェアのデータとは、この実行ファイルを構
成するためのデータである。
【００１８】例えば、図４にデータ変換の過程を図解し
て示すように、マイクロプロセッサ１１に本来入力させ
るデータを（Ｃ３）ｈｅｘ〔１６進表示、以下同じ〕と
し、レジスタ１７にラッチされているキーワードとして
のデータを（ＢＤ）ｈｅｘとすると、これらの排他的論
理和をとると（７Ｅ）ｈｅｘとなる。即ち、本来のデー
タ（Ｃ３）ｈｅｘを逆データ変換（排他的論理和である
ため逆変換と変換とは同じとなる）して得られたデータ
（７Ｅ）ｈｅｘをＲＯＭ２に記憶させておく。
【００１９】そして、ＲＯＭ２からデータ（７Ｅ）ｈｅ
ｘを読み出したときには、レジスタ１７にラッチされて
いるキーワードとしてのデータ（ＢＤ）ｈｅｘにより排
他的論理和による逆変換を行うと、変換されたデータは
（Ｃ３）ｈｅｘとなり、このデータがマイクロプロセッ
サ１１に入力されるため、本来のデータが入力されるこ
とになり、マイクロプロセッサ１１は所望の動作を実行
することになる。したがって、第三者がデータ（７Ｅ）
ｈｅｘを知り、これとマイクロプロセッサの公開された
動作仕様を参照しても、ＲＯＭに記憶されているソフト
ウェアを解析することは殆ど不可能になる。
【００２０】また、マイクロプロセッサ１１からのアド
レスデータによりアドレスデコーダ１４が指定される番
地を解析し、１２８〜２５４番地が指定されたときには
制御ライン７を通してＲＡＭ３を活性化するが、データ
変換回路１２は活性化されない。ＲＡＭ３が活性化され
ることにより、指定された番地のデータがデータバス４
に読み出されて、処理装置１のデータ変換回路１２に入
力されるが、データ変換回路１２ではデータ切替器１６
がデータビット線４１を選択しているため、そのデータ
は排他的論理和ゲート１５を通ることなく出力され、内
部データバス１３を通してマイクロプロセッサ１１に入
力される。
【００２１】ここで、レジスタ１７にラッチされるキー
ワードが第三者に知られると、ＲＯＭ２に記憶されてい
るデータを解析されるおそれがある。そこで、ＲＯＭ２
に記憶されているソフトウェアによってマイクロプロセ
ッサ１１が動作される際に、レジスタ１７にラッチされ
るキーワードを周期的に変更し、データ変換回路１２で
のデータ変換論理を解析し難くすることも可能である。
【００２２】例えば、ＲＯＭ２の記憶領域を複数のブロ
ックに分割し、かつ各ブロックでは独自のデータ変換用
のキーワードとしてそれぞれ異なるデータを予め設定し
ておく。そして、ＲＯＭ２に記憶されているソフトウェ
アに従ってマイクロプロセッサ１１の動作が進行され、
各ブロック内で所定のタイミングになるとマイクロプロ
セッサ１１はＲＯＭ２に設定されているデータを２５５
番地に書き込む動作を実行する。そして、この際にマイ
クロプロセッサ１１から出力されるアドレスデータの２
５５番地をデータ変換回路１２の内部アドレスデコーダ
１８が認識すると、内部アドレスデコーダ１８は制御ラ
イン６１を通してレジスタ１７を活性化させる。これに
より、レジスタ１７は２５５番地から読み出されたデー
タ、即ちＲＯＭ２の各ブロック毎に設定されたキーワー
ドとしてのデータをラッチする。
【００２３】したがって、次にラッチされるキーワード
としてのデータが変更されるまで、ＲＯＭ２から読み出
されたデータはこのラッチされたキーワードに基づいて
データ変換されることになる。このため、レジスタ１７
にラッチされているキーワードはＲＯＭ２の分割ブロッ
ク単位で変化されるため、データ変換回路１２における
データ変換も異なるキーワードに基づいて実行されるこ
とになり、その結果ＲＯＭ２に記憶されているソフトウ
ェアの各データにおける共通性を見い出すことが困難に
なり、第三者がソフトウェアを解析することが更に困難
なものとなる。
【００２４】図５は本発明にかかるデータ変換回路の第
２例のブロック回路図である。このデータ変換回路１２
Ａでは第１例のデータ変換回路１２と共通な部分を備え
ており、その部分には同一符号を付してある。この第２
例のデータ変換回路１２Ａでは、第２の排他的論理和ゲ
ート１９と、内部ＲＯＭ２０を追加し、かつ内部ＲＯＭ
２０から出力されるデータとレジスタ１７にラッチされ
ているデータとを第２の排他的論理和ゲート１９に入力
させ、この第２の排他的論理和ゲート１９の出力をキー
ワードとし、外部ＲＯＭ２から読み出したデータに対し
て排他的論理和をとるための排他的論理和ゲート１５
（便宜的に第１の排他的論理和ゲートと称する）の他方
の入力としている。また、内部ＲＯＭ２０は内部アドレ
スバス５１に接続される。
【００２５】前記内部ＲＯＭ２０は、ここでは例えば８
ビット×１６の構成とされ、そのアドレス端子は内部ア
ドレスバス５１の下位４ビットに接続される。したがっ
て、内部ＲＯＭ２０はマイクロプロセッサ１１が出力す
るアドレスデータの下位４ビットの内容に対応して信号
線にデータを出力する。
【００２６】このデータ変換回路１２Ａでは、内部ＲＯ
Ｍ２０はアドレスの０番地から１６番地まで１６個のデ
ータが記憶される。例えば、図６に示すように、内部Ｒ
ＯＭ２０の０〜１６番地にそれぞれデータが記憶されて
いるものとする。今、３番地を例にとると、３番地の３
（１０進数）は２進数で表現すると（００００００１
１）ｂｉｎであるので、下位４ビットだけ有効とすると
（００１１）ｂｉｎ＝３番地となる。この３番地のデー
タは（５４）ｈｅｘである。また、レジスタ１７にはキ
ーワードとして（ＢＤ）ｈｅｘがラッチされているの
で、内部ＲＯＭ２０のデータ（５４）ｈｅｘとレジスタ
１７のキーワード（ＢＤ）ｈｅｘの排他的論理和をとる
と、結果は（Ｅ９）ｈｅｘとなり、これが外部ＲＯＭ２
の３番地におけるソフトウェアのデータ変換用のデータ
となる。これは、逆にソフトウェアの逆データ変換用の
データともなる。
【００２７】したがって、このデータ（Ｅ９）ｈｅｘを
用いれば、３番地の本来のデータ（Ｄ４）ｈｅｘはデー
タ逆変換により（３Ｄ）ｈｅｘとなり、これが外部ＲＯ
Ｍ２に記憶される。また、外部ＲＯＭ２から読み出され
たデータ（３Ｄ）ｈｅｘはキーワード（Ｅ９）ｈｅｘに
より本来のデータ（Ｄ４）ｈｅｘにデータ変換されてマ
イクロプロセッサ１１に読み込まれることになる。
【００２８】この例では、レジスタ１７にラッチされて
いるデータと、内部ＲＯＭ２０のデータとでデータ変換
用のキーワードが作成され、このキーワードに基づいて
データ変換が行われるので、第三者がＲＯＭ２に記憶さ
れているデータからソフトウェアを解析することは更に
困難なものとなる。
【００２９】また、この場合でも、ＲＯＭ２を複数のブ
ロックに分割し、各ブロック毎にレジスタにラッチさせ
るデータを相違させる構成を採用することにより、デー
タ変換を行うためのキーワードを複数の異なるデータと
して設定でき、第三者によるソフトウェアの解析を一層
困難なものにすることができる。
【００３０】なお、前記実施例では、データ変換回路に
おける論理演算として排他的論理和を用いた例を示して
いるが、他の論理演算を行なうように構成してもよく、
或いは複数段構成の論理演算回路としてもよく、この論
理演算回路を複雑化することで、データ変換を更に複雑
なものにでき、第三者によるソフトウェアの解析を更に
確実に防止することができるようになる。
【００３１】
【発明の効果】以上説明したように本発明は、マイクロ
プロセッサを動作させるための情報データを記憶するメ
モリ手段から情報データを読み出し、これをマイクロプ
ロセッサに読み込ませる読込手段に、メモリ手段から読
み出した情報データを所定の規則で変換するデータ変換
回路を備えているので、マイクロプロセッサに読み込ま
せる本来の情報データを予め所定の規則でデータ逆変換
してメモリ手段に記憶させておくことで、本来の情報デ
ータとは全く異なる情報データがメモリ手段に記憶され
ることになり、第三者がメモリ手段の情報データを知得
した場合でも、マイクロプロセッサの本来の情報デー
タ、即ちソフトウェアを解析することが殆ど不可能にす
ることができる効果がある。
【００３２】また、データ変換回路は、データ変換用の
データをレジスタに記憶させ、このデータと読み出した
情報データとを論理演算してデータ変換を行うので、レ
ジスタに記憶されているデータを知らない限り、メモリ
手段に記憶されている情報データから本来のソフトウェ
アを解析することは困難なものとなる。また、このデー
タ変換回路では、内部メモリに記憶されたデータとレジ
スタに記憶されたデータとを論理演算してデータ変換用
のデータを作成することで、内部メモリとレジスタの各
データを知り、かつ論理を知らない限り、メモリ手段に
記憶されている情報データから本来のソフトウェアを解
析することができないため、その解析は極めて困難なも
のとなる。
【００３３】また、本発明の読込方法では、マイクロプ
ロセッサを動作させるための情報データをメモリ手段か
ら読み出し、これを所定の規則でデータ変換して本来の
ソフトウェアに変換した上でマイクロプロセッサに読み
込ませるので、メモリ手段に記憶される情報データは本
来のソフトウェアを構成するデータとは関係のないデー
タとなり、メモリ手段に記憶されている情報データを第
三者が知得した場合でも、そのソフトウェアを解析する
ことは殆ど不可能なものとすることができる。
【図面の簡単な説明】
【図１】本発明を適用したマイクロプロセッサを備える
制御回路のブロック回路図である。
【図２】データ変換回路の第１例のブロック回路図であ
る。
【図３】制御回路のメモリマップ図である。
【図４】データ変換の過程を図解して示す図である。
【図５】データ変換回路の第２例のブロック回路図であ
る。
【図６】内部ＲＯＭに記憶されたデータと、外部ＲＯＭ
に記憶されるデータ及びキーワードと変換されたデータ
の関係を示す図である。
【符号の説明】
１ 処理装置 ２ 外部ＲＯＭ ３ 外部ＲＡＭ ４ データバス ５ アドレスバス １１ マイクロプロセッサ １２，１２Ａ データ変換回路 １４ アドレスデコーダ １５ 排他的論理和ゲート １６ データ切替器 １７ レジスタ １８ 内部アドレスデコーダ １９ 第２排他的論理和ゲート ２０ 内部ＲＯＭ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサと、このマイクロプ
    ロセッサを動作させるための情報データを記憶するメモ
    リ手段と、このメモリ手段に記憶されている前記情報デ
    ータを読み出して前記マイクロプロセッサに読み込ませ
    る読込手段とを備え、前記読込手段にはメモリ手段から
    読み出した情報データを、該情報データの読み込み中に
    動的に変更されるデータにより変換するデータ変換回路
    を備えることを特徴とするマイクロプロセッサのメモリ
    情報読込装置
  2. 【請求項２】 データ変換回路は、前記動的に変更され
    るデータが記憶されるレジスタと、メモリ手段から読み
    出した情報データと前記レジスタのデータとを論理演算
    して前記読み出した情報データをデータ変換する論理回
    路と、前記読み出した情報データとデータ変換した情報
    データとを選択するデータ切替回路とを備え、前記メモ
    リ手段から情報データを読み出してマイクロプロセッサ
    に読み込む際に前記データ切替回路でデータ変換した情
    報データをマイクロプロセッサに読み込むように切替動
    作させる請求項１のマイクロプロセッサのメモリ情報読
    込装置。
  3. 【請求項３】 前記レジスタに記憶されるデータが周期
    的に変更されることを特徴とする請求項１または２記載
    のマイクロプロセッサのメモリ情報読込装置。
  4. 【請求項４】 前記レジスタに記憶されるデータは前
    記メモリ手段に記憶され、前記読込手段は、所定のタイ
    ミングにて前記データを読込み、前記レジスタに格納す
    ることを特徴とする請求項１ないし３のいずれかに記載
    のマイクロプロセッサのメモリ情報読込装置。
  5. 【請求項５】 前記データが前記メモリ手段内の分割
    ブロック単位に変更されることを特徴とする請求項３記
    載のマイクロプロセッサのメモリ情報読込装置。
  6. 【請求項６】 マイクロプロセッサと、このマイクロプ
    ロセッサとアドレスバス及びデータバスを介して接続さ
    れ、前記マイクロプロセッサを動作させるための情報デ
    ータを記憶する第１の外部メモリと、前記マイクロプロ
    セッサとアドレスバス及びデータバスを介して接続さ
    れ、前記した情報データ以外の情報データを記憶する第
    ２の外部メモリと、前記アドレスバスに出力されるアド
    レスデータにより前記第１及び第２の外部メモリを選択
    するアドレスデコーダと、前記第１及び第２の外部メモ
    リから情報データを読み出して前記マイクロプロセッサ
    に読み込ませる読込回路とを備え、前記読込回路には、
    前記情報データの読み込み中に動的に変更されるデータ
    変換用のデータを記憶するレジスタと、前記第１の外部
    メモリから読み出した情報データと前記レジスタのデー
    タとを論理演算して前記読み出した情報データをデータ
    変換する論理回路と、前記読み出した情報データとデー
    タ変換した情報データとを選択するデータ切替回路と、
    所定のアドレスデータを認識して前記レジスタにデータ
    変換用のデータを記憶させるアドレスデコーダとを備え
    ることを特徴とするマイクロプロセッサのメモリ情報読
    込装置。
  7. 【請求項７】 マイクロプロセッサと、このマイクロプ
    ロセッサを動作させるための情報データを記憶するメモ
    リ手段と、このメモリ手段に記憶されている前記情報デ
    ータを読み出して前記マイクロプロセッサに読み込ませ
    る読込手段とを備え、前記読込手段ではメモリ手段から
    読み出した情報データを、該情報データの読み込み中に
    動的に変更されるデータにより変換して前記マイクロプ
    ロセッサに読み込ませることを特徴とするマイクロプロ
    セッサのメモリ情報読込方法。
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