JPH0748309B2 - 記号列照合メモリおよびそのカスケード接続方式 - Google Patents
記号列照合メモリおよびそのカスケード接続方式Info
- Publication number
- JPH0748309B2 JPH0748309B2 JP62318335A JP31833587A JPH0748309B2 JP H0748309 B2 JPH0748309 B2 JP H0748309B2 JP 62318335 A JP62318335 A JP 62318335A JP 31833587 A JP31833587 A JP 31833587A JP H0748309 B2 JPH0748309 B2 JP H0748309B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル情報通信分野に利用される。
本発明は、ディジタル情報通信に用いられる記号列照合
メモリとそのカスケード接続方式に関し、特に、CPUと
のインタフェースの変更なしに、登録パタン記号列容量
が拡張可能な記号列照合メモリおよびそのカスケード接
続方式に関する。
メモリとそのカスケード接続方式に関し、特に、CPUと
のインタフェースの変更なしに、登録パタン記号列容量
が拡張可能な記号列照合メモリおよびそのカスケード接
続方式に関する。
本発明は、記憶手段にあらかじめ所定の記号列を記憶
し、この記憶された記号列と外部から入力される照合記
号列とを比較し、一致が存在することを示す一致信号、
一致が複数個存在することを示す多重一致信号ならびに
一致が存在するアドレスコードを出力する記号列照合メ
モリにおいて、 カスケード接続用入力端子とカスケード接続用出力端子
とを設け、前記カスケード接続用入力端子がアクティブ
かインアクティブに従って、前記カスケード接続用出力
端子、一致信号出力端子および多重一致信号出力端子を
アクティブかインアクティブかに制御できるようにする
ことにより、 カスケード接続を可能としたものである。
し、この記憶された記号列と外部から入力される照合記
号列とを比較し、一致が存在することを示す一致信号、
一致が複数個存在することを示す多重一致信号ならびに
一致が存在するアドレスコードを出力する記号列照合メ
モリにおいて、 カスケード接続用入力端子とカスケード接続用出力端子
とを設け、前記カスケード接続用入力端子がアクティブ
かインアクティブに従って、前記カスケード接続用出力
端子、一致信号出力端子および多重一致信号出力端子を
アクティブかインアクティブかに制御できるようにする
ことにより、 カスケード接続を可能としたものである。
従来、この種の記号列照合メモリは、第３図に示すよう
に、外部クロック入力端子12から入力される外部クロッ
クによって動作するシフトレジスタ13と、複数個のアド
レスを持ち各アドレスにはシフトレジスタ13と同規模の
記憶手段を有しシフトレジスタ13の内容と全アドレスに
おける前記記憶手段に格納された内容とを並列に比較し
各アドレスごとに一致したか否かを示す比較結果信号26
を出力する連想メモリ14と、比較結果信号26を入力し一
致が存在する場合に一致信号27と、一致が複数個存在す
る場合に多重一致信号28と、比較結果信号26を符号化し
一致した前記記憶手段のアドレスコード29とを出力する
プライオリティエンコーダ（PECD）15と、一致信号27、
多重一致信号28およびアドレスコード29をそれぞれ出力
する一致信号出力端子16、多重一致信号出力端子17およ
びアドレスコード出力端子18とを備えている。
に、外部クロック入力端子12から入力される外部クロッ
クによって動作するシフトレジスタ13と、複数個のアド
レスを持ち各アドレスにはシフトレジスタ13と同規模の
記憶手段を有しシフトレジスタ13の内容と全アドレスに
おける前記記憶手段に格納された内容とを並列に比較し
各アドレスごとに一致したか否かを示す比較結果信号26
を出力する連想メモリ14と、比較結果信号26を入力し一
致が存在する場合に一致信号27と、一致が複数個存在す
る場合に多重一致信号28と、比較結果信号26を符号化し
一致した前記記憶手段のアドレスコード29とを出力する
プライオリティエンコーダ（PECD）15と、一致信号27、
多重一致信号28およびアドレスコード29をそれぞれ出力
する一致信号出力端子16、多重一致信号出力端子17およ
びアドレスコード出力端子18とを備えている。
そして、プライオリティエンコーダ15は第４図に示す入
力と出力とを有し、第１表に示す真理値表に従った動作
を行う。すなわち2n個（ｎは自然数）の入力中一つでも
「Ｈ」があればシングルマッチ（SM）出力は「Ｈ」とな
り、複数のＨがあればマルチマッチ（MM）出力が「Ｈ」
となり、Q1〜Qn出力からは所定の符号化されたｎ個の出
力が出力される。すなわち、前記シングルマッチ出力は
一致信号27となり、前記マルチマッチ出力は多重一致信
号28となり、前記Q1〜Qn出力はアドレスコード29とな
る。
力と出力とを有し、第１表に示す真理値表に従った動作
を行う。すなわち2n個（ｎは自然数）の入力中一つでも
「Ｈ」があればシングルマッチ（SM）出力は「Ｈ」とな
り、複数のＨがあればマルチマッチ（MM）出力が「Ｈ」
となり、Q1〜Qn出力からは所定の符号化されたｎ個の出
力が出力される。すなわち、前記シングルマッチ出力は
一致信号27となり、前記マルチマッチ出力は多重一致信
号28となり、前記Q1〜Qn出力はアドレスコード29とな
る。
前述した従来の記号列照合メモリは、カスケード結合す
る端子が存在しなかったので、従来の記号列照合メモリ
を複数個使用する場合は、一致したか否か、一致アドレ
スコード結果を各記号列照合メモリ個別に読み出す必要
があり、記号列照合メモリの使用個数が増えるにつれ、
照合結果を得 るまでの処理時間が増加する欠点があった。また、ある
記号列を入力した際、複数個の記号列照合メモリで一致
が生じた場合、多重一致と判定するために、外部回路あ
るいはソフトウェアの追加が必要である欠点があった。
る端子が存在しなかったので、従来の記号列照合メモリ
を複数個使用する場合は、一致したか否か、一致アドレ
スコード結果を各記号列照合メモリ個別に読み出す必要
があり、記号列照合メモリの使用個数が増えるにつれ、
照合結果を得 るまでの処理時間が増加する欠点があった。また、ある
記号列を入力した際、複数個の記号列照合メモリで一致
が生じた場合、多重一致と判定するために、外部回路あ
るいはソフトウェアの追加が必要である欠点があった。
本発明の目的は、前記の欠点を除去することにより、カ
スケード接続可能な記号列照合メモリとそのカスケード
接続方式を提供することにある。
スケード接続可能な記号列照合メモリとそのカスケード
接続方式を提供することにある。
本発明の記号列照合メモリは、外部クロックによって動
作するシフトレジスタと、複数個のアドレスを持ち各ア
ドレスには前記シフトレジスタと同規模の記憶手段を有
し前記シフトレジスタの内容と全アドレスにおける前記
記憶手段に格納された内容とを並列に比較し各アドレス
ごとに一致したか否かを示す比較結果信号を出力する記
憶比較手段と、前記比較結果信号を入力し一致が存在す
る場合に一致信号と、一致が複数個存在する場合に多重
一致信号と、前記比較結果信号を符号化し一致した前記
記憶手段のアドレスコードとを出力するプライオリティ
エンコーダと、前記一致信号、多重一致信号およびアド
レスコードをそれぞれ出力する一致信号出力端子、多重
一致信号出力端子およびアドレスコード出力端子とを備
えた記号列照合メモリにおいて、カスケード接続用入力
端子とカスケード接続用出力端子とを備え、前記カスケ
ード接続用入力端子がアクティブ入力時の場合に、前記
一致信号出力端子は前記一致信号の出力にかかわらずイ
ンアクティブ、前記カスケード接続用出力端子はアクテ
ィブ、前記多重一致信号出力端子は前記一致信号が出力
されているときはアクティブ、出力されていないときは
インアクティブ、前記カスケード接続用入力端子がイン
アクティブ入力時の場合には、前記カスケード接続用出
力端子は前記一致信号が出力されているときはアクティ
ブ、出力されていないときはインアクティブにそれぞれ
制御する制御手段を備えたことを特徴とする。
作するシフトレジスタと、複数個のアドレスを持ち各ア
ドレスには前記シフトレジスタと同規模の記憶手段を有
し前記シフトレジスタの内容と全アドレスにおける前記
記憶手段に格納された内容とを並列に比較し各アドレス
ごとに一致したか否かを示す比較結果信号を出力する記
憶比較手段と、前記比較結果信号を入力し一致が存在す
る場合に一致信号と、一致が複数個存在する場合に多重
一致信号と、前記比較結果信号を符号化し一致した前記
記憶手段のアドレスコードとを出力するプライオリティ
エンコーダと、前記一致信号、多重一致信号およびアド
レスコードをそれぞれ出力する一致信号出力端子、多重
一致信号出力端子およびアドレスコード出力端子とを備
えた記号列照合メモリにおいて、カスケード接続用入力
端子とカスケード接続用出力端子とを備え、前記カスケ
ード接続用入力端子がアクティブ入力時の場合に、前記
一致信号出力端子は前記一致信号の出力にかかわらずイ
ンアクティブ、前記カスケード接続用出力端子はアクテ
ィブ、前記多重一致信号出力端子は前記一致信号が出力
されているときはアクティブ、出力されていないときは
インアクティブ、前記カスケード接続用入力端子がイン
アクティブ入力時の場合には、前記カスケード接続用出
力端子は前記一致信号が出力されているときはアクティ
ブ、出力されていないときはインアクティブにそれぞれ
制御する制御手段を備えたことを特徴とする。
本発明の記号列照合メモリのカスケード接続方式は、前
記本発明の記号列照合メモリを複数個備え、第一の記号
列照合メモリの前記カスケード接続用入力端子および前
記カスケード接続用出力端子はそれぞれ接地電位および
第二の記号列照合メモリの前記カスケード接続用入力端
子に接続され、前記第一および第二の記号列照合メモリ
の前記一致信号出力端子はそれぞれ第二のプライオリテ
ィエンコーダの入力に接続され、前記多重信号出力端子
はそれぞれ所定の論理演算を行う論理回路の入力に接続
され、前記アドレスコード出力端子は前記第二のプライ
オリティエンコーダの出力とともに共通に一つのバスに
接続され、前記論理回路の出力は多重一致出力信号線に
接続され、以下同様に第三、第四、…、の記号列照合メ
モリが接続されたことを特徴とする。
記本発明の記号列照合メモリを複数個備え、第一の記号
列照合メモリの前記カスケード接続用入力端子および前
記カスケード接続用出力端子はそれぞれ接地電位および
第二の記号列照合メモリの前記カスケード接続用入力端
子に接続され、前記第一および第二の記号列照合メモリ
の前記一致信号出力端子はそれぞれ第二のプライオリテ
ィエンコーダの入力に接続され、前記多重信号出力端子
はそれぞれ所定の論理演算を行う論理回路の入力に接続
され、前記アドレスコード出力端子は前記第二のプライ
オリティエンコーダの出力とともに共通に一つのバスに
接続され、前記論理回路の出力は多重一致出力信号線に
接続され、以下同様に第三、第四、…、の記号列照合メ
モリが接続されたことを特徴とする。
制御手段により、カスケード接続用入力端子がアクティ
ブかインアクティブであるかに従って、カスケード接続
用出力端子、一致信号出力端子および多重一致信号出力
端子がアクティブかインアクティブであるかが規定され
る。そこで、カスケード接続を行う場合、一番目の記号
列照合メモリのカスケード接続用入力端子を接地しイン
アクティブとし、そのカスケード接続用出力端子を二番
目の記号列照合メモリのカスケード接続用入力端子を接
続する。この場合、一番目の前記メモリで一致が発生す
ると、二番目の前記メモリのカスケード接続用入力端子
はアクティブとなり、その一致信号出力端子は一致信号
が発生してインアクティブとなり、その多重信号出力端
子はアクティブとなる。
ブかインアクティブであるかに従って、カスケード接続
用出力端子、一致信号出力端子および多重一致信号出力
端子がアクティブかインアクティブであるかが規定され
る。そこで、カスケード接続を行う場合、一番目の記号
列照合メモリのカスケード接続用入力端子を接地しイン
アクティブとし、そのカスケード接続用出力端子を二番
目の記号列照合メモリのカスケード接続用入力端子を接
続する。この場合、一番目の前記メモリで一致が発生す
ると、二番目の前記メモリのカスケード接続用入力端子
はアクティブとなり、その一致信号出力端子は一致信号
が発生してインアクティブとなり、その多重信号出力端
子はアクティブとなる。
これにより、一番目と二番目の前記メモリでともに一致
信号が発生したとすると、一番目の前記メモリの一致信
号出力端子はアクティブ、多重一致信号出力端子はイン
アクティブ、二番目の前記メモリの一致信号出力端子は
インアクティブ、多重信号出力端子はアクティブとな
る。
信号が発生したとすると、一番目の前記メモリの一致信
号出力端子はアクティブ、多重一致信号出力端子はイン
アクティブ、二番目の前記メモリの一致信号出力端子は
インアクティブ、多重信号出力端子はアクティブとな
る。
従って、各一致信号出力端子および各多重一致信号端子
の論理状態、例えば一致信号はプライオリティエンコー
ダ、多重一致信号はオアゲートで総合的に判断すること
により、カスケード接続した場合の一致信号出力、多重
一致信号出力およびそのアドレスコードを得ることがで
きる。
の論理状態、例えば一致信号はプライオリティエンコー
ダ、多重一致信号はオアゲートで総合的に判断すること
により、カスケード接続した場合の一致信号出力、多重
一致信号出力およびそのアドレスコードを得ることがで
きる。
以下、本発明の実施例について図面を参照して説明す
る。第１図は本発明の記号列照合メモリの一実施例の構
成図である。本実施例の記号列照合メモリは、クロック
入力端子12から入力された外部クロックによってデータ
入力端子11から入力される複数ｎのデータをシフト動作
する有限長のシフトレジスタ13と、複数個のアドレスを
持ち各アドレスにはシフトレジスタ13と同規模の記憶手
段を有しシフトレジスタ13の内容と全アドレスにおける
前記記憶手段に格納された内容とを並列に比較し各アド
レスごとに一致したか否かを示す比較結果信号26を出力
する記憶比較手段としての連想メモリ14と、比較結果信
号26を入力し一致が存在する場合に一致信号27と、一致
が複数個存在する場合に多重一致信号28と、比較結果信
号26を符号化し一致した前記記憶手段のアドレスコード
29とを出力するプライオリティエンコーダ15と、一致信
号27、多重一致信号28およびアドレスコード29をそれぞ
れ出力する一致信号出力端子16、多重一致信号出力端子
17およびアドレスコード出力端子18と、カスケード接続
用入力端子19と、カスケード接続用出力端子25と、カス
ケード接続用入力端子19がアクティブ入力時の場合に、
一致信号出力端子16は一致信号27の出力にかかわらずイ
ンアクティブ、カスケード接続用出力端子25はアクティ
ブ、カスケード接続用入力端子19がインアクティブ入力
時の場合、カスケード接続用出力端子25は一致信号27が
出力されているときはアクティブ、出力されていなけれ
ばインアクティブにそれぞれ制御する制御手段20とを備
えている。
る。第１図は本発明の記号列照合メモリの一実施例の構
成図である。本実施例の記号列照合メモリは、クロック
入力端子12から入力された外部クロックによってデータ
入力端子11から入力される複数ｎのデータをシフト動作
する有限長のシフトレジスタ13と、複数個のアドレスを
持ち各アドレスにはシフトレジスタ13と同規模の記憶手
段を有しシフトレジスタ13の内容と全アドレスにおける
前記記憶手段に格納された内容とを並列に比較し各アド
レスごとに一致したか否かを示す比較結果信号26を出力
する記憶比較手段としての連想メモリ14と、比較結果信
号26を入力し一致が存在する場合に一致信号27と、一致
が複数個存在する場合に多重一致信号28と、比較結果信
号26を符号化し一致した前記記憶手段のアドレスコード
29とを出力するプライオリティエンコーダ15と、一致信
号27、多重一致信号28およびアドレスコード29をそれぞ
れ出力する一致信号出力端子16、多重一致信号出力端子
17およびアドレスコード出力端子18と、カスケード接続
用入力端子19と、カスケード接続用出力端子25と、カス
ケード接続用入力端子19がアクティブ入力時の場合に、
一致信号出力端子16は一致信号27の出力にかかわらずイ
ンアクティブ、カスケード接続用出力端子25はアクティ
ブ、カスケード接続用入力端子19がインアクティブ入力
時の場合、カスケード接続用出力端子25は一致信号27が
出力されているときはアクティブ、出力されていなけれ
ばインアクティブにそれぞれ制御する制御手段20とを備
えている。
そして、制御手段20は、一方の入力がカスケード接続用
入力端子19に接続され出力がカスケード接続用出力端子
25に接続された２入力のオアゲート21と、一方の反転入
力がオアゲート21の一方の入力に接続され他方の入力が
一致信号27に接続され出力がオアゲート21の他方の入力
および一致信号出力端子16に接続された２入力のアンド
ゲート22と、一方の入力がアンドゲート22の一方の反転
入力に接続され他方の入力が一致信号27に接続された２
入力のアンドゲート23と、一方の入力がアンドゲート23
の出力に接続され他方の入力が多重一致信号28に接続さ
れ出力が多重信号出力端子17に接続された２入力のオア
ゲート24とを含んでいる。なお本実施例はアクティブ
「Ｈ」の場合を示している。
入力端子19に接続され出力がカスケード接続用出力端子
25に接続された２入力のオアゲート21と、一方の反転入
力がオアゲート21の一方の入力に接続され他方の入力が
一致信号27に接続され出力がオアゲート21の他方の入力
および一致信号出力端子16に接続された２入力のアンド
ゲート22と、一方の入力がアンドゲート22の一方の反転
入力に接続され他方の入力が一致信号27に接続された２
入力のアンドゲート23と、一方の入力がアンドゲート23
の出力に接続され他方の入力が多重一致信号28に接続さ
れ出力が多重信号出力端子17に接続された２入力のオア
ゲート24とを含んでいる。なお本実施例はアクティブ
「Ｈ」の場合を示している。
本発明の特徴は、第１図において、カスケード接続用入
力端子19と、カスケード接続用出力端子25と、制御手段
20とを設け、図示のように接続したことにある。
力端子19と、カスケード接続用出力端子25と、制御手段
20とを設け、図示のように接続したことにある。
次に、本実施例の動作について説明する。始めに、制御
手段20の論理動作について説明する。第２表に論理動作
の真理値表を示す。すなわち、制御手段20は次のように
制御動作を行う。
手段20の論理動作について説明する。第２表に論理動作
の真理値表を示す。すなわち、制御手段20は次のように
制御動作を行う。
カスケード接続用入力端子19がアクティブの場合、 ・一致信号出力端子16は、インアクティブ、 ・多重信号出力端子17は、 一致信号出力時はアクティブ、 一致信号非出力時はインアクティブ、 ・カスケード接続用出力端子25は、アクティブ。
カスケード接続用入力端子19がインアクティブの場
合、 ・一致信号出力端子16は、 一致信号出力時はアクティブ、 一致信号非出力時はインアクティブ、 ・多重一致信号出力端子17は、 多重一致信号出力時はアクティブ、 それ以外はインアクティブ、 ・カスケード接続用出力端子25は、 一致信号出力時はアクティブ、 それ以外はインアクティブ。
合、 ・一致信号出力端子16は、 一致信号出力時はアクティブ、 一致信号非出力時はインアクティブ、 ・多重一致信号出力端子17は、 多重一致信号出力時はアクティブ、 それ以外はインアクティブ、 ・カスケード接続用出力端子25は、 一致信号出力時はアクティブ、 それ以外はインアクティブ。
外部クロック入力端子12より外部クロックを入力し、そ
れと同期したデータをデータ入力端子11より入力する
と、シフトレジスタ13と、連想メモリ14にあらかじめ登
録された全パターン記号列とを並列に実時間で比較し比
較結果信号26が出力される。そして、一致が発生したア
ドレスに対応し、プライオリティエンコーダ15の入力と
なる１信号線がアクティブとなる。プライオリティエン
コーダ15からの出力は制御手段20により、カスケード接
続用入力端子19がアクティブのときは、連想メモリ14か
らの全一致信号に無関係に、一致信号出力端子16はイン
アクティブとなり、多重一致信号出力端子17は、連想メ
モリ14に一致が発生していないときのみインアクティ
ブ、それ以外はアクティブとなる。また、カスケード接
続用入力端子19がインアクティブのときは、連想メモリ
14で一致が発生した場合は一致信号出力端子16がアクテ
ィブとなり、一致が複数個発生したときのみ多重一致信
号出力端子17がアクティブとなる。カスケード接続用出
力端子25は、カスケード接続用入力端子19がアクティブ
のとき、あるいは一致信号出力端子16がアクティブのと
きアクティブとなる。
れと同期したデータをデータ入力端子11より入力する
と、シフトレジスタ13と、連想メモリ14にあらかじめ登
録された全パターン記号列とを並列に実時間で比較し比
較結果信号26が出力される。そして、一致が発生したア
ドレスに対応し、プライオリティエンコーダ15の入力と
なる１信号線がアクティブとなる。プライオリティエン
コーダ15からの出力は制御手段20により、カスケード接
続用入力端子19がアクティブのときは、連想メモリ14か
らの全一致信号に無関係に、一致信号出力端子16はイン
アクティブとなり、多重一致信号出力端子17は、連想メ
モリ14に一致が発生していないときのみインアクティ
ブ、それ以外はアクティブとなる。また、カスケード接
続用入力端子19がインアクティブのときは、連想メモリ
14で一致が発生した場合は一致信号出力端子16がアクテ
ィブとなり、一致が複数個発生したときのみ多重一致信
号出力端子17がアクティブとなる。カスケード接続用出
力端子25は、カスケード接続用入力端子19がアクティブ
のとき、あるいは一致信号出力端子16がアクティブのと
きアクティブとなる。
第２図は本発明の記号列照合メモリのカスケード接続方
式の一実施例を示すブロック構成図で、第１図に示した
本発明のカスケード接続可能な記号列照合メモリを２個
カスケード接続したものである。本実施例は、連想メモ
リ32を含む第一記号列照合メモリ31と、連想メモリ34を
含む第二記号列照合メモリ33と、第一および第二記号列
照合メモリ31および33の入力にそれぞれ接続されたデー
タバス35およびクロック信号線36と、第一記号列照合メ
モリ31のカスケード接続用入力端子19をインアクティブ
に固定するための接地線37と、第一記号列照合メモリ31
のカスケード接続用出力端子25と第二記号列照合メモリ
33のカスケード接続用入力端子19とを結ぶ信号線38と、
第一および第二記号列照合メモリ31および33の一致アド
レスコード出力をマルチ接続したバス39と、入力が第一
および第二記号列照合メモリ31および33の一致信号出力
端子16と信号線41および42で接続されたプライオリティ
エンコーダ40と、一方の入力が第一記号列照合メモリ31
の多重一致信号出力端子17と信号線44で接続され他方の
入力が第二記号列照合メモリ33の多重一致信号出力端子
17と信号線45で接続されたオアゲート43と、オアゲート
43の出力に接続されカスケード接続された第一および第
二記号列照合メモリ31および33の少なくとも一方で多重
一致していることを示す出力信号線46と、一致アドレス
コード出力バス39とプライオリティエンコーダ40の出力
とをあわせ、連想メモリ32および34の二つを通しての一
致アドレスコードを示す出力バス47とを含んでいる。
式の一実施例を示すブロック構成図で、第１図に示した
本発明のカスケード接続可能な記号列照合メモリを２個
カスケード接続したものである。本実施例は、連想メモ
リ32を含む第一記号列照合メモリ31と、連想メモリ34を
含む第二記号列照合メモリ33と、第一および第二記号列
照合メモリ31および33の入力にそれぞれ接続されたデー
タバス35およびクロック信号線36と、第一記号列照合メ
モリ31のカスケード接続用入力端子19をインアクティブ
に固定するための接地線37と、第一記号列照合メモリ31
のカスケード接続用出力端子25と第二記号列照合メモリ
33のカスケード接続用入力端子19とを結ぶ信号線38と、
第一および第二記号列照合メモリ31および33の一致アド
レスコード出力をマルチ接続したバス39と、入力が第一
および第二記号列照合メモリ31および33の一致信号出力
端子16と信号線41および42で接続されたプライオリティ
エンコーダ40と、一方の入力が第一記号列照合メモリ31
の多重一致信号出力端子17と信号線44で接続され他方の
入力が第二記号列照合メモリ33の多重一致信号出力端子
17と信号線45で接続されたオアゲート43と、オアゲート
43の出力に接続されカスケード接続された第一および第
二記号列照合メモリ31および33の少なくとも一方で多重
一致していることを示す出力信号線46と、一致アドレス
コード出力バス39とプライオリティエンコーダ40の出力
とをあわせ、連想メモリ32および34の二つを通しての一
致アドレスコードを示す出力バス47とを含んでいる。
本発明の特徴は、第２図において、第一記号列照合メモ
リ31と第二記号列照合メモリ32とを、プライオリティエ
ンコーダ40およびオアゲート43とを用いて、同図に示す
ように接続したことにある。
リ31と第二記号列照合メモリ32とを、プライオリティエ
ンコーダ40およびオアゲート43とを用いて、同図に示す
ように接続したことにある。
次に本実施例の動作について説明する。連想メモリ32内
のアドレス「00」および「01」にそれぞれパタン記号列
「ABCDEF」、「XYZ」を、連想メモリ34内のアドレス「0
0」および「01」にそれぞれパタン記号列「OPQRSTU」
「XYZ」をあらかじめ登録しておく。クロック信号線36
より外部クロックと、データバス35よりそのクロックに
同期して照合記号列「ABCDEF」を入力すると、連想メモ
リ32において一致が発生し、バス39には一致アドレスコ
ードの「00」、信号線38および41はアクティブ出力、出
力バス47には一致アドレスコード「000」が出力され
る。
のアドレス「00」および「01」にそれぞれパタン記号列
「ABCDEF」、「XYZ」を、連想メモリ34内のアドレス「0
0」および「01」にそれぞれパタン記号列「OPQRSTU」
「XYZ」をあらかじめ登録しておく。クロック信号線36
より外部クロックと、データバス35よりそのクロックに
同期して照合記号列「ABCDEF」を入力すると、連想メモ
リ32において一致が発生し、バス39には一致アドレスコ
ードの「00」、信号線38および41はアクティブ出力、出
力バス47には一致アドレスコード「000」が出力され
る。
このとき信号線44、42および45はインアクティブ出力、
記号列照合メモリ33のアドレスコード出力端子18はハイ
インピーダンスである。同様にして、データバス35より
照合記号列「OPQRSTU」を入力すると、連想メモリ34で
一致が発生し、バス39には一致アドレスコード「00」が
出力され、信号線42はアクティブ出力となり、出力バス
47は「100」となる。このとき、信号線38、41、44およ
び45はインアクティブ出力、第一記号列照合メモリ31の
アドレスコード出力端子18はハイインピーダンスとな
る。
記号列照合メモリ33のアドレスコード出力端子18はハイ
インピーダンスである。同様にして、データバス35より
照合記号列「OPQRSTU」を入力すると、連想メモリ34で
一致が発生し、バス39には一致アドレスコード「00」が
出力され、信号線42はアクティブ出力となり、出力バス
47は「100」となる。このとき、信号線38、41、44およ
び45はインアクティブ出力、第一記号列照合メモリ31の
アドレスコード出力端子18はハイインピーダンスとな
る。
次に同様にして、データバス35より照合記号列「XYZ」
をクロック信号線36からの外部クロックに同期させて入
力すると、連想メモリ32および34の両方で一致が生じ
る。このとき、バス39は一致アドレスコード「01」とな
り、信号線41および38はアクティブ出力となる。カスケ
ード接続用の信号線38がアクティブなため、連想メモリ
34で一致が発生しているにもかかわらず、信号線42はイ
ンアクティブ、記号列照合メモリ33のアドレスコード出
力端子18はハイインピーダンスになる。また信号線44は
インアクティブであるが信号線45はアクティブ出力とな
り、出力信号線46もアクティブとなり、カスケード接続
した第一および第二記号列照合メモリ31および33内で多
重一致が発生したことが分かる。
をクロック信号線36からの外部クロックに同期させて入
力すると、連想メモリ32および34の両方で一致が生じ
る。このとき、バス39は一致アドレスコード「01」とな
り、信号線41および38はアクティブ出力となる。カスケ
ード接続用の信号線38がアクティブなため、連想メモリ
34で一致が発生しているにもかかわらず、信号線42はイ
ンアクティブ、記号列照合メモリ33のアドレスコード出
力端子18はハイインピーダンスになる。また信号線44は
インアクティブであるが信号線45はアクティブ出力とな
り、出力信号線46もアクティブとなり、カスケード接続
した第一および第二記号列照合メモリ31および33内で多
重一致が発生したことが分かる。
なお、前述の接続方式の実施例においては、記号列照合
メモリ２個をカスケード接続した場合を示したけれど
も、３個以上になっても第二記号列照合メモリと同様に
順次カスケード接続することができる。
メモリ２個をカスケード接続した場合を示したけれど
も、３個以上になっても第二記号列照合メモリと同様に
順次カスケード接続することができる。
また、以上の説明はすべてアクティブ「Ｈ」としたけれ
ども、アクティブ「Ｌ」の場合も論理を逆にすることに
より同様に適用される。
ども、アクティブ「Ｌ」の場合も論理を逆にすることに
より同様に適用される。
以上説明したように、本発明は、前述の手段を有するこ
とにより、記号列照合メモリ複数個をカスケード接続す
ることが可能となり、その場合CPUからは、連想メモリ
の容量が拡張した１個の大容量の記号列照合メモリと見
え、簡易に登録パタン容量の拡張ができる効果がある。
また複数個のLSI化されたチップにまたがる多重一致の
発生も簡易に検出できる効果がある。
とにより、記号列照合メモリ複数個をカスケード接続す
ることが可能となり、その場合CPUからは、連想メモリ
の容量が拡張した１個の大容量の記号列照合メモリと見
え、簡易に登録パタン容量の拡張ができる効果がある。
また複数個のLSI化されたチップにまたがる多重一致の
発生も簡易に検出できる効果がある。
第１図は本発明の記号列照合メモリの第一実施例を示す
ブロック構成図。 第２図は本発明の記号列照合メモリのカスケード接続方
式の第二実施例を示すブロック構成図。 第３図は従来例の記号列照合メモリを示すブロック構成
図。 第４図はプライオリティエンコーダの説明図。 11……データ入力端子、12……外部クロック入力端子、
13……シフトレジスタ、14、32、34……連想メモリ、1
5、40……プライオリティエンコーダ（PECD）、16……
一致信号出力端子、17……多重一致信号出力端子、18…
…アドレスコード出力端子、19……カスケード接続用入
力端子、20……制御手段、21、24、43……オアゲート、
22、23……アンドゲート、25……カスケード接続用出力
端子、31、33……記号列照合メモリ、35……データバ
ス、36……クロック信号線、37……接地線、38、41、4
2、44、45……信号線、39……バス、46……出力信号
線、47……出力バス。
ブロック構成図。 第２図は本発明の記号列照合メモリのカスケード接続方
式の第二実施例を示すブロック構成図。 第３図は従来例の記号列照合メモリを示すブロック構成
図。 第４図はプライオリティエンコーダの説明図。 11……データ入力端子、12……外部クロック入力端子、
13……シフトレジスタ、14、32、34……連想メモリ、1
5、40……プライオリティエンコーダ（PECD）、16……
一致信号出力端子、17……多重一致信号出力端子、18…
…アドレスコード出力端子、19……カスケード接続用入
力端子、20……制御手段、21、24、43……オアゲート、
22、23……アンドゲート、25……カスケード接続用出力
端子、31、33……記号列照合メモリ、35……データバ
ス、36……クロック信号線、37……接地線、38、41、4
2、44、45……信号線、39……バス、46……出力信号
線、47……出力バス。
Claims (2)
- 【請求項１】外部クロックによって動作するシフトレジ
スタ（13）と、 複数個のアドレスを持ち各アドレスには前記シフトレジ
スタと同規模の記憶手段を有し前記シフトレジスタの内
容と全アドレスにおける前記記憶手段に格納された内容
とを並列に比較し各アドレスごとに一致したか否かを示
す比較結果信号を出力する記憶比較手段（14）と、 前記比較結果信号を入力し一致が存在する場合に一致信
号と、一致が複数個存在する場合に多重一致信号と、前
記比較結果信号を符号化し一致した前記記憶手段のアド
レスコードとを出力するプライオリティエンコーダ（1
5）と、 前記一致信号、多重一致信号およびアドレスコードをそ
れぞれ出力する一致信号出力端子（16）、多重一致信号
出力端子（17）およびアドレスコード出力端子（18）と を備えた記号列照合メモリにおいて、 カスケード接続用入力端子（19）とカスケード接続用出
力端子（25）とを備え、 前記カスケード接続用入力端子がアクティブ入力時の場
合に、前記一致信号出力端子は前記一致信号の出力にか
かわらずインアクティブ、前記カスケード接続用出力端
子はアクティブ、前記多重一致信号出力端子は前記一致
信号が出力されているときはアクティブ、出力されてい
ないときはインアクティブ、 前記カスケード接続用入力端子がインアクティブ入力時
の場合には、前記カスケード接続用出力端子は前記一致
信号が出力されているときはアクティブ、出力されてい
ないときはインアクティブ にそれぞれ制御する制御手段（20）を 備えたことを特徴とする記号列照合メモリ。 - 【請求項２】外部クロックによって動作するシフトレジ
スタと、複数個のアドレスを持ち各アドレスには前記シ
フトレジスタと同規模の記憶手段を有し前記シフトレジ
スタの内容と全アドレスにおける前記記憶手段に格納さ
れた内容とを並列に比較し各アドレスごとに一致したか
否かを示す比較結果信号を出力する記憶比較手段と、前
記比較結果信号を入力し一致が存在する場合に一致信号
と、一致が複数個存在する場合に多重一致信号と、前記
比較結果信号を符号化し一致した前記記憶手段のアドレ
スコードとを出力するプライオリティエンコーダと、前
記一致信号、多重一致信号およびアドレスコードをそれ
ぞれ出力する一致信号出力端子、多重一致信号出力端子
およびアドレスコード出力端子と、カスケード接続用入
力端子と、カスケード接続用出力端子と、前記カスケー
ド接続用入力端子がアクティブ入力時の場合に、前記一
致信号出力端子は前記一致信号の出力にかかわらずイン
アクティブ、前記カスケード接続用出力端子はアクティ
ブ、前記多重一致信号出力端子は前記一致信号が出力さ
れているときはアクティブ、出力されていないときはイ
ンアクティブ、前記カスケード接続用入力端子がインア
クティブの場合、前記カスケード接続用出力端子は前記
一致信号が出力されているときはアクティブ、出力され
ていないときはインアクティブにそれぞれ制御する制御
手段とを備えた記号列照合メモリを複数個備え、 第一の記号列照合メモリ（31）の前記カスケード接続用
入力端子および前記カスケード接続用出力端子はそれぞ
れ接地電位および第二の記号列照合メモリ（33）の前記
カスケード接続用入力端子に接続され、前記第一および
第二の記号列照合メモリの前記一致信号出力端子はそれ
ぞれ第二のプライオリティエンコーダ（40）の入力に接
続され、前記多重信号出力端子はそれぞれ所定の論理演
算を行う論理回路（43）の入力に接続され、前記アドレ
スコード出力端子は前記第二のプライオリティエンコー
ダの出力とともに共通に一つのバス（47）に接続され、
前記論理回路の出力は多重一致出力信号線（46）に接続
され、以下同様に第三、第四、…、の記号列照合メモリ
が接続された ことを特徴とする記号列照合メモリのカスケード接続方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318335A JPH0748309B2 (ja) | 1987-12-16 | 1987-12-16 | 記号列照合メモリおよびそのカスケード接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318335A JPH0748309B2 (ja) | 1987-12-16 | 1987-12-16 | 記号列照合メモリおよびそのカスケード接続方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01159729A JPH01159729A (ja) | 1989-06-22 |
| JPH0748309B2 true JPH0748309B2 (ja) | 1995-05-24 |
Family
ID=18098016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318335A Expired - Lifetime JPH0748309B2 (ja) | 1987-12-16 | 1987-12-16 | 記号列照合メモリおよびそのカスケード接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748309B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6230236B1 (en) * | 1997-08-28 | 2001-05-08 | Nortel Networks Corporation | Content addressable memory system with cascaded memories and self timed signals |
| JP4334231B2 (ja) * | 2001-04-16 | 2009-09-30 | ザクソン・アールアンドディ株式会社 | コンピュータウイルス検査装置及び半導体集積回路 |
-
1987
- 1987-12-16 JP JP62318335A patent/JPH0748309B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01159729A (ja) | 1989-06-22 |
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