JPH11133120A

JPH11133120A - 半導体デバイスのテストパターン生成方法および半導体デバイスのテストパターン生成プログラムを記録したコンピュータで読取り可能な記録媒体

Info

Publication number: JPH11133120A
Application number: JP9300376A
Authority: JP
Inventors: Yasushi Kosako; 靖志小迫
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-10-31
Filing date: 1997-10-31
Publication date: 1999-05-21
Also published as: US6163760A

Abstract

(57)【要約】【課題】タイミング問題を起こさずに、確実にテスト
可能な半導体デバイスのテストパターン生成方法を提供
する。【解決手段】半導体デバイス内の論理回路より未検証
パスを選択する（Ｓ３）。選択した未検証パス上の信号
線を１つ選択する（Ｓ４）。その信号線上に常時不定値
Ｘを出力するダミー素子を仮想的に挿入する（Ｓ５）。
Ｓ３からＳ５までの処理をすべての未検証パスに対して
実行し（Ｓ６）、テストパターンの生成を実行する（Ｓ
７）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体デバイスの
テストパターン生成方法および半導体デバイスのテスト
パターン生成プログラムを記録したコンピュータで読取
り可能な記録媒体に関し、特に、タイミング問題を起こ
さずに半導体デバイスの良否判定が可能な半導体デバイ
スのテストパターン生成方法および半導体デバイスのテ
ストパターン生成プログラムを記録したコンピュータで
読取り可能な記録媒体に関する。

【０００２】

【従来の技術】網羅的にタイミング検証可能な静的タイ
ミング検証ツールを用いて半導体デバイスのタイミング
検証を行なうと、システム動作時には使用されないフォ
ールスパスに対するタイミングも検証され、不要なタイ
ミング違反が検出される場合がある。このため、従来
は、あらかじめフォールスパスをタイミング検証対象か
らはずしたり、タイミング違反を無視することがしばし
ば行なわれる。その上で、テストパターン生成ツールに
よるテストパターンの生成が行なわれる。

【０００３】

【発明が解決しようとする課題】しかし、上述のテスト
パターン生成ツールは、フォールスパスを認識できない
ため、フォールスパスを使用したテストパターン、すな
わちタイミング問題を起こす可能性のあるテストパター
ンが生成される。このため、そのテストパターンを用い
て半導体デバイスのテストを行なった場合、良否判定を
誤る可能性がある。

【０００４】本発明は、これらのような問題点を解決す
るためになされたもので、その目的は、タイミング問題
を起こさずに、確実にテスト可能な半導体デバイスのテ
ストパターン生成方法を提供することである。

【０００５】本発明の他の目的は、タイミング問題を起
こさずに、確実にテスト可能な半導体デバイスのテスト
パターン生成プログラムを記録したコンピュータで読取
可能な記録媒体を提供することである。

【０００６】

【課題を解決するための手段】請求項１に記載の発明に
係る半導体デバイスのテストパターン生成方法は、半導
体デバイスのタイミング検証結果を受け、タイミング検
証結果より半導体デバイス内の未検証パスを選択するた
めのステップと、未検証パス上の信号線を選択する信号
線選択ステップと、信号線に常時不定値を出力するダミ
ー素子を仮想的に挿入するダミー素子挿入ステップと、
ダミー素子が仮想的に挿入された半導体デバイスのテス
トパターンを生成するステップとを含む。

【０００７】請求項１に記載の発明によると、未検証パ
ス上の信号線に常時不定値を出力するダミー素子を仮想
的に挿入した上で半導体デバイスのテストパターンを生
成する。このため、このテストパターンを用いてテスト
を行なえば、フォールスパスなどの未検証パスが含まれ
ていた場合でも、タイミング問題を起こさずに、確実に
テストできる。

【０００８】請求項２に記載の発明に係る半導体デバイ
スのテストパターン生成方法は、請求項１に記載の発明
の構成に加えて、上記信号線選択ステップは、未検証パ
ス上の信号線のうち、自身より前方に分岐する信号線が
なく、かつ自身より後方に結合する信号線がない信号線
を選択する孤立信号線選択ステップを含む。

【０００９】請求項２に記載の発明によると、請求項１
に記載の発明の作用、効果に加えて、未検証パス上の信
号線の中から、他のどのパスにも属さない信号線を見つ
ける。このため、未検証パスへのダミー素子の仮想的な
挿入による他のパスへの影響を最小限に押さえ、故障検
出率の低下を押さえることができる。

【００１０】請求項３に記載の発明に係る半導体デバイ
スのテストパターン生成方法は、請求項２に記載の発明
の構成に加えて、未検証パス上の素子および信号線の各
々に関連付けられ、状態を記憶するためのフラグを有す
る。

【００１１】また、上記孤立信号線選択ステップは、未
検証パス上の素子および信号線に関連付けられたフラグ
に第１の所定値を設定するステップと、未検証パス上の
多入力素子の出力信号線のうち、未検証パス上に存在す
る出力信号線を選択し、選択された出力信号線より前方
に存在する未検証パス上の素子および信号線に関連付け
られたフラグに第２の所定値を設定するステップと、未
検証パス上の多出力素子の入力信号線のうち、未検証パ
ス上に存在する入力信号線を選択し、選択された入力信
号線より後方に存在する未検証パス上の素子および信号
線に関連付けられたフラグに第２の所定値を設定するス
テップと、未検証パス上のワイヤード信号線に接続され
るファンアウト素子のうち、未検証パス上に存在するフ
ァンアウト素子を選択し、選択されたファンアウト素子
より前方に存在する未検証パス上の素子および信号線に
関連付けられたフラグに第２の所定値を設定するステッ
プと、未検証パス上のファンアウト信号線に接続される
ファンイン素子のうち、未検証パス上に存在するファン
イン素子を選択し、選択されたファンイン素子より後方
に存在する未検証パス上の素子および信号線に関連付け
られたフラグに第２の所定値を設定するステップと、未
検証パス上の素子に関連付けられたフラグの値が全て第
２の所定値であれば、未検証パス上の信号線を１つ選択
する第１の選択ステップと、関連付けられたフラグの値
が第１の所定値である未検証パス上の素子を選択し、選
択された素子に接続される未検証パス上の信号線のう
ち、関連付けられたフラグの値が第１の所定値である信
号線を１つ選択する第２の選択ステップとを含む。

【００１２】また、上記ダミー素子挿入ステップは、ダ
ミー素子が仮想的に挿入される信号線が第１の選択ステ
ップにて選択された場合には、信号線上の任意の位置に
常時不定値を出力するダミー素子を仮想的に挿入するス
テップと、ダミー素子が仮想的に挿入される信号線が第
２の選択ステップにて選択された場合には、信号線上の
位置であって、信号線上の分岐点のうち第２の選択ステ
ップで選択された素子に最も近い分岐点と素子との間の
位置に常時不定値を出力するダミー素子を仮想的に挿入
するステップとを含む。

【００１３】請求項４に記載の発明に係る半導体デバイ
スのテストパターン生成方法は、請求項１に記載の発明
の構成に加えて、上記信号線選択ステップは、未検証パ
ス上の信号線のうち、ダミー素子を仮想的に挿入した後
の半導体デバイスの動作時に、未検証パス以外のパス上
の信号線に与える影響が最も小さい信号線を選択する影
響最小信号線選択ステップを含む。

【００１４】請求項４に記載の発明によると、請求項１
に記載の発明の作用、効果に加えて、未検証パス上の信
号線の中から、他のパスに与える影響が最も少ない信号
線を選択する。このため、未検証パスへのダミー素子の
仮想的な挿入による他のパスへの影響を最小限に押さ
え、故障検出率の低下を押さえることができる。

【００１５】請求項５に記載の発明に係る半導体デバイ
スのテストパターン生成方法は、請求項４に記載の発明
の構成に加えて、未検証パス上の素子および信号線の各
々に関連付けられ、状態を記憶するためのフラグを有す
る。

【００１６】また、上記影響最小信号線選択ステップ
は、未検証パス上の素子および信号線に関連付けられた
フラグに第１の所定値を設定するステップと、未検証パ
ス上の多入力素子の出力信号線のうち、未検証パス上に
存在する出力信号線を選択し、選択された出力信号線よ
り前方に存在する未検証パス上の素子および信号線に関
連付けられたフラグに第２の所定値を設定するステップ
と、未検証パス上の多出力素子の入力信号線のうち、未
検証パス上に存在する入力信号線を選択し、選択された
入力信号線より後方に存在する未検証パス上の素子およ
び信号線に関連付けられたフラグに第２の所定値を設定
するステップと、未検証パス上のワイヤード信号線に接
続されるファンアウト素子のうち、未検証パス上に存在
するファンアウト素子を選択し、選択されたファンアウ
ト素子より前方に存在する未検証パス上の素子および信
号線に関連付けられたフラグに第２の所定値を設定する
ステップと、未検証パス上のファンアウト信号線に接続
されるファンイン素子のうち、未検証パス上に存在する
ファンイン素子を選択し、選択されたファンイン素子よ
り後方に存在する未検証パス上の素子および信号線に関
連付けられたフラグに第２の所定値を設定するステップ
と、未検証パス上の素子に関連付けられたフラグの値が
全て第２の所定値であれば、未検証パス上の信号線を１
つ選択する第１の選択ステップと、関連付けられたフラ
グの値が第１の所定値である未検証パス上の素子を選択
し、選択された素子に接続される未検証パス上の信号線
のうち、関連付けられたフラグの値が第１の所定値であ
る信号線を１つ選択する第２の選択ステップとを含む。

【００１７】また、上記ダミー素子挿入ステップは、ダ
ミー素子が仮想的に挿入される信号線が第１の選択ステ
ップにて選択された場合には、信号線上の任意の位置に
常時不定値を出力するダミー素子を仮想的に挿入するス
テップと、ダミー素子が仮想的に挿入される信号線が第
２の選択ステップにて選択された場合には、信号線上の
位置であって、信号線上の分岐点のうち第２の選択ステ
ップで選択された素子に最も近い分岐点と素子との間の
位置に常時不定値を出力するダミー素子を仮想的に挿入
するステップとを含む。

【００１８】請求項６に記載の発明は、半導体デバイス
のテストパターン生成方法をコンピュータに実行させる
ための半導体デバイスのテストパターン生成プログラム
を記録したコンピュータで読取り可能な記録媒体であっ
て、その半導体デバイスのテストパターン生成方法は、
半導体デバイスのタイミング検証結果を受け、タイミン
グ検証結果より半導体デバイス内の未検証パスを選択す
るためのステップと、未検証パス上の信号線を選択する
信号線選択ステップと、信号線に常時不定値を出力する
ダミー素子を仮想的に挿入するダミー素子挿入ステップ
と、ダミー素子が仮想的に挿入された半導体デバイスの
テストパターンを生成するステップとを含む。

【００１９】請求項６に記載の発明によると、未検証パ
ス上の信号線に常時不定値を出力するダミー素子を仮想
的に挿入した上で半導体デバイスのテストパターンを生
成する。このため、このテストパターンを用いてテスト
を行なえば、フォールスパスなどの未検証パスが含まれ
ていた場合でも、タイミング問題を起こさずに、確実に
テストできる。

【００２０】請求項７に記載の発明に係る半導体デバイ
スのテストパターン生成プログラムを記録したコンピュ
ータで読取り可能な記録媒体は、請求項６に記載の発明
の構成に加えて、上記信号線選択ステップは、未検証パ
ス上の信号線のうち、自身より前方に分岐する信号線が
なく、かつ自身より後方に結合する信号線がない信号線
を選択する孤立信号線選択ステップを含む。

【００２１】請求項７に記載の発明によると、請求項６
に記載の発明の作用、効果に加えて、未検証パス上の信
号線の中から、他のどのパスにも属さない信号線を見つ
ける。このため、未検証パスへのダミー素子の仮想的な
挿入による他のパスへの影響を最小限に押さえ、故障検
出率の低下を押さえることができる。

【００２２】請求項８に記載の発明に係る半導体デバイ
スのテストパターン生成プログラムを記録したコンピュ
ータで読取り可能な記録媒体は、請求項７に記載の発明
の構成に加えて、未検証パス上の素子および信号線の各
々に関連付けられ、状態を記憶するためのフラグを有す
る。

【００２３】また、上記孤立信号線選択ステップは、未
検証パス上の素子および信号線に関連付けられたフラグ
に第１の所定値を設定するステップと、未検証パス上の
多入力素子の出力信号線のうち、未検証パス上に存在す
る出力信号線を選択し、選択された出力信号線より前方
に存在する未検証パス上の素子および信号線に関連付け
られたフラグに第２の所定値を設定するステップと、未
検証パス上の多出力素子の入力信号線のうち、未検証パ
ス上に存在する入力信号線を選択し、選択された入力信
号線より後方に存在する未検証パス上の素子および信号
線に関連付けられたフラグに第２の所定値を設定するス
テップと、未検証パス上のワイヤード信号線に接続され
るファンアウト素子のうち、未検証パス上に存在するフ
ァンアウト素子を選択し、選択されたファンアウト素子
より前方に存在する未検証パス上の素子および信号線に
関連付けられたフラグに第２の所定値を設定するステッ
プと、未検証パス上のファンアウト信号線に接続される
ファンイン素子のうち、未検証パス上に存在するファン
イン素子を選択し、選択されたファンイン素子より後方
に存在する未検証パス上の素子および信号線に関連付け
られたフラグに第２の所定値を設定するステップと、未
検証パス上の素子に関連付けられたフラグの値が全て第
２の所定値であれば、未検証パス上の信号線を１つ選択
する第１の選択ステップと、関連付けられたフラグの値
が第１の所定値である未検証パス上の素子を選択し、選
択された素子に接続される未検証パス上の信号線のう
ち、関連付けられたフラグの値が第１の所定値である信
号線を１つ選択する第２の選択ステップとを含む。

【００２４】また、上記ダミー素子挿入ステップは、ダ
ミー素子が仮想的に挿入される信号線が第１の選択ステ
ップにて選択された場合には、信号線上の任意の位置に
常時不定値を出力するダミー素子を仮想的に挿入するス
テップと、ダミー素子が仮想的に挿入される信号線が第
２の選択ステップにて選択された場合には、信号線上の
位置であって、信号線上の分岐点のうち第２の選択ステ
ップで選択された素子に最も近い分岐点と素子との間の
位置に常時不定値を出力するダミー素子を仮想的に挿入
するステップとを含む。

【００２５】請求項９に記載の発明に係る半導体デバイ
スのテストパターン生成プログラムを記録したコンピュ
ータで読取り可能な記録媒体は、請求項６に記載の発明
の構成に加えて、上記信号線選択ステップは、未検証パ
ス上の信号線のうち、ダミー素子を仮想的に挿入した後
の半導体デバイスの動作時に、未検証パス以外のパス上
の信号線に与える影響が最も小さい信号線を選択する影
響最小信号線選択ステップを含む。

【００２６】請求項９に記載の発明によると、請求項６
に記載の発明の作用、効果に加えて、未検証パス上の信
号線の中から、他のパスに与える影響が最も少ない信号
線を選択する。このため、未検証パスへのダミー素子の
仮想的な挿入による他のパスへの影響を最小限に押さ
え、故障検出率の低下を押さえることができる。

【００２７】請求項１０に記載の発明に係る半導体デバ
イスのテストパターン生成プログラムを記録したコンピ
ュータで読取り可能な記録媒体は、請求項９に記載の発
明の構成に加えて、未検証パス上の素子および信号線の
各々に関連付けられ、状態を記憶するためのフラグを有
する。

【００２８】また、上記影響最小信号線選択ステップ
は、未検証パス上の素子および信号線に関連付けられた
フラグに第１の所定値を設定するステップと、未検証パ
ス上の多入力素子の出力信号線のうち、未検証パス上に
存在する出力信号線を選択し、選択された出力信号線よ
り前方に存在する未検証パス上の素子および信号線に関
連付けられたフラグに第２の所定値を設定するステップ
と、未検証パス上の多出力素子の入力信号線のうち、未
検証パス上に存在する入力信号線を選択し、選択された
入力信号線より後方に存在する未検証パス上の素子およ
び信号線に関連付けられたフラグに第２の所定値を設定
するステップと、未検証パス上のワイヤード信号線に接
続されるファンアウト素子のうち、未検証パス上に存在
するファンアウト素子を選択し、選択されたファンアウ
ト素子より前方に存在する未検証パス上の素子および信
号線に関連付けられたフラグに第２の所定値を設定する
ステップと、未検証パス上のファンアウト信号線に接続
されるファンイン素子のうち、未検証パス上に存在する
ファンイン素子を選択し、選択されたファンイン素子よ
り後方に存在する未検証パス上の素子および信号線に関
連付けられたフラグに第２の所定値を設定するステップ
と、未検証パス上の素子に関連付けられたフラグの値が
全て第２の所定値であれば、未検証パス上の信号線を１
つ選択する第１の選択ステップと、関連付けられたフラ
グの値が第１の所定値である未検証パス上の素子を選択
し、選択された素子に接続される未検証パス上の信号線
のうち、関連付けられたフラグの値が第１の所定値であ
る信号線を１つ選択する第２の選択ステップとを含む。

【００２９】また、上記ダミー素子挿入ステップは、ダ
ミー素子が仮想的に挿入される信号線が第１の選択ステ
ップにて選択された場合には、信号線上の任意の位置に
常時不定値を出力するダミー素子を仮想的に挿入するス
テップと、ダミー素子が仮想的に挿入される信号線が第
２の選択ステップにて選択された場合には、信号線上の
位置であって、信号線上の分岐点のうち第２の選択ステ
ップで選択された素子に最も近い分岐点と素子との間の
位置に常時不定値を出力するダミー素子を仮想的に挿入
するステップとを含む。

【００３０】

【発明の実施の形態】

［実施の形態１］以下、図面を参照しつつ、本発明にお
ける実施の形態１に係る半導体デバイスのテストパター
ン生成装置について説明する。なお、以下の説明では、
同一の部品には同一の参照符号を付す。それらの名称お
よび機能も同一であるので、説明の繰返しは適宜省略す
る。

【００３１】図１を参照して、テストパターン生成装置
は、コンピュータ１と、コンピュータ１に指示を与える
ためのキーボード５およびマウス６と、コンピュータ１
の演算結果等の情報を提示するためのモニタ２と、コン
ピュータ１で実行するプログラムをそれぞれ読取るため
の磁気テープ装置３、ＣＤ−ＲＯＭ(Compact Disc-Read
Only Memory) 装置７および通信モデム９とを含む。

【００３２】テストパターン生成を行なうためのプログ
ラムは、コンピュータで読取可能な記録媒体である磁気
テープ４またはＣＤ−ＲＯＭ８に記憶され、磁気テープ
装置３およびＣＤ−ＲＯＭ装置７でそれぞれ読取られ
る。または、通信回線を通じてモデム９で読み取られ
る。

【００３３】図２を参照して、コンピュータ１は、磁気
テープ装置３、ＣＤ−ＲＯＭ装置７または通信モデム９
を介して読取られたプログラムを実行するためのＣＰＵ
(Central Processing Unit) １０と、コンピュータ１の
動作に必要なプログラムやデータを記憶するためのＲＯ
Ｍ(Read Only Memory)１１と、プログラム実行時のパラ
メータなどのデータを記憶するためのＲＡＭ(Random Ac
cess Memory)１２と、プログラムやデータなどを記憶す
るための磁気ディスク１３とを含む。

【００３４】以下述べる方法は、コンピュータ１で実行
されるプログラムにより実現される。

【００３５】図３（ａ）を参照して、たとえば、フォー
ルスパスを含む半導体デバイスの論理回路は、初期値設
定端子２１と、初期値設定用制御端子２２と、クロック
端子２３と、初期値設定用制御端子２２およびクロック
端子２３に接続され、それぞれの信号の論理積を出力す
るクロックゲート用ＡＮＤ素子２７と、クロックゲート
用ＡＮＤ素子２７の出力を受け、クロックゲート用ＡＮ
Ｄ素子２７の出力に応答して初期値設定端子２１の出力
を保持し、出力するためのフリップフロップ２４と、ク
ロック端子２３に接続されクロック信号を論理回路のフ
リップフロップに分配するためのクロックツリーバッフ
ァ２８〜３０と、クロックツリーバッファ３０の出力に
接続され、クロックツリーバッファ３０の出力に応答し
て、半導体デバイス内の他の論理回路からの出力を保持
し、出力するためのフリップフロップ２５と、フリップ
フロップ２４の出力およびフリップフロップ２５の出力
を受け、それらの排他的論理和を出力するための排他的
ＯＲ素子３１と、排他的ＯＲ素子３１の出力およびクロ
ックツリーバッファ３０の出力に接続され、クロックツ
リーバッファ３０の出力に応答して、排他的ＯＲ素子３
１の出力を保持し、出力するためのフリップフロップ２
６とを含む。

【００３６】システム動作時には、まずフリップフロッ
プ２４に初期値を設定する。このため、初期値設定用制
御端子２２に論理値１を与え、初期値設定端子２１に初
期値を与え、クロック端子２３にクロックを印加する。
その後、初期値設定用制御端子２２を論理値０に固定
し、十分時間をおいてからシステム動作を行なう。すな
わち、フリップフロップ２４を初期値設定専用フリップ
フロップとして使用する。この場合、フリップフロップ
２５と２６との間のパスにタイミング違反があっても、
システム動作時には、タイミング問題が生じない。ま
た、フリップフロップ２４の出力信号線および排他的Ｏ
Ｒ素子３１の出力信号線は、フォールスパス３２を構成
している。

【００３７】テスト生成ツールでは、フォールスパスを
認識することができないため、このままの論理回路を用
いてテストパターン生成を行なうと、タイミング上問題
のあるテストパターンを生成する可能性がある。そこ
で、以下の手順に従い、タイミング上問題のないテスト
パターンを生成する。

【００３８】図４を参照して、テストパターン生成装置
の処理手順を説明する。まず、テストパターンの生成に
先立ち、半導体デバイス中の論理回路に対するタイミン
グ検証を行なう（Ｓ１）。タイミング検証を行なうこと
により、タイミング違反はあるがシステム動作時には使
用されないフォールスパスなどの未検証パスを抽出す
る。次に、タイミング検証の結果に基づき、論理回路内
に未検証パスがあるか否かを判断する（Ｓ２）。未検証
パスがない場合には（Ｓ２でＮｏ）、論理回路に基づき
テストパターン生成を行なう（Ｓ７）。

【００３９】未検証パスがある場合には（フォールスパ
ス３２、Ｓ２でＹｅｓ）、未検証パスの中から任意に１
つのパス（フォールスパス３２）を選択する（Ｓ３）。
選択した未検証パス（フォールスパス３２）上の信号線
を１つ選択する（たとえばフォールスパス３２、Ｓ
４）。図３（ｂ）を参照して、選択した信号線（フォー
ルスパス３２）に、常時不定値Ｘを出力するダミー素子
３４を仮想的に挿入する（Ｓ５）。論理回路内にさらに
ダミー素子３４を挿入していない未検証パスがあるか否
かを判定する（Ｓ６）。ダミー素子３４を挿入していな
い未検証パスがある場合には（Ｓ６でＹｅｓ）、Ｓ３以
降の処理を再度繰返す。ダミー素子３４を挿入していな
い未検証パスがない場合には（Ｓ６でＮｏ）、ダミー素
子３４の挿入は終了したと判断し、テストパターンの生
成を行なう（Ｓ７）。

【００４０】このように、論理回路内に未検証パスがあ
る場合、未検証パス上にダミー素子を仮想的に挿入しテ
ストパターンの生成を行なうことにより、タイミング上
問題のないテストパターンの生成が可能となる。

【００４１】なお、本実施の形態ではフォールスパスな
どの未検証パスを含む論理回路を例に取り説明を行なっ
たが、タイミング違反のあるパスを含む論理回路でも同
様の効果を得ることができる。また、スキャン設計回路
の場合であっても、スキャンテスト時には同様のタイミ
ング違反が起こりうるため、同様の効果を得ることがで
きる。

【００４２】［実施の形態２］本発明における実施の形
態２に係る半導体デバイスのテストパターン生成装置
は、図１および図２を参照して説明した実施の形態１に
係るテストパターン生成装置と同様の構成をとる。

【００４３】図５（ａ）を参照して、たとえば、未検証
パスを含む半導体デバイスの論理回路は、フリップフロ
ップ４２と、フリップフロップ４２の出力に接続され、
フリップフロップ４２の出力を受けるバッファ４６と、
バッファ４６の出力および他の論理回路から信号を受
け、論理積を出力するためのＡＮＤゲート４５と、ＡＮ
Ｄゲート４５の出力に接続され、その出力値を保持し出
力するためのフリップフロップ４３とを含む。

【００４４】フリップフロップ４２とバッファ４６との
間の信号線４４ａ、バッファ４６とＡＮＤゲート４５と
の間の信号線４４ｂ、およびＡＮＤゲート４５とフリッ
プフロップ４３との間の信号線４４ｃが未検証パス上の
信号線であるとする。

【００４５】テストパターン生成装置の処理手順は、図
４を参照して説明した実施の形態１に係るテストパター
ン生成装置の処理手順とほぼ同様である。異なる点は、
実施の形態１での未検証パス上にダミー素子を仮想的に
挿入する信号線を１つ選択する処理（Ｓ４）の代わり
に、図６を参照して後述するＳ１１〜Ｓ１３の処理を用
いた点である。図６を参照して、未検証パス上のダミー
素子を仮想的に挿入する信号線を１つ選択する処理（Ｓ
４）は、半導体デバイスの論理回路の各素子について、
その素子が入力素子であるか出力素子であるかに応じ
て、論理回路中の各素子および各信号線に対してそれぞ
れ設けられたフラグの状態を設定する（Ｓ１１）。半導
体デバイス中の各信号線について、その信号線がワイヤ
ード信号線であるかファンアウト信号線であるかに応じ
て、半導体デバイス中の素子および信号線のフラグの状
態を設定する（Ｓ１２）。ワイヤード信号線とは複数の
信号線が１つに結線された信号線を指し、ファンアウト
信号線とは、１つの信号線が複数に分岐した信号線を指
す。Ｓ１１およびＳ１２で設定されたフラグの状態をも
とにダミー素子を挿入する信号線を選択する（Ｓ１
３）。

【００４６】図７を参照して、Ｓ１１の処理を詳述す
る。未検証パス上の素子および信号線のフラグを倒す
（Ｓ２１）。それらの素子のうち未検証パスの両端の素
子（フリップフロップ４２および４３）を除いた１つを
選択する（Ｓ２２）。選択した素子が多入力素子か否か
を判断する（Ｓ２３）。多入力素子（たとえばＡＮＤゲ
ート４５）であれば（Ｓ２３でＹｅｓ）、多入力素子
（ＡＮＤゲート４５）の出力信号線の中から未検証パス
上にあるもの（信号線４４ｃ）を見つける（Ｓ２４）。
その出力信号線より前方にあるパス上の素子（フリップ
フロップ４３）および信号線（信号線４４ｃ）のフラグ
を立てる（Ｓ２５）。

【００４７】Ｓ２２で選択した素子が多入力素子でなけ
れば（Ｓ２３でＮｏ）、その素子が多出力素子か否かを
判断する（Ｓ２６）。多出力素子であれば（Ｓ２６でＹ
ｅｓ）、多出力素子の入力信号線の中から未検証パス上
にあるものを見つける（Ｓ２７）。その入力信号線より
後方にあるパス上の素子および信号線のフラグを立てる
（Ｓ２８）。Ｓ２２で選択した素子が多入力素子でも多
出力素子でもない場合には（Ｓ２３でＮｏ、Ｓ２６でＮ
ｏ）、未検証パス上に未処理の素子があるか否かを判断
する（Ｓ２９）。未処理の素子があれば（Ｓ２９でＹｅ
ｓ）、Ｓ２２以降の処理を繰返す。未処理の素子がなけ
れば（Ｓ２９でＮｏ）、図８を参照して詳述するＳ１２
の処理を引続き行なう。Ｓ２５またはＳ２８の処理終了
後にもＳ２９の処理を行なう。

【００４８】図８を参照して、Ｓ１２の処理を詳述す
る。未検証パス上の信号線のうち両端の信号線を除いた
信号線を１つ選択する（Ｓ３０）。選択した信号線がワ
イヤード信号線か否かを判断する（Ｓ３１）。選択した
信号線がワイヤード信号線の場合には（Ｓ３１でＹｅ
ｓ）、ワイヤード信号線のファンアウト素子の中から未
検証パス上にあるものを見つける（Ｓ３２）。そのファ
ンアウト素子より前方にあるパス上の素子および信号線
のフラグを立てる（Ｓ３３）。Ｓ３０で選択した信号線
がワイヤード信号線でない場合は（Ｓ３１でＮｏ）、そ
の信号線がファンアウト信号線か否かを判断する（Ｓ３
４）。その信号線がファンアウト信号線である場合には
（Ｓ３４でＹｅｓ）、ファンアウト信号線（信号線４４
ｂ）のファンイン素子の中からパス上にあるもの（バッ
ファ４６）を見つける（Ｓ３５）。その素子より後方に
ある素子（バッファ４６、フリップフロップ４２）およ
び信号線（信号線４４ａ）のフラグを立てる（Ｓ３
６）。Ｓ３０で選択した信号線がワイヤード信号線でも
ファンアウト信号線でもない場合には（Ｓ３１でＮｏ、
Ｓ３４でＮｏ）、未検証パス上に未処理の信号線がある
か否かを判断する（Ｓ３７）。未処理の信号線がある場
合には、Ｓ３０以降の処理を繰返し実行する。未処理の
信号線がない場合には（Ｓ３７でＮｏ）、図９を参照し
て詳述するＳ１３の処理を引続き行なう。Ｓ３３または
Ｓ３６の処理終了後にもＳ３７の処理を行なう。

【００４９】図９を参照して、Ｓ１３の処理を詳述す
る。Ｓ１２までの処理でフリップフロップ４２、４３、
バッファ４６および信号線４４ａ、４４ｃのフラグは立
っており、ＡＮＤゲート４５および信号線４４ｂのフラ
グは倒れている。まず、未検証パス上の素子を１つ選択
する（Ｓ３８）。その素子のフラグが立っているかを判
断する（Ｓ３９）。素子のフラグが立っていれば（Ｓ３
９でＹｅｓ）、未検証パス上に未処理の素子があるか否
かを判断する（Ｓ４６）。未処理の素子が存在すれば
（Ｓ４６でＹｅｓ）、Ｓ３８以降の処理を繰返す。未処
理の素子が存在しなければ（Ｓ４６でＮｏ）、未検証パ
ス上の信号線を任意に１つ選択し、この信号線をダミー
素子を仮想的に挿入するための信号線とする（Ｓ４
７）。

【００５０】Ｓ３９の処理で素子のフラグが立っていな
ければ（Ｓ３９でＮｏ）、未検証パス上で、その素子
（ＡＮＤゲート４５）の入力信号線（信号線４４ｂ）を
見つける（Ｓ４０）。その入力信号線（信号線４４ｂ）
のフラグが立っているか否かを判断する（Ｓ４１）。フ
ラグが立っていなければ（Ｓ４１でＮｏ）、その入力信
号線（信号線４４ｂ）をダミー素子を仮想的に挿入する
信号線とし、Ｓ１３の処理を終了する（Ｓ４２）。な
お、信号線４４ｂのように、入力信号線の途中に分岐が
ある場合には、最も前方に位置する分岐点とＳ４０で選
択された素子との間にダミー素子を挿入するものとす
る。その後、図４に示したＳ５の処理を実行し、その入
力信号線（信号線４４ｂ）にダミー素子４７を仮想的に
挿入する（図５（ｂ）参照）。

【００５１】Ｓ３８で選択した素子の入力信号線のフラ
グが立っていれば（Ｓ４１でＹｅｓ）、Ｓ３８で選択し
た素子の出力信号線を見つける（Ｓ４３）。その出力信
号線のフラグが立っているか否かを判断する（Ｓ４
４）。フラグが立っていなければ、その出力信号線をダ
ミー素子を仮想的に挿入する信号線とし、Ｓ１３の処理
を終了する（Ｓ４５）。なお、出力信号線の途中に分岐
がある場合には、最も後方に位置する分岐点とＳ４３で
選択された素子との間にダミー素子を挿入するものとす
る。その後、図４に示したＳ５の処理を実行し、その出
力信号線にダミー素子を仮想的に挿入する。

【００５２】出力信号線のフラグが立っている場合には
（Ｓ４４でＹｅｓ）、上述したＳ４６以降の処理を実行
する。

【００５３】このように、未検証パス上の信号線の中か
ら、他のどのパスにも属さない信号線を見つけ、その信
号線にダミー素子を仮想的に挿入することにより、その
ダミー素子の出力による他のパスへの影響を最小限に押
さえることができ、故障検出率の低下を押さえることが
できる。

【００５４】

【発明の効果】請求項１に記載の発明によると、未検証
パス上の信号線に常時不定値を出力するダミー素子を仮
想的に挿入した上で半導体デバイスのテストパターンを
生成する。このため、このテストパターンを用いてテス
トを行なえば、フォールスパスなどの未検証パスが含ま
れていた場合でも、タイミング問題を起こさずに、確実
にテストできる。

【００５５】請求項２〜３に記載の発明によると、請求
項１に記載の発明の作用、効果に加えて、未検証パス上
の信号線の中から、他のどのパスにも属さない信号線を
見つける。このため、未検証パスへのダミー素子の仮想
的な挿入による他のパスへの影響を最小限に押さえ、故
障検出率の低下を押さえることができる。

【００５６】請求項４〜５に記載の発明によると、請求
項１に記載の発明の作用、効果に加えて、未検証パス上
の信号線の中から、他のパスに与える影響が最も少ない
信号線を選択する。このため、未検証パスへのダミー素
子の仮想的な挿入による他のパスへの影響を最小限に押
さえ、故障検出率の低下を押さえることができる。

【００５７】請求項６に記載の発明によると、未検証パ
ス上の信号線に常時不定値を出力するダミー素子を仮想
的に挿入した上で半導体デバイスのテストパターンを生
成する。このため、このテストパターンを用いてテスト
を行なえば、フォールスパスなどの未検証パスが含まれ
ていた場合でも、タイミング問題を起こさずに、確実に
テストできる。

【００５８】請求項７〜８に記載の発明によると、請求
項６に記載の発明の作用、効果に加えて、未検証パス上
の信号線の中から、他のどのパスにも属さない信号線を
見つける。このため、未検証パスへのダミー素子の仮想
的な挿入による他のパスへの影響を最小限に押さえ、故
障検出率の低下を押さえることができる。

【００５９】請求項９〜１０に記載の発明によると、請
求項６に記載の発明の作用、効果に加えて、未検証パス
上の信号線の中から、他のパスに与える影響が最も少な
い信号線を選択する。このため、未検証パスへのダミー
素子の仮想的な挿入による他のパスへの影響を最小限に
押さえ、故障検出率の低下を押さえることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る半導体デバイス
のテストパターン生成装置の外観図である。

【図２】本発明の実施の形態１に係る半導体デバイス
のテストパターン生成装置のブロック図である。

【図３】本発明の実施の形態１に係る半導体デバイス
の論理回路図である。

【図４】本発明の実施の形態１に係る半導体デバイス
のテストパターン生成装置の処理の流れを示すフローチ
ャートである。

【図５】本発明の実施の形態２に係る半導体デバイス
の論理回路図である。

【図６】本発明の実施の形態２に係る半導体デバイス
のテストパターン生成装置の処理の流れを示すフローチ
ャートである。

【図７】入出力素子の種類に応じた素子および信号線
のフラグの状態設定処理を説明するフローチャートであ
る。

【図８】信号線の種類に応じた素子および信号線のフ
ラグの状態設定処理を説明するフローチャートである。

【図９】ダミー素子を仮想的に挿入する信号線の選択
処理を説明するフローチャートである。

【符号の説明】

１コンピュータ、３磁気テープ装置、４磁気テー
プ、７ＣＤ−ＲＯＭ装置、８ＣＤ−ＲＯＭ、９通
信モデム、１０ＣＰＵ、３２，３３フォールスパ
ス、３４ダミー素子。

Claims

【特許請求の範囲】

【請求項１】半導体デバイスのタイミング検証結果を
受け、前記タイミング検証結果より前記半導体デバイス
内の未検証パスを選択するためのステップと、前記未検証パス上の信号線を選択する信号線選択ステッ
プと、前記信号線に常時不定値を出力するダミー素子を仮想的
に挿入するダミー素子挿入ステップと、前記ダミー素子が仮想的に挿入された前記半導体デバイ
スのテストパターンを生成するステップとを含む、半導
体デバイスのテストパターン生成方法。
【請求項２】前記信号線選択ステップは、前記未検証
パス上の信号線のうち、自身より前方に分岐する信号線
がなく、かつ自身より後方に結合する信号線がない信号
線を選択する孤立信号線選択ステップを含む、請求項１
に記載の半導体デバイスのテストパターン生成方法。
【請求項３】前記未検証パス上の素子および信号線の
各々に関連付けられ、状態を記憶するためのフラグを有
し、前記孤立信号線選択ステップは、前記未検証パス上の素子および信号線に関連付けられた
前記フラグに第１の所定値を設定するステップと、前記未検証パス上の多入力素子の出力信号線のうち、前
記未検証パス上に存在する前記出力信号線を選択し、選
択された前記出力信号線より前方に存在する前記未検証
パス上の素子および信号線に関連付けられた前記フラグ
に第２の所定値を設定するステップと、前記未検証パス上の多出力素子の入力信号線のうち、前
記未検証パス上に存在する前記入力信号線を選択し、選
択された前記入力信号線より後方に存在する前記未検証
パス上の素子および信号線に関連付けられた前記フラグ
に前記第２の所定値を設定するステップと、前記未検証パス上のワイヤード信号線に接続されるファ
ンアウト素子のうち、前記未検証パス上に存在する前記
ファンアウト素子を選択し、選択された前記ファンアウ
ト素子より前方に存在する前記未検証パス上の素子およ
び信号線に関連付けられた前記フラグに前記第２の所定
値を設定するステップと、前記未検証パス上のファンアウト信号線に接続されるフ
ァンイン素子のうち、前記未検証パス上に存在する前記
ファンイン素子を選択し、選択された前記ファンイン素
子より後方に存在する前記未検証パス上の素子および信
号線に関連付けられた前記フラグに前記第２の所定値を
設定するステップと、前記未検証パス上の素子に関連付けられた前記フラグの
値が全て前記第２の所定値であれば、前記未検証パス上
の信号線を１つ選択する第１の選択ステップと、関連付けられた前記フラグの値が前記第１の所定値であ
る前記未検証パス上の素子を選択し、選択された前記素
子に接続される前記未検証パス上の信号線のうち、関連
付けられた前記フラグの値が前記第１の所定値である前
記信号線を１つ選択する第２の選択ステップとを含み、前記ダミー素子挿入ステップは、前記ダミー素子が仮想的に挿入される前記信号線が前記
第１の選択ステップにて選択された場合には、前記信号
線上の任意の位置に常時不定値を出力する前記ダミー素
子を仮想的に挿入するステップと、前記ダミー素子が仮想的に挿入される前記信号線が前記
第２の選択ステップにて選択された場合には、前記信号
線上の位置であって、前記信号線上の分岐点のうち前記
第２の選択ステップで選択された前記素子に最も近い前
記分岐点と前記素子との間の位置に常時不定値を出力す
る前記ダミー素子を仮想的に挿入するステップとを含
む、請求項２に記載の半導体デバイスのテストパターン
生成方法。
【請求項４】前記信号線選択ステップは、前記未検証
パス上の信号線のうち、前記ダミー素子を仮想的に挿入
した後の前記半導体デバイスの動作時に、前記未検証パ
ス以外のパス上の信号線に与える影響が最も小さい信号
線を選択する影響最小信号線選択ステップを含む、請求
項１に記載の半導体デバイスのテストパターン生成方
法。
【請求項５】前記未検証パス上の素子および信号線の
各々に関連付けられ、状態を記憶するためのフラグを有
し、前記影響最小信号線選択ステップは、前記未検証パス上の素子および信号線に関連付けられた
前記フラグに第１の所定値を設定するステップと、前記未検証パス上の多入力素子の出力信号線のうち、前
記未検証パス上に存在する前記出力信号線を選択し、選
択された前記出力信号線より前方に存在する前記未検証
パス上の素子および信号線に関連付けられた前記フラグ
に第２の所定値を設定するステップと、前記未検証パス上の多出力素子の入力信号線のうち、前
記未検証パス上に存在する前記入力信号線を選択し、選
択された前記入力信号線より後方に存在する前記未検証
パス上の素子および信号線に関連付けられた前記フラグ
に前記第２の所定値を設定するステップと、前記未検証パス上のワイヤード信号線に接続されるファ
ンアウト素子のうち、前記未検証パス上に存在する前記
ファンアウト素子を選択し、選択された前記ファンアウ
ト素子より前方に存在する前記未検証パス上の素子およ
び信号線に関連付けられた前記フラグに前記第２の所定
値を設定するステップと、前記未検証パス上のファンアウト信号線に接続されるフ
ァンイン素子のうち、前記未検証パス上に存在する前記
ファンイン素子を選択し、選択された前記ファンイン素
子より後方に存在する前記未検証パス上の素子および信
号線に関連付けられた前記フラグに前記第２の所定値を
設定するステップと、前記未検証パス上の素子に関連付けられた前記フラグの
値が全て前記第２の所定値であれば、前記未検証パス上
の信号線を１つ選択する第１の選択ステップと、関連付けられた前記フラグの値が前記第１の所定値であ
る前記未検証パス上の素子を選択し、選択された前記素
子に接続される前記未検証パス上の信号線のうち、関連
付けられた前記フラグの値が前記第１の所定値である前
記信号線を１つ選択する第２の選択ステップとを含み、前記ダミー素子挿入ステップは、前記ダミー素子が仮想的に挿入される前記信号線が前記
第１の選択ステップにて選択された場合には、前記信号
線上の任意の位置に常時不定値を出力する前記ダミー素
子を仮想的に挿入するステップと、前記ダミー素子が仮想的に挿入される前記信号線が前記
第２の選択ステップにて選択された場合には、前記信号
線上の位置であって、前記信号線上の分岐点のうち前記
第２の選択ステップで選択された前記素子に最も近い前
記分岐点と前記素子との間の位置に常時不定値を出力す
る前記ダミー素子を仮想的に挿入するステップとを含
む、請求項４に記載の半導体デバイスのテストパターン
生成方法。
【請求項６】半導体デバイスのテストパターン生成方
法をコンピュータに実行させるための半導体デバイスの
テストパターン生成プログラムを記録したコンピュータ
で読取り可能な記録媒体であって、前記半導体デバイスのテストパターン生成方法は、半導体デバイスのタイミング検証結果を受け、前記タイ
ミング検証結果より前記半導体デバイス内の未検証パス
を選択するためのステップと、前記未検証パス上の信号線を選択する信号線選択ステッ
プと、前記信号線に常時不定値を出力するダミー素子を仮想的
に挿入するダミー素子挿入ステップと、前記ダミー素子が仮想的に挿入された前記半導体デバイ
スのテストパターンを生成するステップとを含む、半導
体デバイスのテストパターン生成プログラムを記録した
コンピュータで読取り可能な記録媒体。
【請求項７】前記信号線選択ステップは、前記未検証
パス上の信号線のうち、自身より前方に分岐する信号線
がなく、かつ自身より後方に結合する信号線がない信号
線を選択する孤立信号線選択ステップを含む、請求項６
に記載の半導体デバイスのテストパターン生成プログラ
ムを記録したコンピュータで読取り可能な記録媒体。
【請求項８】前記未検証パス上の素子および信号線の
各々に関連付けられ、状態を記憶するためのフラグを有
し、前記孤立信号線選択ステップは、前記未検証パス上の素子および信号線に関連付けられた
前記フラグに第１の所定値を設定するステップと、前記未検証パス上の多入力素子の出力信号線のうち、前
記未検証パス上に存在する前記出力信号線を選択し、選
択された前記出力信号線より前方に存在する前記未検証
パス上の素子および信号線に関連付けられた前記フラグ
に第２の所定値を設定するステップと、前記未検証パス上の多出力素子の入力信号線のうち、前
記未検証パス上に存在する前記入力信号線を選択し、選
択された前記入力信号線より後方に存在する前記未検証
パス上の素子および信号線に関連付けられた前記フラグ
に前記第２の所定値を設定するステップと、前記未検証パス上のワイヤード信号線に接続されるファ
ンアウト素子のうち、前記未検証パス上に存在する前記
ファンアウト素子を選択し、選択された前記ファンアウ
ト素子より前方に存在する前記未検証パス上の素子およ
び信号線に関連付けられた前記フラグに前記第２の所定
値を設定するステップと、前記未検証パス上のファンアウト信号線に接続されるフ
ァンイン素子のうち、前記未検証パス上に存在する前記
ファンイン素子を選択し、選択された前記ファンイン素
子より後方に存在する前記未検証パス上の素子および信
号線に関連付けられた前記フラグに前記第２の所定値を
設定するステップと、前記未検証パス上の素子に関連付けられた前記フラグの
値が全て前記第２の所定値であれば、前記未検証パス上
の信号線を１つ選択する第１の選択ステップと、関連付けられた前記フラグの値が前記第１の所定値であ
る前記未検証パス上の素子を選択し、選択された前記素
子に接続される前記未検証パス上の信号線のうち、関連
付けられた前記フラグの値が前記第１の所定値である前
記信号線を１つ選択する第２の選択ステップとを含み、前記ダミー素子挿入ステップは、前記ダミー素子が仮想的に挿入される前記信号線が前記
第１の選択ステップにて選択された場合には、前記信号
線上の任意の位置に常時不定値を出力する前記ダミー素
子を仮想的に挿入するステップと、前記ダミー素子が仮想的に挿入される前記信号線が前記
第２の選択ステップにて選択された場合には、前記信号
線上の位置であって、前記信号線上の分岐点のうち前記
第２の選択ステップで選択された前記素子に最も近い前
記分岐点と前記素子との間の位置に常時不定値を出力す
る前記ダミー素子を仮想的に挿入するステップとを含
む、請求項７に記載の半導体デバイスのテストパターン
生成プログラムを記録したコンピュータで読取り可能な
記録媒体。
【請求項９】前記信号線選択ステップは、前記未検証
パス上の信号線のうち、前記ダミー素子を仮想的に挿入
した後の前記半導体デバイスの動作時に、前記未検証パ
ス以外のパス上の信号線に与える影響が最も小さい信号
線を選択する影響最小信号線選択ステップを含む、請求
項６に記載の半導体デバイスのテストパターン生成プロ
グラムを記録したコンピュータで読取り可能な記録媒
体。
【請求項１０】前記未検証パス上の素子および信号線
の各々に関連付けられ、状態を記憶するためのフラグを
有し、前記影響最小信号線選択ステップは、前記未検証パス上の素子および信号線に関連付けられた
前記フラグに第１の所定値を設定するステップと、前記未検証パス上の多入力素子の出力信号線のうち、前
記未検証パス上に存在する前記出力信号線を選択し、選
択された前記出力信号線より前方に存在する前記未検証
パス上の素子および信号線に関連付けられた前記フラグ
に第２の所定値を設定するステップと、前記未検証パス上の多出力素子の入力信号線のうち、前
記未検証パス上に存在する前記入力信号線を選択し、選
択された前記入力信号線より後方に存在する前記未検証
パス上の素子および信号線に関連付けられた前記フラグ
に前記第２の所定値を設定するステップと、前記未検証パス上のワイヤード信号線に接続されるファ
ンアウト素子のうち、前記未検証パス上に存在する前記
ファンアウト素子を選択し、選択された前記ファンアウ
ト素子より前方に存在する前記未検証パス上の素子およ
び信号線に関連付けられた前記フラグに前記第２の所定
値を設定するステップと、前記未検証パス上のファンアウト信号線に接続されるフ
ァンイン素子のうち、前記未検証パス上に存在する前記
ファンイン素子を選択し、選択された前記ファンイン素
子より後方に存在する前記未検証パス上の素子および信
号線に関連付けられた前記フラグに前記第２の所定値を
設定するステップと、前記未検証パス上の素子に関連付けられた前記フラグの
値が全て前記第２の所定値であれば、前記未検証パス上
の信号線を１つ選択する第１の選択ステップと、関連付けられた前記フラグの値が前記第１の所定値であ
る前記未検証パス上の素子を選択し、選択された前記素
子に接続される前記未検証パス上の信号線のうち、関連
付けられた前記フラグの値が前記第１の所定値である前
記信号線を１つ選択する第２の選択ステップとを含み、前記ダミー素子挿入ステップは、前記ダミー素子が仮想的に挿入される前記信号線が前記
第１の選択ステップにて選択された場合には、前記信号
線上の任意の位置に常時不定値を出力する前記ダミー素
子を仮想的に挿入するステップと、前記ダミー素子が仮想的に挿入される前記信号線が前記
第２の選択ステップにて選択された場合には、前記信号
線上の位置であって、前記信号線上の分岐点のうち前記
第２の選択ステップで選択された前記素子に最も近い前
記分岐点と前記素子との間の位置に常時不定値を出力す
る前記ダミー素子を仮想的に挿入するステップとを含
む、請求項９に記載の半導体デバイスのテストパターン
生成プログラムを記録したコンピュータで読取り可能な
記録媒体。