JPH0638496B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0638496B2
JPH0638496B2 JP58115523A JP11552383A JPH0638496B2 JP H0638496 B2 JPH0638496 B2 JP H0638496B2 JP 58115523 A JP58115523 A JP 58115523A JP 11552383 A JP11552383 A JP 11552383A JP H0638496 B2 JPH0638496 B2 JP H0638496B2
Authority
JP
Japan
Prior art keywords
layer
polycrystalline silicon
metal silicide
metal
silicide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58115523A
Other languages
English (en)
Other versions
JPS607775A (ja
Inventor
武 岡澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP58115523A priority Critical patent/JPH0638496B2/ja
Priority to US06/624,733 priority patent/US4584760A/en
Publication of JPS607775A publication Critical patent/JPS607775A/ja
Publication of JPH0638496B2 publication Critical patent/JPH0638496B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
    • H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
    • H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
    • H10D64/0131—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional conductive layer comprising a silicide layer formed by the silicidation reaction between the layer of silicon with a metal layer which is not formed by metal implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4451—Semiconductor materials, e.g. polysilicon

Description

【発明の詳細な説明】 本発明は半導体装置にかかり、とくに一導電性を有す
る、多結晶シリコンを、例えば低抵抗化することを目指
して、金属との化合物（以下金属シリサイドと略する）
を形成しようとする際に、従来避けることの出来なかっ
た問題を同時に解決することの出来る構造に関するもの
である。具体的にはＭＯＳ型半導体装置の多結晶シリコ
ンよりなるゲート電極をシリサイド化する際に、金属原
子に起因した、電気的特性の変動がほとんど無くなる事
の可能な構造を与えるものである。
近年、従来のポリシリコンゲートに変わる低抵抗ゲート
の要求が強い。そのような、低抵抗ゲートを得る方法の
うち、通常よく用いられる方法は、次に示すような、シ
リコンと金属との化合物（金属シリサイド）を形成する
ことである。
第１図はそのような金属シリサイドを形成する一例であ
る。
第１図(a)に示すように、一導電型単結晶シリコン基板
１１の一表面上に、例えば熱酸化法により、酸化シリコ
ン膜１２を形成する。この膜は、例えばＭＯＳ型半導体
装置のゲート酸化膜となる場合がある。前記酸化シリコ
ン膜１２の表面上の所定の場所に一導電型の多結晶シリ
コン１３が公知の技術を用いて形成する。その側面にも
酸化シリコン膜が被着している。この多結晶シリコン膜
１３は例えばＭＯＳ型半導体装置のゲート電極になる。
次に、第１図(b)に示すように、少なくとも前記多結晶
シリコン１３を被って、金属層１４を被着する。つづい
て、適当な熱処理を施すことにより、前記金属層１４
の、前記多結晶シリコン１３と接している領域において
のみ、金属原子とシリコン原子が反応して、金属シリサ
イド層１５が成長する。また、前記金属層１４のうちで
前記酸化シリコン膜１２と接している領域では、一属シ
リサイド層は成長しないで、金属層は被着時の状態で残
される（第１図(c)）。
次いで、前記金属層１４を選択的にエッチング除去する
ことにより前記金属シリサイド層１５は残されたまま前
記酸化シリコン膜１２の上の、前記金属層１４のみ除去
することが出来る。それによって、前記多結晶シリコン
上にのみ金属シリサイド層１５を形成することが出来る
（第１図(d)）。この方法は、特殊なエッチング法を用
いることなしに、金属シリサイド層を、多結晶シリコン
膜上に自己整合的に形成することが出来るという大きな
利点があるものの次に述べるような問題点があった。
第２図(a)は第１図に示した金属シリサイド層形成の方
法を用いて、ＭＯＳ型半導体装置を製造した場合のその
構造の断面図を示したものである。
第２図(a)において一導電型単結晶シリコン基板２１上
に酸化シリコンより成る、ゲート絶縁膜22を形成し、２
３で示した、多結晶シリコンより成るゲート電極上に、
金属シリサイド層２５を形成してある。26a,26bはそれ
ぞれＭＯＳ型半導体装置のソース及びドレイン不純物拡
散層領域を示している。このように、公知の技術を用い
て、ゲート電極領域に金属シリサイド層を形成した場
合、形成直後は、物理的構造においても、電気的な特性
としても第２図(a)に示したような、多結晶シリコン層
と、金属シリサイド層は二層構造になっている。しか
し、このような二層構造は、必ずしも安定なものではな
く、いろいろな原因で、くずれていく傾向にある。そし
て、このような二層構造がくずれた場合、第２図(b)に
示すように金属シリサイド層２５は、多結晶シリコン層
２３の中に拡散していき最終的には、前記ゲート絶縁膜
２２との界面にまで達する。金属シリサイド層が、ゲー
ト絶縁膜との界面にまで達した場合、ＭＯＳ型半導体装
置は、その電気的特性に著しい影響を受けてしまう。す
なわち、ＭＯＳ型半導体装置は、ゲート電極の下の基板
表面領域の電流を制御することで、動作することを特長
としているので、ゲート電極下の基板表面領域に印加さ
れる電界は、正確に制御されている。そのような領域
に、比較的不安定な金属シリサイド層が形成されること
は、ＭＯＳ型半導体装置の電気的特性が非常に大きく変
動することは避けられない。具体的には、例えば、エン
ハンスメント型ＭＯＳトランジスタは、反転層形成のし
きい値電圧が大きく変動することになる。
一方そのような二重層をくずす要因としては、いくつか
考えられるが、そのうちで最も深刻なものは、ＭＯＳ型
半導体装置製造上行なわれる高温の熱処理である。高温
の熱処理は、金属及びシリコン原子を大きく活性化し、
その結果、金属シリサイド層形成直後に保たれていた、
金属シリサイド層と多結晶シリコン層との二層構造は全
く保持されない場合がある。また、上で並べた高温の熱
処理は、製造上、不可避な場合が多く、ここで述べた問
題は全く深刻であった。
本発明は、そのような問題点を解決することを目的とす
るもので、その要旨は、多結晶シリコン上に金属シリサ
イド層を形成する際、多結晶シリコンを、二層構造に
し、特に、その二層の下層すなわち、ＭＯＳ型半導体装
置におけるゲート絶縁膜に接する層を、高濃度に不純物
を拡散し、金属シリサイド層の拡散に対して阻止膜とす
ることを特長とする。
以下、第３図に従ってその製造工程を示し、最後にそれ
によって得られた構造を明示する。
第３図(a)に示すように、一導電型単結晶シリコン基板
３１の一主表面上に、例えば熱酸化法により、酸化シリ
コンより成るゲート絶縁膜３２を形成する。次いで、第
１多結晶シリコン層３３を前記ゲート絶縁膜３２に接し
て形成する。次に、前記第１多結晶シリコン層３３中
に、例えば、リンよりなる不純物を高濃度に導入する。
そのような高濃度の不純物導入は、イオン注入法及び熱
拡散法などの公知の方法で行なわれてよい。また、その
ような高濃度第１多結晶シリコン層３３の不純物濃度
は、後で行なわれる金属シリサイド層形成と比較して、
十分に形成速度が小さくなる濃度であればよい。つま
り、通常、金属シリサイド層はシリコン中に不純物が高
濃度で入っている場合、形成速度は濃度に強く依存し、
不純物濃度が高くなるにつれて小さくなる傾向があるの
で、ある濃度を超えると、そこでの金属シリサイド層の
形成は無視できる訳である。
次いで、第３図(b)に示すように、第２の多結晶シリコ
ン層３７を、前記高濃度多結晶シリコン層３３の上に形
成する。次いで、例えば窒化シリコン膜のような、シリ
コンの熱酸化に際してマスクとなるような膜３８を形成
する。
次いで、第３図(c)に示すように、公知のフォトエッチ
ング技術を用いて、所定の位置にのみ、前記多結晶シリ
コン領域を形成するように、前記窒化シリコン膜３８、
第２多結晶シリコン層３７、高濃度多結晶シリコン層３
３を順にエッチングし、それぞれ、38a,37a,33aを形成
する。
次いで、前記窒化シリコン膜３８をマスクにして、高温
の熱酸化法により、前記第２多結晶シリコン層３７ａ、
前記高濃度多結晶シリコン層33aの側面に、酸化シリコ
ン膜を成長する。次いで前記窒化シリコン膜を除去し、
第３図(d)の構造を得る。
次いで第３図(e)に示すように全面に金属層３４を被着
する。
適当な熱処理を施すことにより、前記金属層３４の前記
第２の多結晶シリコン３７ａと接している領域において
のみ、金属原子とシリコン原子が反応して金属シリサイ
ド層３５が成長する。またこの場合も、従来例のところ
で述べたように、前記金属層３４のうちで、前記酸化シ
リコン膜３２と接している領域では、金属シリサイド層
は成長しないで、金属層は被着時の状態で残される（第
３図(f)）。
次いで、前記金属層３４を選択的にエッチング除去する
ことにより、前記金属シリサイド層３５は残されたま
ま、前記酸化シリコン膜３２の上の前記金属層３４のみ
除去することが出来る。そうすることにより、第３図
(g)で示す構造が得られる。
この構造の特長は、多結晶シリコン層が、従来の構造と
異なり二層構造になっており、しかも、基板３１に近い
部分に、不純物濃度が非常に高くなるような第１の多結
晶シリコン層が形成してあることで、それによって、金
属シリサイド層が拡散して、基板３１の近くまで達する
ことが不可能になる。すなわち、第２図で説明したよう
な、ＭＯＳ型半導体装置の電気的特性の変動をもたらす
ことの少ない構造を与えるものである。
【図面の簡単な説明】
第１図は金属シリサイド層形成に関する従来の一方法例
を示した断面図である。第２図は、従来の構造における
問題点を説明するためのＭＯＳ型半導体装置の断面図で
ある。また第３図は、本発明に基づいた一実施例を各工
程毎に示した断面図である。 尚、図において、１１，２１，３１……一導電型結晶シ
リコン基板、１２，２２，３２……ゲート絶縁膜及びゲ
ート側面絶縁膜、１３……従来例における多結晶シリコ
ン層、３３，３３ａ……高濃度第１多結晶シリコン層、
３７，３７ａ……第２多結晶シリコン層、１４，３４…
…金属層、１５，３５……金属シリサイド層。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ゲート電極がゲート絶縁膜の表面に形成さ
    れた多結晶シリコン層及びこの表面に形成された金属シ
    リサイド層で形成された電界効果トランジスタを有する
    半導体装置において、前記多結晶シリコン層の前記ゲー
    ト絶縁膜近傍に位置する部分の不純物濃度が、当該部分
    における前記金属シリサイド層の形成を抑制するよう
    に、前記金属シリサイド層近傍の前記多結晶シリコン層
    の部分よりも高められていることを特徴とする半導体装
    置。
JP58115523A 1983-06-27 1983-06-27 半導体装置 Expired - Lifetime JPH0638496B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP58115523A JPH0638496B2 (ja) 1983-06-27 1983-06-27 半導体装置
US06/624,733 US4584760A (en) 1983-06-27 1984-06-26 Method of manufacturing a semiconductor device having a polycrystalline silicon layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58115523A JPH0638496B2 (ja) 1983-06-27 1983-06-27 半導体装置

Publications (2)

Publication Number Publication Date
JPS607775A JPS607775A (ja) 1985-01-16
JPH0638496B2 true JPH0638496B2 (ja) 1994-05-18

Family

ID=14664632

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58115523A Expired - Lifetime JPH0638496B2 (ja) 1983-06-27 1983-06-27 半導体装置

Country Status (2)

Country Link
US (1) US4584760A (ja)
JP (1) JPH0638496B2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5825264A (ja) * 1981-08-07 1983-02-15 Hitachi Ltd 絶縁ゲート型半導体装置
JPS62102559A (ja) * 1985-10-29 1987-05-13 Mitsubishi Electric Corp 半導体装置及び製造方法
JPS62115776A (ja) * 1985-11-15 1987-05-27 Nec Corp 半導体装置の製造方法
JPS63255972A (ja) * 1987-04-14 1988-10-24 Toshiba Corp 半導体装置の製造方法
US5237196A (en) * 1987-04-14 1993-08-17 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
JP2757927B2 (ja) * 1990-06-28 1998-05-25 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体基板上の隔置されたシリコン領域の相互接続方法
JP2558931B2 (ja) * 1990-07-13 1996-11-27 株式会社東芝 半導体装置およびその製造方法
US5147820A (en) * 1991-08-26 1992-09-15 At&T Bell Laboratories Silicide formation on polysilicon
JP3045946B2 (ja) * 1994-05-09 2000-05-29 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイスの製造方法
EP0746027A3 (en) * 1995-05-03 1998-04-01 Applied Materials, Inc. Polysilicon/tungsten silicide multilayer composite formed on an integrated circuit structure, and improved method of making same
JP2636796B2 (ja) * 1995-05-24 1997-07-30 日本電気株式会社 半導体装置の製造方法
KR100190757B1 (ko) * 1995-06-30 1999-06-01 김영환 모스 전계 효과 트랜지스터 형성방법
FR2739491B1 (fr) * 1995-09-28 1997-12-12 Sgs Thomson Microelectronics Procede de modification du dopage d'une couche de silicium
US5981364A (en) * 1995-12-06 1999-11-09 Advanced Micro Devices, Inc. Method of forming a silicon gate to produce silicon devices with improved performance
US5851891A (en) * 1997-04-21 1998-12-22 Advanced Micro Devices, Inc. IGFET method of forming with silicide contact on ultra-thin gate
US5930634A (en) * 1997-04-21 1999-07-27 Advanced Micro Devices, Inc. Method of making an IGFET with a multilevel gate
US7268065B2 (en) * 2004-06-18 2007-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing metal-silicide features
US7138307B2 (en) * 2004-08-04 2006-11-21 Intel Corporation Method to produce highly doped polysilicon thin films
US20080191268A1 (en) * 2007-02-14 2008-08-14 Qimonda Ag Integrated circuit and method of manufacturing an integrated circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5290273A (en) * 1976-01-23 1977-07-29 Hitachi Ltd Semiconductor device
JPS606108B2 (ja) * 1976-07-07 1985-02-15 株式会社東芝 半導体装置の製造方法
US4128670A (en) * 1977-11-11 1978-12-05 International Business Machines Corporation Fabrication method for integrated circuits with polysilicon lines having low sheet resistance
JPS54108582A (en) * 1978-02-15 1979-08-25 Toshiba Corp Manufacture of silicon type field effect transistor
US4309224A (en) * 1978-10-06 1982-01-05 Tokyo Shibaura Denki Kabushiki Kaisha Method for manufacturing a semiconductor device
US4329706A (en) * 1979-03-01 1982-05-11 International Business Machines Corporation Doped polysilicon silicide semiconductor integrated circuit interconnections
US4229502A (en) * 1979-08-10 1980-10-21 Rca Corporation Low-resistivity polycrystalline silicon film
JPS577959A (en) * 1980-06-19 1982-01-16 Toshiba Corp Semiconductor device
NL186352C (nl) * 1980-08-27 1990-11-01 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
JPS583285A (ja) * 1981-06-30 1983-01-10 Fujitsu Ltd 半導体集積回路の保護装置
US4471524A (en) * 1982-06-01 1984-09-18 At&T Bell Laboratories Method for manufacturing an insulated gate field effect transistor device

Also Published As

Publication number Publication date
JPS607775A (ja) 1985-01-16
US4584760A (en) 1986-04-29

Similar Documents

Publication Publication Date Title
US5869377A (en) Method of fabrication LDD semiconductor device with amorphous regions
JPH0638496B2 (ja) 半導体装置
JPH0586673B2 (ja)
JP3607684B2 (ja) 半導体装置の製造方法
JPS63257231A (ja) 半導体装置の製造方法
JPH1064898A (ja) 半導体装置の製造方法
JP3140023B2 (ja) 半導体装置及びその製造方法
JPS6310896B2 (ja)
KR100238872B1 (ko) 반도체 장치의 제조 방법
JPH0682668B2 (ja) 半導体装置の製造方法
JP3397804B2 (ja) 不揮発性メモリの製造方法
JP2711187B2 (ja) 半導体装置の製造方法
JPS643070B2 (ja)
JPH0555246A (ja) 絶縁ゲイト型半導体装置の作製方法
KR0130626B1 (ko) 측면 소스/드레인 구조의 트랜지스터 및 그 제조방법
JPH11354650A (ja) 半導体装置およびその製造方法
JPH05226647A (ja) 半導体集積回路装置の製造方法
JP3147374B2 (ja) 半導体装置
JPS60133755A (ja) 半導体装置の製造方法
JPH06326316A (ja) 半導体装置の製造方法
JPH04336466A (ja) 半導体装置の製造方法
JP2000100972A (ja) 半導体装置
JPH0582071B2 (ja)
JPS61212067A (ja) 半導体装置の製法
JPH025411A (ja) 半導体装置の製造方法