JPH11135478A - Manufacture of semiconductor device - Google Patents
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Landscapes
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しくは薄い膜上の層をエッチングす
る方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for etching a layer on a thin film.
【０００２】[0002]
【従来の技術】従来の半導体装置の製造方法として、例
えばＭＯＳプロセスにおいては、シリコン単結晶基板に
フィールド酸化膜層を形成する。そして、フィールド酸
化膜層が形成されていないアクティブ領域にトランジス
タを形成する。トランジスタを形成するには、図２に示
すように、まず、アクティブ領域のシリコン基板１上
に厚さ１００Å〜２００Åのゲート酸化膜２を形成し、
次いでこのゲート酸化膜２上に多結晶シリコン（導電
層）３を３５００Åの厚さで形成する。次にリソグラ
フィの技術を利用してパターニングする。すなわち、多
結晶シリコン層３上にホトレジスト４を１５０００Åの
厚さで塗布し、パターンマスクを使ってパターン露光
し、現像して所定パターンのホトレジスト４を多結晶シ
リコン３の上に形成する。最後にそのホトレジスト４
を保護マスクとして多結晶シリコン３に対しドライエッ
チングを施して、所定のパターンのゲート電極５や配線
６を形成している。2. Description of the Related Art As a conventional method of manufacturing a semiconductor device, for example, in a MOS process, a field oxide film layer is formed on a silicon single crystal substrate. Then, a transistor is formed in an active region where the field oxide film layer is not formed. In order to form a transistor, first, as shown in FIG. 2, a gate oxide film 2 having a thickness of 100 ° to 200 ° is formed on a silicon substrate 1 in an active region.
Next, polycrystalline silicon (conductive layer) 3 is formed on gate oxide film 2 to a thickness of 3500 °. Next, patterning is performed using lithography technology. That is, a photoresist 4 is applied to the polycrystalline silicon layer 3 at a thickness of 15000 °, pattern-exposed using a pattern mask, and developed to form a photoresist 4 having a predetermined pattern on the polycrystalline silicon 3. Finally, the photoresist 4
Is used as a protective mask to dry-etch polycrystalline silicon 3 to form gate electrodes 5 and wirings 6 in a predetermined pattern.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法にあっては、通常、ホトレジ
スト４は１５０００Å程度の厚さがあるため、ドライエ
ッチングに際して次のような問題が発生する。すなわ
ち、図３に示すように、イオン７が厚みのあるレジスト
マスク４の側壁で反射されて、パターンが形成されつつ
ある多結晶シリコン３の基部にイオンが集中してしま
い、その結果、基部近傍の下地のゲート酸化膜２に微細
な孔（トレンチ）８が発生する。この現象はサブトレン
チ現象といわれ、特に下地酸化膜が薄い場合には、問題
となる場合がある。However, in the above-described conventional method for manufacturing a semiconductor device, the photoresist 4 usually has a thickness of about 15,000.degree. That is, as shown in FIG. 3, the ions 7 are reflected on the side walls of the thick resist mask 4, and the ions are concentrated on the base of the polycrystalline silicon 3 where the pattern is being formed. A fine hole (trench) 8 is generated in the gate oxide film 2 underneath. This phenomenon is called a sub-trench phenomenon, and may cause a problem particularly when the underlying oxide film is thin.
【０００４】そこで本発明は、このような従来の問題点
に着目してなされたもので、エッチング時のレジストマ
スク側壁の反射によるイオンの集中を低減し、もってサ
ブトレンチ現象を抑制する半導体装置の製造方法を提供
することを課題とする。Accordingly, the present invention has been made in view of such conventional problems, and there is provided a semiconductor device which reduces the concentration of ions due to reflection on the side wall of a resist mask during etching, thereby suppressing the sub-trench phenomenon. It is an object to provide a manufacturing method.
【０００５】[0005]
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に係る発明は、薄い第１層上に第２層を
形成し、該第２層を所定のパターンでエッチングする半
導体装置の製造方法において、前記第２層上に、該第２
層の膜厚より薄く且つ第２層エッチング条件で選択性が
十分高い第３層を形成する工程と、形成した前記第３層
に対しホトレジストをマスクとして所定のパターンで第
１のエッチングを施しパターニングする工程と、パター
ニングされた前記第３層をマスクとして前記第２層に対
し第２のエッチングを施す工程とを含むことを特徴とす
る。According to a first aspect of the present invention, a second layer is formed on a thin first layer, and the second layer is etched in a predetermined pattern. In the method for manufacturing a semiconductor device, the second layer is formed on the second layer.
Forming a third layer having a thickness smaller than the thickness of the layer and having sufficiently high selectivity under the second layer etching condition, and subjecting the formed third layer to first etching using a photoresist as a mask in a predetermined pattern to perform patterning And performing a second etching on the second layer using the patterned third layer as a mask.
【０００６】また、請求項２係る発明は、上記請求項１
の半導体装置の製造方法において、第１層をゲート酸化
膜、第２層を導電層、第３層を酸化シリコーン膜とした
ものである。[0006] The invention according to claim 2 is the above-described claim 1.
Wherein the first layer is a gate oxide film, the second layer is a conductive layer, and the third layer is a silicon oxide film.
【０００７】さらに、請求項３係る発明は、上記請求項
２の半導体装置の製造方法において、前記導電層は多結
晶シリコン層であり、前記酸化シリコン層はテトラエト
キシシランのＣＶＤ膜であって、酸化シリコン層の膜厚
は多結晶シリコン層の膜厚の３分の１〜１倍であること
を特徴とするものである。In a third aspect of the present invention, in the method of manufacturing a semiconductor device according to the second aspect, the conductive layer is a polycrystalline silicon layer, and the silicon oxide layer is a CVD film of tetraethoxysilane. The thickness of the silicon oxide layer is one third to one times the thickness of the polycrystalline silicon layer.
【０００８】本願発明者らは、マスクとなる膜の膜厚
は、被エッチング膜とマスクとなる膜との選択性が大き
ければ薄くすることができる点に注目した。すなわち、
マスクとなる膜の膜厚が、被エッチング膜の膜厚に対
し、被エッチング膜とマスクとなる膜との選択性の逆数
倍以上あれば、マスクとして機能する。但し、膜厚が厚
くなりすぎると、イオンの反射が多くなる。そこで、イ
オンの反射が多くならない程度の膜厚が維持できるよう
に選択性を考慮してマスク膜を選べば、マスク側壁の反
射によるイオンの集中を低減し、サブトレンチ現象を抑
制することができる筈である。The inventors of the present application have noticed that the thickness of a film serving as a mask can be reduced if the selectivity between a film to be etched and a film serving as a mask is large. That is,
The film functions as a mask if the thickness of the film serving as a mask is at least the reciprocal multiple of the selectivity between the film to be etched and the film serving as the mask with respect to the thickness of the film to be etched. However, when the film thickness is too large, the reflection of ions increases. Therefore, if the mask film is selected in consideration of the selectivity so as to maintain a film thickness that does not increase the ion reflection, the concentration of ions due to the reflection on the mask side wall can be reduced and the sub-trench phenomenon can be suppressed. It should be.
【０００９】例えば、多結晶シリコンを被エッチング膜
とした場合に、そのエッチング条件で選択性の十分高い
マスク膜としてＴＥＯＳ膜（テトラエトキシシランによ
るＣＶＤ膜）を好適に用いることができる。このＴＥＯ
Ｓ膜を多結晶シリコンのマスク膜とすると、従来のホト
レジストを用いた場合よりマスク膜厚を大幅に薄くする
ことができる。因みにホトレジスト膜は多結晶シリコン
膜の４倍の厚みである。これに対し、ＴＥＯＳ膜の厚さ
は多結晶シリコン膜の約３分の１以上、１倍以下とする
ことができる。ＴＥＯＳ膜の厚さが多結晶シリコン膜の
約３分の１未満では、多結晶シリコン膜のエッチングに
際してＴＥＯＳ膜のマスク機能が不足し、正確なパター
ンが形成できない。一方、ＴＥＯＳ膜の厚さが多結晶シ
リコン膜の１倍を超えると、エッチングに際してＴＥＯ
Ｓ膜の側壁でのイオン反射量が増大し過ぎてサブトレン
チ現象を抑制できない。For example, when polycrystalline silicon is used as the film to be etched, a TEOS film (CVD film using tetraethoxysilane) can be suitably used as a mask film having sufficiently high selectivity under the etching conditions. This TEO
When the S film is a polycrystalline silicon mask film, the mask film thickness can be significantly reduced as compared with the case where a conventional photoresist is used. Incidentally, the photoresist film is four times as thick as the polycrystalline silicon film. On the other hand, the thickness of the TEOS film can be about one third or more and one time or less of the polycrystalline silicon film. If the thickness of the TEOS film is less than about one third of the thickness of the polycrystalline silicon film, the mask function of the TEOS film is insufficient at the time of etching the polycrystalline silicon film, so that an accurate pattern cannot be formed. On the other hand, if the thickness of the TEOS film exceeds one time of the polycrystalline silicon film, TEO
The sub-trench phenomenon cannot be suppressed because the amount of ion reflection on the side wall of the S film is too large.
【００１０】このＴＥＯＳ膜の膜厚は、具体的には、多
結晶シリコン膜の膜厚が３５００Åであれば、約１２０
０Åから３０００Å程度が好ましい。これは、通常のレ
ジストが１００００Åから２００００Åであることを考
えると、３分１から１５分の１程度であり、マスク側壁
のイオンの反射を効果的に低減することができる。Specifically, if the thickness of the polycrystalline silicon film is 3500.degree.
It is preferably about 0 ° to 3000 °. This is about one-third to one-fifteenth in consideration of a normal resist having a temperature of 10,000 to 20,000 °, and it is possible to effectively reduce the reflection of ions on the mask side wall.
【００１１】[0011]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の半導体装置の製
造方法の一例を示した工程図である。従来と同一部分に
は同一の符号を付して詳細な説明は省略する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a process chart showing an example of a method for manufacturing a semiconductor device according to the present invention. The same parts as those in the related art are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００１２】第１の工程で、シリコーン基板１に第１層
としてのゲート酸化膜２を約１００〜２００Åの厚さ
に、例えば熱酸化により形成する。第２の工程で、ゲー
ト酸化膜２上に、第２層としての多結晶シリコン層（導
電層）３を、公知の方法により例えば３５００±３００
Åの厚さで形成する。この第２層の膜厚は任意である
が、次工程で述べるマスク膜の膜厚に関係する。In a first step, a gate oxide film 2 as a first layer is formed on a silicone substrate 1 to a thickness of about 100 to 200 °, for example, by thermal oxidation. In the second step, a polycrystalline silicon layer (conductive layer) 3 as a second layer is formed on the gate oxide film 2 by, for example, 3500 ± 300.
It is formed with a thickness of Å. The thickness of the second layer is arbitrary, but is related to the thickness of the mask film described in the next step.
【００１３】第３の工程で、前記多結晶シリコン層３の
上に、第３層としてのテトラエトキシシラン（ＴＥＯ
Ｓ）のＣＶＤ膜１０を、例えば１７００±２００Åの厚
さに形成する。この第３層を形成するＴＥＯＳ（酸化シ
リコン）膜１０は、多結晶シリコン層３の膜厚の３分の
１〜１倍、すなわち多結晶シリコン層３が３５００Åの
場合には、１２００Åから３０００Åの範囲内の膜厚と
するのが好ましく、後述する多結晶シリコン層３のエッ
チングに際してそのマスク膜として機能する。In a third step, tetraethoxysilane (TEO) is formed on the polycrystalline silicon layer 3 as a third layer.
The S) CVD film 10 is formed to a thickness of, for example, 1700 ± 200 °. The TEOS (silicon oxide) film 10 forming the third layer has a thickness of 1/3 to 1 times the thickness of the polycrystalline silicon layer 3, that is, when the polycrystalline silicon layer 3 has a thickness of 3500 °, a thickness of 1200 ° to 3000 ° is obtained. The thickness is preferably within the range, and functions as a mask film when etching the polycrystalline silicon layer 3 described later.
【００１４】第４の工程では、前記ＴＥＯＳ膜１０の上
に、ＴＥＯＳ膜１０をエッチングする際のマスク膜とし
て機能するホトレジスト４を例えば１０５００Åの厚さ
で塗布する。そして、公知のリソグラフィの手法により
露光，現像の工程を経て所定パターンにパターニングす
る。このホトレジスト４の厚さは１０５００Åとした
が、これに限定するものではなく、１００００〜２００
００Åの範囲の膜厚であればよく、ＴＥＯＳ膜１０のパ
ターン形成が可能であればよい。In a fourth step, a photoresist 4 functioning as a mask film for etching the TEOS film 10 is applied on the TEOS film 10 to a thickness of, for example, 10500 °. Then, the film is patterned into a predetermined pattern through exposure and development steps by a known lithography technique. Although the thickness of the photoresist 4 was set to 10500 °, the thickness is not limited to this range.
It is sufficient that the film thickness is in the range of 00 °, as long as the pattern formation of the TEOS film 10 is possible.
【００１５】第５の工程では、形成した前記第３層であ
るＴＥＯＳ膜１０に対して、ホトレジスト４をマスクと
して所定のパターンで第１のエッチングを施しパターニ
ングする。このエッチングは、例えばプラズマエッチン
グで行う。エッチングガスは例えば、ＣＦ4 を２４ｓｃ
ｃｍ、ＣＨＦ3 ガスを２４ｓｃｃｍ、Ｈｅガスを９８ｓ
ｃｃｍとし、ＲＦパワーを３００Ｗ、圧力を０．５ｔｏ
ｒｒとした。エッチングガスとしては、Ｆ−Ｈ系ガスま
たは、Ｆ／Ｃ＜４ガス（フッ素Ｆと炭素Ｃの原子数比率
が４未満のガス）を用いることができ、例えば、Ｃ2 Ｆ
6 、Ｃ3 Ｆ8 ガス等を例示することができる。第５工程
の図には、上記第１のエッチング後に多結晶シリコン層
３の上に残されたＴＥＯＳ膜１０のマスクパターンが示
されている。In a fifth step, the TEOS film 10 as the third layer thus formed is subjected to a first etching in a predetermined pattern using the photoresist 4 as a mask to be patterned. This etching is performed by, for example, plasma etching. The etching gas is, for example, 24 sc of CF 4 .
cm, CHF 3 gas 24 sccm, He gas 98 s
ccm, RF power 300W, pressure 0.5 to
rr. As an etching gas, an FH-based gas or an F / C <4 gas (a gas having an atomic ratio of fluorine F to carbon C of less than 4) can be used. For example, C 2 F
6 , C 3 F 8 gas and the like. FIG. 5 shows a mask pattern of the TEOS film 10 left on the polycrystalline silicon layer 3 after the first etching.
【００１６】第６の工程では、上記第１のエッチングに
よりパターニングされたＴＥＯＳ膜１０をマスクとし、
多結晶シリコン層３に対して第２のエッチングを施す。
この例では、エッチングガスは、例えばＦ１２３ガス
（ＣＨＣｌ2 ＣＦ3 ）を５１ｓｃｃｍ、ＳＦ6 ガスを１
９ｓｃｃｍ、冷却ＳＦ6 ガスを３ｃｃｍとし、ＲＦパワ
ーを８０Ｗ、圧力を０．０１ｔｏｒｒ、マイクロ波パワ
ーを１９０ｍＡとしてプラズマドライエッチングを施し
た。多結晶シリコン層３のエッチングガスとしては、Ｆ
系ではＳＦ6 、Ｃｌ−Ｆ系ではＣＣｌＦ3 、Ｃｌ系では
Ｃｌ2 、Ｂｒ系としてはＨＢｒ等を用いることができ
る。In the sixth step, the TEOS film 10 patterned by the first etching is used as a mask,
The second etching is performed on the polycrystalline silicon layer 3.
In this example, the etching gas is, for example, 51 sccm of F123 gas (CHCl 2 CF 3 ) and 1 of SF 6 gas.
Plasma dry etching was performed at 9 sccm, a cooling SF 6 gas of 3 ccm, an RF power of 80 W, a pressure of 0.01 torr, and a microwave power of 190 mA. The etching gas for the polycrystalline silicon layer 3 is F
SF 6 can be used for the system, CClF 3 for the Cl-F system, Cl 2 for the Cl system, and HBr for the Br system.
【００１７】このようにして、ホトレジスト４に代え
て、ＴＥＯＳ膜１０等の薄いマスクを用いて多結晶シリ
コン層３にエッチングを施せば、イオンがマスク膜の側
壁で反射されて下地酸化膜２に微細な孔が発生する現象
が抑制され、サブトレンチを生じにくくなる。As described above, if the polycrystalline silicon layer 3 is etched using a thin mask such as the TEOS film 10 instead of the photoresist 4, ions are reflected on the side walls of the mask film and The phenomenon of generation of fine holes is suppressed, and sub-trench is less likely to be generated.
【００１８】なお、上記の実施形態では、ＭＯＳプロセ
スにおいてシリコーン基板上に所定のパターンを形成す
る場合について説明したが、本発明はこれに限らず、そ
の他のタイプの半導体装置の製造にも適用可能である。In the above embodiment, a case has been described in which a predetermined pattern is formed on a silicone substrate in a MOS process. However, the present invention is not limited to this, and is applicable to the manufacture of other types of semiconductor devices. It is.
【００１９】[0019]
【発明の効果】以上説明したように、本発明によれば、
半導体基板上に形成した第２層の上に厚さの薄い第３層
を形成し、パターニングされた当該第３層をマスクとし
て第２層に対しエッチングを施すものとしたため、エッ
チングの際に、マスク膜側壁でのイオンの反射による基
板面へのイオンの集中を低減できて、その結果サブトレ
ンチ現象を抑制することができるという効果を奏する。As described above, according to the present invention,
A thin third layer is formed on the second layer formed on the semiconductor substrate, and the second layer is etched using the patterned third layer as a mask. The concentration of ions on the substrate surface due to the reflection of ions on the mask film side wall can be reduced, and as a result, the effect of suppressing the subtrench phenomenon can be obtained.
【図１】本発明の半導体装置の製造方法の一例を説明す
る工程図である。FIG. 1 is a process chart illustrating an example of a method for manufacturing a semiconductor device according to the present invention.
【図２】従来の半導体装置の製造方法の一例を説明する
工程図である。FIG. 2 is a process diagram illustrating an example of a conventional method for manufacturing a semiconductor device.
【図３】従来の半導体装置の製造方法におけるサブトレ
ンチ現象の発生説明図である。FIG. 3 is an explanatory diagram of occurrence of a sub-trench phenomenon in a conventional method of manufacturing a semiconductor device.
１ 基板 ２ 第１層（ゲート酸化膜） ３ 第２層（導電層、多結晶シリコン層） ４ ホトレジスト １０ 第３層（酸化シリコン層、ＴＥＯＳ膜） Reference Signs List 1 substrate 2 first layer (gate oxide film) 3 second layer (conductive layer, polycrystalline silicon layer) 4 photoresist 10 third layer (silicon oxide layer, TEOS film)
Claims (3)
層を所定のパターンでエッチングする半導体装置の製造
方法において、 前記第２層上に、該第２層の膜厚より薄く且つ第２層エ
ッチング条件で選択性が十分高い第３層を形成する工程
と、 形成した前記第３層に対しホトレジストをマスクとして
所定のパターンで第１のエッチングを施しパターニング
する工程と、 パターニングされた前記第３層をマスクとして前記第２
層に対し第２のエッチングを施す工程とを含むことを特
徴とする半導体装置の製造方法。Forming a second layer on a thin first layer;
Forming a third layer on the second layer, the third layer being thinner than the thickness of the second layer and having sufficiently high selectivity under the second layer etching condition, Performing a first etching on the formed third layer in a predetermined pattern using a photoresist as a mask and patterning; and performing the second etching using the patterned third layer as a mask.
Subjecting the layer to a second etching.
層が導電層、第３層が酸化シリコーン膜である半導体装
置の製造方法。2. The method according to claim 1, wherein the first layer is a gate oxide film,
A method for manufacturing a semiconductor device, wherein the layer is a conductive layer and the third layer is a silicon oxide film.
前記酸化シリコン層はテトラエトキシシランのＣＶＤ膜
であって、酸化シリコン層の膜厚は多結晶シリコン層の
膜厚の３分の１〜１倍であることを特徴とする請求項２
に記載の半導体装置の製造方法。3. The conductive layer is a polycrystalline silicon layer,
3. The silicon oxide layer is a CVD film of tetraethoxysilane, and the thickness of the silicon oxide layer is one third to one times the thickness of the polycrystalline silicon layer.
13. The method for manufacturing a semiconductor device according to item 5.
Priority Applications (1)
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|---|---|---|---|
| JP29410297A JPH11135478A (en) | 1997-10-27 | 1997-10-27 | Manufacture of semiconductor device |
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| JP29410297A Withdrawn JPH11135478A (en) | 1997-10-27 | 1997-10-27 | Manufacture of semiconductor device |
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| JP (1) | JPH11135478A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007208134A (en) * | 2006-02-03 | 2007-08-16 | Sumitomo Electric Ind Ltd | Method for fabricating compound semiconductor optical device |
| JP2014150268A (en) * | 2002-10-31 | 2014-08-21 | Applied Materials Inc | Method of etching silicon-containing hard mask |
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1997
- 1997-10-27 JP JP29410297A patent/JPH11135478A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014150268A (en) * | 2002-10-31 | 2014-08-21 | Applied Materials Inc | Method of etching silicon-containing hard mask |
| JP2007208134A (en) * | 2006-02-03 | 2007-08-16 | Sumitomo Electric Ind Ltd | Method for fabricating compound semiconductor optical device |
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