JPH11135478A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH11135478A JPH11135478A JP29410297A JP29410297A JPH11135478A JP H11135478 A JPH11135478 A JP H11135478A JP 29410297 A JP29410297 A JP 29410297A JP 29410297 A JP29410297 A JP 29410297A JP H11135478 A JPH11135478 A JP H11135478A
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- Japan
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- film
- etching
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- mask
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【課題】エッチング時のレジストマスク側壁の反射によ
るイオンの集中を低減して、サブトレンチ現象を抑制で
きる半導体装置の製造方法を提供する。 【解決手段】シリコン基板１の薄い第１層２（酸化膜）
上に第２層３（導電層、多結晶シリコン層）を形成し、
その第２層上にその膜厚より薄く且つ第２層エッチング
条件で選択性が十分高い第３層１０（酸化シリコン膜、
テトラエトキシシランのＣＶＤ膜）を形成する工程と、
形成した第３層に対しホトレジスト４をマスクとして所
定のパターンで第１のエッチングを施しパターニングす
る工程と、パターニングされた前記第３層１０をマスク
として第２層３に対し第２のエッチングを施す工程とを
含む。第２層に対するエッチングのマスク膜厚を薄くし
てイオンの反射を減らし、サブトレンチ現象を抑制す
る。
るイオンの集中を低減して、サブトレンチ現象を抑制で
きる半導体装置の製造方法を提供する。 【解決手段】シリコン基板１の薄い第１層２（酸化膜）
上に第２層３（導電層、多結晶シリコン層）を形成し、
その第２層上にその膜厚より薄く且つ第２層エッチング
条件で選択性が十分高い第３層１０（酸化シリコン膜、
テトラエトキシシランのＣＶＤ膜）を形成する工程と、
形成した第３層に対しホトレジスト４をマスクとして所
定のパターンで第１のエッチングを施しパターニングす
る工程と、パターニングされた前記第３層１０をマスク
として第２層３に対し第２のエッチングを施す工程とを
含む。第２層に対するエッチングのマスク膜厚を薄くし
てイオンの反射を減らし、サブトレンチ現象を抑制す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、更に詳しくは薄い膜上の層をエッチングす
る方法に関する。
方法に関し、更に詳しくは薄い膜上の層をエッチングす
る方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法として、例
えばＭＯＳプロセスにおいては、シリコン単結晶基板に
フィールド酸化膜層を形成する。そして、フィールド酸
化膜層が形成されていないアクティブ領域にトランジス
タを形成する。トランジスタを形成するには、図２に示
すように、まず、アクティブ領域のシリコン基板１上
に厚さ１００Å〜２００Åのゲート酸化膜２を形成し、
次いでこのゲート酸化膜２上に多結晶シリコン（導電
層）３を３５００Åの厚さで形成する。次にリソグラ
フィの技術を利用してパターニングする。すなわち、多
結晶シリコン層３上にホトレジスト４を１５０００Åの
厚さで塗布し、パターンマスクを使ってパターン露光
し、現像して所定パターンのホトレジスト４を多結晶シ
リコン３の上に形成する。最後にそのホトレジスト４
を保護マスクとして多結晶シリコン３に対しドライエッ
チングを施して、所定のパターンのゲート電極５や配線
６を形成している。
えばＭＯＳプロセスにおいては、シリコン単結晶基板に
フィールド酸化膜層を形成する。そして、フィールド酸
化膜層が形成されていないアクティブ領域にトランジス
タを形成する。トランジスタを形成するには、図２に示
すように、まず、アクティブ領域のシリコン基板１上
に厚さ１００Å〜２００Åのゲート酸化膜２を形成し、
次いでこのゲート酸化膜２上に多結晶シリコン（導電
層）３を３５００Åの厚さで形成する。次にリソグラ
フィの技術を利用してパターニングする。すなわち、多
結晶シリコン層３上にホトレジスト４を１５０００Åの
厚さで塗布し、パターンマスクを使ってパターン露光
し、現像して所定パターンのホトレジスト４を多結晶シ
リコン３の上に形成する。最後にそのホトレジスト４
を保護マスクとして多結晶シリコン３に対しドライエッ
チングを施して、所定のパターンのゲート電極５や配線
６を形成している。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法にあっては、通常、ホトレジ
スト４は１５０００Å程度の厚さがあるため、ドライエ
ッチングに際して次のような問題が発生する。すなわ
ち、図３に示すように、イオン７が厚みのあるレジスト
マスク４の側壁で反射されて、パターンが形成されつつ
ある多結晶シリコン３の基部にイオンが集中してしま
い、その結果、基部近傍の下地のゲート酸化膜２に微細
な孔（トレンチ）８が発生する。この現象はサブトレン
チ現象といわれ、特に下地酸化膜が薄い場合には、問題
となる場合がある。
来の半導体装置の製造方法にあっては、通常、ホトレジ
スト４は１５０００Å程度の厚さがあるため、ドライエ
ッチングに際して次のような問題が発生する。すなわ
ち、図３に示すように、イオン７が厚みのあるレジスト
マスク４の側壁で反射されて、パターンが形成されつつ
ある多結晶シリコン３の基部にイオンが集中してしま
い、その結果、基部近傍の下地のゲート酸化膜２に微細
な孔（トレンチ）８が発生する。この現象はサブトレン
チ現象といわれ、特に下地酸化膜が薄い場合には、問題
となる場合がある。
【０００４】そこで本発明は、このような従来の問題点
に着目してなされたもので、エッチング時のレジストマ
スク側壁の反射によるイオンの集中を低減し、もってサ
ブトレンチ現象を抑制する半導体装置の製造方法を提供
することを課題とする。
に着目してなされたもので、エッチング時のレジストマ
スク側壁の反射によるイオンの集中を低減し、もってサ
ブトレンチ現象を抑制する半導体装置の製造方法を提供
することを課題とする。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に係る発明は、薄い第１層上に第２層を
形成し、該第２層を所定のパターンでエッチングする半
導体装置の製造方法において、前記第２層上に、該第２
層の膜厚より薄く且つ第２層エッチング条件で選択性が
十分高い第３層を形成する工程と、形成した前記第３層
に対しホトレジストをマスクとして所定のパターンで第
１のエッチングを施しパターニングする工程と、パター
ニングされた前記第３層をマスクとして前記第２層に対
し第２のエッチングを施す工程とを含むことを特徴とす
る。
めに、請求項１に係る発明は、薄い第１層上に第２層を
形成し、該第２層を所定のパターンでエッチングする半
導体装置の製造方法において、前記第２層上に、該第２
層の膜厚より薄く且つ第２層エッチング条件で選択性が
十分高い第３層を形成する工程と、形成した前記第３層
に対しホトレジストをマスクとして所定のパターンで第
１のエッチングを施しパターニングする工程と、パター
ニングされた前記第３層をマスクとして前記第２層に対
し第２のエッチングを施す工程とを含むことを特徴とす
る。
【０００６】また、請求項２係る発明は、上記請求項１
の半導体装置の製造方法において、第１層をゲート酸化
膜、第２層を導電層、第３層を酸化シリコーン膜とした
ものである。
の半導体装置の製造方法において、第１層をゲート酸化
膜、第２層を導電層、第３層を酸化シリコーン膜とした
ものである。
【０００７】さらに、請求項３係る発明は、上記請求項
２の半導体装置の製造方法において、前記導電層は多結
晶シリコン層であり、前記酸化シリコン層はテトラエト
キシシランのＣＶＤ膜であって、酸化シリコン層の膜厚
は多結晶シリコン層の膜厚の３分の１〜１倍であること
を特徴とするものである。
２の半導体装置の製造方法において、前記導電層は多結
晶シリコン層であり、前記酸化シリコン層はテトラエト
キシシランのＣＶＤ膜であって、酸化シリコン層の膜厚
は多結晶シリコン層の膜厚の３分の１〜１倍であること
を特徴とするものである。
【０００８】本願発明者らは、マスクとなる膜の膜厚
は、被エッチング膜とマスクとなる膜との選択性が大き
ければ薄くすることができる点に注目した。すなわち、
マスクとなる膜の膜厚が、被エッチング膜の膜厚に対
し、被エッチング膜とマスクとなる膜との選択性の逆数
倍以上あれば、マスクとして機能する。但し、膜厚が厚
くなりすぎると、イオンの反射が多くなる。そこで、イ
オンの反射が多くならない程度の膜厚が維持できるよう
に選択性を考慮してマスク膜を選べば、マスク側壁の反
射によるイオンの集中を低減し、サブトレンチ現象を抑
制することができる筈である。
は、被エッチング膜とマスクとなる膜との選択性が大き
ければ薄くすることができる点に注目した。すなわち、
マスクとなる膜の膜厚が、被エッチング膜の膜厚に対
し、被エッチング膜とマスクとなる膜との選択性の逆数
倍以上あれば、マスクとして機能する。但し、膜厚が厚
くなりすぎると、イオンの反射が多くなる。そこで、イ
オンの反射が多くならない程度の膜厚が維持できるよう
に選択性を考慮してマスク膜を選べば、マスク側壁の反
射によるイオンの集中を低減し、サブトレンチ現象を抑
制することができる筈である。
【０００９】例えば、多結晶シリコンを被エッチング膜
とした場合に、そのエッチング条件で選択性の十分高い
マスク膜としてＴＥＯＳ膜（テトラエトキシシランによ
るＣＶＤ膜）を好適に用いることができる。このＴＥＯ
Ｓ膜を多結晶シリコンのマスク膜とすると、従来のホト
レジストを用いた場合よりマスク膜厚を大幅に薄くする
ことができる。因みにホトレジスト膜は多結晶シリコン
膜の４倍の厚みである。これに対し、ＴＥＯＳ膜の厚さ
は多結晶シリコン膜の約３分の１以上、１倍以下とする
ことができる。ＴＥＯＳ膜の厚さが多結晶シリコン膜の
約３分の１未満では、多結晶シリコン膜のエッチングに
際してＴＥＯＳ膜のマスク機能が不足し、正確なパター
ンが形成できない。一方、ＴＥＯＳ膜の厚さが多結晶シ
リコン膜の１倍を超えると、エッチングに際してＴＥＯ
Ｓ膜の側壁でのイオン反射量が増大し過ぎてサブトレン
チ現象を抑制できない。
とした場合に、そのエッチング条件で選択性の十分高い
マスク膜としてＴＥＯＳ膜（テトラエトキシシランによ
るＣＶＤ膜）を好適に用いることができる。このＴＥＯ
Ｓ膜を多結晶シリコンのマスク膜とすると、従来のホト
レジストを用いた場合よりマスク膜厚を大幅に薄くする
ことができる。因みにホトレジスト膜は多結晶シリコン
膜の４倍の厚みである。これに対し、ＴＥＯＳ膜の厚さ
は多結晶シリコン膜の約３分の１以上、１倍以下とする
ことができる。ＴＥＯＳ膜の厚さが多結晶シリコン膜の
約３分の１未満では、多結晶シリコン膜のエッチングに
際してＴＥＯＳ膜のマスク機能が不足し、正確なパター
ンが形成できない。一方、ＴＥＯＳ膜の厚さが多結晶シ
リコン膜の１倍を超えると、エッチングに際してＴＥＯ
Ｓ膜の側壁でのイオン反射量が増大し過ぎてサブトレン
チ現象を抑制できない。
【００１０】このＴＥＯＳ膜の膜厚は、具体的には、多
結晶シリコン膜の膜厚が３５００Åであれば、約１２０
０Åから３０００Å程度が好ましい。これは、通常のレ
ジストが１００００Åから２００００Åであることを考
えると、３分１から１５分の１程度であり、マスク側壁
のイオンの反射を効果的に低減することができる。
結晶シリコン膜の膜厚が３５００Åであれば、約１２０
０Åから３０００Å程度が好ましい。これは、通常のレ
ジストが１００００Åから２００００Åであることを考
えると、３分１から１５分の１程度であり、マスク側壁
のイオンの反射を効果的に低減することができる。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の半導体装置の製
造方法の一例を示した工程図である。従来と同一部分に
は同一の符号を付して詳細な説明は省略する。
を参照して説明する。図１は、本発明の半導体装置の製
造方法の一例を示した工程図である。従来と同一部分に
は同一の符号を付して詳細な説明は省略する。
【００１２】第１の工程で、シリコーン基板１に第１層
としてのゲート酸化膜２を約１００〜２００Åの厚さ
に、例えば熱酸化により形成する。第２の工程で、ゲー
ト酸化膜２上に、第２層としての多結晶シリコン層（導
電層）３を、公知の方法により例えば３５００±３００
Åの厚さで形成する。この第２層の膜厚は任意である
が、次工程で述べるマスク膜の膜厚に関係する。
としてのゲート酸化膜２を約１００〜２００Åの厚さ
に、例えば熱酸化により形成する。第２の工程で、ゲー
ト酸化膜２上に、第２層としての多結晶シリコン層（導
電層）３を、公知の方法により例えば３５００±３００
Åの厚さで形成する。この第２層の膜厚は任意である
が、次工程で述べるマスク膜の膜厚に関係する。
【００１３】第３の工程で、前記多結晶シリコン層３の
上に、第３層としてのテトラエトキシシラン（ＴＥＯ
Ｓ）のＣＶＤ膜１０を、例えば１７００±２００Åの厚
さに形成する。この第３層を形成するＴＥＯＳ（酸化シ
リコン）膜１０は、多結晶シリコン層３の膜厚の３分の
１〜１倍、すなわち多結晶シリコン層３が３５００Åの
場合には、１２００Åから３０００Åの範囲内の膜厚と
するのが好ましく、後述する多結晶シリコン層３のエッ
チングに際してそのマスク膜として機能する。
上に、第３層としてのテトラエトキシシラン（ＴＥＯ
Ｓ）のＣＶＤ膜１０を、例えば１７００±２００Åの厚
さに形成する。この第３層を形成するＴＥＯＳ（酸化シ
リコン）膜１０は、多結晶シリコン層３の膜厚の３分の
１〜１倍、すなわち多結晶シリコン層３が３５００Åの
場合には、１２００Åから３０００Åの範囲内の膜厚と
するのが好ましく、後述する多結晶シリコン層３のエッ
チングに際してそのマスク膜として機能する。
【００１４】第４の工程では、前記ＴＥＯＳ膜１０の上
に、ＴＥＯＳ膜１０をエッチングする際のマスク膜とし
て機能するホトレジスト４を例えば１０５００Åの厚さ
で塗布する。そして、公知のリソグラフィの手法により
露光，現像の工程を経て所定パターンにパターニングす
る。このホトレジスト４の厚さは１０５００Åとした
が、これに限定するものではなく、１００００〜２００
００Åの範囲の膜厚であればよく、ＴＥＯＳ膜１０のパ
ターン形成が可能であればよい。
に、ＴＥＯＳ膜１０をエッチングする際のマスク膜とし
て機能するホトレジスト４を例えば１０５００Åの厚さ
で塗布する。そして、公知のリソグラフィの手法により
露光，現像の工程を経て所定パターンにパターニングす
る。このホトレジスト４の厚さは１０５００Åとした
が、これに限定するものではなく、１００００〜２００
００Åの範囲の膜厚であればよく、ＴＥＯＳ膜１０のパ
ターン形成が可能であればよい。
【００１５】第５の工程では、形成した前記第３層であ
るＴＥＯＳ膜１０に対して、ホトレジスト４をマスクと
して所定のパターンで第１のエッチングを施しパターニ
ングする。このエッチングは、例えばプラズマエッチン
グで行う。エッチングガスは例えば、ＣＦ4 を２４ｓｃ
ｃｍ、ＣＨＦ3 ガスを２４ｓｃｃｍ、Ｈｅガスを９８ｓ
ｃｃｍとし、ＲＦパワーを３００Ｗ、圧力を０．５ｔｏ
ｒｒとした。エッチングガスとしては、Ｆ−Ｈ系ガスま
たは、Ｆ／Ｃ＜４ガス（フッ素Ｆと炭素Ｃの原子数比率
が４未満のガス）を用いることができ、例えば、Ｃ2 Ｆ
6 、Ｃ3 Ｆ8 ガス等を例示することができる。第５工程
の図には、上記第１のエッチング後に多結晶シリコン層
３の上に残されたＴＥＯＳ膜１０のマスクパターンが示
されている。
るＴＥＯＳ膜１０に対して、ホトレジスト４をマスクと
して所定のパターンで第１のエッチングを施しパターニ
ングする。このエッチングは、例えばプラズマエッチン
グで行う。エッチングガスは例えば、ＣＦ4 を２４ｓｃ
ｃｍ、ＣＨＦ3 ガスを２４ｓｃｃｍ、Ｈｅガスを９８ｓ
ｃｃｍとし、ＲＦパワーを３００Ｗ、圧力を０．５ｔｏ
ｒｒとした。エッチングガスとしては、Ｆ−Ｈ系ガスま
たは、Ｆ／Ｃ＜４ガス（フッ素Ｆと炭素Ｃの原子数比率
が４未満のガス）を用いることができ、例えば、Ｃ2 Ｆ
6 、Ｃ3 Ｆ8 ガス等を例示することができる。第５工程
の図には、上記第１のエッチング後に多結晶シリコン層
３の上に残されたＴＥＯＳ膜１０のマスクパターンが示
されている。
【００１６】第６の工程では、上記第１のエッチングに
よりパターニングされたＴＥＯＳ膜１０をマスクとし、
多結晶シリコン層３に対して第２のエッチングを施す。
この例では、エッチングガスは、例えばＦ１２３ガス
（ＣＨＣｌ2 ＣＦ3 ）を５１ｓｃｃｍ、ＳＦ6 ガスを１
９ｓｃｃｍ、冷却ＳＦ6 ガスを３ｃｃｍとし、ＲＦパワ
ーを８０Ｗ、圧力を０．０１ｔｏｒｒ、マイクロ波パワ
ーを１９０ｍＡとしてプラズマドライエッチングを施し
た。多結晶シリコン層３のエッチングガスとしては、Ｆ
系ではＳＦ6 、Ｃｌ−Ｆ系ではＣＣｌＦ3 、Ｃｌ系では
Ｃｌ2 、Ｂｒ系としてはＨＢｒ等を用いることができ
る。
よりパターニングされたＴＥＯＳ膜１０をマスクとし、
多結晶シリコン層３に対して第２のエッチングを施す。
この例では、エッチングガスは、例えばＦ１２３ガス
（ＣＨＣｌ2 ＣＦ3 ）を５１ｓｃｃｍ、ＳＦ6 ガスを１
９ｓｃｃｍ、冷却ＳＦ6 ガスを３ｃｃｍとし、ＲＦパワ
ーを８０Ｗ、圧力を０．０１ｔｏｒｒ、マイクロ波パワ
ーを１９０ｍＡとしてプラズマドライエッチングを施し
た。多結晶シリコン層３のエッチングガスとしては、Ｆ
系ではＳＦ6 、Ｃｌ−Ｆ系ではＣＣｌＦ3 、Ｃｌ系では
Ｃｌ2 、Ｂｒ系としてはＨＢｒ等を用いることができ
る。
【００１７】このようにして、ホトレジスト４に代え
て、ＴＥＯＳ膜１０等の薄いマスクを用いて多結晶シリ
コン層３にエッチングを施せば、イオンがマスク膜の側
壁で反射されて下地酸化膜２に微細な孔が発生する現象
が抑制され、サブトレンチを生じにくくなる。
て、ＴＥＯＳ膜１０等の薄いマスクを用いて多結晶シリ
コン層３にエッチングを施せば、イオンがマスク膜の側
壁で反射されて下地酸化膜２に微細な孔が発生する現象
が抑制され、サブトレンチを生じにくくなる。
【００１８】なお、上記の実施形態では、ＭＯＳプロセ
スにおいてシリコーン基板上に所定のパターンを形成す
る場合について説明したが、本発明はこれに限らず、そ
の他のタイプの半導体装置の製造にも適用可能である。
スにおいてシリコーン基板上に所定のパターンを形成す
る場合について説明したが、本発明はこれに限らず、そ
の他のタイプの半導体装置の製造にも適用可能である。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
半導体基板上に形成した第２層の上に厚さの薄い第３層
を形成し、パターニングされた当該第３層をマスクとし
て第２層に対しエッチングを施すものとしたため、エッ
チングの際に、マスク膜側壁でのイオンの反射による基
板面へのイオンの集中を低減できて、その結果サブトレ
ンチ現象を抑制することができるという効果を奏する。
半導体基板上に形成した第２層の上に厚さの薄い第３層
を形成し、パターニングされた当該第３層をマスクとし
て第２層に対しエッチングを施すものとしたため、エッ
チングの際に、マスク膜側壁でのイオンの反射による基
板面へのイオンの集中を低減できて、その結果サブトレ
ンチ現象を抑制することができるという効果を奏する。
【図１】本発明の半導体装置の製造方法の一例を説明す
る工程図である。
る工程図である。
【図２】従来の半導体装置の製造方法の一例を説明する
工程図である。
工程図である。
【図３】従来の半導体装置の製造方法におけるサブトレ
ンチ現象の発生説明図である。
ンチ現象の発生説明図である。
１ 基板 ２ 第１層（ゲート酸化膜） ３ 第２層（導電層、多結晶シリコン層） ４ ホトレジスト １０ 第３層（酸化シリコン層、ＴＥＯＳ膜）
Claims (3)
- 【請求項１】 薄い第１層上に第２層を形成し、該第２
層を所定のパターンでエッチングする半導体装置の製造
方法において、 前記第２層上に、該第２層の膜厚より薄く且つ第２層エ
ッチング条件で選択性が十分高い第３層を形成する工程
と、 形成した前記第３層に対しホトレジストをマスクとして
所定のパターンで第１のエッチングを施しパターニング
する工程と、 パターニングされた前記第３層をマスクとして前記第２
層に対し第２のエッチングを施す工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項２】 請求項１の第１層がゲート酸化膜、第２
層が導電層、第３層が酸化シリコーン膜である半導体装
置の製造方法。 - 【請求項３】 前記導電層は多結晶シリコン層であり、
前記酸化シリコン層はテトラエトキシシランのＣＶＤ膜
であって、酸化シリコン層の膜厚は多結晶シリコン層の
膜厚の３分の１〜１倍であることを特徴とする請求項２
に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29410297A JPH11135478A (ja) | 1997-10-27 | 1997-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29410297A JPH11135478A (ja) | 1997-10-27 | 1997-10-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135478A true JPH11135478A (ja) | 1999-05-21 |
Family
ID=17803321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29410297A Withdrawn JPH11135478A (ja) | 1997-10-27 | 1997-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135478A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007208134A (ja) * | 2006-02-03 | 2007-08-16 | Sumitomo Electric Ind Ltd | 化合物半導体光デバイスを作製する方法 |
| JP2014150268A (ja) * | 2002-10-31 | 2014-08-21 | Applied Materials Inc | シリコン含有ハードマスクをエッチングする方法 |
-
1997
- 1997-10-27 JP JP29410297A patent/JPH11135478A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014150268A (ja) * | 2002-10-31 | 2014-08-21 | Applied Materials Inc | シリコン含有ハードマスクをエッチングする方法 |
| JP2007208134A (ja) * | 2006-02-03 | 2007-08-16 | Sumitomo Electric Ind Ltd | 化合物半導体光デバイスを作製する方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050104 |