JPH11135506A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH11135506A
JPH11135506A JP9316089A JP31608997A JPH11135506A JP H11135506 A JPH11135506 A JP H11135506A JP 9316089 A JP9316089 A JP 9316089A JP 31608997 A JP31608997 A JP 31608997A JP H11135506 A JPH11135506 A JP H11135506A
Authority
JP
Japan
Prior art keywords
wiring
copper
film
semiconductor device
bonding pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9316089A
Other languages
English (en)
Inventor
Hideaki Onishi
秀明 大西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP9316089A priority Critical patent/JPH11135506A/ja
Priority to TW087116767A priority patent/TW423076B/zh
Priority to EP98119950A priority patent/EP0913863A3/en
Priority to CN98120479A priority patent/CN1216398A/zh
Priority to KR1019980045358A priority patent/KR19990037442A/ko
Publication of JPH11135506A publication Critical patent/JPH11135506A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/425—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
    • H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
    • H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P52/00—Grinding, lapping or polishing of wafers, substrates or parts of devices
    • H10P52/40—Chemomechanical polishing [CMP]
    • H10P52/403—Chemomechanical polishing [CMP] of conductive or resistive materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/062—Manufacture or treatment of conductive parts of the interconnections by smoothing of conductive parts, e.g. by planarisation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5524—Materials of bond wires comprising metals or metalloids, e.g. silver comprising aluminium [Al]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5525—Materials of bond wires comprising metals or metalloids, e.g. silver comprising copper [Cu]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/59—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
    • H10W72/952—Materials of bond pads comprising metals or metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/981—Auxiliary members, e.g. spacers
    • H10W72/983—Reinforcing structures, e.g. collars

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】組み立て工程でのボンディング性の良い半導体
装置を、段差被覆性と平坦性に優れる溝配線法（ダマシ
ン法）による銅配線を用いて形成する半導体装置の製造
方法の提供。 【解決手段】配線金属として銅配線を用いた半導体装置
において、銅配線を溝配線法（ダマシン法）によって形
成し、半導体装置の絶縁保護膜を被着しボンディングパ
ッド部を開口した後、Ａｌ系膜を被着しリソグラフィー
工程とエッチング工程によりボンディングパッド部にＡ
ｌ系膜を残す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、銅配線を用いた半導体装置の製造方法
に関する。
【０００２】
【従来の技術】ＬＳＩの微細化に伴い、配線に起因する
ＬＳＩの遅延時間が、デバイスによる遅延時間に比べ相
対的に大きくなって来る。また配線幅の微細化に伴って
顕著になる配線抵抗の増大は電源線の電位降下やクロッ
ク信号の遅延のばらつきを招き誤動作の原因となる。ま
た配線に流れる電流密度も増加し、エレクトロマイグレ
ーションによる断線等による信頼性への影響も深刻にな
ってきている。したがって、サブクォーターミクロン世
代以降のデバイスにおいては、従来用いられてきたアル
ミ系配線に代わる材料が求められている。
【０００３】そして、銅は、低抵抗で、且つ高いエレク
トロマイグレーション耐性を有するため、サブクオータ
ーミクロン世代以降の配線材料として有望視されてい
る。
【０００４】銅配線を実現する方法として代表的なもの
として、層間絶縁膜に溝を掘り化学的研摩法（ＣＭＰ，
ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓ
ｈｉｎｇ）を用いて配線を形成する溝配線法（ダマシン
法、ｄａｍａｓｃｅｎｅ ｐｒｏｃｅｓｓ）が用いられ
ている。
【０００５】その他の方法としては、従来用いられてき
たドライエッチングにより配線を形成する方法がある
が、銅はハロゲン化物の蒸気圧が非常に低くドライエッ
チングが非常に困難であり、且つ、エッチング後の層間
膜形成において厳しい段差被覆性が要求される為、銅配
線では上記の溝配線法がその実現のための方法として有
望視されている。この溝配線法について、例えば文献
（１９９７ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔ
ｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎ
ｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．５９〜６０）等が参照
される。
【０００６】絶縁保護膜を被覆し、ボンディングパッド
領域を開口した場合を図５に示す。図５において、１は
Ｓｉ基板、２は銅の拡散防止と密着性向上の為のバリア
膜となるＴｉＮ、３は銅配線、４は層間絶縁膜であるＳ
ｉＯ2、５は銅の拡散防止のバリア絶縁膜となるＳｉ
Ｎ、６は絶縁保護膜（ＳｉＮを用いるのが望ましい）、
８は酸化銅である。
【０００７】この溝配線法は、溝形成後にＣＶＤ（化学
気相成長）、メッキ等で銅を堆積した後に、層間絶縁膜
４をストッパーとしてＣＭＰにより研磨し、配線領域以
外の銅を除去する方法であるため、銅配線の表面に、バ
リア金属膜を形成することは困難であり、絶縁保護膜６
の形成後に、ボンディングパッド部を開口すると、銅が
むき出しになることになる。
【０００８】
【発明が解決しようとする課題】上記した従来の溝配線
法は下記記載の問題点を有している。
【０００９】すなわち、銅は、特に、層間絶縁膜開口部
のエッチングやフォトレジストの剥離工程で容易に酸化
されやすく、ボンディングパッド部に、図５に示すよう
に、酸化銅８が形成される。
【００１０】このような状態で、ＬＳＩの組み立て時の
ワイヤーボンディングを行うと、この酸化銅８と金等の
ボンディングワイヤーとの密着性が悪いために、ボンデ
ィング不良が多発することになる。
【００１１】この問題を解決するための方法としては、
例えば特開平２−１２３７４０号公報には、図６に示す
ような構成が記載されている。この構造は、銅の下層に
ＴｉＮ２をバリアとして敷き、銅配線３の表面にＡｌ膜
７を積層した構造としている。なお、図６において、９
はスルーホールを埋め込むタングステン等のプラグであ
る。
【００１２】この構造では、配線層の表面はボンディン
グ性の良いＡｌ膜となるために、上記の問題は生じな
い。しかし、この構造は溝配線法では、形成することが
出来ないので、配線のエッチングが非常に困難である上
に、配線の段差被覆性や平坦性が悪くなることになる。
【００１３】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、組み立て工程での
ボンディング性の良好な半導体装置を、段差被覆性と平
坦性に優れる溝配線法（ダマシン法）による銅配線を用
いて形成する、半導体装置の製造方法を提供することで
ある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本願第１発明の半導体装置の製造方法は、配線金属
として銅配線を用いた半導体装置の製造方法において、
銅配線を溝配線法（ダマシン法）によって形成し、絶縁
保護膜を被着し、ボンディングパッド部を開口した後、
Ａｌ系膜を被着し、リソグラフィー工程とエッチング工
程により、前記ボンディングパッド部にＡｌ系膜を残
す、ことを特徴とする。
【００１５】本願第２発明は、前記Ａｌ系膜を被着した
後、ＣＭＰ（化学機械研磨）法により前記ボンディング
パッド部にＡｌ系膜を残すことを特徴とする。
【００１６】また本願第３発明においては、上記第１、
第２発明において、前記銅配線と前記Ａｌ系膜との間に
バリア膜を形成する、ことを特徴とする。
【００１７】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置の製造方法は、その好
ましい実施の形態において、溝配線法により銅配線を形
成し、絶縁保護膜を開口した後にボンディングパッド部
のみをＡｌ系膜で被覆するようにしたものである。
【００１８】本発明の実施の形態は、銅配線を溝配線法
（ダマシン法）によって形成する工程（図２（ａ）〜図
２（ｃ）参照）と、絶縁保護膜を被着し、該絶縁保護膜
にボンディングパッド部を開口して銅配線表面を露出さ
せる工程（図３（ｄ）参照）と、Ａｌ系膜を被着し、Ｃ
ＭＰ法、または、リソグラフィー工程とエッチング工程
により、前記ボンディングパッド部上にのみＡｌ系膜を
残す工程（図３（ｅ）参照）と、を含む。なお、ボンデ
ィングパッド部の銅配線表面の酸化銅等を除去した後
に、Ａｌ系膜が被着される。
【００１９】本発明の半導体装置の製造方法は、その好
ましい実施の形態において、銅配線を形成した半導体装
置のボンディングパッド部を、ボンディング性の良いＡ
ｌ膜で覆う為に、組立工程時のボンディングワイヤーと
ボンディングパッドとの密着性の問題によるボンディン
グ不良は発生しない。
【００２０】また、本発明の半導体装置の製造方法は、
その好ましい実施の形態において、溝配線法により銅配
線を形成しているために、良好な段差被覆性と平坦性を
持つ配線が形成することが出来る。
【００２１】
【実施例】次に、上記した本発明の実施の形態について
さらに詳細に説明すべく、本発明の実施例について図面
を参照して説明する。
【００２２】以下では、本発明を二層配線に適用した実
施例について説明する。図１は、本発明の第一の実施例
の構成を示す断面図である。
【００２３】図１を参照すると、Ｓｉ基板１の上に、図
５を参照して説明したの従来の製造方法と同様に、溝配
線法により、銅配線３が形成されており、ボンディング
パッド形成の為に絶縁保護膜６が開口されている。
【００２４】開口されたボンディングパッド部の配線上
に、Ａｌ膜７がボンディングパッド部を覆う形で形成さ
れる。Ａｌ膜は、従来より広く半導体装置の配線金属と
して用いられており、Ａｕ、Ａｌ等のボンディングワイ
ヤーとの密着性も良く組み立て工程でのボンディング不
良の問題が生じにくい。
【００２５】なお、実際の半導体装置ではＳｉ基板１上
にＭＯＳトランジスタ、バイポーラトランジスタ等のデ
バイスが作り込まれているが、図面上は簡略化の為省略
している。
【００２６】図２及び図３は、図１に示した第一の実施
例の半導体装置の製造方法の一例を、製造工程順に示し
た工程断面図である。なお、図２及び図３は、単に、図
面作成の都合で分図されたものである。
【００２７】Ｓｉ基板１上にＭＯＳトランジスタ等のデ
バイスを形成（図では省略）した後、層間膜として、Ｃ
ＶＤ法によりＳｉＯ2４を例えば膜厚１μｍ形成し、リ
ソグラフィー工程とドライエッチング工程を用いて、第
一層配線形成の為に、例えば深さ５５０ｎｍの溝を形成
する。なお、ここではその説明を省略するが、この後、
デバイスの電極を取るために、コンタクトホールが形成
されることになる。
【００２８】溝形成後に、銅の拡散防止と密着性向上の
為の膜厚５０ｎｍのＴｉＮと５００ｎｍの銅が例えばＣ
ＶＤ法によりそれぞれ被着され、ＣＭＰ法（化学的研磨
法）により、配線領域以外のＴｉＮと銅を除去し、これ
によりバリア膜となるＴｉＮ２と、銅配線３が形成され
る（図２（ａ）参照）。
【００２９】次に、第一層配線の銅拡散防止の為に膜厚
１００ｎｍのＳｉＮ５、層間膜となる膜厚５００ｎｍの
ＳｉＯ2４、第二層配線の銅拡散防止の為の膜厚３００
ｎｍのＳｉＮ５がＣＶＤ法により形成され、リソグラフ
ィー工程とドライエッチング工程により、まず、第二層
配線形成の為の深さ７００ｎｍの溝を、次に第一層配線
と第二層配線をつなぐヴィア形成の為の６００ｎｍの溝
を形成する（図２（ｂ）参照）。
【００３０】そして、ヴィアと第二層配線の銅の拡散防
止の為のＴｉＮを、例えば５０ｎｍＣＶＤ法で被着し、
異方性エッチングによりエッチバックを行い、側壁のみ
に、ＴｉＮを残す。エッチバック後に露出した第一層配
線の表面には、酸化銅が形成されるため、Ｏ2プラズマ
と、希ＨＦ、Ｈ（ｈｆａｃ）ガスにより、酸化銅の除去
とエッチングのデポ物の除去が行われる。
【００３１】次に、ＣＶＤ法により例えば１．３μｍの
銅を被着した後、ＣＭＰ法により配線領域以外の銅が除
去され、第二層の銅配線３が、第二層配線領域とヴィア
の両方に同時に形成される（図２（ｃ）参照）。
【００３２】そして例えば膜厚５００ｎｍの絶縁保護膜
（ここではＳｉＮ）６がＣＶＤ法により形成され、リソ
グラフィー工程とドライエッチング工程によりボンディ
ングパッド部が開口される（図３（ｄ）参照）。
【００３３】ボンディングパッド部開口のエッチング後
に露出した第二層配線の表面に形成された酸化銅を、Ｏ
2プラズマと希ＨＦ、Ｈ（ｈｆａｃ）ガスにより除去し
た後、Ａｌ膜７を、例えば膜厚１μｍスパッタ法で被着
し、リソグラフィー工程とエッチング工程により、ボン
ディングパッド部を覆う形で、Ａｌ膜７をパターニング
する（図３（ｅ）参照）。
【００３４】図４は、本発明の第二の実施例の構成を示
す断面図である。図４を参照すると、第一の実施例と相
違する点は、Ａｌ膜７も溝配線法により形成されている
点である。
【００３５】この第二の実施例の半導体装置製造方法
は、図２（ａ）〜図３（ｄ）までは、第一の実施例と同
じであり、この後、Ａｌ膜をスパッタ法で膜厚１μｍ被
着し、ＣＭＰ法により、ボンディングパッド部のみにＡ
ｌ膜７を残す。この方法では、第一の実施例に比べ、リ
ソグラフィー工程を用いないので、工程が簡略化され
る。
【００３６】上記実施例では、Ａｌ膜を用いた場合につ
いて説明したが、Ａｌ膜の代わりにＡｌ−Ｓｉもしくは
Ａｌ−Ｓｉ−Ｃｕ等の他のＡｌ系の膜を用いても適用可
能であることは勿論である。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
【００３８】本発明の第一の効果は、銅配線を形成した
半導体装置のボンディングパッド部をボンディング性の
良いＡｌ膜で覆う為に、組立工程時のボンディングワイ
ヤーとボンディングパッドとの密着性の問題によるボン
ディング不良が発生しにくくなり、信頼性、歩留まりを
向上する、という事である。
【００３９】本発明の第二の効果は、溝配線法により銅
配線が形成出来るために、良好な段差被覆性と平坦性を
持つ配線を形成することが可能である、という事であ
る。
【図面の簡単な説明】
【図１】本発明の第一の実施例の構成を示す断面図であ
る。
【図２】本発明の第一の実施例の製造方法を工程順に説
明するための工程断面図である。
【図３】本発明の第一の実施例の製造方法を工程順に説
明するための工程断面図である。
【図４】本発明の第二の実施例の構成を示す断面図であ
る。
【図５】従来技術を説明するための断面図である。
【図６】別の従来技術を説明するための断面図である。
【符号の説明】
１ Ｓｉ基板 ２ ＴｉＮ ３ 銅配線 ４ ＳｉＯ2 ５ ＳｉＮ ６ 絶縁保護膜（ＳｉＮ） ７ Ａｌ膜 ８ 酸化銅 ９ プラグ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】配線金属として銅配線を用いた半導体装置
    の製造方法において、 （ａ）銅配線を溝配線法（ダマシン法）によって形成
    し、 （ｂ）絶縁保護膜を被着し、ボンディングパッド部を開
    口し、 （ｃ）Ａｌ系膜を被着し、リソグラフィー工程とエッチ
    ング工程により前記ボンディングパッド部にＡｌ系膜を
    残す、 ことを特徴とする半導体装置の製造方法。
  2. 【請求項２】請求項１記載の半導体装置の製造方法にお
    いて、 前記Ａｌ系膜を被着した後、ＣＭＰ（化学機械研磨）法
    により前記ボンディングパッド部にＡｌ系膜を残すこと
    を特徴とする半導体装置の製造方法。
  3. 【請求項３】請求項１または２記載の半導体装置の製造
    方法において、 前記銅配線と前記Ａｌ系膜との間にバリア膜を形成す
    る、ことを特徴とする半導体装置の製造方法。
  4. 【請求項４】配線金属として銅配線を用いた半導体装置
    の製造方法において、 （ａ）銅配線を溝配線法（ダマシン法）によって形成す
    る工程と、 （ｂ）基板上面に絶縁保護膜を被着した後、該絶縁保護
    膜に、ボンディングパッド部を開口し、前記銅配線表面
    を露出させる工程と、 （ｃ）前記ボンディングパッド部の前記銅配線表面の酸
    化銅を除去した後、Ａｌ系膜を被着し、ＣＭＰ法、また
    は、リソグラフィー工程及びエッチング工程により、前
    記ボンディングパッド部にのみ、Ａｌ系膜を残す工程
    と、 を含むことを特徴とする半導体装置の製造方法。
  5. 【請求項５】前記銅配線の銅拡散防止のためのバリア膜
    を形成する、ことを特徴とする請求項４記載の半導体装
    置の製造方法。
JP9316089A 1997-10-31 1997-10-31 半導体装置の製造方法 Pending JPH11135506A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP9316089A JPH11135506A (ja) 1997-10-31 1997-10-31 半導体装置の製造方法
TW087116767A TW423076B (en) 1997-10-31 1998-10-08 Method of manufacturing semiconductor device with copper wiring film
EP98119950A EP0913863A3 (en) 1997-10-31 1998-10-21 Method of manufacturing semiconductor device with copper wiring film
CN98120479A CN1216398A (zh) 1997-10-31 1998-10-26 用铜布线膜生产半导体器件的方法
KR1019980045358A KR19990037442A (ko) 1997-10-31 1998-10-28 동배선막을 구비한 반도체장치의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9316089A JPH11135506A (ja) 1997-10-31 1997-10-31 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH11135506A true JPH11135506A (ja) 1999-05-21

Family

ID=18073129

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9316089A Pending JPH11135506A (ja) 1997-10-31 1997-10-31 半導体装置の製造方法

Country Status (5)

Country Link
EP (1) EP0913863A3 (ja)
JP (1) JPH11135506A (ja)
KR (1) KR19990037442A (ja)
CN (1) CN1216398A (ja)
TW (1) TW423076B (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298029A (ja) * 1999-12-16 2001-10-26 Lucent Technol Inc ストレスを減少してパッドの下に回路を入れることができるようにするためのデュアル食刻ボンドパッド構造およびそれを形成するための方法
JP2001351920A (ja) * 2000-06-07 2001-12-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100333712B1 (ko) * 1999-06-24 2002-04-24 박종섭 반도체 소자의 상감형 금속배선 형성방법
US6399477B2 (en) 2000-02-03 2002-06-04 Seiko Epson Corporation Semiconductor devices and methods for manufacturing semiconductor devices
US6498090B2 (en) 2000-02-03 2002-12-24 Seiko Epson Corporation Semiconductor devices and methods for manufacturing the same
KR20030007228A (ko) * 2001-07-17 2003-01-23 닛본 덴기 가부시끼가이샤 반도체장치 및 그 제조방법
KR100370238B1 (ko) * 2000-10-20 2003-01-30 삼성전자 주식회사 반도체 소자의 본드패드 및 그 형성방법
US6569767B1 (en) 2000-01-21 2003-05-27 Sharp Kabushiki Kaisha Semiconductor device and its production process
US6727590B2 (en) 2001-11-01 2004-04-27 Renesas Technology Corp. Semiconductor device with internal bonding pad
US6727593B2 (en) 2001-03-01 2004-04-27 Kabushiki Kaisha Toshiba Semiconductor device with improved bonding
WO2005038904A1 (ja) * 2003-10-20 2005-04-28 Renesas Technology Corp. 半導体装置
US6888258B2 (en) 2003-01-09 2005-05-03 Renesas Technology Corp. Semiconductor device including copper interconnect line and bonding pad, and method of manufacturing the same
US7122902B2 (en) 2001-04-27 2006-10-17 Nec Electronics Corporation Semiconductor device
JP2008091454A (ja) * 2006-09-29 2008-04-17 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
JP2008135692A (ja) * 2006-10-24 2008-06-12 Denso Corp 半導体装置
JP2010519780A (ja) * 2007-02-27 2010-06-03 フリースケール セミコンダクター インコーポレイテッド 電気メッキを利用した導電ビア形成
JP2020167339A (ja) * 2019-03-29 2020-10-08 ローム株式会社 半導体装置および半導体パッケージ

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0968529B1 (en) * 1997-12-10 2008-01-23 Nxp B.V. Semiconductor device and method of manufacturing such a device
DE19926499C2 (de) * 1999-06-10 2001-07-05 Infineon Technologies Ag Anordnung von Fuses bei Halbleiterstrukturen mit Cu-Metallisierung
FR2798512B1 (fr) * 1999-09-14 2001-10-19 Commissariat Energie Atomique Procede de realisation d'une connexion en cuivre au travers d'une couche de materiau dielectrique d'un circuit integre
EP1119046A3 (en) * 2000-01-21 2002-07-03 Lucent Technologies Inc. Wire bonding technique and architecture suitable for copper metallization in semiconductor structures
US6693343B2 (en) * 2000-12-28 2004-02-17 Infineon Technologies Ag Self-passivating Cu laser fuse
JP2003068848A (ja) 2001-08-29 2003-03-07 Fujitsu Ltd 半導体装置及びその製造方法
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
CN100547741C (zh) * 2002-12-10 2009-10-07 富士通株式会社 半导体装置、布线衬底的形成方法和衬底处理装置
US7485962B2 (en) 2002-12-10 2009-02-03 Fujitsu Limited Semiconductor device, wiring substrate forming method, and substrate processing apparatus
JP4170103B2 (ja) * 2003-01-30 2008-10-22 Ｎｅｃエレクトロニクス株式会社 半導体装置、および半導体装置の製造方法
CN102177582B (zh) 2008-08-07 2014-07-09 意法半导体股份有限公司 用于在测试集成在半导体晶片上的多个电子器件期间并行供应电力的电路
EP2290686A3 (en) 2009-08-28 2011-04-20 STMicroelectronics S.r.l. Method to perform electrical testing and assembly of electronic devices
JP5805708B2 (ja) * 2013-06-05 2015-11-04 株式会社神戸製鋼所 タッチパネルセンサー用配線膜、およびタッチパネルセンサー
CN107887285A (zh) * 2016-09-30 2018-04-06 中芯国际集成电路制造(北京)有限公司 焊垫结构及其制造方法、及图像传感器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637038A (ja) * 1992-07-15 1994-02-10 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH07130737A (ja) * 1993-10-29 1995-05-19 Nec Corp 半導体装置およびその製造方法
JPH0878410A (ja) * 1994-09-05 1996-03-22 Mitsubishi Electric Corp 配線接続部及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6376455A (ja) * 1986-09-19 1988-04-06 Fujitsu Ltd 半導体装置の製造方法
JPH02123740A (ja) * 1988-11-02 1990-05-11 Mitsubishi Electric Corp 半導体装置
JP3326698B2 (ja) * 1993-03-19 2002-09-24 富士通株式会社 集積回路装置の製造方法
EP0751566A3 (en) * 1995-06-30 1997-02-26 Ibm Metal thin film barrier for electrical connections
US5785236A (en) * 1995-11-29 1998-07-28 Advanced Micro Devices, Inc. Advanced copper interconnect system that is compatible with existing IC wire bonding technology

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637038A (ja) * 1992-07-15 1994-02-10 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
JPH07130737A (ja) * 1993-10-29 1995-05-19 Nec Corp 半導体装置およびその製造方法
JPH0878410A (ja) * 1994-09-05 1996-03-22 Mitsubishi Electric Corp 配線接続部及びその製造方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333712B1 (ko) * 1999-06-24 2002-04-24 박종섭 반도체 소자의 상감형 금속배선 형성방법
JP2001298029A (ja) * 1999-12-16 2001-10-26 Lucent Technol Inc ストレスを減少してパッドの下に回路を入れることができるようにするためのデュアル食刻ボンドパッド構造およびそれを形成するための方法
US6569767B1 (en) 2000-01-21 2003-05-27 Sharp Kabushiki Kaisha Semiconductor device and its production process
KR100421826B1 (ko) * 2000-01-21 2004-03-10 샤프 가부시키가이샤 반도체 장치 및 그 제조방법
US6399477B2 (en) 2000-02-03 2002-06-04 Seiko Epson Corporation Semiconductor devices and methods for manufacturing semiconductor devices
US6498090B2 (en) 2000-02-03 2002-12-24 Seiko Epson Corporation Semiconductor devices and methods for manufacturing the same
US6559545B2 (en) * 2000-02-03 2003-05-06 Seiko Epson Corporation Semiconductor devices and methods for manufacturing semiconductor devices
US6710460B2 (en) 2000-02-03 2004-03-23 Seiko Epson Corporation Semiconductor devices and methods for manufacturing the same
JP2001351920A (ja) * 2000-06-07 2001-12-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100370238B1 (ko) * 2000-10-20 2003-01-30 삼성전자 주식회사 반도체 소자의 본드패드 및 그 형성방법
US6727593B2 (en) 2001-03-01 2004-04-27 Kabushiki Kaisha Toshiba Semiconductor device with improved bonding
US7675183B2 (en) 2001-03-01 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device including an insulating film and insulating pillars and manufacturing method of the semiconductor device
US7122902B2 (en) 2001-04-27 2006-10-17 Nec Electronics Corporation Semiconductor device
KR20030007228A (ko) * 2001-07-17 2003-01-23 닛본 덴기 가부시끼가이샤 반도체장치 및 그 제조방법
US6727590B2 (en) 2001-11-01 2004-04-27 Renesas Technology Corp. Semiconductor device with internal bonding pad
US6888258B2 (en) 2003-01-09 2005-05-03 Renesas Technology Corp. Semiconductor device including copper interconnect line and bonding pad, and method of manufacturing the same
WO2005038904A1 (ja) * 2003-10-20 2005-04-28 Renesas Technology Corp. 半導体装置
JP2007042662A (ja) * 2003-10-20 2007-02-15 Renesas Technology Corp 半導体装置
JP2008091454A (ja) * 2006-09-29 2008-04-17 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
JP2008135692A (ja) * 2006-10-24 2008-06-12 Denso Corp 半導体装置
JP2010519780A (ja) * 2007-02-27 2010-06-03 フリースケール セミコンダクター インコーポレイテッド 電気メッキを利用した導電ビア形成
JP2020167339A (ja) * 2019-03-29 2020-10-08 ローム株式会社 半導体装置および半導体パッケージ

Also Published As

Publication number Publication date
TW423076B (en) 2001-02-21
KR19990037442A (ko) 1999-05-25
EP0913863A2 (en) 1999-05-06
EP0913863A3 (en) 1999-05-19
CN1216398A (zh) 1999-05-12

Similar Documents

Publication Publication Date Title
EP0913863A2 (en) Method of manufacturing semiconductor device with copper wiring film
US7154182B2 (en) Localized slots for stress relieve in copper
US6417094B1 (en) Dual-damascene interconnect structures and methods of fabricating same
US6251775B1 (en) Self-aligned copper silicide formation for improved adhesion/electromigration
WO1997022144A1 (en) Reverse damascene via structures
JP2002329722A (ja) 半導体装置及びその製造方法
JPH10340955A (ja) 高導電率相互接続を形成する方法
CN112366195B (zh) 键合方法及键合结构
JP3012187B2 (ja) 半導体装置の製造方法
JP3119188B2 (ja) 半導体装置
US6939803B2 (en) Method for forming conductor reservoir volume for integrated circuit interconnects
US6583054B2 (en) Method for forming conductive line in semiconductor device
JPH11102911A (ja) 半導体装置及びその製造方法
JP2001118923A (ja) 半導体装置及び半導体装置の製造方法
JP2002353221A (ja) 半導体装置およびその製造方法
JPH11162980A5 (ja)
JP2000277608A (ja) 半導体装置の製造方法
CN110890348A (zh) 集成电路金属互连结构、制造方法以及集成电路
JPH10233442A (ja) 半導体装置及びその製造方法
JP2002176098A (ja) 多層配線構造を有する半導体装置の製造方法
JPH01272139A (ja) 多層配線の形成方法
JPH10173051A (ja) 配線形成方法
JPH10294368A (ja) 半導体装置の配線構造および半導体装置の製造方法
JPH10294317A (ja) 積層配線構造体およびその製造方法
JPH1187500A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20010130